JP2021077799A - 電子部品 - Google Patents

Abstract

【課題】容量構造に起因する大型化を抑制しながら、容量構造の容量値を増加させることができる電子部品を提供する。【解決手段】下絶縁層４３と、容量配線層５０を含み、下絶縁層４３の上に形成された下配線層４５と、第１誘電膜５３を挟んで容量配線層５０に対向する第１導体膜５４を有する基本ユニット５１、および、第２誘電膜５５を挟んで第１導体膜５４に対向する第２導体膜５６を有する増設ユニット５２を含む容量構造８と、下絶縁層４３の上に積層され、容量構造８を覆う上絶縁層４４と、第１上配線層６１および第２上配線層６２を含み、上絶縁層４４の上に形成された上配線層４６と、第２上配線層６２および容量配線層５０に接続された配線ビア電極７０と、第１上配線層６１および第１導体膜５４に接続された第１ビア電極７１と、第２上配線層６２および第２導体膜５６に接続された第２ビア電極７２と、を含む、電子部品１を提供する。【選択図】図３

Description

本発明は、容量構造を備えた電子部品に関する。

特許文献１は、容量構造を備えた電子部品の一例としてＭＩＭ（metal-insulator-metal）キャパシタを有する半導体素子を開示している。この半導体素子は、半導体基板、多層配線構造およびＭＩＭキャパシタを含む。多層配線構造は、複数の絶縁層および複数の配線層が交互に積層された積層構造を有し、半導体基板の上に形成されている。ＭＩＭキャパシタは、複数の配線層の間に介在する１つの絶縁層内に配置されている。ＭＩＭキャパシタは、１つの配線層を利用して形成された下部電極、下部電極を覆う誘電膜、および、誘電膜を覆う上部電極を含む積層構造を有している。

特開２００４−１９３５６３号公報

容量構造の容量値は、下部電極および上部電極の対向面積を拡張することによって増加させることができる。また、容量構造の容量値は、複数の絶縁層に跨って複数の容量構造を作り込むことによっても増加させることができる。しかし、これらの場合、電子部品内に占める容量構造の割合が増加する結果、電子部品が大型化する。
本発明の一実施形態は、容量構造に起因する大型化を抑制しながら、容量構造の容量値を増加させることができる電子部品を提供する。

本発明の一実施形態は、下絶縁層と、容量配線層を含み、前記下絶縁層の上に形成された下配線層と、第１誘電膜を挟んで前記容量配線層に対向する第１導体膜を含み、前記容量配線層に容量結合された基本ユニット、および、第２誘電膜を挟んで前記第１導体膜に対向する第２導体膜を含み、前記基本ユニットに容量結合された増設ユニットを含む容量構造と、前記下絶縁層の上に積層され、前記容量構造を覆う上絶縁層と、前記容量構造に対向する第１上配線層、および、前記容量配線層および前記容量構造に対向する第２上配線層を含み、前記上絶縁層の上に形成された上配線層と、前記上絶縁層内で前記第２上配線層および前記容量配線層に接続された配線電極と、前記上絶縁層内で前記第１上配線層および前記第１導体膜に接続された第１電極と、前記上絶縁層内で前記第２上配線層および前記第２導体膜に接続された第２電極と、を含む、電子部品を提供する。

この電子部品によれば、容量構造に起因する大型化を抑制しながら、容量構造の容量値を増加させることができる。

図１は、本発明の一実施形態に係る電子部品を示す平面図である。 図２は、図１に示す電子部品の要部を示す断面図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図２に示す容量構造を示す平面図である。 図５は、図２に示す容量構造の電気的構造を示す等価回路図である。 図６は、図２に示す容量構造の第１変形例を示す平面図である。 図７は、図２に示す容量構造の第２変形例を示す平面図である。 図８は、図２に示す容量構造の第３変形例を示す平面図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る電子部品１を示す平面図である。図２は、図１に示す電子部品１の要部を示す断面図である。図３は、図２に示す領域IIIの拡大図である。図４は、図２に示す容量構造８を示す平面図である。
電子部品１は、この形態では、直方体形状に形成されたシリコン製の半導体チップ２を含む半導体装置である。半導体チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する４つの側面５Ａ〜５Ｄを有している。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。半導体チップ２は、この形態では、ｐ型の半導体基板からなる。

半導体チップ２は、第１主面３に形成された複数のデバイス領域６を含む。複数のデバイス領域６の個数および配置は任意である。複数のデバイス領域６は、第１主面３および／または第１主面３の表層部を利用して形成された機能デバイスをそれぞれ含む。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスが組み合わされた回路網を含んでいてもよい。

半導体スイッチングデバイスは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナーダイオード、ショットキーバリアダイオードおよびファーストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサおよびインダクタのうちの少なくとも１つを含んでいてもよい。

電子部品１は、さらに、平面視において任意のデバイス領域６に重なる領域に形成された１つまたは複数（この形態では１つ）のキャパシタ領域７を含む。キャパシタ領域７は、容量構造８が形成された領域である。図２では、ＭＩＳＦＥＴの一例としてのＣＭＩＳ（Complementary MIS）構造９を含むデバイス領域６が示され、当該ＣＭＩＳ構造９の上に容量構造８が形成されている例が示されている。むろん、キャパシタ領域７は、ＭＩＳＦＥＴ以外の機能デバイスを含む任意のデバイス領域６に重なっていてもよい。以下、ＣＭＩＳ構造９について説明した後、容量構造８について説明する。

図２を参照して、ＣＭＩＳ構造９は、領域分離構造１０、第１極性型（ｎｐｎ型）の第１ＦＥＴ構造１１および第２極性型（ｐｎｐ型）の第２ＦＥＴ構造１２を含む。領域分離構造１０（region separation structure）は、トレンチ１３および絶縁体１４を含むトレンチ絶縁構造を有し、デバイス領域６を第１領域１５および第２領域１６に区画している。

第１ＦＥＴ構造１１は、第１領域１５に形成されている。第１ＦＥＴ構造１１は、ｐ型の第１ウェル領域１７、ｎ型の第１ドレイン領域１８、ｎ型の第１ソース領域１９および第１ゲート構造２０を含む。第１ウェル領域１７は、第１領域１５において第１主面３の表層部に形成されている。第１ドレイン領域１８は、第１ウェル領域１７の表層部の一方側の領域に形成されている。第１ソース領域１９は、第１ドレイン領域１８から間隔を空けて第１ウェル領域１７の表層部の他方側の領域に形成されている。第１ソース領域１９は、第１ドレイン領域１８との間で第１ウェル領域１７の表層部からなるｐ型の第１チャネル領域２１を画定している。

第１ゲート構造２０は、第１主面３の上に形成されたプレーナゲート構造からなり、第１ゲート絶縁膜２２、第１ゲート電極２３および第１側壁絶縁膜２４を含む。第１ゲート絶縁膜２２は、第１ソース領域１９および第１ドレイン領域１８に跨って形成され、第１チャネル領域２１を被覆している。
第１ゲート電極２３は、第１ゲート絶縁膜２２の上に形成され、第１ゲート絶縁膜２２を挟んで第１チャネル領域２１に対向している。第１ゲート電極２３は、第１ゲート絶縁膜２２の端部から内方に間隔を空けて形成され、第１ゲート絶縁膜２２の周縁部を露出させている。第１側壁絶縁膜２４は、第１ゲート絶縁膜２２の周縁部の上に形成され、第１ゲート電極２３の側壁を被覆している。

第２ＦＥＴ構造１２は、第２領域１６に形成されている。第２ＦＥＴ構造１２は、ｎ型の第２ウェル領域２５、ｐ型の第２ドレイン領域２６、ｐ型の第２ソース領域２７および第２ゲート構造２８を含む。第２ウェル領域２５は、第２領域１６において第１主面３の表層部に形成されている。第２ドレイン領域２６は、第２ウェル領域２５の表層部の一方側の領域に形成されている。第２ソース領域２７は、第２ドレイン領域２６から間隔を空けて第２ウェル領域２５の表層部の他方側の領域に形成されている。第２ソース領域２７は、第２ドレイン領域２６との間で第２ウェル領域２５の表層部からなるｎ型の第２チャネル領域２９を画定している。

第２ゲート構造２８は、第１主面３の上に形成されたプレーナゲート構造からなり、第２ゲート絶縁膜３０、第２ゲート電極３１および第２側壁絶縁膜３２を含む。第２ゲート絶縁膜３０は、第２ドレイン領域２６および第２ドレイン領域２６に跨って形成され、第２チャネル領域２９を被覆している。
第２ゲート電極３１は、第２ゲート絶縁膜３０の上に形成され、第２ゲート絶縁膜３０を挟んで第２チャネル領域２９に対向している。第２ゲート電極３１は、第２ゲート絶縁膜３０の端部から内方に間隔を空けて形成され、第２ゲート絶縁膜３０の周縁部を露出させている。第２側壁絶縁膜３２は、第２ゲート絶縁膜３０の周縁部の上に形成され、第２ゲート電極３１の側壁を被覆している。

電子部品１は、複数のデバイス領域６を一括して被覆するように半導体チップ２の第１主面３の上に積層された多層配線構造４０を含む。多層配線構造４０は、複数の層間絶縁層４１および複数の配線層４２が交互に積層された積層構造を有している。層間絶縁層４１および配線層４２の積層数は任意であり、特定の数値に限定されない。層間絶縁層４１は、上下方向に隣り合う２つの配線層４２の間に介在する絶縁層を意味する。ただし、複数の層間絶縁層４１のうちの最下の層間絶縁層４１は、半導体チップ２および最初の配線層４２の間に介在する絶縁層を意味する。

図２では、複数の層間絶縁層４１が任意のレイヤにおいて上下方向に積層された下絶縁層４３および上絶縁層４４を含む例が示されている。また、図２では、複数の配線層４２が下絶縁層４３の上に形成された下配線層４５、および、上絶縁層４４の上に形成された上配線層４６を含む例が示されている。
下絶縁層４３は、多層配線構造４０の最上の層間絶縁層４１よりも下層に形成されていればよく、必ずしも多層配線構造４０の中間部に形成されている必要はない。下絶縁層４３は、多層配線構造４０の最下の層間絶縁層４１として形成されてもよい。上絶縁層４４は、下絶縁層４３を直接覆う層間絶縁層４１であればよく、必ずしも多層配線構造４０の中間部に形成されている必要はない。上絶縁層４４は、多層配線構造４０の最上の層間絶縁層４１として形成されてもよい。

各層間絶縁層４１は、ＳｉＯ_２膜およびＳｉＮ膜のうちの少なくとも１つを含む。各層間絶縁層４１は、ＳｉＯ_２膜またはＳｉＮ膜からなる単層構造を有していてもよい。各層間絶縁層４１は、複数のＳｉＯ_２膜または複数のＳｉＮ膜が積層された積層構造を有していてもよい。各層間絶縁層４１は、１つまたは複数のＳｉＯ_２膜および１つまたは複数のＳｉＮ膜が任意の順序で積層された積層構造を有していてもよい。

複数の層間絶縁層４１は、第１厚さＴ１をそれぞれ有している。第１厚さＴ１は、１μｍ以上５μｍ以下であってもよい。第１厚さＴ１は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、または、４μｍ以上５μｍ以下であってもよい。第１厚さＴ１は、１μｍ以上３μｍ以下であることが好ましい。複数の層間絶縁層４１は、必ずしも等しい第１厚さＴ１をそれぞれ有している必要はなく、互いに異なる第１厚さＴ１をそれぞれ有していてもよい。

複数の配線層４２（上配線層４６および下配線層４５）は、この形態では、下側から上側に向けてこの順に積層された第１バリア膜４７、主配線膜４８および第２バリア膜４９をそれぞれ含む。第１バリア膜４７は、Ｔｉ系金属膜からなる。第１バリア膜４７は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１バリア膜４７は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。

主配線膜４８は、Ａｌ膜、Ｃｕ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。主配線膜４８は、この形態では、ＡｌＣｕ合金膜からなる単層構造を有している。主配線膜４８は、第１バリア膜４７の厚さおよび第２バリア膜４９の厚さを超える厚さを有している。
第２バリア膜４９は、Ｔｉ系金属膜からなる。第２バリア膜４９は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。第１バリア膜４７は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。

複数の配線層４２は、層間絶縁層４１の第１厚さＴ１未満の第２厚さＴ２をそれぞれ有している。第２厚さＴ２は、２００ｎｍ以上４００ｎｍ以下であってもよい。第２厚さＴ２は、２００ｎｍ以上２５０ｎｍ以下、２５０ｎｍ以上３００ｎｍ以下、３００ｎｍ以上３５０ｎｍ以下、または、３５０ｎｍ以上４００ｎｍ以下であってもよい。複数の配線層４２は、必ずしも等しい第２厚さＴ２をそれぞれ有している必要はなく、互いに異なる第２厚さＴ２をそれぞれ有していてもよい。

図２〜図４を参照して、下配線層４５は、下絶縁層４３の任意の領域の上に配置された容量配線層５０を含む。容量配線層５０は、この形態では、下絶縁層４３においてデバイス領域６（この形態ではＣＭＩＳ構造９）を覆う領域の上に配置されている。つまり、容量配線層５０は、少なくとも下絶縁層４３を挟んでデバイス領域６に対向している。
容量配線層５０は、平面視において他の下配線層４５から電気的に独立したアイランド状に形成されている。容量配線層５０は、この形態では、平面視において四角形状（具体的には長方形状）に形成されている。容量配線層５０の平面形状および平面積は任意であり、特定の形状および数値に限定されない。容量配線層５０は、平面視においてライン状、多角形状（たとえば六角形状）または円形状に形成されていてもよい。

前述の容量構造８は、容量配線層５０の上に形成され、上絶縁層４４によって被覆されている。つまり、容量構造８は、多層配線構造４０内に組み込まれ、少なくとも下絶縁層４３を挟んでデバイス領域６に対向している。容量構造８は、この形態では、平面視において容量配線層５０に沿う四角形状（具体的には長方形状）に形成されている。容量構造８の平面形状および平面積は、容量配線層５０の平面形状および平面積に応じて適宜調整される。容量構造８は、容量配線層５０の平面形状および平面積に応じて、平面視において容量配線層５０に沿うライン状、多角形状または円形状に形成されていてもよい。

容量構造８は、この形態では、容量値の最小単位を形成する基本ユニット５１、および、容量値を増加させる増設ユニット５２を含む積層構造を有している。基本ユニット５１は、容量配線層５０を覆う第１誘電膜５３、および、第１誘電膜５３を覆う第１導体膜５４を含み、容量配線層５０に容量結合されている。増設ユニット５２は、第１導体膜５４を覆う第２誘電膜５５、および、第２誘電膜５５を覆う第２導体膜５６を含み、基本ユニット５１に容量結合されている。

増設ユニット５２は、この形態では、第２導体膜５６を覆う第３誘電膜５７、および、第３誘電膜５７を覆う第３導体膜５８をさらに含む。増設ユニット５２は、さらに具体的には、第１導体膜５４を覆う第２導体膜５６を起点に、複数の第２導体膜５６および複数の第３導体膜５８が第３誘電膜５７を挟んで交互に積層された積層構造を有している。
図２〜図４では、増設ユニット５２において３つの第２導体膜５６および２つの第３導体膜５８が第３誘電膜５７を挟んで交互に積層された例が示されている。増設ユニット５２は、１つの第２導体膜５６を含んでいればよく、第３導体膜５８は必ずしも必要ではない。第３導体膜５８は、実現すべき容量値に応じて適宜導入される。

また、増設ユニット５２内における第２導体膜５６および第３導体膜５８の積層数は任意であり、実現すべき容量値に応じて適宜調整される。また、増設ユニット５２の最上層は、第２導体膜５６によって形成されていてもよいし、第３導体膜５８によって形成されていてもよい。また、増設ユニット５２の最上層は、第２導体膜５６または第３導体膜５８を被覆する第３誘電膜５７によって形成されていてもよい。

第１〜第３誘電膜５３、５５、５７は、ＳｉＯ_２膜およびＳｉＮ膜のうちの少なくとも１つをそれぞれ含む。第１〜第３誘電膜５３、５５、５７は、ＳｉＯ_２膜またはＳｉＮ膜からなる単層構造をそれぞれ有していてもよい。第１〜第３誘電膜５３、５５、５７は、ＳｉＯ_２膜およびＳｉＮ膜が任意の順序で積層された積層構造をそれぞれ有していてもよい。

第１〜第３誘電膜５３、５５、５７は、積層構造の一例として、容量配線層５０側からこの順に積層されたＳｉＯ_２膜、ＳｉＮ膜およびＳｉＯ_２膜を含むＯＮＯ膜をそれぞれ有していてもよい。第１〜第３誘電膜５３、５５、５７は、この形態では、ＳｉＯ_２膜からなる単層構造をそれぞれ有している。これにより、第１〜第３誘電膜５３、５５、５７に起因する容量構造８の厚化が抑制されている。第１〜第３誘電膜５３、５５、５７は、必ずしも同一形態を有している必要はなく、互いに異なる形態を有していてもよい。

第１〜第３誘電膜５３、５５、５７は、配線層４２（容量配線層５０）の第２厚さＴ２未満の第３厚さＴ３をそれぞれ有している。第３厚さＴ３は、１０ｎｍ以上１００ｎｍ以下であってもよい。第３厚さＴ３は、１０ｎｍ以上２０ｎｍ以下、２０ｎｍ以上４０ｎｍ以下、４０ｎｍ以上６０ｎｍ以下、６０ｎｍ以上８０ｎｍ以下、または、８０ｎｍ以上１００ｎｍ以下であってもよい。第３厚さＴ３は、２０ｎｍ以上６０ｎｍ以下であることが好ましい。

第１〜第３誘電膜５３、５５、５７の厚さは、必ずしも等しい第３厚さＴ３をそれぞれ有している必要はなく、実現すべき容量値に応じて、異なる第３厚さＴ３をそれぞれ有していてもよい。第１〜第３誘電膜５３、５５、５７の薄化は、上絶縁層４４内の限られた範囲において、容量値を増加させる上で有効である。また、第１〜第３誘電膜５３、５５、５７の薄化は、容量構造８内の積層数を増加させる上でも有効である。

第１〜第３導体膜５４、５６、５８は、金属膜からそれぞれなる。これにより、容量構造８は、金属膜、誘電膜および金属膜を含むＭＩＭ（metal-insulator-metal）キャパシタ構造として形成されている。金属膜は、Ｃｕ膜、Ａｌ膜、Ｔｉ膜、Ｔａ膜、ＴｉＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜およびＷＳｉＮ膜のうちの少なくとも１つを含む。

第１〜第３導体膜５４、５６、５８は、Ｔｉを主成分に含むＴｉ系金属膜からなることが好ましい。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉＮ膜のうちの少なくとも１つを含む。Ｔｉ系金属膜は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。Ｔｉ系金属膜は、Ｔｉ膜およびＴｉＮ膜が任意の順序で積層された積層構造を有していてもよい。第１〜第３導体膜５４、５６、５８は、この形態では、ＴｉＮ膜からなる単層構造をそれぞれ有している。これにより、第１〜第３導体膜５４、５６、５８に起因する容量構造８の厚化が抑制されている。

第１〜第３導体膜５４、５６、５８は、配線層４２（容量配線層５０）の第２厚さＴ２未満の第４厚さＴ４をそれぞれ有している。第４厚さＴ４は、５０ｎｍ以上１５０ｎｍ以下であってもよい。第４厚さＴ４は、５０ｎｍ以上７５ｎｍ以下、７５ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１２５ｎｍ以下、または、１２５ｎｍ以上１５０ｎｍ以下であってもよい。第４厚さＴ４は、８０ｎｍ以上１２０ｎｍ以下であることが好ましい。

第１〜第３導体膜５４、５６、５８は、必ずしも等しい第４厚さＴ４をそれぞれ有している必要はなく、異なる第４厚さＴ４をそれぞれ有していてもよい。第１〜第３導体膜５４、５６、５８の薄化は、上絶縁層４４内の限られた範囲において、容量構造８内の積層数を増加させる上で有効である。
基本ユニット５１において、第１誘電膜５３は、容量配線層５０の全域を被覆していることが好ましい。これにより、容量配線層５０を第１誘電膜５３によって適切に絶縁できる。基本ユニット５１において、第１導体膜５４は、容量配線層５０（具体的には第１誘電膜５３）の任意の部分を露出させている。第１導体膜５４は、容量配線層５０の平面積未満の平面積を有している。第１導体膜５４は、平面視において容量配線層５０の周縁に取り囲まれた領域内のみに形成されている。第１導体膜５４の全域は、第１誘電膜５３を挟んで容量配線層５０に対向している。

増設ユニット５２において、最下の第２誘電膜５５は、第１導体膜５４の全域を被覆していることが好ましい。これにより、第１導体膜５４を第２誘電膜５５によって適切に絶縁できる。増設ユニット５２において、最下の第２導体膜５６は、第１導体膜５４（具体的には最下の第２誘電膜５５）の任意の部分を露出させている。最下の第２導体膜５６は、容量配線層５０の平面積未満の平面積を有している。

最下の第２導体膜５６は、具体的には、第１導体膜５４の平面積未満の平面積を有している。最下の第２導体膜５６は、平面視において第１導体膜５４の周縁に取り囲まれた領域内のみに形成されている。最下の第２導体膜５６の全域は、第２誘電膜５５を挟んで第１導体膜５４に対向している。
増設ユニット５２において、最下の第３誘電膜５７は、最下の第２導体膜５６の全域を被覆していることが好ましい。これにより、第２導体膜５６を第３誘電膜５７によって適切に絶縁できる。増設ユニット５２において、最下の第３導体膜５８は、最下の第２導体膜５６（具体的には第３誘電膜５５）の任意の部分を露出させている。最下の第３導体膜５８は、容量配線層５０の平面積未満の平面積を有している。

最下の第３導体膜５８は、具体的には、最下の第２導体膜５６の平面積未満の平面積を有している。最下の第３導体膜５８は、平面視において最下の第２導体膜５６の周縁に取り囲まれた領域内のみに形成されている。最下の第３導体膜５８の全域は、第３誘電膜５７を挟んで最下の第２導体膜５６に対向している。
増設ユニット５２において、最下の第３誘電膜５７よりも上層に位置する任意の第３誘電膜５７は、直下に位置する第２導体膜５６、または、直下に位置する第３導体膜５８の全域を被覆していることが好ましい。増設ユニット５２において、最下の第２導体膜５６よりも上層に位置する任意の上側の第２導体膜５６は、直下に位置する第３導体膜５８（具体的には第３誘電膜５７）の任意の部分を露出させている。上側の第２導体膜５６は、容量配線層５０の平面積未満の平面積を有している。

上側の第２導体膜５６は、具体的には、直下に位置する第３導体膜５８の平面積未満の平面積を有している。上側の第２導体膜５６は、平面視において直下に位置する第３導体膜５８の周縁に取り囲まれた領域内のみに形成されている。上側の第２導体膜５６の全域は、第３誘電膜５７を挟んで直下に位置する第３導体膜５８に対向している。
増設ユニット５２において、最下の第３導体膜５８よりも上層に位置する任意の上側の第３導体膜５８は、直下に位置する第２導体膜５６（具体的には第３誘電膜５７）の任意の部分を露出させている。上側の第３導体膜５８は、容量配線層５０の平面積未満の平面積を有している。

上側の第３導体膜５８は、具体的には、直下に位置する第２導体膜５６の平面積未満の平面積を有している。上側の第３導体膜５８は、平面視において直下に位置する第２導体膜５６の周縁に取り囲まれた領域内のみに形成されている。上側の第３導体膜５８の全域は、第３誘電膜５７を挟んで直下に位置する第２導体膜５６に対向している。
このように、基本ユニット５１は、容量配線層５０の上のみに形成され、平面視において容量配線層５０外の領域には形成されていない。また、増設ユニット５２は、基本ユニット５１の上のみに形成され、平面視において基本ユニット５１外の領域には形成されていない。増設ユニット５２では、第３誘電膜５７を挟んで複数の第２導体膜５６および複数の第３導体膜５８が交互に積層され、複数の第３誘電膜５７の平面積、複数の第２導体膜５６の平面積および複数の第３導体膜５８の平面積が積層方向に漸減している。

前述の上配線層４６は、第１上配線層６１および第２上配線層６２を含む。第１上配線層６１には、第１電位が印加される。第２上配線層６２には、第１上配線層６１とは異なる第２電位が印加される。第１電位が高電位であり、第２電位が低電位であってもよい。第１電位が低電位であり、第２電位が高電位であってもよい。
第１上配線層６１は、上絶縁層４４を挟んで容量構造８に対向するように上絶縁層４４の上に形成されている。第１上配線層６１は、具体的には、上絶縁層４４を挟んで第１導体膜５４および複数の第３導体膜５８に対向している。また、第１上配線層６１は、容量構造８（第１導体膜５４）を挟んで容量配線層５０に対向している。

第２上配線層６２は、上絶縁層４４を挟んで容量配線層５０および容量構造８に対向するように第１上配線層６１から間隔を空けて上絶縁層４４の上に形成されている。第２上配線層６２は、具体的には、上絶縁層４４を挟んで容量配線層５０および複数の第２導体膜５４に対向している。
電子部品１は、上絶縁層４４を貫通するように上絶縁層４４にそれぞれ埋設され、容量配線層５０および容量構造８にそれぞれ電気的に接続された複数の容量ビア電極６３を含む。複数の容量ビア電極６３は、この形態では、上絶縁層４４に形成されたビアホール６４にそれぞれ埋設され、多層配線構造４０の積層方向（法線方向Ｚ）に沿って延びる柱状にそれぞれ形成されている。複数の容量ビア電極６３は、円柱状または多角柱状（たとえば四角柱状）に形成されていてもよい。

複数の容量ビア電極６３は、ビアバリア膜６５およびビア本体６６をそれぞれ含む。ビアバリア膜６５は、ビアホール６４の壁面に沿って膜状に形成されている。ビアバリア膜６５は、Ｔｉ系金属膜からなる。ビアバリア膜６５は、任意の順序で積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有していてもよい。ビアバリア膜６５は、Ｔｉ膜またはＴｉＮ膜からなる単層構造を有していてもよい。ビアバリア膜６５は、この形態では、ビアホール６４の壁面側からこの順に積層されたＴｉ膜およびＴｉＮ膜を含む積層構造を有している。

ビア本体６６は、ビアバリア膜６５を挟んでビアホール６４に埋設されている。ビア本体６６は、Ｗ（タングステン）またはＣｕ（銅）を含んでいてもよい。ビア本体６６は、この形態では、Ｗからなる。これにより、複数の容量ビア電極６３は、タングステンプラグとしてそれぞれ形成されている。
複数の容量ビア電極６３は、１つまたは複数（この形態では複数）の配線ビア電極７０（配線電極）、１つまたは複数（この形態では複数）の第１ビア電極７１（第１電極）、１つまたは複数（この形態では複数）の第２ビア電極７２（第２電極）および１つまたは複数（この形態では複数）の第３ビア電極７３（第３電極）を含む。

複数の配線ビア電極７０、複数の第１ビア電極７１、複数の第２ビア電極７２および複数の第３ビア電極７３は、平面視において容量配線層５０の周縁に取り囲まれた領域のみにそれぞれ形成されていることが好ましい。つまり、配線ビア電極７０、第１ビア電極７１、複数の第２ビア電極７２および複数の第３ビア電極７３は、平面視において容量配線層５０外の領域に形成されていないことが好ましい。

複数の配線ビア電極７０は、上絶縁層４４内において容量配線層５０を第２上配線層６２に電気的にそれぞれ接続させている。複数の配線ビア電極７０は、容量配線層５０において容量構造８（具体的には第１導体膜５４）から露出する部分にそれぞれ接続されている。複数の配線ビア電極７０は、この形態では、平面視において一方方向に間隔を空けて形成されている。

複数の第１ビア電極７１は、上絶縁層４４内において第１導体膜５４を第１上配線層６１に電気的にそれぞれ接続させている。複数の第１ビア電極７１は、第１導体膜５４において増設ユニット５２（具体的には最下の第２導体膜５６）から露出する部分にそれぞれ接続されている。複数の第１ビア電極７１は、この形態では、平面視において一方方向に間隔を空けて形成されている。また、複数の第１ビア電極７１は、平面視において一方方向に交差する交差方向に複数の配線ビア電極７０に一対一対応の関係で対向している。交差方向は、具体的には、一方方向に直交する直交方向である。

複数の第２ビア電極７２は、上絶縁層４４内において複数の第２導体膜５６を第２上配線層６２にそれぞれ電気的にそれぞれ接続させている。複数の第２ビア電極７２は、複数の第２導体膜５６において第３導体膜５８から露出する部分にそれぞれ接続されている。複数の第２ビア電極７２は、この形態では、平面視において一方方向に間隔を空けて形成されている。また、複数の第２ビア電極７２は、平面視において一方方向に交差する交差方向に複数の配線ビア電極７０に一対一対応の関係で対向している。

複数の第３ビア電極７３は、上絶縁層４４内において複数の第３導体膜５８を第１上配線層６１にそれぞれ電気的に接続させている。複数の第３ビア電極７３は、複数の第３導体膜５８において第２導体膜５６から露出する部分にそれぞれ接続されている。複数の第３ビア電極７３は、この形態では、平面視において一方方向に間隔を空けて形成されている。また、複数の第３ビア電極７３は、平面視において一方方向に交差する交差方向に複数の配線ビア電極７０に一対一対応の関係で対向している。

このように、複数の配線ビア電極７０、複数の第１ビア電極７１、複数の第２ビア電極７２および複数の第３ビア電極７３は、この形態では、平面視において一方方向に間隔を空けてそれぞれ形成され、交差方向に一列に並んで配列されている。配線ビア電極７０、第１ビア電極７１、第２ビア電極７２および第３ビア電極７３の配置および個数は、容量構造８（基本ユニット５１および増設ユニット５２）のサイズや形状に応じて適宜調整されるものであり、図４に示された配置および個数に制限されない。

図２を参照して、電子部品１は、多層配線構造４０内に選択的に引き回され、複数の機能デバイスにそれぞれ電気的に接続された複数の機能配線８０を含む。図２では、複数の機能配線８０が、ＣＭＩＳ構造９に電気的に接続されたソース配線８０Ａおよびドレイン配線８０Ｂを含む例が示されている。また、複数の機能配線８０は、図示しない領域において、ＣＭＩＳ構造９に電気的に接続されたゲート配線を含む。

複数の機能配線８０は、下機能配線層８１、上機能配線層８２、接続ビア電極８３および機能配線ビア電極８４をそれぞれ含む。複数の下機能配線層８１は、下配線層４５の一部をそれぞれ形成し、容量配線層５０から間隔を空けて下絶縁層４３の上にそれぞれ形成されている。複数の上機能配線層８２は、上配線層４６の一部をそれぞれ形成し、対応する下機能配線層８１に対向するように第１上配線層６１および第２上配線層６２から間隔を空けて上絶縁層４４の上に形成されている。

複数の接続ビア電極８３は、最下の層間絶縁層４１内において対応する機能デバイスの主要部（図２では、第１ソース領域１９および第２ドレイン領域２６）にそれぞれ電気的に接続されている。複数の接続ビア電極８３は、対応する下機能配線層８１にそれぞれ直接接続されていてもよいし、他の配線層４２を介して対応する下機能配線層８１にそれぞれ電気的に接続されていてもよい。

複数の機能配線ビア電極８４は、上絶縁層４４内において対応する下機能配線層８１を上機能配線層８２にそれぞれ電気的に接続させている。複数の接続ビア電極８３および複数の機能配線ビア電極８４は、複数の容量ビア電極６３と同様に、ビアバリア膜６５およびビア本体６６をそれぞれ含み、ビアホール６４にそれぞれ埋設されている。
図５は、図２に示す容量構造８の電気的構造を示す等価回路図である。図５を参照して、容量構造８は、複数のキャパシタＣ０〜Ｃ５が並列接続された並列回路８５を含む。並列回路８５は、第１上配線層６１および第２上配線層６２に接続されている。複数のキャパシタＣ０〜Ｃ５は、基本キャパシタＣ０、第１増設キャパシタＣ１、第２増設キャパシタＣ２、第３増設キャパシタＣ３、第４増設キャパシタＣ４、および、第５増設キャパシタＣ５を含む。

基本キャパシタＣ０は、容量配線層５０、第１誘電膜５３および第１導体膜５４を含む積層膜によって形成されている。第１増設キャパシタＣ１は、第１導体膜５４、第２誘電膜５５および第２導体膜５６を含む積層膜によって形成されている。第２増設キャパシタＣ２は、第２導体膜５６、第３誘電膜５７および第３導体膜５８を含む積層膜によって形成されている。

第３増設キャパシタＣ３は、第３導体膜５８、第３誘電膜５７および第２導体膜５６を含む積層膜によって形成されている。第４増設キャパシタＣ４は、第２導体膜５６、第３誘電膜５７および第３導体膜５８を含む積層膜によって形成されている。第５増設キャパシタＣ５は、第３導体膜５８、第３誘電膜５７および第２導体膜５６を含む積層膜によって形成されている。

複数のキャパシタＣ０〜Ｃ５の容量値は、基本キャパシタＣ０、第１増設キャパシタＣ１、第２増設キャパシタＣ２、第３増設キャパシタＣ３、第４増設キャパシタＣ４、および、第５増設キャパシタＣ５の順に小さくなっている。つまり、容量構造８は、最下の基本キャパシタＣ０の容量値が最大値となり、最上の第５増設キャパシタＣ５の容量値が最小値となるように形成されている。

以上、電子部品１は、下配線層４５および上配線層４６の間に介在する上絶縁層４４内において容量配線層５０に容量結合された容量構造８を含む。容量構造８は、容量値の最小単位を形成する基本ユニット５１、および、容量値を増加させる増設ユニット５２を含む。基本ユニット５１は、具体的には、第１誘電膜５３を挟んで容量配線層５０に対向する第１導体膜５４を含み、容量配線層５０に容量結合されている。増設ユニット５２は、具体的には、第２誘電膜５５を挟んで第１導体膜５４に対向する第２導体膜５６を含み、基本ユニット５１に容量結合されている。

この構造によれば、容量配線層５０の上の領域において３次元的に容量構造８の容量値を増加させることができるから、容量構造８の２次元的な大型化を抑制できる。これにより、容量構造８に起因する大型化を抑制しながら、容量値を増加させることができる。
また、この構造によれば、下配線層４５および上配線層４６の間に介在する上絶縁層４４内に容量構造８を形成できるから、複数の層間絶縁層４１に跨って複数の容量構造８を形成せずに済む。これにより、層間絶縁層４１の積層数を増加させることなく、容量構造８の容量値を増加させることができる。その結果、多層配線構造４０の厚化を抑制できるから、電子部品１の大型化を抑制できる。

また、この構造によれば、容量構造８外の層間絶縁層４１を有効活用できる。たとえば、容量構造８の直下の領域は、当該容量構造８に起因するデザインルールの制限を受けない。したがって、層間絶縁層４１の積層数を増加させることなく、容量構造８の直下の領域に機能デバイスを配置したり、機能配線８０の一部を引き回したりできる。つまり、機能デバイスや機能配線８０を密に配置できる。よって、容量構造８を有している一方で、電子部品１の小型化を適切に図ることができる。

また、電子部品１によれば、容量構造８が、容量配線層５０の周縁に取り囲まれた領域に形成されている。具体的には、第１導体膜５４、第２導体膜５６および第３導体膜５８が、容量配線層５０の周縁に取り囲まれた領域のみにそれぞれ形成されている。また、配線ビア電極７０、第１ビア電極７１、第２ビア電極７２および第３ビア電極７３は、容量配線層５０の周縁に取り囲まれた領域にそれぞれ形成されている。このような構造によれば、キャパシタ領域７（容量構造８の形成領域）を容量配線層５０の上の領域に制限できるから、容量構造８に起因する大型化を確実に抑制できる。

本発明の実施形態は、さらに他の形態で実施できる。
図６は、図２に示す容量構造８の第１変形例を示す平面図である。以下では、図１〜図５に示された構造に対応する構造については同一の参照符号を付して説明を省略する。
図６を参照して、容量配線層５０は、平面視においてＬ字形状に延びるライン状に形成されていてもよい。また、容量構造８は、平面視において容量配線層５０に沿うＬ字形状に延びるライン状に形成されていてもよい。

図７は、図２に示す容量構造８の第２変形例を示す平面図である。以下では、図１〜図５に示された構造に対応する構造については同一の参照符号を付して説明を省略する。
図７を参照して、容量配線層５０は、平面視において葛折り形状（ジグザグ形状）に延びるライン状に形成されていてもよい。また、容量構造８は、平面視において容量配線層５０に沿う葛折り形状（ジグザグ形状）に延びるライン状に形成されていてもよい。

図８は、図２に示す容量構造８の第３変形例を示す平面図である。以下では、図１〜図５に示された構造に対応する構造については同一の参照符号を付して説明を省略する。
図８を参照して、同一のまたは異なる平面積（ここでは異なる平面積）を有する複数の容量配線層５０が、１つのキャパシタ領域７内に形成されていてもよい。また、同一のまたは異なる平面積（ここでは異なる平面積）を有する複数の容量構造８が、１つのキャパシタ領域７内において複数の容量配線層５０の上にそれぞれ形成されていてもよい。むろん、同一のまたは異なる平面積を有する複数の容量構造８が、１つのキャパシタ領域７内において１つの容量配線層５０の上に形成された構造が採用されてもよい。

このような構造の場合、複数の容量構造８（複数の容量配線層５０）に対する第１上配線層６１および第２上配線層６２の接続の有無や接続先を適宜変更するだけで、種々の容量値を容易に実現できる。複数の容量構造８（複数の容量配線層５０）の接続法は任意であり、取り出すべき容量値に応じて適宜調整される。複数の容量構造８（複数の容量配線層５０）の全てが並列接続または直列接続されてもよい。また、複数の容量構造８（複数の容量配線層５０）のうちの少なくとも２つが並列接続される一方で、残りの複数の容量構造８が直列接続されてもよい。

前述の実施形態では、半導体チップ２がｐ型の半導体基板からなる例について説明した。しかし、半導体チップ２の形態は、形成されるべき機能デバイスの性質に応じて適宜調整される。半導体チップ２は、たとえば、ｎ型の半導体基板からなっていてもよい。また、半導体チップ２は、半導体基板、および、半導体基板の上に形成されたエピタキシャル層を有していてもよい。この場合、半導体基板の導電型は、ｎ型であってもよいし、ｐ型であってもよい。また、エピタキシャル層の導電型は、ｎ型であってもよいし、ｐ型であってもよい。

前述の実施形態では、機能デバイスから電気的に独立した容量構造８について説明した。しかし、容量構造８は、任意の機能デバイスに電気的に接続されていてもよい。たとえば、容量構造８は、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つに電気的に接続されていてもよい。この場合、容量配線層５０、第１上配線層６１および第２上配線層６２のうちの少なくとも１つが機能デバイスに電気的に接続されていてもよい。

前述の実施形態において、容量配線層５０は、ＭＩＳＦＥＴのゲート、ドレインまたはソースに電気的に接続されていてもよい。この場合、容量配線層５０は、ＭＩＳＦＥＴのゲート配線層の一部、ドレイン配線層の一部またはソース配線層の一部を兼ねていてもよい。また、容量配線層５０は、ビア電極を介して、ＭＩＳＦＥＴのゲート配線層、ドレイン配線層またはソース配線層に電気的に接続されていてもよい。

前述の実施形態において、容量配線層５０は、ダイオードのアノードまたはカソードに電気的に接続されていてもよい。この場合、容量配線層５０は、ダイオードのアノード配線層の一部またはカソード配線層の一部を兼ねていてもよい。また、容量配線層５０は、ビア電極を介して、ダイオードのアノード配線層またはカソード配線層に電気的に接続されていてもよい。

前述の実施形態において、第１上配線層６１は、ＭＩＳＦＥＴのゲート、ドレインまたはソースに電気的に接続されていてもよい。この場合、第１上配線層６１は、ＭＩＳＦＥＴのゲート配線層の一部、ドレイン配線層の一部またはソース配線層の一部を兼ねていてもよい。また、第１上配線層６１は、ビア電極を介して、ＭＩＳＦＥＴのゲート配線層、ドレイン配線層またはソース配線層に電気的に接続されていてもよい。

前述の実施形態において、第１上配線層６１は、ダイオードのアノードまたはカソードに電気的に接続されていてもよい。この場合、第１上配線層６１は、ダイオードのアノード配線層の一部またはカソード配線層の一部を兼ねていてもよい。また、第１上配線層６１は、ビア電極を介して、ダイオードのアノード配線層またはカソード配線層に電気的に接続されていてもよい。

前述の実施形態において、第２上配線層６２は、ＭＩＳＦＥＴのゲート、ドレインまたはソースに電気的に接続されていてもよい。この場合、第２上配線層６２は、ＭＩＳＦＥＴのゲート配線層の一部、ドレイン配線層の一部またはソース配線層の一部を兼ねていてもよい。また、第２上配線層６２は、ビア電極を介して、ＭＩＳＦＥＴのゲート配線層、ドレイン配線層またはソース配線層に電気的に接続されていてもよい。

前述の実施形態において、第２上配線層６２は、ダイオードのアノードまたはカソードに電気的に接続されていてもよい。この場合、第２上配線層６２は、ダイオードのアノード配線層の一部またはカソード配線層の一部を兼ねていてもよい。また、第２上配線層６２は、ビア電極を介して、ダイオードのアノード配線層またはカソード配線層に電気的に接続されていてもよい。

本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。

１ 電子部品
８ 容量構造
４３ 下絶縁層
４４ 上絶縁層
４５ 下配線層
４６ 上配線層
５０ 容量配線層
５１ 基本ユニット
５２ 増設ユニット
５３ 第１誘電膜
５４ 第１導体膜
５５ 第２誘電膜
５６ 第２導体膜
５７ 第３誘電膜
５８ 第３導体膜
６１ 第１上配線層
６２ 第２上配線層
７０ 配線ビア電極（配線電極）
７１ 第１ビア電極（第１電極）
７２ 第２ビア電極（第２電極）
７３ 第３ビア電極（第３電極）

Claims (19)

1. 下絶縁層と、
   容量配線層を含み、前記下絶縁層の上に形成された下配線層と、
   第１誘電膜を挟んで前記容量配線層に対向する第１導体膜を含み、前記容量配線層に容量結合された基本ユニット、および、第２誘電膜を挟んで前記第１導体膜に対向する第２導体膜を含み、前記基本ユニットに容量結合された増設ユニットを含む容量構造と、
   前記下絶縁層の上に積層され、前記容量構造を覆う上絶縁層と、
   前記容量構造に対向する第１上配線層、ならびに、前記容量配線層および前記容量構造に対向する第２上配線層を含み、前記上絶縁層の上に形成された上配線層と、
   前記上絶縁層内で前記第２上配線層および前記容量配線層に接続された配線電極と、
   前記上絶縁層内で前記第１上配線層および前記第１導体膜に接続された第１電極と、
   前記上絶縁層内で前記第２上配線層および前記第２導体膜に接続された第２電極と、を含む、電子部品。
2. 前記配線電極、前記第１電極および前記第２電極は、前記容量配線層の周縁に取り囲まれた領域にそれぞれ形成されている、請求項１に記載の電子部品。
3. 前記容量構造は、前記容量配線層の一部を露出させており、
   前記配線電極は、前記容量配線層において前記容量構造から露出した部分に接続されている、請求項１または２に記載の電子部品。
4. 前記第２導体膜は、前記第１導体膜の一部を露出させており、
   前記第１電極は、前記第１導体膜において前記第２導体膜から露出した部分に接続されている、請求項１〜３のいずれか一項に記載の電子部品。
5. 前記第１導体膜は、前記容量配線層の周縁に取り囲まれた領域内のみに配置され、
   前記第２導体膜は、前記第１導体膜の周縁に取り囲まれた領域内のみに配置されている、請求項１〜４のいずれか一項に記載の電子部品。
6. 前記第１導体膜および前記第２導体膜は、前記容量配線層の厚さ未満の厚さをそれぞれ有している、請求項１〜５のいずれか一項に記載の電子部品。
7. 前記第１上配線層および前記第２上配線層は、前記第１導体膜の厚さおよび前記第２導体膜の厚さを超える厚さをそれぞれ有している、請求項１〜６のいずれか一項に記載の電子部品。
8. 前記容量配線層は、２００ｎｍ以上４００ｎｍ以下の厚さを有している、請求項１〜７のいずれか一項に記載の電子部品。
9. 前記第１導体膜および前記第２導体膜は、５０ｎｍ以上１００ｎｍ以下の厚さをそれぞれ有している、請求項１〜８のいずれか一項に記載の電子部品。
10. 前記第１上配線層および前記第２上配線層は、２００ｎｍ以上４００ｎｍ以下の厚さをそれぞれ有している、請求項１〜９のいずれか一項に記載の電子部品。
11. 前記上絶縁層は、１μｍ以上５μｍ以下の厚さを有している、請求項１〜１０のいずれか一項に記載の電子部品。
12. 前記第１導体膜および前記第２導体膜は、金属膜からそれぞれなる、請求項１〜１１のいずれか一項に記載の電子部品。
13. 前記容量配線層、前記第１上配線層および前記第２上配線層は、Ａｌ膜、Ｃｕ膜、ＡｌＳｉＣｕ合金膜、ＡｌＳｉ合金膜およびＡｌＣｕ合金膜のうちの少なくとも１つをそれぞれ含み、
    前記第１導体膜および前記第２導体膜は、Ｃｕ膜、Ａｌ膜、Ｔｉ膜、Ｔａ膜、ＴｉＮ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜およびＷＳｉＮ膜のうちの少なくとも１つをそれぞれ含む、請求項１〜１２のいずれか一項に記載の電子部品。
14. 前記第１誘電膜および前記第２誘電膜は、ＳｉＯ_２膜およびＳｉＮ膜のうちの少なくとも１つをそれぞれ含む、請求項１〜１３のいずれか一項に記載の電子部品。
15. 第３誘電膜を挟んで前記第２導体膜に対向する第３導体膜を含む前記増設ユニットと、
    前記上絶縁層内で前記第１上配線層および前記第３導体膜に接続された第３電極と、をさらに含む、請求項１〜１４のいずれか一項に記載の電子部品。
16. 前記配線電極、前記第１電極、前記第２電極および前記第３電極は、前記容量配線層の周縁に取り囲まれた領域にそれぞれ形成されている、請求項１５に記載の電子部品。
17. 前記第３導体膜は、前記第２導体膜の一部を露出させており、
    前記第２電極は、前記第２導体膜において前記第３導体膜から露出した部分に接続されている、請求項１５または１６に記載の電子部品。
18. 前記第３導体膜は、前記容量配線層の周縁に取り囲まれた領域内のみに配置されている、請求項１５〜１７のいずれか一項に記載の電子部品。
19. 前記増設ユニットは、前記第３誘電膜を挟んで交互に積層された複数の前記第２導体膜および複数の前記第３導体膜を含む積層構造を有している、請求項１５〜１８のいずれか一項に記載の電子部品。

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