JPH07183504A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07183504A JPH07183504A JP32357693A JP32357693A JPH07183504A JP H07183504 A JPH07183504 A JP H07183504A JP 32357693 A JP32357693 A JP 32357693A JP 32357693 A JP32357693 A JP 32357693A JP H07183504 A JPH07183504 A JP H07183504A
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Abstract
(57)【要約】
【目的】層抵抗の低い２層構造のシリサイド膜からなる
電極配線を形成し半導体装置の集積度を向上させる。 【構成】シリコン基板１に拡散層２とポリシリコンから
なるゲート電極４を形成したのち、この拡散層２及びゲ
ート電極４の表面にチタンシリサイド膜７を形成する。
次でＣＶＤ法により選択的にタングステンシリサイド膜
９を形成したのち、ランプアニールにより６５０〜９０
０℃の熱処理を行なう。
電極配線を形成し半導体装置の集積度を向上させる。 【構成】シリコン基板１に拡散層２とポリシリコンから
なるゲート電極４を形成したのち、この拡散層２及びゲ
ート電極４の表面にチタンシリサイド膜７を形成する。
次でＣＶＤ法により選択的にタングステンシリサイド膜
９を形成したのち、ランプアニールにより６５０〜９０
０℃の熱処理を行なう。
Description
【０００１】
【産業上の利用分野】本発明は、高融点金属シリサイド
膜をトランジスタのゲート電極及びシリコン拡散層上に
有する半導体装置の製造方法に関する。
膜をトランジスタのゲート電極及びシリコン拡散層上に
有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】トランジスタのサイズの縮小による集積
度の向上に伴い、ゲート電極の幅や拡散層の幅が狭くな
ってきている。ゲート電極と拡散層の縮小に従い、層抵
抗が増加して回路遅延に大きな影響を及ぼす。したがっ
てサブミクロンオーダー以降の微細技術における、高融
点金属シリサイドの低抵抗技術は必須の技術として注目
されている。特に、チタン（Ｔｉ）を用いたサリサイド
（ｓｅｌｆ−ａｌｉｇｎｅｄ−ｓｉｌｉｃｉｄｅ）の電
極配線を用いたトランジスタは、実デバイスへ応用され
ている。
度の向上に伴い、ゲート電極の幅や拡散層の幅が狭くな
ってきている。ゲート電極と拡散層の縮小に従い、層抵
抗が増加して回路遅延に大きな影響を及ぼす。したがっ
てサブミクロンオーダー以降の微細技術における、高融
点金属シリサイドの低抵抗技術は必須の技術として注目
されている。特に、チタン（Ｔｉ）を用いたサリサイド
（ｓｅｌｆ−ａｌｉｇｎｅｄ−ｓｉｌｉｃｉｄｅ）の電
極配線を用いたトランジスタは、実デバイスへ応用され
ている。
【０００３】しかしながら、チタンシリサイドを適用し
てサリサイド構造のトランジスタを形成する場合、デバ
イスサイズの縮小に伴い、拡散層の深さはリーク電流を
抑制するためにシャロー化が必要である。
てサリサイド構造のトランジスタを形成する場合、デバ
イスサイズの縮小に伴い、拡散層の深さはリーク電流を
抑制するためにシャロー化が必要である。
【０００４】シリサイド膜厚の薄膜化は、本質的なシリ
サイド層抵抗の増加を導くだけでなく、シリサイド膜形
成におけるチタンシリサイド物性に次の２つの問題点を
生じる。第１は凝集によるシリサイド層の断線と、第２
は相転移温度の上昇である。
サイド層抵抗の増加を導くだけでなく、シリサイド膜形
成におけるチタンシリサイド物性に次の２つの問題点を
生じる。第１は凝集によるシリサイド層の断線と、第２
は相転移温度の上昇である。
【０００５】凝集によるチタンシリサイド層断線の原因
は次の様に考えられる。チタンシリサイド膜が８００℃
以上の高温になると軟化し始め、流動可能な状態にな
る。この流動は、チタンシリサイド膜の表面あるいは拡
散層との界面で水平の方向に生じる。この流動によっ
て、エネルギーが最小になるようにチタンシリサイド膜
の変形が生じる。したがって、膜状であったものが、や
がて部分的に島状になる領域と薄膜になる領域とが発生
する。この現象によって、チタンシリサイド膜の膜厚の
均一性が失われるだけでなく、完全に断線状態になる場
合もある。したがって、チタンシリサイド膜の導電性が
劣化し、抵抗値が増加する。更に、シリサイド膜厚の減
少とシリサイド配線幅の減少は表面張力の増加を引き起
こし、薄膜における凝集開始温度はチタンシリサイド膜
厚の減少と共に低下する。このことは、テー ピー ノ
ラン（Ｔ．Ｐ．Ｎｏｌａｎ）等によりジャーナル オブ
アップライド フィズイックス（Ｊｏｕｒｎａｌ ｏ
ｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）７１（２），１
５頁（１９９２年）に報告されている。
は次の様に考えられる。チタンシリサイド膜が８００℃
以上の高温になると軟化し始め、流動可能な状態にな
る。この流動は、チタンシリサイド膜の表面あるいは拡
散層との界面で水平の方向に生じる。この流動によっ
て、エネルギーが最小になるようにチタンシリサイド膜
の変形が生じる。したがって、膜状であったものが、や
がて部分的に島状になる領域と薄膜になる領域とが発生
する。この現象によって、チタンシリサイド膜の膜厚の
均一性が失われるだけでなく、完全に断線状態になる場
合もある。したがって、チタンシリサイド膜の導電性が
劣化し、抵抗値が増加する。更に、シリサイド膜厚の減
少とシリサイド配線幅の減少は表面張力の増加を引き起
こし、薄膜における凝集開始温度はチタンシリサイド膜
厚の減少と共に低下する。このことは、テー ピー ノ
ラン（Ｔ．Ｐ．Ｎｏｌａｎ）等によりジャーナル オブ
アップライド フィズイックス（Ｊｏｕｒｎａｌ ｏ
ｆ Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ）７１（２），１
５頁（１９９２年）に報告されている。
【０００６】一方、チタンシリサイド膜の形成には相転
移が必要である。すなわち、高層抵抗（比抵抗：２×１
０-4Ω・ｃｍ）を有する非平衡相であるＣ４９構造か
ら、低層抵抗（比抵抗：１．５×１０-5Ω・ｃｍ）を有
する平衡相であるＣ５４構造への相転移である。トラン
ジスタの微細化は不純物濃度の増加、シリサイド膜厚の
薄膜化、シリサイド膜幅の縮小が要求され、この相転移
温度は、不純物濃度、シリサイド薄膜、シリサイド膜幅
に依存して変動する。例えばシリサイド膜厚を５０ｎｍ
から３０ｎｍへ薄膜化することにより、Ｃ４９構造から
Ｃ５４構造への相転移温度は７００℃程度から９００℃
以上まで上昇する。
移が必要である。すなわち、高層抵抗（比抵抗：２×１
０-4Ω・ｃｍ）を有する非平衡相であるＣ４９構造か
ら、低層抵抗（比抵抗：１．５×１０-5Ω・ｃｍ）を有
する平衡相であるＣ５４構造への相転移である。トラン
ジスタの微細化は不純物濃度の増加、シリサイド膜厚の
薄膜化、シリサイド膜幅の縮小が要求され、この相転移
温度は、不純物濃度、シリサイド薄膜、シリサイド膜幅
に依存して変動する。例えばシリサイド膜厚を５０ｎｍ
から３０ｎｍへ薄膜化することにより、Ｃ４９構造から
Ｃ５４構造への相転移温度は７００℃程度から９００℃
以上まで上昇する。
【０００７】従ってチタンシリサイド膜単層構造では、
相転移温度と凝集温度で制限された温度範囲でのみ形成
できるものである。しかしながら、デバイスサイズの微
細化に伴う相転移温度の上昇と凝集温度の低下により、
もはや０．５μｍ以下の設計ルールでは、従来シリサイ
ド膜の単層構造では、低抵抗（１０Ω／□）は得られな
かった。
相転移温度と凝集温度で制限された温度範囲でのみ形成
できるものである。しかしながら、デバイスサイズの微
細化に伴う相転移温度の上昇と凝集温度の低下により、
もはや０．５μｍ以下の設計ルールでは、従来シリサイ
ド膜の単層構造では、低抵抗（１０Ω／□）は得られな
かった。
【０００８】そこで、設計ルールが０．５μｍ以下のト
ランジスタでは、材質の異なる複数の高融点金属シリサ
イドをシリコン基板上に形成する技術（特開昭６２−６
２５５５号）が注目されている。この積層高融点金属シ
リサイド構造を形成する技術は、ＭＯＳトランジスタの
ゲート電極及びソース／ドレイン領域の各表面に第１の
高融点金属シリサイド膜を形成した上に、第１の高融点
金属シリサイド膜と異なる、低い層抵抗の金属層を選択
的に形成することによって、シリサイド単層構造と比較
して、層抵抗の低抵抗化が実現できる特徴を有する。
ランジスタでは、材質の異なる複数の高融点金属シリサ
イドをシリコン基板上に形成する技術（特開昭６２−６
２５５５号）が注目されている。この積層高融点金属シ
リサイド構造を形成する技術は、ＭＯＳトランジスタの
ゲート電極及びソース／ドレイン領域の各表面に第１の
高融点金属シリサイド膜を形成した上に、第１の高融点
金属シリサイド膜と異なる、低い層抵抗の金属層を選択
的に形成することによって、シリサイド単層構造と比較
して、層抵抗の低抵抗化が実現できる特徴を有する。
【０００９】このような従来の積層高融点金属シリサイ
ド構造を有するトランジスタの製造方法を、図３に基づ
いて説明する。ここで、第１の金属シリサイド膜をチタ
ンシリサイド１０で形成し、第２の高融点金属シリサイ
ド層としてタングステンシリサイド９を形成する場合の
製造工程の例について説明する。
ド構造を有するトランジスタの製造方法を、図３に基づ
いて説明する。ここで、第１の金属シリサイド膜をチタ
ンシリサイド１０で形成し、第２の高融点金属シリサイ
ド層としてタングステンシリサイド９を形成する場合の
製造工程の例について説明する。
【００１０】まず図３（ａ）に示すように、シリコン基
板１上にゲート酸化膜３を介してポリシリコンからなる
ゲート電極４とサイドウオール５を形成し、この工程中
に不純物をイオン注入しＬＤＤ構造の拡散層２を形成す
る。次でスパッタリング法などにより所定の膜厚（１０
〜１００ｎｍ）のＴｉ膜６を全面に形成する。次に図３
（ｂ）に示すように、６００〜７００℃の窒素雰囲気中
で３０〜６０秒間程度熱処理を行う。この時、Ｔｉ膜６
がシリコン面と接する面、すなわち、ゲート電極４の表
面と拡散層２の表面のうち絶縁膜で覆われていない領域
では、Ｃ４９構造チタンシリサイド（ＴｉＳｉ2 ）が形
成される。それに対してシリコン酸化膜で覆われた領域
は、未反応のチタンが窒素と反応して窒化チタン（Ｔｉ
Ｎ）を形成する。したがって、アンモニア水とＨ2 Ｏ2
の混合液などでＴｉＮや未反応のＴｉを取り除くことに
よって、ゲート電極４上及びソース／ドレイン領域を形
成する拡散層２上のみにチタンシリサイド膜を形成する
ことができる。その後、さらに、８００℃程度の窒素雰
囲気中で６０秒程度の所定時間の熱処理を行うことによ
り完全なＣ５４構造を有するチタンシリサイド（ＴｉＳ
ｉ2 ）１０が形成される。次に図３（ｃ）に示すよう
に、ＷＦ6 とＳｉＨ4 をソースガスとして用いた選択化
学気相成長（ＣＶＤ）法を用いて、自己整合的にタング
ステンシリサイド膜９Ａを形成する。
板１上にゲート酸化膜３を介してポリシリコンからなる
ゲート電極４とサイドウオール５を形成し、この工程中
に不純物をイオン注入しＬＤＤ構造の拡散層２を形成す
る。次でスパッタリング法などにより所定の膜厚（１０
〜１００ｎｍ）のＴｉ膜６を全面に形成する。次に図３
（ｂ）に示すように、６００〜７００℃の窒素雰囲気中
で３０〜６０秒間程度熱処理を行う。この時、Ｔｉ膜６
がシリコン面と接する面、すなわち、ゲート電極４の表
面と拡散層２の表面のうち絶縁膜で覆われていない領域
では、Ｃ４９構造チタンシリサイド（ＴｉＳｉ2 ）が形
成される。それに対してシリコン酸化膜で覆われた領域
は、未反応のチタンが窒素と反応して窒化チタン（Ｔｉ
Ｎ）を形成する。したがって、アンモニア水とＨ2 Ｏ2
の混合液などでＴｉＮや未反応のＴｉを取り除くことに
よって、ゲート電極４上及びソース／ドレイン領域を形
成する拡散層２上のみにチタンシリサイド膜を形成する
ことができる。その後、さらに、８００℃程度の窒素雰
囲気中で６０秒程度の所定時間の熱処理を行うことによ
り完全なＣ５４構造を有するチタンシリサイド（ＴｉＳ
ｉ2 ）１０が形成される。次に図３（ｃ）に示すよう
に、ＷＦ6 とＳｉＨ4 をソースガスとして用いた選択化
学気相成長（ＣＶＤ）法を用いて、自己整合的にタング
ステンシリサイド膜９Ａを形成する。
【００１１】更に、窒化したチタンシリサイド表面にタ
ングステンシリサイド膜を形成するプロセスもアール
ブイ ジョシイ（Ｒ．Ｖ．Ｊｏｓｈｉ）等によりアプラ
イドフィジックス レターズ（Ａｐｐｌｉｅｄ Ｐｈｙ
ｓｉｃｓ Ｌｅｔｔｅｒｓ）５４（１７），２４ １９
８９年に提案されている。次にこのプロセスを図４を用
いて説明する。
ングステンシリサイド膜を形成するプロセスもアール
ブイ ジョシイ（Ｒ．Ｖ．Ｊｏｓｈｉ）等によりアプラ
イドフィジックス レターズ（Ａｐｐｌｉｅｄ Ｐｈｙ
ｓｉｃｓ Ｌｅｔｔｅｒｓ）５４（１７），２４ １９
８９年に提案されている。次にこのプロセスを図４を用
いて説明する。
【００１２】まず、図３（ａ），（ｂ）で説明したよう
に、チタンシリサイド膜を形成したのち余剰のＴｉをア
ンモニア水などにより除去してＣ４９構造のチタンシリ
サイド膜を形成する。その後、図４に示すように８００
℃程度のアンモニアガス雰囲気中で６０秒程度の所定時
間の熱処理を行うことにより完全なＣ５４構造を有する
チタンシリサイド（ＴｉＳｉ2 ）膜１０を形成すると共
に、シリサイド膜表面に窒化チタン膜１１を形成する。
次に、ＷＦ6 とＳｉＨ4 をソースガスとして用いた選択
ＣＶＤ法を用いて、自己整合的にタングステンシリサイ
ド膜９Ｂを形成する。
に、チタンシリサイド膜を形成したのち余剰のＴｉをア
ンモニア水などにより除去してＣ４９構造のチタンシリ
サイド膜を形成する。その後、図４に示すように８００
℃程度のアンモニアガス雰囲気中で６０秒程度の所定時
間の熱処理を行うことにより完全なＣ５４構造を有する
チタンシリサイド（ＴｉＳｉ2 ）膜１０を形成すると共
に、シリサイド膜表面に窒化チタン膜１１を形成する。
次に、ＷＦ6 とＳｉＨ4 をソースガスとして用いた選択
ＣＶＤ法を用いて、自己整合的にタングステンシリサイ
ド膜９Ｂを形成する。
【００１３】このようにして形成されたタングステンシ
リサイド膜とチタンシリサイド膜の少なくとも２層から
なる積層高融点金属シリサイド構造を有するＭＯＳトラ
ンジスタは、コンタクトエッチング耐性に優れると共
に、チタンシリサイド膜の層抵抗の変化に影響されずに
安定な層抵抗を有する電極配線が得られる。
リサイド膜とチタンシリサイド膜の少なくとも２層から
なる積層高融点金属シリサイド構造を有するＭＯＳトラ
ンジスタは、コンタクトエッチング耐性に優れると共
に、チタンシリサイド膜の層抵抗の変化に影響されずに
安定な層抵抗を有する電極配線が得られる。
【００１４】
【発明が解決しようとする課題】図３で説明したタング
ステンシリサイド膜とチタンシリサイド膜との積層シリ
サイド構造の電極配線の形成には、以下に述べる問題点
が存在する。
ステンシリサイド膜とチタンシリサイド膜との積層シリ
サイド構造の電極配線の形成には、以下に述べる問題点
が存在する。
【００１５】Ｃ５４構造のチタンシリサイド層１０への
シリコンを含有した選択タングステンシリサイド膜の成
長技術は、配線層と基板とを接続するコンタクト電極に
おいて多くの研究がなされている。しかし、Ｃ５４構造
のチタンシリサイド膜表面にはタングステンシリサイド
の核成長はしにくく、またＷＦ6 を用いたタングステン
シリサイド膜成長においては酸化膜上とチタンシリサイ
ド膜上との選択性が得られない。更に、タングステンシ
リサイド膜成長に用いられるソースガスのＷＦ6 は、チ
タンシリサイドと反応して、高抵抗のフッ化チタン膜８
（ＴｉＦ3 またはＴｉＦ4 ）を形成し、コンタクト性を
悪化することが知られている。
シリコンを含有した選択タングステンシリサイド膜の成
長技術は、配線層と基板とを接続するコンタクト電極に
おいて多くの研究がなされている。しかし、Ｃ５４構造
のチタンシリサイド膜表面にはタングステンシリサイド
の核成長はしにくく、またＷＦ6 を用いたタングステン
シリサイド膜成長においては酸化膜上とチタンシリサイ
ド膜上との選択性が得られない。更に、タングステンシ
リサイド膜成長に用いられるソースガスのＷＦ6 は、チ
タンシリサイドと反応して、高抵抗のフッ化チタン膜８
（ＴｉＦ3 またはＴｉＦ4 ）を形成し、コンタクト性を
悪化することが知られている。
【００１６】この高抵抗コンタクトの原因であるフッ化
チタン膜を形成せずに、タングステンシリサイド膜を成
膜する技術が検討されている。しかし、成長温度７００
℃程度では、酸化膜上とチタンシリサイド膜上との選択
性が低下するばかりでなく、成長レートが上昇し膜厚制
御が困難になるという問題がある。
チタン膜を形成せずに、タングステンシリサイド膜を成
膜する技術が検討されている。しかし、成長温度７００
℃程度では、酸化膜上とチタンシリサイド膜上との選択
性が低下するばかりでなく、成長レートが上昇し膜厚制
御が困難になるという問題がある。
【００１７】一方、図４で説明した窒化したシリサイド
膜表面上にタングステンシリサイド膜９Ｂを形成する方
法では、フッ化チタン膜を発生させない。故にフッ化チ
タン膜である高抵抗層を形成せずにタングステンシリサ
イド膜が成膜できるが、酸化膜とチタンシリサイド膜上
への成長時の選択性が低下するという問題が生じる。
膜表面上にタングステンシリサイド膜９Ｂを形成する方
法では、フッ化チタン膜を発生させない。故にフッ化チ
タン膜である高抵抗層を形成せずにタングステンシリサ
イド膜が成膜できるが、酸化膜とチタンシリサイド膜上
への成長時の選択性が低下するという問題が生じる。
【００１８】以上示したように、いずれの従来技術を用
いても積層高融点金属シリサイド膜からなる２層構造の
電極配線の実用化は極めて難しいため、半導体装置の集
積度の向上が妨げられるという問題点があった。
いても積層高融点金属シリサイド膜からなる２層構造の
電極配線の実用化は極めて難しいため、半導体装置の集
積度の向上が妨げられるという問題点があった。
【００１９】
【課題を解決するための手段】本発明の半導体装置の成
長方法は、拡散層が形成されたシリコン基板上または絶
縁膜を介してシリコン基板に形成されたポリシリコン層
上にチタン膜を形成する工程と、前記チタン膜を熱処理
し前記拡散層または前記ポリシリコン層上にチタンシリ
サイド膜を形成する工程と、前記チタンシリサイド膜上
にタングステンシリサイド膜を選択的に形成する工程
と、前記タングステンシリサイド膜をランプアニール装
置を用いて熱処理する工程とを含むことを特徴とするも
のである。
長方法は、拡散層が形成されたシリコン基板上または絶
縁膜を介してシリコン基板に形成されたポリシリコン層
上にチタン膜を形成する工程と、前記チタン膜を熱処理
し前記拡散層または前記ポリシリコン層上にチタンシリ
サイド膜を形成する工程と、前記チタンシリサイド膜上
にタングステンシリサイド膜を選択的に形成する工程
と、前記タングステンシリサイド膜をランプアニール装
置を用いて熱処理する工程とを含むことを特徴とするも
のである。
【００２０】
【実施例】以下本発明の実施例を図面を参照しながら説
明する。
明する。
【００２１】図１（ａ）〜（ｄ）は本発明の第１の実施
例を説明するための工程順に示した半導体チップの断面
図であり、本発明をサリサイド構造の電極配線を有する
ＭＯＳトランジスタに適用した場合を示している。特に
本実施例では、シリコン基板１の表面に形成されたソー
ス／ドレインとなる拡散層２と、前記シリコン基板上に
形成された膜厚１０ｎｍ程度のゲート酸化膜３を介して
形成された膜厚１００ｎｍ〜３００ｎｍ程度のゲート電
極４との上に形成されたＣ４９構造のチタンシリサイド
膜７と、前記チタンシリサイド膜７の全面に形成された
タングステンシリサイド膜９を有する構造を特徴として
いる。
例を説明するための工程順に示した半導体チップの断面
図であり、本発明をサリサイド構造の電極配線を有する
ＭＯＳトランジスタに適用した場合を示している。特に
本実施例では、シリコン基板１の表面に形成されたソー
ス／ドレインとなる拡散層２と、前記シリコン基板上に
形成された膜厚１０ｎｍ程度のゲート酸化膜３を介して
形成された膜厚１００ｎｍ〜３００ｎｍ程度のゲート電
極４との上に形成されたＣ４９構造のチタンシリサイド
膜７と、前記チタンシリサイド膜７の全面に形成された
タングステンシリサイド膜９を有する構造を特徴として
いる。
【００２２】まず図１（ａ）に示すように、従来と同様
の工程によりシリコン基板１上にＬＤＤ構造の拡散層２
とゲート酸化膜３とポリシリコンからなるゲート電極４
と絶縁膜からなるサイドウオール５を形成する。次に、
全面にスパッタリング法などにより所定の膜厚（１０〜
１００ｎｍ）のＴｉ膜６を形成する。
の工程によりシリコン基板１上にＬＤＤ構造の拡散層２
とゲート酸化膜３とポリシリコンからなるゲート電極４
と絶縁膜からなるサイドウオール５を形成する。次に、
全面にスパッタリング法などにより所定の膜厚（１０〜
１００ｎｍ）のＴｉ膜６を形成する。
【００２３】次に図１（ｂ）に示すように、６００〜７
００℃の窒素雰囲気中で３０〜６０分間程度熱処理を行
う。この時、Ｔｉ膜６がシリコン面と接する面、すなわ
ち、ゲート電極４の表面と拡散層２の表面のうち絶縁膜
で覆われていない領域では、高い層抵抗を有するチタン
シリサイド（Ｃ４９構造ＴｉＳｉ2 ）膜７が形成され
る。それに対してシリコン酸化膜で覆われた領域には、
未反応のＴｉ膜と窒素と反応した窒化チタン（ＴｉＮ）
膜が形成される。アンモニア水とＨ2 Ｏ2 の混合液など
でＴｉＮ膜や未反応のＴｉ膜を取り除く。
００℃の窒素雰囲気中で３０〜６０分間程度熱処理を行
う。この時、Ｔｉ膜６がシリコン面と接する面、すなわ
ち、ゲート電極４の表面と拡散層２の表面のうち絶縁膜
で覆われていない領域では、高い層抵抗を有するチタン
シリサイド（Ｃ４９構造ＴｉＳｉ2 ）膜７が形成され
る。それに対してシリコン酸化膜で覆われた領域には、
未反応のＴｉ膜と窒素と反応した窒化チタン（ＴｉＮ）
膜が形成される。アンモニア水とＨ2 Ｏ2 の混合液など
でＴｉＮ膜や未反応のＴｉ膜を取り除く。
【００２４】次に図１（ｃ）に示すように、ＷＦ6 とシ
ランを主成分としたタングステンシリサイドの選択ＣＶ
Ｄ成長法を用いてチタンシリサイド膜７上全面にタング
ステンシリサイド膜９を形成する。
ランを主成分としたタングステンシリサイドの選択ＣＶ
Ｄ成長法を用いてチタンシリサイド膜７上全面にタング
ステンシリサイド膜９を形成する。
【００２５】ここで、このＣＶＤ成膜方法は、一般に２
ステップで形成することが望ましい。まず、ＷＦ6 が３
００ｓｃｃｍ、圧力３００ｍＴｏｒｒ程度の雰囲気にお
いて５秒程度でウエハーを晒す。この工程により、チタ
ンシリサイド膜の表面は、ＷＦ6 によりフッ化され、Ｔ
ｉＦ3 またはＴｉＦ4 が形成されると共に、タングステ
ンシリサイド成長核が膜上に均一に形成される。図４で
説明した従来の製造方法における窒化チタンやＣ５４構
造のチタンシリサイドはＷＦ6 によってはほとんどフッ
化されない。次に、ＷＦ6 ３００ｓｃｃｍ，ＳｉＨ4 ：
２００ｓｃｃｍの流量比のＷＦ6 とシランの混合ガスに
より、４ｎｍ／ｓｅｃ程度の成長レートでタングステン
シリサイド膜を１００ｎｍ程度形成する。成長時間は２
０ｓｅｃ程度である。
ステップで形成することが望ましい。まず、ＷＦ6 が３
００ｓｃｃｍ、圧力３００ｍＴｏｒｒ程度の雰囲気にお
いて５秒程度でウエハーを晒す。この工程により、チタ
ンシリサイド膜の表面は、ＷＦ6 によりフッ化され、Ｔ
ｉＦ3 またはＴｉＦ4 が形成されると共に、タングステ
ンシリサイド成長核が膜上に均一に形成される。図４で
説明した従来の製造方法における窒化チタンやＣ５４構
造のチタンシリサイドはＷＦ6 によってはほとんどフッ
化されない。次に、ＷＦ6 ３００ｓｃｃｍ，ＳｉＨ4 ：
２００ｓｃｃｍの流量比のＷＦ6 とシランの混合ガスに
より、４ｎｍ／ｓｅｃ程度の成長レートでタングステン
シリサイド膜を１００ｎｍ程度形成する。成長時間は２
０ｓｅｃ程度である。
【００２６】次に図１（ｄ）に示すように、ランプアニ
ールの工程により、このタングステンシリサイド膜９の
形成時にシリコン基板上に形成された高抵抗のフッ化チ
タン膜８を除去する。図５にオージェ分光法（ＡＥＳ）
の深さプロファイルより得られたフッ素のピーク強度の
ランプアニール温度依存性を示す。ランプアニールの温
度が７００℃以上でフッ素ピーク強度は０となる。一
方、このアニール工程におけるチタンシリサイド膜のバ
リア性を図６の大面積拡散層の逆バイアス特性として示
す。６００〜８５０℃までは良好な接合耐性を持ってい
るが９００℃以上の温度になると接合は破壊する。図
５，図６よりこのランプアニールを６５０〜９００℃で
行なえば良好な接続を有するＭＯＳトランジスタが得ら
れることが分る。
ールの工程により、このタングステンシリサイド膜９の
形成時にシリコン基板上に形成された高抵抗のフッ化チ
タン膜８を除去する。図５にオージェ分光法（ＡＥＳ）
の深さプロファイルより得られたフッ素のピーク強度の
ランプアニール温度依存性を示す。ランプアニールの温
度が７００℃以上でフッ素ピーク強度は０となる。一
方、このアニール工程におけるチタンシリサイド膜のバ
リア性を図６の大面積拡散層の逆バイアス特性として示
す。６００〜８５０℃までは良好な接合耐性を持ってい
るが９００℃以上の温度になると接合は破壊する。図
５，図６よりこのランプアニールを６５０〜９００℃で
行なえば良好な接続を有するＭＯＳトランジスタが得ら
れることが分る。
【００２７】タングステンシリサイド膜の選択成長にお
ける金属膜上へのタングステンシリサイド成長レートを
図７に示す。従来例におけるＴｉＮ膜やＣ５４構造チタ
ンシリサイド膜より本実施例のＣ４９構造のチタンシリ
サイド膜上へのタングステンシリサイド膜の成長レート
は約１桁大きい（成長時間５０ｓｅｃ以下）。従って、
酸化膜上への成長速度との差が拡大し酸化膜と金属膜上
との選択性が改善される。さらに、成長速度の向上は、
タングステンシリサイド成長核密度の増加に起因してい
ることから、タングステンシリサイド膜のモホロジーが
改善されるばかりでなくウエハー面内の膜厚均一性も改
善される。
ける金属膜上へのタングステンシリサイド成長レートを
図７に示す。従来例におけるＴｉＮ膜やＣ５４構造チタ
ンシリサイド膜より本実施例のＣ４９構造のチタンシリ
サイド膜上へのタングステンシリサイド膜の成長レート
は約１桁大きい（成長時間５０ｓｅｃ以下）。従って、
酸化膜上への成長速度との差が拡大し酸化膜と金属膜上
との選択性が改善される。さらに、成長速度の向上は、
タングステンシリサイド成長核密度の増加に起因してい
ることから、タングステンシリサイド膜のモホロジーが
改善されるばかりでなくウエハー面内の膜厚均一性も改
善される。
【００２８】次に層抵抗の拡散層幅依存性を図８に示
す。本実施例の２層シリサイド構造では従来法にあるよ
うなＴｉＮ膜やフッ化チタン膜がないことから、１．０
Ω／□程度の低い層抵抗が得られる。図９にｎ型トラン
ジスタのＩｄ−Ｖｄ特性を示す。層抵抗の低下により線
形領域におけるドレイン電流が従来の構造のものより１
５％以上改善されていることが分る。
す。本実施例の２層シリサイド構造では従来法にあるよ
うなＴｉＮ膜やフッ化チタン膜がないことから、１．０
Ω／□程度の低い層抵抗が得られる。図９にｎ型トラン
ジスタのＩｄ−Ｖｄ特性を示す。層抵抗の低下により線
形領域におけるドレイン電流が従来の構造のものより１
５％以上改善されていることが分る。
【００２９】図２（ａ）〜（ｄ）は、本発明の第２の実
施例を説明するための半導体チップの断面図であり、本
発明をバイポーラトランジスタに適用した例を示す。
施例を説明するための半導体チップの断面図であり、本
発明をバイポーラトランジスタに適用した例を示す。
【００３０】まず図２（ａ）に示すように、Ｐ型シリコ
ン基板上１Ａにヒ素原子の拡散によりＮ型埋め込み層１
２を形成する。ついで、Ｎ型のエピタキシャル成長層１
３を形成したのち、リン原子の選択拡散により埋め込み
コレクタ引出し領域１８を形成する。次で全面にシリコ
ン酸化膜１４を形成し、更にボロン原子をイオン注入し
て、ベース領域１５を形成する。次にシリコン酸化膜１
４を選択的にエッチングしベース領域１５上に開口部を
形成したのち全面にポリシリコン膜１６をＣＶＤ法によ
り７０〜１００ｎｍの膜厚に堆積する。次でこのポリシ
リコン膜１６の上方から砒素原子を７０〜８０ｋｅＶの
イオン注入エネルギーで添加される。この結果、砒素原
子のピーク濃度はポリシリコン膜１６のほぼ１／２の膜
厚の位置に存在するように設定される。
ン基板上１Ａにヒ素原子の拡散によりＮ型埋め込み層１
２を形成する。ついで、Ｎ型のエピタキシャル成長層１
３を形成したのち、リン原子の選択拡散により埋め込み
コレクタ引出し領域１８を形成する。次で全面にシリコ
ン酸化膜１４を形成し、更にボロン原子をイオン注入し
て、ベース領域１５を形成する。次にシリコン酸化膜１
４を選択的にエッチングしベース領域１５上に開口部を
形成したのち全面にポリシリコン膜１６をＣＶＤ法によ
り７０〜１００ｎｍの膜厚に堆積する。次でこのポリシ
リコン膜１６の上方から砒素原子を７０〜８０ｋｅＶの
イオン注入エネルギーで添加される。この結果、砒素原
子のピーク濃度はポリシリコン膜１６のほぼ１／２の膜
厚の位置に存在するように設定される。
【００３１】次に図２（ｂ）に示すように、９００〜１
１００℃の温度処理をランプアニールにより行ない、ボ
ロン原子および砒素原子を活性化して砒素原子をポリシ
リコン膜１６からベース領域１５内へ拡散させエミッタ
領域１７を形成する。次にポリシリコン膜１６およびシ
リコン酸化膜１４を順次選択的にエッチングし、埋め込
みコレクタ引き出し領域１８、ベース領域１５に達する
深さの開口部を設ける。次に、Ｔｉ膜６Ａをスパッタ法
により３０〜６０ｎｍ膜厚に堆積する。
１００℃の温度処理をランプアニールにより行ない、ボ
ロン原子および砒素原子を活性化して砒素原子をポリシ
リコン膜１６からベース領域１５内へ拡散させエミッタ
領域１７を形成する。次にポリシリコン膜１６およびシ
リコン酸化膜１４を順次選択的にエッチングし、埋め込
みコレクタ引き出し領域１８、ベース領域１５に達する
深さの開口部を設ける。次に、Ｔｉ膜６Ａをスパッタ法
により３０〜６０ｎｍ膜厚に堆積する。
【００３２】次に図２（ｃ）に示すように、４００〜６
００℃の熱処理を施してチタンシリサイド膜７Ａをそれ
ぞれの開口部内及びポリシリコン膜１６の表面に形成
し、続いてアンモニア水または硫酸とＨ2 Ｏ2 の混合液
により未反応のＴｉ及びＴｉＮ膜を除去する。
００℃の熱処理を施してチタンシリサイド膜７Ａをそれ
ぞれの開口部内及びポリシリコン膜１６の表面に形成
し、続いてアンモニア水または硫酸とＨ2 Ｏ2 の混合液
により未反応のＴｉ及びＴｉＮ膜を除去する。
【００３３】次に図２（ｄ）に示すように、ＣＶＤ技術
を用いてチタンシリサイド膜７Ａ上のみにタングステン
シリサイド膜９Ｃを選択的に成長させたのち約８００℃
の熱処理をランプアニールにより行なう。本第２の実施
例によれば、エミッタ領域１７はタングステンシリサイ
ド膜９Ｃにより被覆されるため、エミッタ引き出しのポ
リシリコン膜１６の層抵抗が低減され、ドライブ電流の
大きいバイポーラトランジスタにおける回路動作速度が
改善される。更に、ベース及びコレクタの引出し領域の
開口部をタングステンシリサイド膜９Ｃで埋め込むこと
により、その上に形成されるアルミニウム配線の形状も
改善され信頼性も向上する。
を用いてチタンシリサイド膜７Ａ上のみにタングステン
シリサイド膜９Ｃを選択的に成長させたのち約８００℃
の熱処理をランプアニールにより行なう。本第２の実施
例によれば、エミッタ領域１７はタングステンシリサイ
ド膜９Ｃにより被覆されるため、エミッタ引き出しのポ
リシリコン膜１６の層抵抗が低減され、ドライブ電流の
大きいバイポーラトランジスタにおける回路動作速度が
改善される。更に、ベース及びコレクタの引出し領域の
開口部をタングステンシリサイド膜９Ｃで埋め込むこと
により、その上に形成されるアルミニウム配線の形状も
改善され信頼性も向上する。
【００３４】
【発明の効果】以上詳細に説明したように本発明によれ
ば、チタンシリサイド膜上に選択性良くタングステンシ
リサイド膜を形成できるため、層抵抗の低い２層構造の
シリサイド膜からなる電極配線を形成できるという効果
がある。このため、集積度の向上した半導体装置が得ら
れる。
ば、チタンシリサイド膜上に選択性良くタングステンシ
リサイド膜を形成できるため、層抵抗の低い２層構造の
シリサイド膜からなる電極配線を形成できるという効果
がある。このため、集積度の向上した半導体装置が得ら
れる。
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図２】本発明の第２の実施例を説明するための半導体
チップの断面図。
チップの断面図。
【図３】従来例を説明するための半導体チップの断面
図。
図。
【図４】他の従来例を説明するための半導体チップの断
面図。
面図。
【図５】フッ素ピーク強度とランプアニール温度との関
係を示す図。
係を示す図。
【図６】ｎ型拡散層の逆バイアス特性を示す図
【図７】金属膜上へのタングステンシリサイド膜の成長
速度を示す図。
速度を示す図。
【図８】実施例と従来例におけるシリサイド膜の層抵抗
を示す図。
を示す図。
【図９】ｎ型トランジスタのＩｄ−Ｖｄ特性を示す図。
１，１Ａ シリコン基板 ２ 拡散層 ３ ゲート酸化膜 ４ ゲート電極 ５ サイドウオール ６，６Ａ Ｔｉ膜 ７，７Ａ チタンシリサイド膜（Ｃ４９） ８ フッ化チタン膜 ９，９Ａ〜９Ｃ タングステンシリサイド膜 １０ チタンシリサイド膜（Ｃ５４） １１ 窒化チタン膜 １２ Ｎ型埋込み層 １３ Ｎ型エピタキシャル層 １４ シリコン酸化膜 １５ ベース領域 １６ ポリシリコン膜 １７ エミッタ領域 １８ コレクタ引出し領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/285 ３０１ Ｔ 8826−4Ｍ
Claims (2)
- 【請求項１】 拡散層が形成されたシリコン基板上また
は絶縁膜を介してシリコン基板に形成されたポリシリコ
ン層上にチタン膜を形成する工程と、前記チタン膜を熱
処理し前記拡散層または前記ポリシリコン層上にチタン
シリサイド膜を形成する工程と、前記チタンシリサイド
膜上にタングステンシリサイド膜を選択的に形成する工
程と、前記タングステンシリサイド膜をランプアニール
装置を用いて熱処理する工程とを含むことを特徴とする
半導体装置の製造方法。 - 【請求項２】 ＷＦ6 とＳｉＨ4 のソースガスを主成分
とした化学気相成長法によりタングステンシリサイド膜
を選択的に形成したのちランプアニール装置を用いて６
５０〜９００℃で熱処理を行う請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323576A JP2586816B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5323576A JP2586816B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07183504A true JPH07183504A (ja) | 1995-07-21 |
| JP2586816B2 JP2586816B2 (ja) | 1997-03-05 |
Family
ID=18156254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5323576A Expired - Fee Related JP2586816B2 (ja) | 1993-12-22 | 1993-12-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2586816B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6221728B1 (en) | 1998-03-09 | 2001-04-24 | Nec Corporation | Semiconductor device manufacturing method |
| GB2360128A (en) * | 1996-12-04 | 2001-09-12 | United Microelectronics Corp | Method of making semiconductor device with salicide electrode |
| US6326670B1 (en) * | 1999-03-11 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
-
1993
- 1993-12-22 JP JP5323576A patent/JP2586816B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2360128A (en) * | 1996-12-04 | 2001-09-12 | United Microelectronics Corp | Method of making semiconductor device with salicide electrode |
| US6221728B1 (en) | 1998-03-09 | 2001-04-24 | Nec Corporation | Semiconductor device manufacturing method |
| US6326670B1 (en) * | 1999-03-11 | 2001-12-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2586816B2 (ja) | 1997-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19961015 |
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