KR20170124016A - 집적회로 소자 및 그 제조 방법 - Google Patents

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Abstract

집적회로 소자는 소자 영역에서 기판으로부터 돌출된 핀형 활성 영역과, 소자 영역에서 핀형 활성 영역의 양 측벽을 덮는 내부 소자분리막과, 소자간 분리 영역에 형성된 외부 딥 트렌치를 채우는 외부 소자분리막을 포함하고, 내부 소자분리막은 외부 딥 트렌치의 내측벽에서 소자 영역으로부터 멀어지는 방향으로 돌출된다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 전계효과 트랜지스터를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
전자 기술의 발달로 인해, 최근 반도체 소자의 다운-스케일링(down-scaling)이 급속도로 진행되고 있다. 최근, 반도체 소자는 빠른 동작 속도뿐만 아니라, 동작에 관한 정확성도 요구되기 때문에, 반도체 소자에 포함되는 트랜지스터의 구조 최적화를 위한 다양한 연구가 진행되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 집적회로 소자의 다운-스케일링으로 인해 활성 영역들의 피치가 매우 작아짐에 따라, 집적회로 소자의 제조 공정 중에 공정 마진 부족으로 인해 활성 영역들 중 일부가 손상되더라도, 그로 인한 결함 또는 불량이 억제된 구조를 가지는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 엄격한 디자인 룰(design rules)을 가지는 집적회로 소자를 제조하는 데 있어서, 활성 영역들의 피치가 매우 작아짐에 따라, 집적회로 소자의 제조 공정 중에 공정 마진 부족으로 인해 활성 영역들 중 일부가 손상되더라도 공정 난이도 (process complexity)를 증가시키지 않고 단순화된 방법으로 결함 또는 불량 발생을 방지할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 소자간 분리 영역에 의해 포위되는 소자 영역에서 기판으로부터 돌출되고 제1 방향으로 연장되는 적어도 하나의 핀형 활성 영역과, 상기 소자 영역에서 상기 적어도 하나의 핀형 활성 영역의 양 측벽을 덮도록 상기 제1 방향으로 연장되는 복수의 내부 소자분리막과, 상기 소자간 분리 영역에 형성된 외부 딥 트렌치를 채우는 외부 소자분리막을 포함하고, 상기 복수의 내부 소자분리막 중 적어도 하나는 상기 외부 딥 트렌치의 내측벽에서 상기 소자 영역으로부터 멀어지는 방향으로 돌출되어 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 외부 소자분리막은 상기 복수의 내부 소자분리막 중 상기 소자 영역의 최외측에 있는 내부 소자분리막에 접하는 경사 측벽을 가지고, 상기 경사 측벽은 상기 기판에 가까워질수록 상기 적어도 하나의 핀형 활성 영역과의 이격 거리가 더 작아지도록 경사질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 외부 소자분리막은 상기 복수의 내부 소자분리막 중 상기 소자 영역의 최외측에 있는 내부 소자분리막의 측벽에 접하고 상기 적어도 하나의 핀형 활성 영역과 나란히 연장되는 핀형 절연부와, 상기 핀형 절연부로부터 상기 기판의 표면을 따라 연장되는 하측 절연부와, 상기 핀형 절연부 및 상기 하측 절연부 위에서 상기 외부 딥 트렌치를 채우는 외부 갭필 절연막을 포함할 수 있다. 일부 실시예들에서, 상기 핀형 절연부는 상기 제1 방향에 직교하는 제2 방향에서 상기 적어도 하나의 핀형 활성 영역의 폭보다 더 작은 폭을 가질 수 있다. 일부 실시예들에서, 상기 복수의 내부 소자분리막은 각각 상기 적어도 하나의 핀형 활성 영역의 측벽을 덮는 절연 라이너와, 상기 절연 라이너 위에서 상기 핀형 활성 영역의 측벽을 덮는 내부 갭필 절연막을 포함하고, 상기 핀형 절연부는 상기 소자 영역의 최외측에 있는 내부 소자분리막의 절연 라이너에 직접 접할 수 있다. 일부 실시예들에서, 상기 핀형 절연부는 상기 내부 소자분리막에 접하는 경사 측벽을 가지고, 상기 경사 측벽은 상기 기판에 가까워질수록 상기 적어도 하나의 핀형 활성 영역과의 이격 거리가 더 작아지도록 경사질 수 있다. 일부 실시예들에서, 상기 핀형 절연부는 상기 제1 방향에 직교하는 제2 방향에서 상기 기판에 가까워질수록 더 큰 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 외부 소자분리막은 상기 소자 영역을 사이에 두고 서로 이격된 2 개의 핀형 절연부를 포함하고, 상기 2 개의 핀형 절연부는 각각 상기 복수의 내부 소자분리막 중 상기 소자 영역의 최외측에 있는 내부 소자분리막의 측벽에 접하고 상기 적어도 하나의 핀형 활성 영역과 나란히 연장될 수 있다. 일부 실시예들에서, 상기 2 개의 핀형 절연부는 동일한 높이를 가질 수 있다. 다른 일부 실시예들에서, 상기 2 개의 핀형 절연부는 서로 다른 높이 및 서로 다른 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자에서, 상기 외부 소자분리막은 상기 제1 방향에 직교하는 제2 방향을 따라 상기 소자 영역의 양측 중 일측에만 형성되어 있는 핀형 절연부를 포함할 수 있다. 그리고, 상기 핀형 절연부는 상기 복수의 내부 소자분리막 중 상기 소자 영역의 최외측에 있는 내부 소자분리막의 측벽에 접하고 상기 적어도 하나의 핀형 활성 영역과 나란히 연장될 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자는 기판의 소자 영역으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역과, 상기 소자 영역에서 상기 기판 상의 제1 레벨의 깊이를 가지는 내부 트렌치 내에 형성되고 상기 핀형 활성 영역의 측벽을 덮는 내부 소자분리막과, 상기 소자 영역의 주변에 배치되고 상기 기판 상의 상기 제1 레벨보다 더 낮은 제2 레벨의 깊이를 가지는 외부 딥 트렌치 내에 형성되어 상기 내부 소자분리막에 접하는 외부 소자분리막을 포함하고, 상기 내부 소자분리막은 상기 외부 딥 트렌치의 내측벽에서 상기 소자 영역으로부터 멀어지는 방향으로 돌출되어 있고, 상기 외부 소자분리막은 상기 내부 소자분리막에 접하는 경사 측벽을 가지고, 상기 경사 측벽은 상기 기판에 가까워질수록 상기 핀형 활성 영역과의 이격 거리가 더 작아지도록 경사져 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 외부 소자분리막은 상기 내부 소자분리막에 접하고 상기 핀형 활성 영역과 나란히 연장되는 핀형 절연부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 외부 소자분리막은 상기 경사 측벽을 가지는 핀형 절연부와, 상기 핀형 절연부에 일체로 연결되고 상기 핀형 절연부의 폭과 동일하거나 더 큰 두께를 가지고 상기 외부 딥 트렌치 내에서 상기 기판의 표면을 따라 연장되는 하측 절연부를 포함할 수 있다.
본 발명의 기술적 사상에 의한 다른 양태에 따른 집적회로 소자에서, 상기 외부 소자분리막은 상기 외부 딥 트렌치를 채우는 외부 갭필 절연막을 포함하고, 상기 외부 갭필 절연막은 상기 기판에 접하는 표면과, 상기 소자분리막에 접하는 상기 경사 측벽을 가지고, 상기 경사 측벽은 상기 기판에 접하는 표면보다 높은 레벨에 있을 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 소자 영역 및 소자간 분리 영역을 가지는 기판을 일부 식각하여 상기 소자 영역 및 상기 소자간 분리 영역에서 제1 방향으로 연장되는 복수의 핀형 활성 영역을 형성한다. 상기 핀형 활성 영역의 양 측벽을 덮는 복수의 내부 소자분리막을 형성한다. 상기 소자간 분리 영역에서 상기 복수의 핀형 활성 영역 중 일부인 적어도 하나의 핀형 슬리버(sliver)가 남도록 상기 복수의 핀형 활성 영역 중 상기 소자간 분리 영역에 있는 핀형 활성 영역과 상기 소자간 분리 영역에 있는 내부 소자분리막을 식각하여 상기 소자 영역의 주변에 외부 트렌치를 형성한다. 상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시킨다. 상기 외부 트렌치를 채우는 외부 갭필 절연막을 형성한다. 상기 소자 영역에 남아 있는 핀형 활성 영역의 상부가 노출되도록 상기 소자 영역에 남아 있는 복수의 내부 소자분리막의 일부를 제거한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계는 상기 적어도 하나의 핀형 슬리버를 산화시키는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계는 상기 적어도 하나의 핀형 슬리버를 질화시키는 단계를 포함할 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계는 상기 외부 트렌치에서 노출되는 상기 기판의 일부를 변화시켜, 상기 적어도 하나의 핀형 슬리버로부터 일체로 연결되는 하측 절연부를 형성하는 단계를 포함할 수 있다.
상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계에서, 상기 적어도 하나의 핀형 절연부는 상기 소자 영역에 남아 있는 복수의 내부 소자분리막 중 최외측에 있는 내부 소자분리막에 직접 접하도록 형성될 수 있다.
상기 복수의 내부 소자분리막을 형성하는 단계는 상기 복수의 핀형 활성 영역 각각의 측벽을 덮는 절연 라이너를 형성하는 단계와, 상기 절연 라이너 위에서 상기 복수의 핀형 활성 영역 각각의 측벽을 덮는 내부 갭필 절연막을 형성하는 단계를 포함할 수 있다. 그리고, 상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계는 상기 절연 라이너를 변화 정지막으로 이용하여 수행될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 외부 트렌치를 형성하는 단계에서는 상기 소자 영역을 사이에 두고 서로 이격된 2 개의 핀형 슬리버가 형성되고, 상기 2 개의 핀형 슬리버는 동일한 높이를 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 외부 트렌치를 형성하는 단계에서는 상기 소자 영역을 사이에 두고 서로 이격된 2 개의 핀형 슬리버가 형성되고, 상기 2 개의 핀형 슬리버는 서로 다른 높이 및 서로 다른 폭을 가질 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 외부 트렌치를 형성하는 단계에서는, 상기 제1 방향에 직교하는 제2 방향을 따라 상기 소자 영역의 양측 중 일측에만 핀형 슬리버가 형성될 수 있다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서, 상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계 후, 상기 외부 갭필 절연막을 형성하는 단계 전에, 상기 적어도 하나의 핀형 절연부를 제거하는 단계를 더 포함할 수 있다.
본 발명의 기술적 사상에 의한 집적회로 소자는 제조 공정 중에 다양한 공정 변수들의 오차가 발생되어도, 불필요한 활성 영역이 잔류함으로써 발생될 수 있는 다양한 결함 또는 불량 발생 가능성을 제거할 수 있다. 따라서, 고도로 다운-스케일링된 집적회로 소자에서 트랜지스터들의 사이즈가 축소되어 활성 영역들의 피치가 매우 작아지더라도 불필요한 활성 영역이 손상된 상태로 소자 영역 주위에 잔류하거나, 그로 인해 결함 또는 불량이 발생되는 것을 억제할 수 있으며, 따라서 원하는 전기적인 퍼포먼스를 제공하는 집적회로 소자를 구현할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 1b는 도 1a의 B - B' 선 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 전자 소자의 블록 다이어그램이다.
도 13a 내지 도 13j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14a 내지 도 14d는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 15a 내지 도 15d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 16a 내지 도 16c는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 17은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위한 단면도이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다. 여기에 사용되는 모든 용어 "및/또는"은 언급된 구성 요소들의 각각 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 사용되는 용어 "기판"은 기판 그 자체, 또는 기판과 그 표면에 형성된 소정의 층 또는 막 등을 포함하는 적층 구조체를 의미할 수 있다. 또한, 본 명세서에서 "기판의 표면"이라 함은 기판 그 자체의 노출 표면, 또는 기판 위에 형성된 소정의 층 또는 막 등의 외측 표면을 의미할 수 있다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 평면 레이아웃 다이어그램이다. 도 1b는 도 1a의 B - B' 선 단면도이다. 도 1a 및 도 1b를 참조하여 FinFET (fin field effect transistor) 소자를 포함하는 집적회로 소자(100)의 주요 구성에 대하여 설명한다.
도 1a 및 도 1b를 참조하면, 집적회로 소자(100)는 소자 영역(DA)과, 상기 소자 영역(DA)을 포위하는 소자간 분리 영역(IA)을 가지는 기판(110)을 포함한다.
상기 기판(110)은 수평 방향 (X 방향 및 Y 방향)으로 연장되는 주면을 가진다. 상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 상기 기판(110)에 대한 보다 상세한 사항은 도 13a를 참조하여 후술한다.
상기 기판(110)의 소자 영역(DA)은 복수의 NMOS 트랜지스터가 형성되는 NMOS 영역, 또는 복수의 PMOS 트랜지스터가 형성되는 PMOS 영역일 수 있다.
소자 영역(DA)에서 기판(110)의 주면에 수직인 방향 (Z 방향)으로 복수의 핀형 활성 영역(FA)이 돌출되어 있다. 상기 복수의 핀형 활성 영역(FA)은 Y 방향을 따라 상호 평행하게 연장되어 있다.
소자 영역(DA)에서 복수의 내부 소자분리막(128)이 상기 복수의 핀형 활성 영역(FA)의 양 측벽을 덮도록 Y 방향으로 연장되어 있다. 상기 복수의 핀형 활성 영역(FA)의 양측에서 하부 측벽이 상기 복수의 내부 소자분리막(128)에 의해 덮여 있다.
상기 복수의 내부 소자분리막(128)은 각각 핀형 활성 영역(FA)의 주변에 형성된 내부 트렌치(T1) 내에서 핀형 활성 영역(FA)의 측벽을 덮는 절연 라이너(122)와, 상기 절연 라이너(122) 위에서 상기 내부 트렌치(T1)를 채우는 내부 갭필 절연막(126)을 포함할 수 있다.
상기 절연 라이너(122)는 복수의 핀형 활성 영역(FA) 중 채널 영역(CH)에 응력을 인가하는 물질을 포함할 수 있다. 상기 소자 영역(DA)에 NMOS 트랜지스터를 형성하는 경우, 상기 절연 라이너(122)는 상기 채널 영역(CH)에 인장 응력을 인가할 수 있는 물질을 포함할 수 있다. 상기 소자 영역(DA)에 PMOS 트랜지스터를 형성하는 경우, 상기 절연 라이너(122)는 상기 채널 영역(CH)에 압축 응력을 인가할 수 있는 물질을 포함할 수 있다. 일부 실시예들에서, 상기 절연 라이너(122)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC 및 SiO2 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다. 일부 실시예들에서, 상기 절연 라이너(122)는 생략 가능하다.
상기 내부 갭필 절연막(126)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), TOSZ (tonen silazene), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 복수의 핀형 활성 영역(FA)은 상기 복수의 핀형 활성 영역(FA) 각각의 바텀(bottom)에 가까울수록 X 방향에서 더 큰 폭을 가지도록 양측에 경사 측벽(FSW)을 가질 수 있다. 그리고, 상기 복수의 내부 소자분리막(128)은 각각 상기 핀형 활성 영역(FA)의 경사 측벽(FSW)에 대면하는 경사 측벽(128W)을 가질 수 있다.
도 1a 및 도 1b에는 소자 영역(DA)에 4 개의 핀형 활성 영역(FA)이 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 소자 영역(DA)에 1 개 내지 3 개, 또는 5 개 이상의 핀형 활성 영역이 형성될 수도 있다. 또한, 도 1b에는 상기 복수의 핀형 활성 영역(FA)이 각각 기판(110)의 주면에 수직인 방향 (Z 방향)으로 연장되는 중심선을 기준으로 그 양 측벽의 프로파일이 대략 대칭 형상을 가지도록 형성된 경우를 예시하였다. 그러나, 본 발명의 기술적 사상은 예시한 바에 한정되지 않으며, 다양한 형상을 가지는 복수의 핀형 활성 영역(FA)을 포함할 수 있다.
상기 기판(110)의 소자간 분리 영역(IA)에는 소자 영역(DA)을 포위하는 외부 딥 트렌치(DT1)가 형성되어 있다. 상기 외부 딥 트렌치(DT1)는 소자 영역(DA)의 적어도 일부를 포위하는 외부 소자분리막(140)으로 채워질 수 있다.
상기 외부 소자분리막(140)은 핀형 절연부(FI)와, 상기 핀형 절연부(FI)에 일체로 연결된 하측 절연부(110A)와, 상기 핀형 절연부(FI) 및 하측 절연부(110A) 위에 형성된 외부 갭필 절연막(142)을 포함할 수 있다.
상기 핀형 절연부(FI)는 소자 영역(DA)에 있는 복수의 내부 소자분리막(128) 중 소자 영역(DA)의 최외측에 있는 내부 소자분리막(128)의 측벽에 접하도록 형성될 수 있다. 상기 핀형 절연부(FI)는 내부 소자분리막(128)의 경사 측벽(128W)에 접하는 경사 측벽(FISW)을 가질 수 있다.
상기 하측 절연부(110A)는 상기 핀형 절연부(FI)로부터 기판(110)의 표면을 따라 연장되어 있다. 상기 핀형 절연부(FI) 및 하측 절연부(110A)에 의해 상기 외부 갭필 절연막(142)이 형성되는 공간인 외부 트렌치(T2)가 정의될 수 있다. 도 1a 및 도 1b에는 핀형 절연부(FI)가 소자 영역(DA)을 사이에 두고 그 양측에 하나씩 형성된 예가 도시되어 있다. 상기 핀형 절연부(FI)는 복수의 핀형 활성 영역(FA)보다 낮은 높이를 가질 수 있다.
상기 핀형 절연부(FI) 및 하측 절연부(110A)는 서로 동일한 물질로 이루어질 수 있다. 상기 핀형 절연부(FI) 및 하측 절연부(110A)는 복수의 핀형 활성 영역(FA)을 구성하는 물질과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 복수의 핀형 활성 영역(FA)이 실리콘을 포함하는 경우, 상기 핀형 절연부(FI) 및 하측 절연부(110A)는 각각 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
소자 영역(DA)에 있는 복수의 내부 소자분리막(128) 중 소자 영역(DA)의 에지측에 있는 최외측 내부 소자분리막(128)은 기판(110) 중 외부 소자분리막(140)에 대면하는 측벽(110W)에서 소자 영역(DA)으로부터 멀어지는 방향으로 돌출되는 형상을 가질 수 있다.
상기 외부 갭필 절연막(142)이 형성되는 공간인 외부 트렌치(T2)의 저면 레벨(BL2)은 내부 소자분리막(128)으로 채워지는 내부 트렌치(T1)의 저면 레벨(BL1)보다 더 낮게 형성될 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되는 것은 아니다.
일부 실시예들에서, 상기 하측 절연부(110A)의 두께, 예를 들면 도 1b에 예시한 X 방향의 두께(D12) 및 Z 방향 두께(D13)는 각각 상기 핀형 절연부(FI)의 최대 폭, 즉 X 방향에서 상기 핀형 절연부(FI)의 바텀 부분의 폭(W11)과 같거나 더 클 수 있다.
상기 핀형 절연부(FI)는 복수의 내부 소자분리막(128) 중 소자 영역(DA)의 최외측에 있는 내부 소자분리막(128)의 측벽에 접하면서, 소자 영역(DA)에 있는 핀형 활성 영역(FA)과 평행한 방향으로 나란히 연장될 수 있다. 특히, 상기 핀형 절연부(FI)의 경사 측벽(FISW)은 내부 소자분리막(128)에 포함되는 절연 라이너(122)에 직접 접할 수 있다. 상기 핀형 절연부(FI)는 기판(110)에 가까워질수록 X 방향에서의 폭이 점차 커질 수 있다. 상기 경사 측벽(FISW)은 기판(110)에 가까워질수록 소자 영역(DA) 내에 있는 핀형 활성 영역(FA)과의 이격 거리가 더 작아지도록 기판(110)상의 수직선에 대하여 양(+) 또는 음(-)의 방향으로 경사질 수 있다.
상기 핀형 절연부(FI)는 소자 영역(DA)에 있는 핀형 활성 영역(FA)의 폭보다 더 작은 폭(W11)을 가질 수 있다.
일부 실시예들에서, 상기 외부 갭필 절연막(142)은 상기 핀형 절연부(FI) 및 하측 절연부(110A)의 구성 물질과 다른 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 외부 갭필 절연막(142)은 상기 핀형 절연부(FI) 및 하측 절연부(110A)의 구성 물질과 동일한 물질로 이루어지되, 외부 트렌치(T2)의 단면 프로파일과 동일한 단면 프로파일을 가지는 인터페이스(142A)에 의해 상기 외부 갭필 절연막(142)과 상기 핀형 절연부(FI)가 구분되고, 상기 인터페이스(142B)에 의해 상기 외부 갭필 절연막(142)과 상기 하측 절연부(110A)가 구분될 수 있다.
일부 실시예들에서, 상기 외부 갭필 절연막(142)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, TOSZ, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
기판(110)의 소자 영역(DA)에는 복수의 핀형 활성 영역(FA) 각각의 양 측벽 및 상면을 덮는 게이트 절연막(154) 및 게이트 라인(160)이 형성되어 있다. 상기 게이트 절연막(154) 및 게이트 라인(160)은 기판(110) 상에서 소자 영역(DA) 및 소자간 분리 영역(IA)에 걸쳐 상기 복수의 핀형 활성 영역(FA)의 연장 방향 (Y 방향)에 교차하는 방향 (X 방향)으로 연장될 수 있다. 상기 복수의 핀형 활성 영역(FA) 각각의 채널 영역(CH)과 상기 게이트 절연막(154)과의 사이에는 인터페이스막(152)이 개재될 수 있다.
상기 인터페이스막(152)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 상기 게이트 절연막(154)은 상기 인터페이스막(152)보다 더 큰 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 상기 게이트 라인(160)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 라인(160)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 인터페이스막(152), 게이트 절연막(154), 및 게이트 라인(160)에 대한 보다 상세한 사항은 도 13j를 참조하여 후술한다.
상기 기판(110)의 소자 영역(DA)에서, 상기 복수의 핀형 활성 영역(FA) 중 상기 게이트 라인(160)의 양 측에는 각각 소스/드레인 영역(도시 생략)이 형성될 수 있다. 상기 소스/드레인 영역은 상기 핀형 활성 영역(FA)으로부터 에피텍셜 성장된 반도체층을 포함할 수 있다. 일부 실시예들에서, 상기 소스/드레인 영역은 에피텍셜 성장된 복수의 SiGe층, 에피텍셜 성장된 Si 층, 또는 에피텍셜 성장된 SiC 층으로 이루어질 수 있다.
도 1a 및 도 1b를 참조하여 설명한 집적회로 소자(100)는, 제조 공정 중에 LER (line edge roughness), CDU (critical dimension uniformity), 오버레이, 광 근접 효과 등과 같은 다양한 공정 변수들의 오차가 발생되어도, 소자 영역(DA)의 주위에 불필요한 핀형 활성 영역이 잔류함으로써 발생될 수 있는 다양한 결함 또는 불량 발생 가능성을 제거할 수 있다. 따라서, 고도로 다운-스케일링된 집적회로 소자에서 트랜지스터들의 사이즈가 축소되어 활성 영역들의 피치가 매우 작아지더라도 제조 공정 중에 공정 마진 부족으로 인해 활성 영역들 중 일부 손상된 부분이 소자 영역 주위에 잔류하거나, 그로 인한 결함 또는 불량 발생을 억제할 수 있고, 원하는 전기적인 퍼포먼스(performance)를 제공하는 집적회로 소자를 구현할 수 있다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 2에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 2를 참조하면, 집적회로 소자(200)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(200)에서, 핀형 절연부(FI)는 소자 영역(DA)의 일측에만 형성되어 있다. 소자 영역(DA)의 다른 측에서는 외부 트렌치(T2)의 내측벽에서 내부 소자분리막(128)이 노출될 수 있다. 따라서, 소자간 분리 영역(IA) 중 소자 영역(DA)의 일측에 접하는 부분에서는 하측 절연부(110B)가 핀형 절연부(FI)에 일체로 연결되어 기판(110)의 표면을 따라 연장되어 있다. 반면, 상기 소자간 분리 영역(IA) 중 소자 영역(DA)의 다른 측에 접하는 부분에서는 하측 절연부(110B)가 최외측 내부 소자분리막(128)의 저면에 접하고, 상기 내부 소자분리막(128)의 저면으로부터 기판(110)의 표면을 따라 연장되어 있다.
상기 하측 절연부(110B)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 하측 절연부(110A)에 대하여 설명한 바와 같다.
일부 실시예들에서, 상기 외부 트렌치(T2)를 정의하는 하측 절연부(110B)의 두께, 예를 들면 도 2에 예시한 X 방향 두께(D22) 및 Z 방향 두께(D23)는 각각 핀형 절연부(FI)의 최대 폭, 즉 X 방향에서 상기 핀형 절연부(FI)의 바텀 부분의 폭(W21)과 동일하거나 더 클 수 있다.
도 3은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 3에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 집적회로 소자(300)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)에서, 소자 영역(DA)을 중심으로 그 양측에 서로 다른 형상을 가지는 핀형 절연부(FI) 및 핀형 절연부(FIS)가 형성될 수 있다. 상기 핀형 절연부(FI) 및 핀형 절연부(FIS)는 서로 다른 폭 및 높이를 가질 수 있다.
일부 실시예들에서, 외부 트렌치(T2)의 저면으로부터 핀형 절연부(FI)의 상면까지의 높이(H31)보다 상기 외부 트렌치(T2)의 저면으로부터 핀형 절연부(FIS)의 상면까지의 높이(H32)가 더 작을 수 있다. 또한, 상기 핀형 절연부(FI)의 X 방향에서의 폭보다 상기 핀형 절연부(FIS)의 X 방향에서의 폭이 더 작을 수 있다.
상기 핀형 절연부(FI, FIS)와 일체로 연장되는 하측 절연부(110C)가 기판(110)의 표면을 따라 형성될 수 있다. 상기 하측 절연부(110C)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 하측 절연부(110A)에 대하여 설명한 바와 같다.
일부 실시예들에서, 상기 외부 트렌치(T2)를 정의하는 하측 절연부(110C)의 두께, 예를 들면 도 3에 예시한 X 방향 두께(D32) 및 Z 방향 두께(D33)는 각각 핀형 절연부(FI, FIS)의 최대 폭, 즉 X 방향에서 상기 핀형 절연부(FI)의 바텀 부분의 폭(W31)과 동일하거나 더 클 수 있다.
도 4는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도로서, 도 1a의 B - B' 선 단면에 대응하는 단면도이다. 도 4에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 4를 참조하면, 집적회로 소자(400)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)에서, 상기 핀형 절연부(FI) 및 하측 절연부(110D)에 의해 외부 갭필 절연막(142)이 형성되는 공간인 외부 트렌치(T3)가 정의될 수 있다. 상기 외부 트렌치(T3)는 복수의 내부 트렌치(T1)의 저면 레벨(BL1)과 대략 동일 또는 유사한 저면 레벨을 가질 수 있다.
소자 영역(DA)의 양측에서, 상기 하측 절연부(110D)는 핀형 절연부(FI)와 일체로 연결되어 기판(110)의 표면을 따라 연장되는 형상을 가질 수 있다. 상기 외부 트렌치(T3)의 저면에 형성되는 하측 절연부(110D)의 두께, 예를 들면 도 4에 예시한 Z 방향 두께(D41)는 각각 핀형 절연부(FI)의 최대 폭, 즉 X 방향에서 상기 핀형 절연부(FI)의 바텀 부분의 폭(W41)과 동일하거나 더 클 수 있다. 상기 하측 절연부(110D)에 대한 보다 상세한 구성은 도 1a 및 도 1b를 참조하여 하측 절연부(110A)에 대하여 설명한 바와 같다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도로서, 도 1a의 B - B' 선 단면에 대응하는 단면도이다. 도 5에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 5를 참조하면, 집적회로 소자(500)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(500)에서, 소자 영역(DA)에 형성되는 복수의 내부 트렌치(T1) 중 최외측 내부 트렌치(T1A, T1B)가 다른 내부 트렌치(T1)보다 더 큰 깊이를 가지고, 상기 최외측 내부 트렌치(T1A, T1B) 내에 형성되는 내부 소자분리막(128)은 다른 내부 트렌치(T1) 내에 형성되는 내부 소자분리막(128)보다 더 큰 높이를 가진다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 5에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 6을 참조하면, 집적회로 소자(600)는 도 1a 및 도 1b에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(600)는 소자간 분리 영역(IA)에서 도 1a 및 도 1b에 예시한 바와 같은 핀형 절연부(FI) 및 하측 절연부(110A)를 포함하지 않는다.
또한, 소자간 분리 영역(IA)에는 도 1b에 예시한 외부 트렌치(T2)보다 더 큰 깊이를 가지는 외부 딥 트렌치(DT1)가 형성된다. 상기 외부 딥 트렌치(DT1)는 외부 갭필 절연막(142)으로 채워지며, 상기 외부 갭필 절연막(142)은 기판(110)에 직접 접할 수 있다. 즉, 상기 외부 갭필 절연막(142)은 상기 외부 딥 트렌치(DT1)의 저면 및 내측벽(DS1)에 직접 접할 수 있다. 또한, 상기 외부 갭필 절연막(142)은 상기 복수의 내부 소자분리막(128) 중 최외측 내부 소자분리막(128)에 직접 접할 수 있다. 소자 영역(DA)에 형성된 복수의 내부 소자분리막(128) 중 최외측 소자분리막(128)이 외부 딥 트렌치(DT1)의 내측벽(DS1)에서 소자 영역(DA)으로부터 멀어지는 방향으로 돌출되는 형상을 가진다.
상기 외부 갭필 절연막(142)은 상기 최외측 소자분리막(128)에 접하는 경사 측벽(142W)을 가질 수 있다. 상기 경사 측벽(142W)은 기판(110)에 가까워질수록 상기 핀형 활성 영역(FA)과의 이격 거리가 더 작아지도록 경사질 수 있다. 상기 경사 측벽(142W)은 외부 딥 트렌치(DT1)의 내측벽(DS1)보다 높은 레벨에 위치된다.
도 7은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 7에 있어서, 도 1a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 7을 참조하면, 집적회로 소자(700)는 도 2에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(700)는 소자간 분리 영역(IA)에서 도 2에 예시한 바와 같은 핀형 절연부(FI) 및 하측 절연부(110B)를 포함하지 않는다.
또한, 소자간 분리 영역(IA)에는 도 2에 예시한 외부 트렌치(T2)보다 더 큰 깊이를 가지는 외부 딥 트렌치(DT2)가 형성된다. 상기 외부 딥 트렌치(DT2)는 외부 갭필 절연막(142)으로 채워지며, 상기 외부 갭필 절연막(142)은 기판(110) 및 내부 소자분리막(128)에 직접 접한다. 소자 영역(DA)에 형성된 내부 소자분리막(128) 중 소자 영역(DA)의 에지측에 있는 최외측 소자분리막(128)이 외부 딥 트렌치(DT2)의 내측벽(DS2)에서 소자 영역(DA)으로부터 멀어지는 방향으로 돌출되는 형상을 가진다.
도 8은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 8에 있어서, 도 1a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 8을 참조하면, 집적회로 소자(800)는 도 3에 예시한 집적회로 소자(300)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(800)는 소자간 분리 영역(IA)에서 도 3에 예시한 바와 같은 핀형 절연부(FI) 및 하측 절연부(110C)를 포함하지 않는다.
또한, 소자간 분리 영역(IA)에는 도 3에 예시한 외부 트렌치(T2)보다 더 큰 깊이를 가지는 외부 딥 트렌치(DT3)가 형성된다. 상기 외부 딥 트렌치(DT3)는 외부 갭필 절연막(142)으로 채워지며, 상기 외부 갭필 절연막(142)은 기판(110) 및 내부 소자분리막(128)에 직접 접한다. 소자 영역(DA)에 형성된 내부 소자분리막(128) 중 소자 영역(DA)의 에지측에 있는 최외측 소자분리막(128)이 외부 딥 트렌치(DT3)의 내측벽(DS3)에서 소자 영역(DA)으로부터 멀어지는 방향으로 돌출되는 형상을 가진다.
도 9는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 9에 있어서, 도 1a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 9를 참조하면, 집적회로 소자(900)는 도 4에 예시한 집적회로 소자(400)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(900)는 소자간 분리 영역(IA)에서 도 4에 예시한 바와 같은 핀형 절연부(FI) 및 하측 절연부(110D)를 포함하지 않는다.
또한, 소자간 분리 영역(IA)에는 도 4에 예시한 외부 트렌치(T3)보다 더 큰 깊이를 가지는 외부 딥 트렌치(DT4)가 형성된다. 상기 외부 딥 트렌치(DT4)는 외부 갭필 절연막(142)으로 채워지며, 상기 외부 갭필 절연막(142)은 기판(110) 및 내부 소자분리막(128)에 직접 접한다. 소자 영역(DA)에 형성된 내부 소자분리막(128) 중 소자 영역(DA)의 에지측에 있는 최외측 소자분리막(128)이 외부 딥 트렌치(DT4)의 내측벽(DS4)에서 소자 영역(DA)으로부터 멀어지는 방향으로 돌출되는 형상을 가진다.
도 10은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 단면도이다. 도 10에 있어서, 도 1a 내지 도 6에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명은 생략한다.
도 10을 참조하면, 집적회로 소자(1000)는 도 5에 예시한 집적회로 소자(500)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(1000)는 소자간 분리 영역(IA)에서 도 5에 예시한 바와 같은 핀형 절연부(FI) 및 하측 절연부(110A)를 포함하지 않는다.
또한, 소자간 분리 영역(IA)에는 도 4에 예시한 외부 트렌치(T2)보다 더 큰 깊이를 가지는 외부 딥 트렌치(DT5)가 형성된다. 상기 외부 딥 트렌치(DT5)는 외부 갭필 절연막(142)으로 채워지며, 상기 외부 갭필 절연막(142)은 기판(110) 및 내부 소자분리막(128)에 직접 접한다. 소자 영역(DA)에 형성된 내부 소자분리막(128) 중 소자 영역(DA)의 에지측에 있는 소자분리막(128)이 외부 딥 트렌치(DT5)의 내측벽(DS5)에서 소자 영역(DA)으로부터 멀어지는 방향으로 돌출되는 형상을 가진다.
도 2 내지 도 10에 예시한 집적회로 소자들(200, 300, 400, 500, 600, 700, 800, 900, 1000)은 제조 공정 중에 LER, CDU, 오버레이, 광 근접 효과 등과 같은 다양한 공정 변수들의 오차가 발생되어도, 소자 영역(DA)의 주위에 불필요한 핀형 활성 영역이 잔류함으로써 발생될 수 있는 다양한 결함 또는 불량 발생 가능성을 제거할 수 있다. 따라서, 고도로 다운-스케일링된 집적회로 소자에서 트랜지스터들의 사이즈가 축소되어 활성 영역들의 피치가 매우 작아지더라도 공정 마진 부족으로 인해 활성 영역들 중 일부 손상된 부분이 소자 영역 주위에 잔류하거나, 그로 인한 결함 또는 불량 발생을 억제할 수 있고, 원하는 전기적인 퍼포먼스를 제공하는 집적회로 소자를 구현할 수 있다.
도 11은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 레이아웃 다이어그램이다. 도 11을 참조하여, FinFET 소자를 포함하는 논리 셀 영역(LC)을 가지는 집적회로 소자(1100)의 예시적인 구성을 설명한다. 도 11에 있어서, 도 1a 내지 도 10에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 11을 참조하면, 집적회로 소자(1100)는 논리 셀 영역(LC)을 포함한다.
상기 논리 셀 영역(LC)은 기판(110)으로부터 수직 방향 (Z 방향)으로 돌출된 복수의 핀형 활성 영역(FA1, FA2)이 형성되어 있는 제1 소자 영역(DA1) 및 제2 소자 영역(DA2)을 포함한다. 상기 제1 소자 영역(DA1) 및 제2 소자 영역(DA2)은 각각 소자간 분리 영역(IA)으로 포위되어 있다.
상기 소자간 분리 영역(IA)은 복수의 핀형 활성 영역(FA1, FA2)과 나란히 연장되는 핀형 절연부(FI)와, 상기 핀형 절연부(FI)의 측벽을 덮는 외부 소자분리막(140)을 포함한다. 상기 핀형 절연부(FI)는 도 1a 내지 도 5를 참조하여 설명한 다양한 구조들 중 어느 하나의 구조를 가질 수 있다.
상기 복수의 핀형 활성 영역(FA1, FA2)은 일 방향 (Y 방향)을 따라 상호 평행하게 연장되어 있다. 제1 소자 영역(DA1) 및 제2 소자 영역(DA2)에서 복수의 핀형 활성 영역(FA1, FA2) 각각의 사이에는 도 1a 및 도 1b를 참조하여 설명한 바와 같은 구성을 가지는 내부 소자분리막(128)이 형성될 수 있다. 상기 복수의 핀형 활성 영역(FA1, FA2)은 상기 내부 소자분리막(128) 위로 핀 형상으로 돌출될 수 있다.
상기 기판(110)상에서 복수의 핀형 활성 영역(FA1, FA2) 위에는 복수의 게이트 라인(160)이 상기 복수의 핀형 활성 영역(FA1, FA2)과 교차하는 방향 (X 방향)으로 연장되어 있다.
복수의 핀형 활성 영역(FA1, FA2)과 복수의 게이트 라인(160)과의 사이에는 도 1a 및 도 1b를 참조하여 설명한 인터페이스막(152) 및 게이트 절연막(154)이 개재될 수 있다.
상기 복수의 게이트 절연막(154) 및 복수의 게이트 라인(160)은 복수의 핀형 활성 영역(FA1, FA2) 각각의 상면 및 양 측벽과, 소자간 분리 영역(IA)에 있는 핀형 절연부(FI) 및 외부 소자분리막(140)을 덮으면서 연장될 수 있다. 상기 복수의 게이트 라인(160)을 따라 복수의 MOS 트랜지스터가 형성될 수 있다. 상기 복수의 MOS 트랜지스터는 각각 복수의 핀형 활성 영역(FA1, FA2)의 상면 및 양 측벽에서 채널이 형성되는 3 차원 구조의 MOS 트랜지스터로 이루어질 수 있다.
일부 실시예들에서, 제1 소자 영역(DA1) 및 제2 소자 영역(DA2)에는 서로 다른 도전형 채널을 가지는 MOS 트랜지스터들이 형성될 수 있다. 예를 들면, 제1 소자 영역(DA1)에는 NMOS 트랜지스터들이 형성되고, 제2 소자 영역(DA2)에는 PMOS 트랜지스터들이 형성될 수 있다. 다른 일부 실시예들에서, 제1 소자 영역(DA1) 및 제2 소자 영역(DA2)에는 동일한 도전형 채널을 가지는 MOS 트랜지스터들이 형성될 수 있다. 예를 들면, 제1 소자 영역(DA1) 및 제2 소자 영역(DA2)에 모두 NMOS 트랜지스터들이 형성되거나 PMOS 트랜지스터들이 형성될 수 있다.
일부 실시예들에서, 도 1a 내지 도 10에 예시한 집적회로 소자(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000)는 도 11에 예시한 집적회로 소자(1100)의 일부를 구성할 수 있다.
도 12는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 전자 소자(1200)의 블록 다이어그램이다.
도 12를 참조하면, 전자 소자(1200)는 로직 영역(1210) 및 메모리 영역(1220)을 포함한다.
상기 로직 영역(1210)은 카운터(counter), 버퍼 (buffer) 등과 같은 원하는 논리적 기능을 수행하는 표준 셀 (standard cells)로서, 트랜지스터, 레지스터 등과 같은 복수의 회로 소자 (circuit elements)를 포함하는 다양한 종류의 논리 셀을 포함할 수 있다. 상기 논리 셀은 예를 들면, AND, NAND, OR, NOR, XOR (exclusive OR), XNOR (exclusive NOR), INV (inverter), ADD (adder), BUF (buffer), DLY (delay), FIL (filter), 멀티플렉서 (MXT/MXIT). OAI (OR/AND/INVERTER), AO (AND/OR), AOI (AND/OR/INVERTER), D 플립플롭, 리셋 플립플롭, 마스터-슬레이브 플립플롭(master-slaver flip-flop), 래치(latch) 등을 구성할 수 있다. 그러나, 상기 예시한 셀들은 단지 예시에 불과하며, 본 발명의 기술적 사상에 따른 논리 셀이 위에서 예시된 셀에만 한정되는 것은 아니다.
상기 메모리 영역(1220)은 SRAM, DRAM, MRAM, RRAM, 및 PRAM 중 적어도 하나를 포함할 수 있다.
상기 로직 영역(1210) 및 상기 메모리 영역(1220) 중 적어도 하나의 영역은 도 1a 내지 도 11에 예시한 집적회로 소자(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들의 예시적인 제조 방법들에 대하여 상세히 설명한다.
도 13a 내지 도 13j는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 13a 내지 도 13j를 참조하여, 도 1a 및 도 1b에 예시한 집적회로 소자(100)의 예시적인 제조 방법을 설명한다. 도 13a 내지 도 13j에 있어서, 도 1a 및 도 1b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 13a를 참조하면, 소자 영역(DA)과, 상기 소자 영역(DA)의 적어도 일부를 포위하는 소자간 분리 영역(IA)을 가지는 기판(110)을 준비한다. 상기 기판(110)의 소자 영역(DA) 및 소자간 분리 영역(IA) 위에 복수의 패드산화막 패턴(212) 및 복수의 마스크 패턴(214)을 형성한다.
상기 복수의 패드산화막 패턴(212) 및 복수의 마스크 패턴(214)은 기판(110) 상에서 일 방향 (X 방향)을 따라 상호 평행하게 연장되는 라인 형상을 가질 수 있다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 III-V 족 물질과 Ge과 같은 IV 족 물질은 저전력, 고속 트랜지스터를 만들 수 있는 채널 재료로 이용될 수 있다. Si 기판에 비해 전자의 이동도가 높은 III-V 족 물질, 예를 들면 GaAs로 이루어지는 반도체 기판과, Si 기판에 비해 정공의 이동도가 높은 반도체 물질, 예를 들면 Ge로 이루어지는 반도체 기판을 이용하여 고성능 CMOS를 형성할 수 있다. 일부 실시예들에서, 상기 기판(110) 상에 NMOS 트랜지스터를 형성하는 경우, 상기 기판(110)은 위에서 예시한 III-V 족 물질들 중 어느 하나로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 기판(110) 상에 PMOS 트랜지스터를 형성하는 경우, 상기 기판(110)의 적어도 일부는 Ge로 이루어질 수 있다. 다른 예에서, 상기 기판(110)은 SOI (silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 도전 영역, 예를 들면 불순물이 도핑된 웰 (well), 또는 불순물이 도핑된 구조물을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 패드산화막 패턴(212)은 상기 기판(110)의 표면을 열산화시켜 얻어진 산화막으로 이루어질 수 있다. 상기 복수의 마스크 패턴(214)은 실리콘 질화막, 실리콘 산화질화막, SOG (spin on glass) 막, SOH (spin on hardmask) 막, 포토레지스트막, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 13b를 참조하면, 복수의 마스크 패턴(214)을 식각 마스크로 이용하여 기판(110)의 일부 영역을 식각하여, 상기 기판(110)에 복수의 내부 트렌치(T1)를 형성한다. 상기 복수의 내부 트렌치(T1)가 형성됨에 따라, 기판(110)으로부터 기판(110)의 주면에 수직인 방향 (Z 방향)을 따라 상부로 돌출되고 일 방향 (Y 방향)으로 연장되는 복수의 예비 핀형 활성 영역(PA)이 얻어질 수 있다.
상기 복수의 예비 핀형 활성 영역(PA)은 비교적 큰 아스펙트 비(aspect ratio)를 가지도록 형성될 수 있으며, 이에 따라 상기 복수의 예비 핀형 활성 영역(PA) 각각의 바텀(bottom)에 가까울수록 X 방향에서 더 큰 폭을 가지도록 양측에 경사 측벽(T1W)을 가질 수 있다. 상기 복수의 내부 트렌치(T1)는 상기 복수의 예비 핀형 활성 영역(PA) 각각의 경사 측벽(T1W)으로 인해, 상기 복수의 내부 트렌치(T1) 각각의 최저부에 가까울수록 X 방향에서 내부 폭이 더 작아질 수 있다.
도 13c를 참조하면, 복수의 예비 핀형 활성 영역(PA)의 노출 표면을 덮는 절연 라이너(122)를 형성한다.
상기 절연 라이너(122)는 상기 복수의 예비 핀형 활성 영역(PA) 각각의 경사 측벽(T1W)을 컨포멀(conformal)하게 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 절연 라이너(122)는 실리콘 질화막으로 이루어지는 단일막으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 절연 라이너(122)는 질화물을 포함하는 다중막으로 이루어질 수 있다. 예를 들면, 상기 절연 라이너(122)는 SiN, SiON, SiBN, SiC, SiC:H, SiCN, SiCN:H, SiOCN, SiOCN:H, SiOC 및 SiO2 중에서 선택되는 적어도 하나의 물질로 이루어지는 단일층 또는 다중층으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시한 물질들에만 한정되는 것은 아니다. 일부 실시예들에서, 상기 절연 라이너(122)는 상기 복수의 예비 핀형 활성 영역(PA) 각각의 경사 측벽(T1W)에 직접 접하는 산화물 라이너와, 상기 산화물 라이너를 덮는 질화물 라이너를 포함할 수 있다. 상기 산화물 라이너는 상기 복수의 예비 핀형 활성 영역(PA)의 표면을 산화시키는 공정을 수행하여 얻어질 수 있다. 예를 들면, 상기 산화물 라이너는 열 산화 공정을 이용하여 형성된 산화막으로 이루어지고, 상기 질화물 라이너는 실리콘 질화막으로 이루어질 수 있다.
일부 실시예들에서, 상기 절연 라이너(122)는 약 10 ∼ 100 Å의 두께를 가질 수 있다.
일부 실시예들에서, 상기 절연 라이너(122)는 복수의 예비 핀형 활성 영역(PA)으로부터 얻어지는 채널 영역에 인장 응력을 인가하는 물질로 이루어질 수 있다. 이 경우, 상기 복수의 예비 핀형 활성 영역(PA)을 이용하여 NMOS 트랜지스터들을 형성할 수 있다. 다른 일부 실시예들에서, 상기 절연 라이너(122)는 복수의 예비 핀형 활성 영역(PA)으로부터 얻어지는 채널 영역에 압축 응력을 인가하는 물질로 이루어질 수 있다. 이 경우, 상기 복수의 예비 핀형 활성 영역(PA)을 이용하여 PMOS 트랜지스터들을 형성할 수 있다.
일부 실시예들에서, 상기 절연 라이너(122)를 형성하기 위하여 PECVD (plasma enhanced chemical vapor deposition), HDP CVD (high density plasma CVD), ICP CVD (inductively coupled plasma CVD), 또는 CCP CVD (capacitor coupled plasma CVD) 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 공정들에만 한정되는 것은 아니다.
도 13d를 참조하면, 절연 라이너(122) 위에서 복수의 내부 트렌치(T1)를 채우는 내부 갭필 절연막(126)을 형성한다.
상기 내부 갭필 절연막(126)을 형성하기 위하여, 복수의 내부 트렌치(T1) 각각의 내부를 채우도록 산화물을 퇴적한 후, 상기 퇴적된 산화물을 어닐링(annealing)할 수 있다. 그 후, 복수의 마스크 패턴(214)의 상면이 노출되도록 상기 내부 갭필 절연막(126) 및 상기 절연 라이너(122)를 상부로부터 일부 제거할 수 있다.
상기 내부 갭필 절연막(126)은 FCVD (flowable chemical vapor deposition) 공정 또는 스핀 코팅 (spin coating) 공정을 이용하여 형성될 수 있다. 예를 들면, 상기 내부 갭필 절연막(126)은 FSG (fluoride silicate glass), USG (undoped silicate glass), BPSG (boro-phospho-silicate glass), PSG (phospho-silicate glass), FOX (flowable oxide), PE-TEOS (plasma enhanced tetra-ethyl-ortho-silicate), TOSZ (tonen silazene), 또는 이들의 조합으로 이루어질 수 있으나, 이들에 한정되는 것은 아니다.
상기 내부 갭필 절연막(126)은 상기 복수의 예비 핀형 활성 영역(PA) 각각의 경사 측벽(T1W)에 대면하는 경사 측벽을 가질 수 있다. 상기 내부 갭필 절연막(126)의 경사 측벽은 상기 복수의 예비 핀형 활성 영역(PA) 각각의 경사 측벽(T1W)에 상응하는 경사도를 가질 수 있다.
상기 복수의 내부 트렌치(T1)를 채우는 절연 라이너(122) 및 내부 갭필 절연막(126)은 복수의 내부 소자분리막(128)을 구성할 수 있다.
도 13e를 참조하면, 복수의 예비 핀형 활성 영역(PA) 각각의 사이에 내부 소자분리막(128)이 채워진 결과물 상에 소자 영역(DA)을 정의하는 마스크 패턴(230)을 형성한다.
상기 마스크 패턴(230)은 소자 영역(DA)에서 필요로 하는 개수의 예비 핀형 활성 영역(PA)을 덮도록 형성될 수 있다. 예를 들면, 도 13e에 예시한 바와 같이, 상기 마스크 패턴(230)은 4 개의 예비 핀형 활성 영역(PA)을 충분히 덮도록 형성될 수 있다.
일부 실시예들에 있어서, 상기 마스크 패턴(230)의 형성 공정 중에 발생되는 LER (line edge roughness), CDU (critical dimension uniformity), 오버레이, 광 근접 효과 등과 같은 다양한 공정 변수들의 오차 발생 가능성으로 인해 확보되어야 할 최소한의 공정 마진(process margin)이 소정치 보다 큰 경우, 기판(110) 상에서 원하는 마스크 패턴(230)의 위치 및 크기가 다소 변경될 수 있다. 예를 들면, 상기 공정 마진이 복수의 예비 핀형 활성 영역(PA) 사이의 간격, 특히 복수의 예비 핀형 활성 영역(PA) 각각의 바텀 부분 사이의 간격과 유사하거나 더 큰 경우, 기판(110) 상에서 원하는 마스크 패턴(230) 대신, 소자 영역(DA)을 벗어나 있는 예비 핀형 활성 영역(PA)의 일부를 덮거나 그에 매우 인접한 위치까지 연장되는 마스크 패턴이 형성될 수 있다. 그 결과, 도 13e에서 점선으로 표시한 바와 같이, 원하는 위치로부터 시프트 및/또는 확장된 영역 상에 형성된 실제 마스크 패턴(230A)이 얻어질 수 있다. 상기 실제 마스크 패턴(230A)은 복수의 예비 핀형 활성 영역(PA) 중 소자 영역(DA)을 벗어나 있는 예비 핀형 활성 영역(PA)에 매우 인접하도록 형성될 수 있다.
도 13e에서는, 상기 실제 마스크 패턴(230A)이 ±X 방향을 따라 원하는 마스크 패턴(230)의 양측에서 더 큰 폭을 가지도록 확장된 경우를 예시하였으나, 본 발명의 기술적 사상은 도 13e에 예시한 바에 한정되는 것은 아니다. 예를 들면, 원하는 마스크 패턴(230) 대신 얻어지는 실제 마스크 패턴은 원하는 마스크 패턴(230)으로부터 ±X 방향 중 어느 한 방향으로만 더 큰 폭을 가지도록 확장 또는 시프트될 수도 있다. 또는, 실제 마스크 패턴은 원하는 마스크 패턴(230)으로부터 +X 방향 및 -X 방향 중 적어도 하나의 방향에서 더 큰 폭을 가지도록 확장되거나 +X 방향 및 -X 방향 중 적어도 하나의 방향으로 시프트될 수 있다.
본 예에서는 실제 마스크 패턴(230A)을 사용하여 후속 공정을 진행하는 경우를 예로 들어 설명한다.
도 13f를 참조하면, 실제 마스크 패턴(230A)을 식각 마스크로 이용하여, 상기 실제 마스크 패턴(230A)의 주위에서 노출되는 패드산화막 패턴(212) 및 마스크 패턴(214)를 제거하고, 그 결과 노출되는 내부 소자분리막(128)과 예비 핀형 활성 영역(PA) 및 기판(110)을 식각하여, 소자간 분리 영역(IA)에서 기판(110)을 노출시키는 외부 트렌치(T2)를 형성한다.
상기 외부 트렌치(T2)의 저면 레벨(BL2)은 복수의 내부 트렌치(T1)의 저면 레벨(BL1)보다 더 낮을 수 있다. 그러나, 본 발명의 기술적 사상은 도 13f에 예시한 바에 한정되지 않는다. 예를 들면, 상기 외부 트렌치(T2)의 저면 레벨(BL2)과 복수의 내부 트렌치(T1)의 저면 레벨(BL1)이 대략 동일하거나 유사할 수 있다.
상기 외부 트렌치(T2)가 형성된 후, 소자 영역(DA) 주변에는 소자 영역(DA) 내에 포함되는 예비 핀형 활성 영역(PA)이 아닌 다른 예비 핀형 활성 영역(PA), 즉 소자 영역(DA)에 이웃하는 예비 핀형 활성 영역(PA)이 상기 외부 트렌치(T2) 형성시 일부 식각되어 손상되고, 핀형 슬리버(sliver)(FS) 형태로 소자 영역(DA) 주변에 남게 될 수 있다. 그 결과, 상기 외부 트렌치(T2)의 내측벽에서 상기 핀형 슬리버(FS)가 노출될 수 있다.
도 13g를 참조하면, 외부 트렌치(T2)의 내측벽에서 노출되는 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시킨다.
일부 실시예들에서, 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키기 위하여 산화 분위기를 이용할 수 있다. 다른 일부 실시예들에서, 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키기 위하여 질화 분위기를 이용할 수 있다.
상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키는 동안, 기판(110) 중 상기 외부 트렌치(T2)의 내부에서 노출되는 부분이 하측 절연부(110A)로 변화될 수 있다. 상기 하측 절연부(110A)는 상기 핀형 절연부(FI)와 일체로 연결되어 기판(110)의 표면을 따라 연장되는 형상을 가질 수 있다.
상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키는 공정은 상기 핀형 슬리버(FS)의 모든 부분이 핀형 절연부(FI)로 변화되기에 충분한 시간 동안 수행될 수 있다. 상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키는 공정을 수행하는 동안, 상기 핀형 슬리버(FS)에 대면하는 내부 소자분리막(128)의 절연 라이너(122)를 변화 정지막으로 이용할 수 있다.
일 예에서, 상기 절연 라이너(122)는 실리콘 질화막을 포함할 수 있다. 그리고, 상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키기 위하여 산화 분위기를 이용할 수 있다. 이 때, 상기 절연 라이너(122)에 포함된 실리콘 질화막을 산화 정지막으로 이용하여 상기 핀형 슬리버(FS)를 산화시킬 수 있다. 이 경우, 산화물로 이루어지는 핀형 절연부(FI)가 얻어질 수 있다. 그리고, 상기 기판(110) 중 상기 외부 트렌치(T2)의 내부에서 노출되는 부분은 산화막으로 이루어지는 하측 절연부(110A)로 변화될 수 있다.
상기 핀형 슬리버(FS)를 산화시키는 동안 상기 핀형 슬리버(FS)의 실질적으로 모든 부분이 산화될 수 있도록 충분한 시간 동안 산화 공정을 수행할 수 있다. 그 결과, 기판(110)에서 산화 정지막 역할을 하는 절연 라이너(122)가 없는 부분은 상기 핀형 슬리버(FS)의 폭(W11)보다 더 큰 두께(D12)만큼 산화될 수 있다. 또한, 상기 기판(110) 중 외부 트렌치(T2)의 내벽에 형성되는 하측 절연부(110A)의 Z 방향 두께(D13)는 상기 핀형 절연부(FI)의 최대 폭, 즉 X 방향에서 상기 핀형 절연부(FI)의 바텀 부분의 폭(W11)보다 더 클 수 있다.
상기 핀형 절연부(FI)는 복수의 내부 소자분리막(128) 중 소자 영역(DA)의 최외측에 있는 내부 소자분리막(128)의 측벽에 접하면서, 소자 영역(DA)에 있는 예비 핀형 활성 영역(PA)과 나란히 연장될 수 있다. 특히, 상기 핀형 절연부(FI)는 상기 최외측에 있는 내부 소자분리막(128) 중 절연 라이너(122)에 직접 접하는 경사 측벽을 가질 수 있으며, 기판(110)에 가까워질수록 X 방향에서의 폭이 점차 커질 수 있다.
상기 핀형 절연부(FI)는 X 방향에서 소자 영역(DA)에 있는 예비 핀형 활성 영역(PA)의 폭보다 더 작은 폭(W11)을 가질 수 있다.
상기 핀형 절연부(FI)는 소자 영역(DA)의 최외측에 있는 내부 소자분리막(128)의 측벽에 접하는 경사 측벽(FISW)을 포함할 수 있다. 상기 경사 측벽(FISW)은 기판(110)에 가까워질수록 소자 영역(DA) 내에 있는 예비 핀형 활성 영역(PA)과의 이격 거리가 더 작아지도록 기판(110)상의 수직선에 대하여 양(+) 또는 음(-)의 방향으로 경사질 수 있다.
다른 예에서, 상기 절연 라이너(122)는 실리콘 산화막을 포함할 수 있다. 그리고, 상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키기 위하여 질화 분위기를 이용할 수 있다. 이 때, 상기 절연 라이너(122)에 포함된 실리콘 산화막을 질화 정지막으로 이용하여 상기 핀형 슬리버(FS)를 질화시킬 수 있다. 이 경우, 질화물로 이루어지는 핀형 절연부(FI)가 얻어질 수 있다. 그리고, 상기 기판(110) 중 상기 외부 트렌치(T2)의 내부에서 노출되는 부분은 질화막으로 이루어지는 하측 절연부(110A)로 변화될 수 있다.
일부 실시예들에서, 산화 분위기를 이용하여 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키기 위하여, 플라즈마 산화 공정을 이용할 수 있다. 이를 위하여, 플라즈마 처리 장치 내에서 플라즈마 분위기를 이용하여 상기 핀형 슬리버(FS)를 산화막으로 변화시킬 수 있다. 일 예에서, 상기 플라즈마 산화 공정은 O2 가스 및 불활성 가스를 이용하여 얻어지는 플라즈마 분위기에서 수행될 수 있다. 다른 예에서, 상기 플라즈마 산화 공정은 O2 가스, 불활성 가스, 및 H2 가스를 이용하여 얻어지는 플라즈마 분위기에서 수행될 수 있다. 상기 플라즈마 분위기를 형성하기 위하여, 상기 플라즈마 처리 장치 내에 O2 가스 및 Ar 가스를 공급할 수 있다. 또는, 상기 플라즈마 분위기를 형성하기 위하여 상기 플라즈마 처리 장치 내에 O2 가스, Ar 가스, 및 H2 가스를 공급할 수 있다.
산화 분위기를 이용하여 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키기 위하여 다양한 방식의 플라즈마 처리 장치를 이용할 수 있다. 예를 들면, 상기 산화 공정은 복수의 슬롯을 가지는 평면 안테나, 특히 RLSA (radial line slot antenna)에서 반응 챔버 내에 마이크로파를 도입해 플라즈마를 발생시킴으로써 고밀도 및 저전자 온도의 마이크로파 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치, 리모트 플라즈마 방식의 플라즈마 처리 장치, ICP (inductively coupled plasma) 플라즈마 방식의 플라즈마 처리 장치, ECR (electron cyclotron resonance) 플라즈마 방식의 플라즈마 처리 장치, 표면 반사파 플라즈마 방식의 플라즈마 처리 장치, 마그네트론 플라즈마 방식의 플라즈마 처리 장치 등을 이용하여 수행될 수 있다.
다른 일부 실시예들에서, 질화 분위기를 이용하여 상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키기 위하여 플라즈마 질화 공정을 이용할 수 있다. 이를 위하여, 플라즈마 처리 장치 내에서 플라즈마 분위기를 이용하여 상기 핀형 슬리버(FS)를 질화막으로 변화시킬 수 있다. 일 예에서, 상기 플라즈마 질화 공정은 질소 함유 가스 분위기하에서 수행될 수 있다. 예들 들면, 상기 질소 함유 가스로서 NH3 가스를 이용할 수 있으나, 이에 한정되는 것은 아니다.
상기 핀형 절연부(FI)는 예비 핀형 활성 영역(PA)으로부터 얻어진 핀형 슬리버(FS)를 산화 또는 질화 공정에 의해 변화시켜 얻어질 수 있는 것으로서, 상기 핀형 절연부(FI) 및 하측 절연부(110A)는 소자 영역(DA)에 있는 예비 핀형 활성 영역(PA)을 구성하는 물질과 동일한 물질을 포함할 수 있다. 예를 들면, 상기 예비 핀형 활성 영역(PA)이 실리콘을 포함하는 경우, 상기 핀형 절연부(FI) 및 하측 절연부(110A)는 각각 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다.
도 13h를 참조하면, 실제 마스크 패턴(230A)(도 13g 참조)을 제거한 후, 외부 트렌치(T2)를 채우는 외부 갭필 절연막(142)을 형성한다.
상기 외부 갭필 절연막(142)은 하측 절연부(110A) 위에서 소자 분리 영역(IA)을 채우도록 형성될 수 있다. 상기 외부 갭필 절연막(142)은 핀형 절연부(FI)의 측벽을 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 외부 갭필 절연막(142)은 상기 핀형 절연부(FI) 및 하측 절연부(110A)의 구성 물질과 다른 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 외부 갭필 절연막(142)은 상기 핀형 절연부(FI) 및 하측 절연부(110A)의 구성 물질과 동일한 물질로 이루어지되, 인터페이스(142A)에 의해 상기 외부 갭필 절연막(142)과 상기 핀형 절연부(FI)가 구분되고, 인터페이스(142B)에 의해 상기 외부 갭필 절연막(142)과 상기 하측 절연부(110A)가 구분될 수 있다.
일부 실시예들에서, 상기 외부 갭필 절연막(142)을 형성하기 위하여, 코팅 공정 또는 증착 공정을 이용할 수 있다. 일부 실시예들에서, 상기 외부 갭필 절연막(142)은 FSG, USG, BPSG, PSG, FOX, PE-TEOS, TOSZ, 또는 이들의 조합으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 외부 갭필 절연막(142)을 형성하기 위하여, 외부 트렌치(T2)를 채우는 절연막을 형성한 후, 복수의 마스크 패턴(214)이 노출되도록 상면을 평탄화할 수 있다. 이 때, 상기 복수의 마스크 패턴(214)의 일부와, 내부 소자분리막(128)의 일부가 소모되어 이들의 높이가 낮아질 수 있다.
도 13i를 참조하면, 복수의 마스크 패턴(214) 및 복수의 패드산화막 패턴(212)(도 13h 참조)을 제거한 후, 소자 영역(DA)에 있는 복수의 예비 핀형 활성 영역(PA)을 덮고 있는 내부 소자분리막(128)의 일부, 핀형 절연부(FI)의 일부, 및 외부 갭필 절연막(142)의 일부를 제거하기 위한 리세스(recess) 공정을 수행한다.
그 결과, 소자 영역(DA)에서 복수의 예비 핀형 활성 영역(PA)(도 13h 참조)으로부터 복수의 핀형 활성 영역(FA)이 형성되고, 상기 복수의 핀형 활성 영역(FA) 각각의 상부가 내부 소자분리막(128) 위로 돌출된 상태로 노출될 수 있다.
일부 실시예들에서, 상기 리세스 공정을 수행하기 위하여, 건식 식각, 습식 식각, 또는 건식 및 습식을 조합한 식각 공정을 이용할 수 있다. 상기 리세스 공정을 수행하는 동안, 소자 영역(DA)에서 복수의 예비 핀형 활성 영역(PA)의 상부가 식각 분위기 및/또는 후속의 세정 분위기에 노출됨으로써 식각, 산화 및/또는 세정에 의해 그 외측 표면으로부터 일부가 소모되어, 상기 복수의 예비 핀형 활성 영역(PA)으로부터 도 13i에 예시한 바와 같이 상부의 폭이 감소된 복수의 핀형 활성 영역(FA)이 형성될 수 있다. 특히, 도 13h의 결과물로부터 상기 리세스 공정을 수행하는 동안 소자 영역(DA) 및 소자간 분리 영역(IA)에서 불필요한 막들을 제거하는 양이 증가함에 따라 상기 복수의 예비 핀형 활성 영역(PA)의 노출 면적이 점차 증가하고, 이에 따라 상기 복수의 예비 핀형 활성 영역(PA)의 탑 부분은 하부에 비해 상기 리세스 공정 중의 식각 분위기에 노출되는 시간이 더 길어질 수 있다. 그 결과 상기 탑 부분에 가까워질수록 식각 분위기에 의한 소모량이 많아져서 결과적으로 얻어진 복수의 핀형 활성 영역(FA)에서는 탑 부분으로 가까워짐에 따라 폭이 점차 작아질 수 있다.
일부 실시예들에서, 소자 영역(DA)에서 노출된 복수의 핀형 활성 영역(FA) 각각의 노출된 상부에 문턱 전압 조절용 불순물 이온을 주입할 수 있다. 상기 문턱 전압 조절용 불순물 이온을 주입하기 위한 이온주입 공정시, 상기 소자 영역(DA)에 NMOS 트랜지스터를 형성하고자 하는 경우에는 불순물로서 붕소(B) 이온을 주입하고, PMOS 트랜지스터를 형성하고자 하는 경우에는 불순물로서 인(P) 또는 비소(As)를 이온주입할 수 있다.
도 13j를 참조하면, 복수의 핀형 활성 영역(FA) 각각의 노출 표면 위에 인터페이스막(152)을 형성하고, 상기 인터페이스막(152) 위에 게이트 절연막(154) 및 게이트 라인(160)을 차례로 형성한다.
상기 인터페이스막(152)을 형성하기 위하여, 상기 복수의 핀형 활성 영역(FA)의 노출 표면을 산화시키는 공정을 수행할 수 있다. 일부 실시예들에서, 상기 인터페이스막(152)은 유전율이 약 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, 또는 이들의 조합으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 인터페이스막(152)은 실리케이트, 실리케이트와 실리콘 산화막과의 조합, 또는 실리케이트와 실리콘 산질화막과의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막(152)은 약 5 ∼ 20 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 인터페이스막(152) 형성 공정은 생략될 수 있다.
상기 게이트 절연막(154) 및 게이트 라인(160)은 상기 복수의 핀형 활성 영역(FA) 각각의 상부에서 이들의 상면 및 양 측벽을 덮도록 형성될 수 있다.
상기 게이트 절연막(154)은 상기 인터페이스막(152)보다 더 큰 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 일부 실시예들에서, 상기 게이트 절연막(154)은 약 10 내지 25의 유전 상수를 가질 수 있다. 일부 실시예들에서, 상기 게이트 절연막(154)은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 게이트 절연막(154)을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다. 상기 게이트 절연막(154)은 ALD (atomic layer deposition), CVD (chemical vapor deposition), 또는 PVD (physical vapor deposition) 공정에 의해 형성될 수 있다. 상기 게이트 절연막(154)은 약 10 ∼ 40 Å의 두께를 가질 수 있으나, 이에 한정되는 것은 아니다.
상기 게이트 라인(160)은 일함수 조절용 금속 함유층과, 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 라인(160)은 금속 질화물층, 금속층, 도전성 캡핑층, 및 갭필 (gap-fill) 금속막이 차례로 적층된 구조를 가질 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 상기 도전성 캡핑층은 상기 금속층의 표면이 산화되는 것을 방지하는 보호막 역할을 할 수 있다. 또한, 상기 도전성 캡핑층은 상기 금속층 위에 다른 도전층이 증착될 때 증착을 용이하게 하기 위한 접착층 (wetting layer) 역할을 할 수 있다. 상기 도전성 캡핑층은 금속 질화물, 예를 들면 TiN, TaN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 갭필 금속막은 상기 도전성 캡핑층 위에 연장될 수 있다. 상기 갭필 금속막은 W 막으로 이루어질 수 있다. 상기 갭필 금속막은 ALD, CVD, 또는 PVD 공정에 의해 형성될 수 있다. 상기 갭필 금속막은 상기 도전성 캡핑층의 상면에서의 영역간 단차부에 의해 형성되는 리세스 공간을 보이드 (void) 없이 매립할 수 있다. 일부 실시예들에서, 상기 게이트 전극(142)은 TiAlC/TiN/W의 적층 구조 또는 TiN/TaN/TiAlC/TiN/W의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN/W의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층이 일함수 조절용 금속 함유층의 역할을 할 수 있다.
일부 실시예들에서, 상기 게이트 라인(160)은 RPG (replacement poly-gate) 공정에 의해 형성될 수 있다. 상기 게이트 라인(160)을 RPG 공정에 의해 형성하기 위한 예시적인 공정에서, 먼저 상기 복수의 핀형 활성 영역(FA) 위에 희생 게이트 절연막 및 희생 게이트 패턴의 적층 구조로 이루어지는 복수의 희생 패턴(도시 생략)을 형성할 수 있다. 상기 희생 게이트 절연막은 실리콘 산화막으로 이루어질 수 있다. 상기 희생 게이트 패턴은 폴리실리콘으로 이루어질 수 있다.
그 후, 상기 복수의 희생 패턴 각각의 양 측벽을 덮는 절연 스페이서(도시 생략) 및 게이트간 절연막(도시 생략)을 형성할 수 있다. 그 후, 상기 복수의 희생 패턴을 제거하여 복수의 핀형 활성 영역(FA) 각각 표면을 노출시키는 복수의 게이트 공간을 확보한 후, 상기 복수의 게이트 공간 내에 인터페이스막(152), 게이트 절연막(154), 및 게이트 라인(160)을 차례로 형성할 수 있다.
상기 게이트 라인(160)을 형성하기 전 또는 후에, 복수의 핀형 활성 영역(FA) 위에 복수의 소스/드레인 영역(도시 생략)을 형성할 수 있다. 상기 복수의 소스/드레인 영역을 형성하기 위한 예시적인 공정에서, 복수의 핀형 활성 영역(FA)을 일부 식각하여 복수의 리세스 영역을 형성한 후, 에피택셜 성장 공정을 이용하여 상기 복수의 리세스 영역을 채우는 반도체층을 형성할 수 있다. 상기 복수의 소스/드레인 영역은 복수의 핀형 활성 영역(FA)에 형성된 복수의 리세스 영역으로부터 에피택셜 성장된 SiGe층, Si 층, 또는 SiC 층으로 이루어질 수 있다.
도 13a 내지 도 13j를 참조하여 설명한 본 발명의 기술적 사상에 의한 집적회로 소자의 예시적인 제조 방법에 따르면, 집적회로 소자의 제조 공정 중에 다양한 공정 변수들의 오차가 발생되어도, 소자 영역의 주위에 불필요한 핀형 활성 영역이 잔류함으로써 발생될 수 있는 다양한 결함 또는 불량 발생 가능성을 제거할 수 있다. 따라서, 엄격한 디자인 룰을 가지는 집적회로 소자를 제조하는 데 있어서, 활성 영역들의 피치가 매우 작아짐에 따라 공정 마진 부족으로 인해 활성 영역들 중 일부가 손상되더라도 공정 난이도를 증가시키지 않고 단순화된 방법으로 결함 또는 불량 발생을 방지할 수 있다.
도 14a 내지 도 14d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 14a 내지 도 14d를 참조하여 도 2에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 14a 내지 도 14d에 있어서, 도 1a 내지 도 13j에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 14a를 참조하면, 도 13a 내지 도 13e를 참조하여 설명한 바와 같은 공정들을 수행하여, 복수의 예비 핀형 활성 영역(PA) 각각의 사이의 공간을 채우는 내부 소자분리막(128)이 형성된 결과물 상에 소자 영역(DA)을 정의하는 마스크 패턴(230)을 형성한다.
본 예에서는, 상기 마스크 패턴(230)을 형성하기 위한 공정에서, 도 13e에 예시한 실제 마스크 패턴(230A)과 달리, 원하는 마스크 패턴(230)의 위치로부터 -X 방향으로 시프트된 실제 마스크 패턴(230B)이 얻어진 경우를 예로 들어 설명한다.
도 14b를 참조하면, 실제 마스크 패턴(230B)을 식각 마스크로 이용하여, 도 13f를 참조하여 설명한 바와 유사한 방법으로 상기 실제 마스크 패턴(230B)의 주위에서 노출되는 패드산화막 패턴(212) 및 마스크 패턴(214)를 제거하고, 그 결과 노출되는 내부 소자분리막(128)과 예비 핀형 활성 영역(PA) 및 기판(110)을 식각하여, 소자간 분리 영역(IA)에 기판(110)을 노출시키는 외부 트렌치(T2)를 형성한다.
상기 외부 트렌치(T2)가 형성된 후, 소자 영역(DA) 주변에는 소자 영역(DA) 내에 포함되는 예비 핀형 활성 영역(PA)이 아닌, 다른 예비 핀형 활성 영역(PA), 즉 소자 영역(DA)에 이웃하는 예비 핀형 활성 영역(PA)이 상기 외부 트렌치(T2) 형성시 일부 식각되어 손상된 핀형 슬리버(FS) 형태로 소자 영역(DA) 주변에 남게 될 수 있다. 단, 본 예에서는 도 13f에 예시한 결과물과는 달리, 소자 영역(DA)의 일측에서만 손상된 1 개의 핀형 슬리버(FS)가 형성되어, 상기 외부 트렌치(T2)의 내측벽에서 상기 1 개의 핀형 슬리버(FS)가 노출될 수 있다. 소자 영역(DA)의 다른 측에서는 외부 트렌치(T2)의 내측벽에서 내부 소자분리막(128)이 노출될 수 있다.
도 14c를 참조하면, 도 13g를 참조하여 설명한 바와 유사한 방법으로, 외부 트렌치(T2)의 내측벽에서 노출되는 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시킨다.
상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키는 동안, 기판(110) 중 상기 외부 트렌치(T2)의 내부에서 노출되는 부분이 하측 절연부(110B)로 변화될 수 있다. 소자 영역(DA)의 일측에서, 상기 하측 절연부(110B)는 상기 핀형 절연부(FI)와 일체로 연결되어 기판(110)의 표면을 따라 연장되는 형상을 가질 수 있다. 반면, 소자 영역(DA)의 다른 측에서는 외부 트렌치(T2)의 내측벽에서 내부 소자분리막(128)이 노출되어 있고 손상된 핀형 슬리버는 존재하지 않으므로, 핀형 절연부(FI)는 형성되지 않는다.
상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키는 공정은 내부 소자분리막(128)의 절연 라이너(122)를 변화 정지막으로 이용하여 수행될 수 있다. 이에 따라, 상기 핀형 절연부(FI)가 얻어짐과 동시에, 상기 기판(110) 중 상기 외부 트렌치(T2)의 내부에서 노출되는 부분에서도 하측 절연부(110B)가 형성될 수 있다.
일부 실시예들에서, 상기 기판(110) 중 외부 트렌치(T2)의 내벽에 형성되는 하측 절연부(110B)의 두께, 예를 들면 도 14c에 예시한 X 방향 두께(D22) 및 Z 방향 두께(D23)는 각각 핀형 절연부(FI)의 최대 폭, 즉 X 방향에서 상기 핀형 절연부(FI)의 바텀 부분의 폭(W21)과 동일하거나 더 클 수 있다.
도 14d를 참조하면, 도 14c의 결과물에서 실제 마스크 패턴(230B)을 제거한 후, 도 13h 내지 도 13j를 참조하여 설명한 바와 유사한 공정들을 수행하여, 집적회로 소자(200)를 형성한다.
도 15a 내지 도 15d는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 15a 내지 도 15d를 참조하여 도 3에 예시한 집적회로 소자(300)의 예시적인 제조 방법을 설명한다.
도 15a 내지 도 15d에 있어서, 도 1a 내지 도 14d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 15a를 참조하면, 도 13a 내지 도 13e를 참조하여 설명한 바와 같은 공정들을 수행하여, 복수의 예비 핀형 활성 영역(PA) 각각의 사이의 공간을 채우는 내부 소자분리막(128)이 형성된 결과물 상에 소자 영역(DA)을 정의하는 마스크 패턴(230)을 형성한다.
본 예에서는, 상기 마스크 패턴(230)을 형성하기 위한 공정에서, 원하는 마스크 패턴(230)의 위치로부터 -X 방향으로 시프트된 실제 마스크 패턴(230C)이 얻어진 경우를 예로 들어 설명한다.
도 15b를 참조하면, 도 13f를 참조하여 설명한 바와 유사한 방법으로, 실제 마스크 패턴(230C)을 식각 마스크로 이용하여, 상기 실제 마스크 패턴(230C)의 주위에서 노출되는 패드산화막 패턴(212) 및 마스크 패턴(214)를 제거하고, 그 결과 노출되는 내부 소자분리막(128)과 예비 핀형 활성 영역(PA) 및 기판(110)을 식각하여, 소자간 분리 영역(IA)에 기판(110)을 노출시키는 외부 트렌치(T2)를 형성한다.
상기 외부 트렌치(T2)가 형성된 후, 소자 영역(DA) 주변에는 소자 영역(DA)에 포함되지 않는 예비 핀형 활성 영역(PA)이 상기 외부 트렌치(T2) 형성시 일부 식각되어 손상된 핀형 슬리버(FS) 형태로 소자 영역(DA) 주변에 남게 될 수 있다. 본 예에서는 도 13f에 예시한 결과물과 유사하게, 소자 영역(DA)의 양측에 각각 손상된 핀형 슬리버(FS, FSS)가 형성될 수 있다. 단, 소자 영역(DA)의 일측에서 외부 트렌치(T2) 내부에 노출되는 1 개의 핀형 슬리버(FS)는 소자 영역(DA) 내에 있는 예비 핀형 활성 영역(PA)의 상면 레벨(LV31)과 대략 유사한 레벨의 상면을 가지는 반면, 소자 영역(DA)의 다른 측에서는 외부 트렌치(T2)의 내부에 노출되는 1 개의 핀형 슬리버(FSS)는 상기 예비 핀형 활성 영역(PA)의 상면 레벨(LV31)보다 더 낮은 레벨(LV32)의 상면을 가지도록 낮은 높이를 가질 수 있다.
도 15c를 참조하면, 도 13g를 참조하여 설명한 바와 유사한 방법으로, 외부 트렌치(T2)의 내측벽에서 핀형 슬리버(FS, FSS)를 핀형 절연부(FI, FIS)로 변화시킨다.
상기 핀형 슬리버(FS, FSS)를 핀형 절연부(FI, FIS)로 변화시키는 동안, 기판(110) 중 상기 외부 트렌치(T2)의 내부에 노출되는 부분이 하측 절연부(110C)로 변화될 수 있다. 소자 영역(DA)의 양측에서, 상기 하측 절연부(110C)는 상기 핀형 절연부(FI, FIS)와 일체로 연결되어 기판(110)의 표면을 따라 연장되는 형상을 가질 수 있다.
상기 핀형 슬리버(FS, FSS)를 핀형 절연부(FI, FIS)로 변화시키는 공정은 내부 소자분리막(128)의 절연 라이너(122)를 변화 정지막으로 이용하여 수행될 수 있다. 이에 따라, 상기 핀형 절연부(FI, FIS)가 얻어짐과 동시에, 상기 기판(110) 중 상기 외부 트렌치(T2)의 내부에서 노출되는 부분에서도 하측 절연부(110C)가 형성될 수 있다.
일부 실시예들에서, 상기 기판(110) 중 외부 트렌치(T2)의 내벽에 형성되는 하측 절연부(110C)의 두께, 예를 들면 도 15c에 예시한 X 방향 두께(D32) 및 Z 방향 두께(D33)는 각각 핀형 절연부(FI)의 최대 폭, 즉 X 방향에서 상기 핀형 절연부(FI)의 바텀 부분의 폭(W31)과 동일하거나 더 클 수 있다.
도 15d를 참조하면, 도 15c의 결과물에서 실제 마스크 패턴(230C)을 제거한 후, 도 13h 내지 도 13j를 참조하여 설명한 바와 유사한 공정들을 수행하여, 집적회로 소자(300)를 형성한다.
집적회로 소자(300)에서, 소자 영역(DA)을 중심으로 그 양측에 각각 배치되는 핀형 절연부(FI) 및 핀형 절연부(FIS)는 서로 다른 폭 및 높이를 가질 수 있다. 예를 들면, 외부 트렌치(T2)의 저면으로부터 핀형 절연부(FI)의 상면까지의 높이(H31)보다 상기 외부 트렌치(T2)의 저면으로부터 핀형 절연부(FIS)의 상면까지의 높이(H32)가 더 작을 수 있다. 또한, 상기 핀형 절연부(FI)의 X 방향에서의 폭보다 상기 핀형 절연부(FIS)의 X 방향에서의 폭이 더 작을 수 있다.
도 16a 내지 도 16c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 16a 내지 도 16c를 참조하여 도 4에 예시한 집적회로 소자(400)의 예시적인 제조 방법을 설명한다. 도 16a 내지 도 16c에 있어서, 도 1a 내지 도 15d에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 16a를 참조하면, 도 13a 내지 도 13e를 참조하여 설명한 바와 같은 공정들을 수행하여, 복수의 예비 핀형 활성 영역(PA) 각각의 사이의 공간을 채우는 내부 소자분리막(128)이 형성된 결과물 상에 소자 영역(DA)을 정의하는 마스크 패턴(230)을 형성한다. 이 때, 도 13e를 참조하여 설명한 바와 같이, 원하는 마스크 패턴(230)보다 더 큰 폭을 가지도록 확장된 실제 마스크 패턴(230A)이 얻어질 수 있다.
그 후, 도 13f를 참조하여 설명한 바와 유사한 방법으로, 실제 마스크 패턴(230A)을 식각 마스크로 이용하여, 상기 실제 마스크 패턴(230A)의 주위에서 노출되는 패드산화막 패턴(212) 및 마스크 패턴(214)를 제거하고, 그 결과 노출되는 내부 소자분리막(128)과 예비 핀형 활성 영역(PA) 및 기판(110)을 식각하여, 소자간 분리 영역(IA)에 기판(110)을 노출시키는 외부 트렌치(T3)를 형성한다. 단, 상기 외부 트렌치(T3)는 복수의 내부 트렌치(T1)의 저면 레벨(BL1)과 대략 동일 또는 유사한 저면 레벨을 가지도록 형성될 수 있다.
도 16b를 참조하면, 도 13g를 참조하여 설명한 바와 유사한 방법으로, 외부 트렌치(T3)의 내측벽에서 노출되는 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시킨다.
상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키는 동안, 기판(110) 중 외부 트렌치(T3)의 내부에서 노출되는 부분이 하측 절연부(110D)로 변화될 수 있다. 소자 영역(DA)의 양측에서, 상기 하측 절연부(110D)는 핀형 절연부(FI)와 일체로 연결되어 기판(110)의 표면을 따라 연장되는 형상을 가질 수 있다.
상기 핀형 슬리버(FS)를 핀형 절연부(FI)로 변화시키는 공정은 내부 소자분리막(128)의 절연 라이너(122)를 변화 정지막으로 이용하여 수행될 수 있다. 일부 실시예들에서, 상기 기판(110) 중 외부 트렌치(T3)의 저면에 형성되는 하측 절연부(110D)의 두께, 예를 들면 도 16b에 예시한 Z 방향 두께(D41)는 각각 핀형 절연부(FI)의 최대 폭, 즉 X 방향에서 상기 핀형 절연부(FI)의 바텀 부분의 폭(W41)과 동일하거나 더 클 수 있다.
도 16c를 참조하면, 도 13h 내지 도 13j를 참조하여 설명한 바와 유사한 공정들을 수행하여, 집적회로 소자(400)를 형성한다.
도 17은 본 발명의 기술적 사상에 의한 또 다른 실시예에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도이다. 도 17을 참조하여 도 6에 예시한 집적회로 소자(600)의 예시적인 제조 방법을 설명한다. 도 17에 있어서, 도 1a 내지 도 13j에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 17을 참조하면, 도 13a 내지 도 13g를 참조하여 설명한 바와 같은 공정들을 수행하여, 점선으로 표시한 바와 같은 외부 트렌치(T2)의 내부에서 노출되는 핀형 슬리버(FS)(도 13f 참조)를 핀형 절연부(FI)(도 13g 참조)로 변화시키고, 기판(110) 중 외부 트렌치(T2)의 내부에서 노출되는 부분을 하측 절연부(110A)(도 13g 참조)로 변화시킨 후, 얻어진 결과물로부터 상기 핀형 절연부(FI) 및 하측 절연부(110A)를 선택적으로 제거한다.
상기 핀형 절연부(FI) 및 하측 절연부(110A)를 선택적으로 제거하기 위하여 습식 식각 공정 또는 건식 식각 공정을 이용할 수 있다.
도 17에는 제거된 핀형 절연부(FI)를 덮고 있던 패드산화막 패턴(212) 및 마스크 패턴(214)이 그대로 남아 있는 것으로 예시하였으나, 패드산화막 패턴(212) 및 마스크 패턴(214) 중 상기 핀형 절연부(FI) 및 하측 절연부(110A)를 구성하는 물질과 동일 또는 유사한 물질로 이루어지는 부분이 상기 핀형 절연부(FI) 및 하측 절연부(110A)의 제거시 함께 제거될 수 있다.
상기 핀형 절연부(FI) 및 하측 절연부(110A)가 제거됨으로써, 외부 트렌치(T2)보다 더 큰 깊이를 가지는 외부 딥 트렌치(DT1)가 얻어질 수 있다. 그리고, 소자 영역(DA)에 형성된 내부 소자분리막(128) 중 소자 영역(DA)의 에지측에 있는 소자분리막(128)이 외부 딥 트렌치(DT1)의 내측벽(DS1)에서 소자 영역(DA)으로부터 멀어지는 방향으로 돌출되는 형상으로 남게 될 수 있다.
그 후, 도 13h 내지 도 13j를 참조하여 설명한 바와 유사한 공정들을 수행하여, 도 6에 예시한 집적회로 소자(600)를 형성할 수 있다.
이상, 도 13a 내지 도 17을 참조하여 도 1a 내지 도 4 및 도 6에 예시한 집적회로 소자(100, 200, 300, 400, 600)의 예시적인 제조 방법에 대하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 이로부터 변형 및 변경된 다양한 방법을 이용하여 본 명세서에서 예시하는 다양한 구조, 또는 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있다.
일부 실시예들에서, 도 5에 예시한 집적회로 소자(500)는 도 13a 내지 도 13j를 참조하여 설명한 집적회로 소자의 제조 방법을 이용하여 얻어질 수 있다. 단, 소자 영역(DA)에 형성되는 복수의 내부 트렌치(T1) 중 최외측 내부 트렌치(T1A, T1B)가 다른 내부 트렌치(T1)보다 더 큰 깊이를 가지도록 형성하기 위한 예시적인 방법에서, 도 13a를 참조하여 설명한 복수의 패드산화막 패턴(212) 및 복수의 마스크 패턴(214)의 피치를 조절할 수 있다. 즉, 상기 복수의 패드산화막 패턴(212) 및 복수의 마스크 패턴(214)이 가변적인 피치로 배치되도록 형성할 수 있다. 그 결과, 도 13b를 참조하여 설명한 바와 같이 복수의 예비 핀형 활성 영역(PA) 형성을 위한 식각 공정을 수행할 때, 로딩 효과(loading effect)에 의해, 상기 복수의 마스크 패턴(214) 사이의 간격이 비교적 큰 부분에서는 비교적 큰 깊이를 가지는 내부 트렌치(T1A, T1B)가 형성될 수 있다. 그 후, 도 13c 내지 도 13j를 참조하여 설명한 바와 유사한 공정들을 수행하여, 집적회로 소자(500)를 형성할 수 있다.
일부 실시예들에서, 도 7 내지 도 10에 예시한 집적회로 소자(700, 800, 900, 1000)를 제조하기 위하여, 도 14a 내지 도 16c를 참조하여 설명한 공정들과 도 17을 참조하여 설명한 공정들을 조합한 방법들을 이용할 수 있다.
이상, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 예시적인 제조 방법들을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 상술한 바로부터, 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
도 1a 내지 도 17을 참조하여, 3 차원 구조의 채널을 구비하는 FinFET을 포함하는 집적회로 소자들 및 그 제조 방법들에 대하여 설명하였으나, 본 발명의 기술적 사상은 상기 설명한 바에 한정되는 것은 아니다. 예를 들면, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 통하여 본 발명의 기술적 사상에 의한 특징들을 가지는 수평형 (planar) MOSFET을 포함하는 집적회로 소자들 및 그 제조 방법들을 제공할 수 있음은 당 업자들이면 잘 알 수 있을 것이다.
도 18은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들, 예를 들면 도 1 내지 도 11에 예시한 집적회로 소자(100, 200, 300, 400, 500, 600, 700, 800, 900, 1000, 1100) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
110: 기판, 110A: 하측 절연부, 122: 절연 라이너, 126: 내부 갭필 절연막, 128: 내부 소자분리막, 140: 외부 소자분리막, 142: 외부 갭필 절연막, 152: 인터페이스막, 154: 게이트 절연막, 160: 게이트 라인, FI: 핀형 절연부, FS: 핀형 슬리버.

Claims (20)

  1. 소자간 분리 영역에 의해 포위되는 소자 영역에서 기판으로부터 돌출되고 제1 방향으로 연장되는 적어도 하나의 핀형 활성 영역과,
    상기 소자 영역에서 상기 적어도 하나의 핀형 활성 영역의 양 측벽을 덮도록 상기 제1 방향으로 연장되는 복수의 내부 소자분리막과,
    상기 소자간 분리 영역에 형성된 외부 딥 트렌치를 채우는 외부 소자분리막을 포함하고,
    상기 복수의 내부 소자분리막 중 적어도 하나는 상기 외부 딥 트렌치의 내측벽에서 상기 소자 영역으로부터 멀어지는 방향으로 돌출되어 있는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 외부 소자분리막은 상기 복수의 내부 소자분리막 중 상기 소자 영역의 최외측에 있는 내부 소자분리막에 접하는 경사 측벽을 가지고, 상기 경사 측벽은 상기 기판에 가까워질수록 상기 적어도 하나의 핀형 활성 영역과의 이격 거리가 더 작아지도록 경사진 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 외부 소자분리막은
    상기 복수의 내부 소자분리막 중 상기 소자 영역의 최외측에 있는 내부 소자분리막의 측벽에 접하고 상기 적어도 하나의 핀형 활성 영역과 나란히 연장되는 핀형 절연부와,
    상기 핀형 절연부로부터 상기 기판의 표면을 따라 연장되는 하측 절연부와,
    상기 핀형 절연부 및 상기 하측 절연부 위에서 상기 외부 딥 트렌치를 채우는 외부 갭필 절연막을 포함하는 것을 특징으로 하는 집적회로 소자.
  4. 제3항에 있어서,
    상기 핀형 절연부는 상기 제1 방향에 직교하는 제2 방향에서 상기 적어도 하나의 핀형 활성 영역의 폭보다 더 작은 폭을 가지는 것을 특징으로 하는 집적회로 소자.
  5. 제3항에 있어서,
    상기 복수의 내부 소자분리막은 각각 상기 적어도 하나의 핀형 활성 영역의 측벽을 덮는 절연 라이너와, 상기 절연 라이너 위에서 상기 핀형 활성 영역의 측벽을 덮는 내부 갭필 절연막을 포함하고,
    상기 핀형 절연부는 상기 소자 영역의 최외측에 있는 내부 소자분리막의 절연 라이너에 직접 접해 있는 것을 특징으로 하는 집적회로 소자.
  6. 제3항에 있어서,
    상기 핀형 절연부는 상기 내부 소자분리막에 접하는 경사 측벽을 가지고, 상기 경사 측벽은 상기 기판에 가까워질수록 상기 적어도 하나의 핀형 활성 영역과의 이격 거리가 더 작아지도록 경사진 것을 특징으로 하는 집적회로 소자.
  7. 제3항에 있어서,
    상기 핀형 절연부는 상기 제1 방향에 직교하는 제2 방향에서 상기 기판에 가까워질수록 더 큰 폭을 가지는 것을 특징으로 하는 집적회로 소자.
  8. 제1항에 있어서,
    상기 외부 소자분리막은 상기 소자 영역을 사이에 두고 서로 이격된 2 개의 핀형 절연부를 포함하고,
    상기 2 개의 핀형 절연부는 각각 상기 복수의 내부 소자분리막 중 상기 소자 영역의 최외측에 있는 내부 소자분리막의 측벽에 접하고 상기 적어도 하나의 핀형 활성 영역과 나란히 연장되는 것을 특징으로 하는 집적회로 소자.
  9. 제1항에 있어서,
    상기 외부 소자분리막은 상기 제1 방향에 직교하는 제2 방향을 따라 상기 소자 영역의 양측 중 일측에만 형성되어 있는 핀형 절연부를 포함하고,
    상기 핀형 절연부는 상기 복수의 내부 소자분리막 중 상기 소자 영역의 최외측에 있는 내부 소자분리막의 측벽에 접하고 상기 적어도 하나의 핀형 활성 영역과 나란히 연장되는 것을 특징으로 하는 집적회로 소자.
  10. 기판의 소자 영역으로부터 돌출되고 제1 방향으로 연장되는 핀형 활성 영역과,
    상기 소자 영역에서 상기 기판 상의 제1 레벨의 깊이를 가지는 내부 트렌치 내에 형성되고 상기 핀형 활성 영역의 측벽을 덮는 내부 소자분리막과,
    상기 소자 영역의 주변에 배치되고 상기 기판 상의 상기 제1 레벨보다 더 낮은 제2 레벨의 깊이를 가지는 외부 딥 트렌치 내에 형성되어 상기 내부 소자분리막에 접하는 외부 소자분리막을 포함하고,
    상기 내부 소자분리막은 상기 외부 딥 트렌치의 내측벽에서 상기 소자 영역으로부터 멀어지는 방향으로 돌출되어 있고,
    상기 외부 소자분리막은 상기 내부 소자분리막에 접하는 경사 측벽을 가지고, 상기 경사 측벽은 상기 기판에 가까워질수록 상기 핀형 활성 영역과의 이격 거리가 더 작아지도록 경사진 것을 특징으로 하는 집적회로 소자.
  11. 제10항에 있어서,
    상기 외부 소자분리막은 상기 내부 소자분리막에 접하고 상기 핀형 활성 영역과 나란히 연장되는 핀형 절연부를 포함하는 것을 특징으로 하는 집적회로 소자.
  12. 제10항에 있어서,
    상기 외부 소자분리막은
    상기 경사 측벽을 가지는 핀형 절연부와,
    상기 핀형 절연부에 일체로 연결되고 상기 핀형 절연부의 폭과 동일하거나 더 큰 두께를 가지고 상기 외부 딥 트렌치 내에서 상기 기판의 표면을 따라 연장되는 하측 절연부를 포함하는 것을 특징으로 하는 집적회로 소자.
  13. 제10항에 있어서,
    상기 외부 소자분리막은 상기 외부 딥 트렌치를 채우는 외부 갭필 절연막을 포함하고,
    상기 외부 갭필 절연막은 상기 기판에 접하는 표면과, 상기 소자분리막에 접하는 상기 경사 측벽을 가지고, 상기 경사 측벽은 상기 기판에 접하는 표면보다 높은 레벨에 있는 것을 특징으로 하는 집적회로 소자.
  14. 소자 영역 및 소자간 분리 영역을 가지는 기판을 일부 식각하여 상기 소자 영역 및 상기 소자간 분리 영역에서 제1 방향으로 연장되는 복수의 핀형 활성 영역을 형성하는 단계와,
    상기 핀형 활성 영역의 양 측벽을 덮는 복수의 내부 소자분리막을 형성하는 단계와,
    상기 소자간 분리 영역에서 상기 복수의 핀형 활성 영역 중 일부인 적어도 하나의 핀형 슬리버(sliver)가 남도록 상기 복수의 핀형 활성 영역 중 상기 소자간 분리 영역에 있는 핀형 활성 영역과 상기 소자간 분리 영역에 있는 내부 소자분리막을 식각하여 상기 소자 영역의 주변에 외부 트렌치를 형성하는 단계와,
    상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계와,
    상기 외부 트렌치를 채우는 외부 갭필 절연막을 형성하는 단계와,
    상기 소자 영역에 남아 있는 핀형 활성 영역의 상부가 노출되도록 상기 소자 영역에 남아 있는 복수의 내부 소자분리막의 일부를 제거하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  15. 제14항에 있어서,
    상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계는 상기 적어도 하나의 핀형 슬리버를 산화시키는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  16. 제14항에 있어서,
    상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계는 상기 외부 트렌치에서 노출되는 상기 기판의 일부를 변화시켜, 상기 적어도 하나의 핀형 슬리버로부터 일체로 연결되는 하측 절연부를 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  17. 제14항에 있어서,
    상기 복수의 내부 소자분리막을 형성하는 단계는 상기 복수의 핀형 활성 영역 각각의 측벽을 덮는 절연 라이너를 형성하는 단계와, 상기 절연 라이너 위에서 상기 복수의 핀형 활성 영역 각각의 측벽을 덮는 내부 갭필 절연막을 형성하는 단계를 포함하고,
    상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계는 상기 절연 라이너를 변화 정지막으로 이용하여 수행되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  18. 제14항에 있어서,
    상기 외부 트렌치를 형성하는 단계에서 상기 소자 영역을 사이에 두고 서로 이격된 2 개의 핀형 슬리버가 형성되고,
    상기 2 개의 핀형 슬리버는 서로 다른 높이 및 서로 다른 폭을 가지는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  19. 제14항에 있어서,
    상기 외부 트렌치를 형성하는 단계에서, 상기 제1 방향에 직교하는 제2 방향을 따라 상기 소자 영역의 양측 중 일측에만 핀형 슬리버가 형성되는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  20. 제14항에 있어서,
    상기 적어도 하나의 핀형 슬리버를 적어도 하나의 핀형 절연부로 변화시키는 단계 후, 상기 외부 갭필 절연막을 형성하는 단계 전에, 상기 적어도 하나의 핀형 절연부를 제거하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
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