CN113261090A - 具有堆叠导体线和气隙的半导体芯片 - Google Patents

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Abstract

公开了各种半导体芯片金属化层及其制造方法。一方面，提供了一种半导体芯片(15)，所述半导体芯片包括：衬底(50)；所述衬底上的多个金属化层(75、80)；所述金属化层中的一个中的第一导体线(175b)和所述金属化层中的所述一个中的第二导体线(175c)，所述第二导体线与所述第一导体线间隔开，所述第一导体线和所述第二导体线中的每一者具有第一线部(190)和堆叠在所述第一线部上的第二线部(200)；以及介电层(187)，所述介电层具有定位于所述第一导体线与第二线之间的部分，所述部分具有气隙(185a)。

Description

具有堆叠导体线和气隙的半导体芯片
背景技术
当前可用的集成电路通常包含数百万个单独的晶体管和其他电子部件。此类电路中的众多部件的大部分互连是经由用作全局互连层的一个或多个金属化层提供的。在一种常规的减成工艺(subtractive process)中，每个金属化层通常作为单个连续层沉积在集成电路的衬底上，该单个连续层随后被光刻图案化和蚀刻以从不需要金属线的区域中去除金属。在另一种工艺中，使用双镶嵌程序。
在多层金属化电路中，单独的金属层通常由一个或多个层间介电层(ILD)竖直分开。相邻金属层之间的电接触是由ILD中的开口或通孔提供的。通孔通常通过对ILD的选定部分进行掩蔽和随后蚀刻来形成。然后用导体材料或有时用导电材料的组合填充通孔。在半导体制造领域中使用的术语“通孔”不仅表示开口本身，而且还表示用导电材料填充的开口。
随着金属化中的导体线之间的间距缩小，此类相邻线之间的电容增加，伴随有由于电容延迟而导致的性能损失。用于对抗由于线间距减小而导致的电容增加的一种常规技术是使用相邻线之间的气隙。单层导体线由用介电材料填充的间隙构成。由于介电材料是通过化学气相沉积而沉积的，因此相邻线的相对壁被介电质涂覆。最终，介电材料跨接，从而在线之间的介电质中留下气隙。
附图说明
通过阅读以下详细描述并参考附图，本发明的前述和其他优点将变得显而易见，在附图中：
图1是示例性半导体芯片装置布置的分解示图；
图2是图1中的半导体芯片的侧视正交图；
图3是图1的在截面3-3处截取的剖视图；
图4是从金属化层分解的一些示例性导体线的示图；
图5是图3的在截面5-5处截取的剖视图；
图6是描绘几个示例性金属化层的初始处理的剖视图；
图7是类似于图6但描绘了用于创建附加金属化层的附加处理的剖视图；
图8是类似于图7但描绘了用于构造附加金属化层的附加处理的剖视图；
图9是类似于图8但描绘了用于构造附加金属化层的附加处理的剖视图；
图10是类似于图9但描绘了用于构造附加金属化层的附加处理的剖视图；
图11是类似于图10但描绘了用于构造附加金属化层的附加处理的剖视图；
图12是类似于图11但描绘了用于构造附加金属化层的附加处理的剖视图；
图13是类似于图12但描绘了用于构造附加金属化层的附加处理的剖视图；
图14是类似于图13但描绘了用于构造附加金属化层的附加处理的剖视图；
图15是类似于图14但描绘了用于构造附加金属化层的附加处理的剖视图；
图16是类似于图15但描绘了用于构造附加金属化层的附加处理的剖视图；
图17是类似于图16但描绘了用于构造附加金属化层的附加处理的剖视图；
图18是类似于图17但描绘了用于构造附加金属化层的附加处理的剖视图；
图19是类似于图18但描绘了用于构造附加金属化层的附加处理的剖视图；
图20是类似于图19但描绘了用于构造附加金属化层的附加处理的剖视图；
图21是类似于图20但描绘了用于构造附加金属化层的附加处理的剖视图；
图22是类似于图21但描绘了用于构造附加金属化层的附加处理的剖视图；
图23是类似于图22但描绘了用于构造附加金属化层的附加处理的剖视图；
图24是类似于图23但描绘了用于构造附加金属化层的附加处理的剖视图；
图25是类似于图24但描绘了用于构造附加金属化层的附加处理的剖视图；
图26是类似于图25但描绘了用于构造附加金属化层的附加处理的剖视图；
图27是类似于图3但描绘了替代的示例性半导体芯片金属化层布置的剖视图；
图28是类似于图3但描绘了另一种替代的示例性半导体芯片金属化层布置的剖视图；
图29是具有从其分解的半导体芯片装置的电子装置的示图。
具体实施方式
所公开的布置提供了半导体芯片金属化，所述布置利用相邻导体线之间的层间介电层中的气隙来抵消与线间距减小相关联的电容增加。然而，为了以更紧密的线间距进一步改进电气性能，所公开的技术利用由堆叠线构成的导体线。由气隙分开的每条相邻线由第一线和堆叠在第一线上的第二线构成。所述处理可以直接结合到众所周知的双镶嵌金属化工艺中以提供通孔互连。通过这种方式，可以构建具有比常规技术所允许的纵横比更高的纵横比的导体线，并且无需尝试求助于极其困难的具有非常高纵横比的深沟槽蚀刻技术。可以使用现有类型的阻挡层和材料。可以实现显著的电阻降低和与电容的权衡。通过较低的电阻，可以减少用于路由其他事物所需的线数量，并且这可以改进路由拥塞时间和所消耗的芯片面积。所公开的布置提供更好的电迁移和功率下降性能并且可以降低输出驱动器对导体线电阻的敏感性。
根据本发明的一个方面，提供了一种半导体芯片，所述半导体芯片包括：衬底；所述衬底上的多个金属化层；所述金属化层中的一个中的第一导体线和所述金属化层中的所述一个中的第二导体线，所述第二导体线与所述第一导体线间隔开，所述第一导体线和所述第二导体线中的每一者具有第一线部和堆叠在所述第一线部上的第二线部；以及介电层，所述介电层具有位于所述第一导体线与所述第二线之间的部分，所述部分具有气隙。
所述半导体芯片，其中所述金属化层中的所述一个的第三导体线包括第一线部和堆叠在所述第一线部上的第二线部，所述金属化层中的所述一个具有导电通孔，所述第一线部和所述导电通孔具有共享的连续块状导体部分和共享的连续阻挡层。
所述半导体芯片，其中所述第二线部具有第一厚度，并且所述气隙具有大于所述第一厚度的第二厚度。
所述半导体芯片包括在所述金属化层中的另一个中的多条导体线，所述多条导体线中的每一个具有第一厚度，所述一个金属化层的所述第一导体线具有大于所述第一厚度的第二厚度。
所述半导体芯片包括所述金属化层中的另一个中的多个导电通孔，所述多个导电通孔中的每一个具有第一厚度，所述金属化层中的所述一个的第三导体线包括第一线部和堆叠在所述第一线部上的第二线部，所述金属化层中的所述一个具有与所述第一线部连接的导电通孔，所述导电通孔具有大于所述第一厚度的第二厚度。
所述半导体芯片，其中所述金属化层中的所述一个包括第一介电层和堆叠在所述第一介电层上的第二介电层，所述第一导体线和所述第二导体线中的所述每一者部分地定位于所述第一介电层中并且部分地定位于所述第二介电层中。
所述半导体芯片包括所述金属化层中的另一个中的多条导体线，所述多条导体线具有第一横向间距，所述一个金属化层的所述第一导体线和所述第二导体线具有小于所述第一横向间距的第二横向间距。
所述半导体芯片包括电路板，所述半导体芯片安装在所述电路板上。
根据本发明的另一方面，提供了一种半导体芯片，所述半导体芯片包括：衬底；所述衬底上的第一金属化层和所述第一金属化层上的第二金属化层；所述第一金属化层中的多条导体线，所述导体线中的每一个具有纵横比；所述第二金属化层中的第一导体线和所述第二金属化层中的第二导体线，所述第二导体线与所述第一导体线间隔开，所述第一导体线和所述第二导体线中的每一者具有第一线部和堆叠在所述第一线部上的第二线部，所述第一导体线和所述第二导体线中的每一者的纵横比大于所述多条导体线的所述纵横比；以及介电层，所述介电层具有定位于所述第一导体线与第二线之间的部分，所述部分具有气隙。
所述半导体芯片，其中所述第二金属化层的第三导体线包括第一线部和堆叠在所述第一线部上的第二线部，所述第二金属化层具有导电通孔，所述第一线部和所述导电通孔具有共享的连续块状导体部分和共享的连续阻挡层。
所述半导体芯片包括第一金属化层中的多个导电通孔，所述多个导电通孔中的每一个具有第一厚度，所述第二金属化层的第三导体线包括第一线部和堆叠在所述第一线部上的第二线部，所述第二金属化层具有与所述第一线部连接的导电通孔，所述导电通孔具有大于所述第一厚度的第二厚度。
所述半导体芯片，其中所述第二金属化层包括第一介电层和堆叠在所述第一介电层上的第二介电层，所述第一导体线和所述第二导体线中的每一者部分地定位于所述第一介电层中并且部分地定位于所述第二介电层中。
所述半导体芯片，其中所述多条导体线具有第一横向间距，所述第二金属化层的所述第一导体线和所述第二导体线具有小于所述第一横向间距的第二横向间距。
所述半导体芯片包括电路板，所述半导体芯片安装在所述电路板上。
根据本发明的另一方面，提供了一种制造半导体芯片的方法。所述方法包括：在衬底上制造多个金属化层；在所述金属化层中的一个中制造第一导体线并在所述金属化层中的所述一个中制造第二导体线，所述第二导体线与所述第一导体线间隔开，所述第一导体线和所述第二导体线中的每一者具有第一线部和堆叠在所述第一线部上的第二线部；以及制造介电层，所述介电层具有位于所述第一导体线与第二线之间的部分，所述部分具有气隙。
所述方法包括在所述金属化层中的所述一个中制造第三导体线，所述第三导体线具有第一线部和堆叠在所述第一线部上的第二线部，并在所述金属化层中的所述一个制造导电通孔，所述第一线部和所述导电通孔具有共享的连续块状导体部分和共享的连续阻挡层。
所述方法，其中所述第二线部具有第一厚度，并且所述气隙具有大于所述第一厚度的第二厚度。
所述方法包括在所述金属化层中的另一个中制造多条导体线，所述多条导体线中的每一个具有第一厚度，所述一个金属化层的所述第一导体线具有大于所述第一厚度的第二厚度。
所述方法包括在所述金属化层中的另一个中制造多个导电通孔，所述多个导电通孔中的每一个具有第一厚度，并制造所述金属化层中的所述一个的第三导体线，所述第三导体线具有第一线部和堆叠在所述第一线部上的第二线部，所述金属化层中的所述一个具有与所述第一线部连接的导电通孔，所述导电通孔具有大于所述第一厚度的第二厚度。
所述方法，其中所述金属化层中的所述一个包括第一介电层和堆叠在所述第一介电层上的第二介电层，所述第一导体线和所述第二导体线中的每一者部分地定位于所述第一介电层中并且部分地定位于所述第二介电层中。
所述方法包括在所述金属化层中的另一个中制造多条导体线，所述多条导体线具有第一横向间距，所述一个金属化层的所述第一导体线和所述第二导体线具有小于所述第一横向间距的第二横向间距。
所述方法包括将所述半导体芯片安装在电路板上。
在下文描述的附图中，通常重复参考数字，其中相同的元件出现在多于一个附图中。现在转向附图并且尤其参考图1，其中示出了半导体芯片装置10的示例性实施方案的部分分解示图，所述半导体芯片装置包括可以安装在电路板20上的半导体芯片15。半导体芯片15被示出为从电路板分解。半导体芯片15包括多个互连结构25，所述多个互连结构被设计成在将半导体芯片15安装到电路板20时冶金键合到电路板20并形成多个接头或其他类型的焊接连接。半导体芯片15的两个边缘30和40在图1中是可见的。
本文公开的示例性布置不依赖于半导体芯片15或电路板20的特定功能性。因此，半导体芯片15可以是在电子器件中使用的多种不同类型的电路装置中的任何一种，例如诸如内插器、微处理器、图形处理器、组合式微处理器/图形处理器、专用集成电路、存储器装置等，并且可以是单核或多核。半导体芯片15可以由块状半导体(诸如硅或锗)或绝缘体上半导体材料(诸如绝缘体上硅材料或甚至绝缘体材料)构成。因此，术语“半导体芯片”甚至可以预期绝缘材料。如果需要，可以使用堆叠管芯。
电路板20可以是上述类型的另一种半导体芯片、半导体芯片封装衬底、电路卡或实际上任何其他类型的印刷电路板。可以使用单片或层压体结构。堆积(build up)设计是层压体的一个示例。在这方面，电路板20可以由中心芯体组成，在所述中心芯体上形成一个或多个堆积层并且在其下方形成附加的一个或多个堆积层。芯体本身可以由一层或多层的堆叠组成。也可以使用所谓的“无芯”设计。电路板20的各层可以由绝缘材料(诸如散布有金属互连件的各种众所周知的环氧树脂或其他树脂)组成。可以使用除堆积之外的多层配置。任选地，电路板20可以由众所周知的陶瓷或适用于封装衬底或其他印刷电路板的其他材料构成。
半导体芯片15的附加细节现在可以通过参考图2来理解，图2是半导体芯片15的侧面30的放大正交视图。如图2所示，半导体芯片15包括衬底或块状半导体层50、定位于块状层50上的装置层55，以及多个金属化层60、65、70、75、80、85和90。如下文更详细描述的，金属化层中的每一个包括一层金属化迹线，该层金属化迹线散布在层间介电层(ILD)内并且通过导电通孔与相邻的金属化层竖直地互连。在该说明性布置中，描绘了七个金属化层60、65、70、75、80、85和90。然而，技术人员应当理解，金属化层的数量可以不是七。
现在还可以通过参考图3和图4来理解半导体芯片15的附加细节，图3是图1的在截面3-3处截取的剖视图，图4是金属化层70中的一些导体的部分解视图。注意，由于截面3-3的切割平面的位置和尺寸，因此图3仅描绘了半导体芯片15的非常小的一部分，并且实际上图3的重点将仅在金属化层60、65、70、75、80、85和90，并且尤其是金属化层70、75、80和85的子集上。注意，图3仅描绘了金属化层85的一部分。首先关注金属化层70。金属化层70包括散布在ILD 97中的多条导体线95a、95b、95c、95d和95e(以及其他不可见的导体线)。尽管仅描绘了几个导体线95a、95b、95c、95d和95e，但是应当理解，金属化层70和其他金属化层60、75、80、85和90中的任一者的数量可以远多于如图所示的数量。导体线95a、95b、95c、95d和95e中的每一者由阻挡层100和块状导体105组成，并且被制造成具有某个典型的线宽x1和典型的间距x2。阻挡层100被设计成防止金属离子和其他杂质的移动。导体线95a、95b、95c、95d和95e中的一些或全部通过多个通孔与下面的下一金属化层(在这种情况下为图2所示的层65)互连，其中的两个通孔在图3和图4中是可见的并且分别被标记为110a和110b，并且另一个通孔110c在图4中是可见的。通孔110a、110b和110c可以比图中所示的通孔多得多。通孔110a、110b和110c优选地使用双镶嵌工艺构造，使得实际上，通孔110a的阻挡层100和块状导体与线95a的阻挡层100和块状导体105邻接，并且对于通孔110b相对于线95d以及通孔110c相对于线95e等等。通孔110a、110b和110c可以是圆柱形、方形或其他覆盖区。通孔110a和110b在图4中被示出为假设分别从线95a和95d的下侧112a和112d分解，以示出图4中的这种圆柱形布置。注意，下侧112a和112d在图3中是不可见的，并且因此以虚线示出。阻挡层100可以由Ti、TiN、Ta、TaN、Ta、Ru、Co等以及这些的层压体等构成。块状导体105可以根据需要由铜、银、铝、铂、金、钯、Co、Ru、这些的组合或层压体或其他导体材料构成。可以使用众所周知的材料沉积工艺，诸如电镀、化学气相沉积、物理气相沉积等。ILD 97可以由各种层间介电材料构成，所述各种层间介电材料诸如原硅酸四乙酯、各种其他玻璃，或K值小于约3.0的所谓“低K”材料或K值小于约2.7的“超低K”材料，这两种材料都有利于减少移位的导体层之间的寄生效应。示例性材料包括例如多孔碳掺杂氧化物(p-SiCOH)、纳米多孔有机硅酸盐和黑色金刚石膜。本文公开的其他导体线和ILD可以由相同材料制成。
导体线95a、95b、95c和95d被制造成具有某个期望的厚度z1，通孔110a和110b被制造成具有某个期望的高度z2，并且ILD 97在通孔110a和110b以及线95a、95b、95c和95d两者之前被制造成具有某个期望的厚度z3。这些厚度z1、z2和z3可以是标准设计规则确定的厚度，所述厚度可以通过在图2中描绘并且至少部分地在图3中描绘的许多金属化层60、65、70、75、80、85和90来利用。然而，如下文更详细地指出的，其他金属化层、尤其是下面将描述的金属化层80将偏离标准厚度和高度z1、z2和z3以实现小间距线的不同RC行为。
再次参考图3，金属化层75由制造在金属化层70上的蚀刻停止层130组成。下面将更详细地描述蚀刻停止层130的目的。金属化层75包括多条导体线135a、135b、135c、135d和135e(以及其他不可见的导体线)以及散布在ILD 137中的多个导电通孔140a和140b。尽管仅描绘了几个导体线135a、135b、135c、135d和135e，但是应当理解，金属化层75和其他金属化层60、75、80、85和90中的任一者可以包括更多此类线。在该说明性布置中，导体线135a、135b、135c、135d和135e以及导体线95a、95b、95c、95d和95e在同一总体方向上对齐，即，延伸进出页面。然而，在其他布置中，导体线可以改变从一个金属化层到下一金属化层的取向。例如，金属化层70中的导体线95a、95b、95c、95d和95e可以进出页面，而导体线135a、135b、135c、135d和135e可以平行于页面对齐，并且因此与导体线95a、95b、95c、95d和95e正交，反之亦然。对于一些或所有金属化层，可以存在这种布置方向的交替。导体线135a、135b、135c、135d和135e以及导电通孔140a和140b可以如同上面描述的金属化层70中的导体线95a、95b、95c、95d和95e和导电通孔110a、110b、110c一样。因此，线135a、135b和135d可以各自包括阻挡层145和块状导体部分150，并且线135c和135e以及导电通孔140a和140b可以类似地包括连续阻挡层145和块状导体部分150。ILD 137可以类似于上述ILD 97。相同的尺寸z1、z2和z3可以用于线135a、135b、135c、135d和135e、通孔140a和140b以及ILD 137。注意，未标记的虚线界定了导体线135c和通孔140a以及线135a和通孔140b。这些虚线简单地表示导体线135c和135e的不可见下表面，非常类似于下表面112a和112b。
仍参考图3，通孔140a和140b与金属化层70的导体线95c和95e中的一者或多者电互连。在那些通孔140a和140b连接到下面的线95c和95e的位置中，制造有阻挡金属层160。阻挡层160可以由Ti、TiN、Ta、TaN、Ta、Ru、Co等以及这些的层压体等构成。阻挡层160的目的是在制造期间、尤其是在暴露于空气或其他工艺可能损坏线95c和95e的块状导体材料105的那些时间点期间保护导体线95c和95e的块状导体材料105。
金属化层70的导体线95a、95b、95c、95d和95e以及金属化层75的导体线135a、135b、135c、135d和135e可以被制造成具有某个预选厚度z1，通孔110和140可以被制造成具有某个预选通孔高度z2，并且ILD 97和137可以被制造成具有某个预选高度z3。尺寸z1、z2和z3可以始终在各种金属化层65、70、75、80、85和90中使用，而下面将详细描述的几个情况例外。尽管标准厚度和高度z1、z2和z3的这种利用可以简化从一层到下一层的处理，但是应当理解，这些参数也可能在层与层之间变化。注意，金属化层70的导体线95a、95b、95c、95d和95e以及金属化层的导体线135a、135b、135c、135d和135e被构造为具有由下式给出的设计纵横比A1：
Figure BDA0003133391660000121
现在将结合图3描述金属化层80。金属化层75在几个重要方面与金属化层75和70有实质性的不同。与金属化层75和70一样，金属化层80包括多条导体线175a、175b、175c、175d和175e以及多个导电通孔，其中一个导电通孔是可见的并标记为180a。除了通孔180a之外，还可以存在许多此类导电通孔。注意，阻挡层182形成在导电通孔180a与下面的导体线135a之间。阻挡层182可以使用与上文针对阻挡层160描述的材料相同类型的材料构造。然而，导体线175a、175b、175c、175d和175e是在双镶嵌层工艺中使用单镶嵌层构造的。导体线175b、175c、175d和175e分别通过形成在介电层187中的气隙185a、185b和185c横向分开，所述介电层具有散布在导体线175b、175c、175d和175e之间的部分。导体线175a、175b、175c、175d和175e各自由定位于第一ILD 195中的第一线部190和形成在下部190上并通常定位于另一个ILD 205中的第二线部200以及在某种程度上在其中形成气隙185a、185b和185c的介电层187的部分组成。第一线部190使用双镶嵌工艺构造以同时制造第一线部190和导电通孔180a两者(以及其他不可见的通孔)。在ILD 195与137之间制造另一个蚀刻停止层213。导体线175a、175b、175c、175d和175e的第二线部200可以各自包括阻挡层215和块状导体部分220。线175a、175b、175d、175d和175e的第一线部190可以各自包括阻挡层225和块状导体部分230，然而，导体线175a的第一线部190的阻挡层225和块状导体部分230和通孔180a被制造为双镶嵌并且因此是连续的。注意，未标记的虚线界定了线175a的第一线部190和通孔180a。这条虚线简单地表示线175a的第一线部190的不可见下表面，分别非常类似于导体线95a和95d的下表面112a和112d。在ILD 195与205之间制造蚀刻停止层210。
期望能够使金属化层80中的相邻导体线175b与175c或175d与175e之间的间距x3尽可能小到提供改进的包装密度。因此，相邻导体线175b与175c或175d与175e之间的间距x3可以与在别处使用的间距x2相同或者甚至可能小于x2。然而，使间距x3小于x2成比例地提高同一层中的线(诸如线175d和175e)之间的横向电容。可以增加相邻导体线(诸如线175d和175e)之间的电容的另一个考虑因素是此类相邻线175d和175e的剪切长度。例如，在金属化层80用于显著水平的信号路由的情况下，导体线175a、175b、175d、175d和175e将趋向于具有较长的行程。更长的行程转化为增加的电容。为了抵消横向间距从x2减小到x3和/或增加的线长度所引起的电容增加，介电层187优选地由低K或超低K材料(诸如上文描述的那些材料)制成，并且被制造有气隙185a、185b和185c。具有气隙185a、185b和185c的低K介电层187的使用降低了相邻线之间(诸如线175b与175c之间以及线175c与175d等等之间)的电容。
导体线175a、175b、175c、175d和175e以及通孔180a可以被制造成具有比导体线95a、95b、95c、95d和95e以及通孔110a或线135a、135b、135c、135d和135e以及通孔140a和140b的纵横比A1更高的纵横比。相对较高且因此较大的导体线175a、175b、175c、175d和175e具有比相当宽度的线95a、95b、95c、95d和95e以及135a、135b、135c、135d和135e成比例地更小的电阻。在该说明性布置中，导体线175a、175b、175c、175d和175e可以被制造成具有某个厚度z4，所述厚度是在别处(诸如在金属化层70和75中)使用的线厚度z1的倍数。例如，z4可以由下式给出：
z4＝k1z1 (2)
其中k1是某个乘数。注意，厚度z4是第二线部200的厚度z5与第一线部190的厚度z6的组合。第二线部200的厚度z5是在别处(诸如在金属化层70和75中)使用的线厚度z1的倍数。例如，z5可以由下式给出：
z5＝k2z1 (3)
其中k2是某个乘数。第一线部190的厚度z6是在别处(诸如在金属化层70和75中)使用的线厚度z1的倍数。例如，z6由下式给出：
z6＝k3z1 (4)
其中k3是某个乘数。通孔180a可以被制造成具有某个高度z7，所述高度是在别处(诸如在金属化层70和75中)使用的通孔高度z2的倍数。例如，z7由下式给出：
z7＝k4z2
其中k4是某个乘数。ILD 195被制造成具有某个预选高度z8，其中z8由下式给出：
z8＝z6+z7 (5)
ILD 205被制造成具有某个预选高度z5。当然，用于创建第一线部190的厚度z8和蚀刻深度将确定z7和z6的值。下表列出了一些示例性值：
表1
Figure BDA0003133391660000141
通过堆叠第一线部190和第二线部200，具有较低电阻的较大导体线175a、175b、175c、175d和175e可以被构造成具有由下式给出的纵横比A2：
Figure BDA0003133391660000151
所述纵横比大于标准纵横比A2，而不必尝试极其困难的高纵横比介电定向蚀刻技术。但是应注意，当纵横比A2增大时，由于相邻线175a与175b等等之间的重叠面积增大，因此相邻线(诸如导体线175a和175b和175b等等)之间的电容C增大。然而，由于增加的电容C被减少的电阻R抵消，因此总RC乘积(即，电阻乘以电容)应当保持相对不变。在该说明性布置中，所述工艺被定制为使导体线175a、175b、175c、175d和175e的厚度比导体线95a、95b、95c、95d、95e、135a、135b、135c、135d和135e厚1.5倍，并且通孔180a比通孔110a、140a等厚1.5倍。然而，应当理解，乘数k1、k2、k3和k4可以采取多个值。注意，可以选择z7的值以在导体线175a、175b等与下面的导体(诸如导体线135a、135b等)之间产生可接受的竖直电容。另外，z7的值设置通孔高度z7与第一线部高度z6的组合的值，并且z7和z6根据下式近似成反比：
Figure BDA0003133391660000152
应当理解，气隙185a、185b和185c不一定延伸穿过半导体芯片15的整个宽阔区域(即，进出页面并沿着图1中所示的y轴)。实际上，气隙185a、185b和185c可以具有各种长度且是不连续的，即，由区段组成，以便避免定位于通孔位置附近。在这方面，现在也将关注图5，图5是图3的在截面5-5处截取的剖视图。注意，截面5-5穿过ILD205、介电层187和气隙185a、185b、185c和在图3中不可见的另一个气隙185d。导体线175a、175b、175c、175d和175的第二线部200被示出在截面5-5中并露出阻挡层215和块状导体220。从图5可以看出，气隙185a和185b终止于由虚线圆235表示的通孔位置之前，并且气隙185c和185d两者终止于由虚线圆235表示的通孔位置之前。将通孔位置235和240视为气隙185a、185b等的禁入区避免在后续通孔掩蔽和蚀刻限定期间工艺偏差的情况下通孔材料溢出的可能性。
现在将结合图6至图26描述用于制造金属化层80的示例性方法。下面将描述的一些工艺步骤对于制造其他金属化层(诸如金属化层70和75)的工艺是通用的，并且在那些情况下将指出通用性。所述工艺可以在晶片级或管芯级的基础上执行。现在关注图6，图6是类似于图3但仅描绘了所制造的金属化层70和75以及用于制造图2和图3中描绘的金属化层80的初始工艺的剖视图。应当理解，金属化层70已经经历了多个处理步骤以便制造ILD 97、导体线95a、95b、95c、95d和95e以及通孔110a和110b以及蚀刻停止层130，并且对于金属化层75以及ILD 137、导体迹线或线135a、135b、135c、135d和135e以及通孔140a和140b也是如此。双镶嵌处理用于同时制造线和通孔，诸如导体线95a和95d以及下面的通孔110a和110b，以及导体线135c和135e以及下面的通孔140a和140b。现在再次关注图2和图3中描绘的金属化层80的初始制造。如图6所示，首先在金属化层75上制造蚀刻停止层213。蚀刻停止层213有利地由相对耐受蚀刻工艺的材料制造，所述蚀刻工艺用于蚀刻图3所示的稍后沉积的ILD195中的沟槽和通孔。用于蚀刻停止层213的示例性材料包括ALOX、SiCN、氮氧化硅等。可以使用众所周知的CVD技术来制造蚀刻停止层213。
接下来如图7所示，在蚀刻停止层213和下面的金属化层70和75上制造ILD 195。如上所述，ILD 195可以由针对ILD 97描述的材料类型构成并且沉积到厚度z8。可以设想蚀刻停止层213的厚度与上覆ILD 195的厚度相比相对较薄，并且因此深度z8结合蚀刻停止层213的厚度。如上所述，可以使用众所周知的CVD工艺来沉积ILD 195。
接下来并且如图8所示，硬掩模层250被涂敷到ILD 195并且抗蚀剂掩模255被涂敷到硬掩模层250并且被图案化成具有适当的开口260。硬掩模材料层250有利地由氮化硅或其他合适的硬掩模材料构成，并且将用作硬蚀刻掩模以用于在其中将制造图3中描绘的第一线部190的ILD 195中的沟槽的后续蚀刻限定。因此，抗蚀剂掩模255中的开口260被适当地设定尺寸和定位以对应于那些第一线部190的未来位置。可以使用众所周知的CVD工艺来沉积硬掩模材料层255，并且可以使用众所周知的旋涂或其他涂敷工艺、然后使用合适的烘烤和光刻来涂敷和图案化掩模255。金属化层70、75、蚀刻停止层213和ILD 195保持不受这些处理步骤的影响。
接下来并且如图9所示，硬掩模材料层250经历蚀刻工艺以在其中建立多个开口265，所述多个开口与开口260和抗蚀剂层255对齐并且如上所述对应于图3中描绘的第一线部190的未来位置。可以使用众所周知的定向蚀刻技术和化学物质来蚀刻硬掩模层250，例如诸如使用例如CF4+O2、NF3或其他合适化学物质进行的反应离子蚀刻。终点检测可以通过计时或发射光谱学而进行。金属化层70、75、蚀刻停止层213和ILD 195保持不受这些处理步骤的影响。在硬掩模层250中进行开口265的蚀刻限定之后，使用众所周知的灰化、溶剂剥离或两者的组合来剥离抗蚀剂掩模255，并且在硬掩模层250上涂敷第二抗蚀剂掩模270并将第二抗蚀剂掩模如图10所示图案化。掩模270可以由相同类型的材料构成并且以与图9中描绘的掩模255相同的方式进行处理。然而，此处掩模270被光刻图案化成具有多个开口，其中一个开口被示出并标记为275，所述多个开口被适当地设定尺寸并位于将随后在其中制造通孔(诸如图3所示的通孔180a)的位置处。硬掩模层250中仅用于后续沟槽蚀刻的那些开口265被掩模270覆盖。金属化层70、75、蚀刻停止层213和ILD 195保持不受这些处理步骤的影响。
接下来并且如图11所描绘，在抗蚀剂掩模270就位并适当地被图案化成具有开口275的情况下，在ILD 195上进行定向蚀刻以产生与掩模开口275对齐的通孔280。该通孔280通常将具有相同的覆盖区，尽管不一定与图3所示的稍后形成的通孔180a的后续最终深度相同。可以使用众所周知的定向蚀刻技术和化学物质来蚀刻ILD 195，例如诸如使用例如使用例如CF4、CF4+O2、SF6、NF3或其他合适的化学物质进行的反应离子蚀刻。终点检测可以通过计时或发射光谱学而进行。在ILD 195中蚀刻开口280之后，抗蚀剂掩模270如图12所示并且使用在本文别处描述的光致抗蚀剂剥离技术而剥离。金属化层70、75、蚀刻停止层213和ILD195保持不受这些处理步骤的影响。然而，硬掩模250现在被暴露并准备用作蚀刻掩模。
接下来并且如图13所示，执行ILD 195的第二次蚀刻，这次使用硬掩模250作为蚀刻掩模。此处，蚀刻在ILD 195中在硬掩模开口265的位置处产生沟槽285，并且因此也在稍后形成的第一线部190(参见图3)的位置处产生沟槽。这种蚀刻还使通孔保持部280加深直至蚀刻停止层213。此处也可以使用刚刚结合图11描述的相同蚀刻技术。当然，蚀刻停止层213有利地由相对耐受用于执行ILD蚀刻的蚀刻化学物质的材料制成。注意，这种蚀刻产生肩部290。当从上方观察时，该肩部290将表现为具有与通孔280的覆盖区相对应的周边的边缘，并且在通孔280为圆形的情况下，当从上方观察时肩部290将为圆形。金属化层70和75以及ILD 195保持不受这些处理步骤的影响。
在蚀刻限定沟槽285和加深通孔280之后，硬掩模层250如图14所示被蚀刻掉以使ILD 195暴露以及使沟槽285和通孔暴露。可以使用多种众所周知的蚀刻技术(诸如热磷酸浸渍或本文别处描述的用于蚀刻硬掩模250中的开口265的干蚀刻技术)剥离硬掩模层250。金属化层70和75保持不受这些处理步骤的影响。
接下来并且如图15所示，执行另一种蚀刻工艺。在制造与下面的导体线135a欧姆接触的导电通孔180a之前，必须在蚀刻停止层213中在通孔280的位置处创建开口。如图15所示，使用对ILD 195具有选择性的等离子体的众所周知的蚀刻化学物质执行具有适合于穿透蚀刻停止层215的化学物质的快速蚀刻。可以设想用于建立开口292的蚀刻足够简短，以免对ILD 195的结构完整性造成实质性影响。金属化层70和75保持不受这些处理步骤的影响。
接下来并且如图16所示，执行阻挡金属沉积工艺以建立与下面的导体线135a欧姆接触的阻挡层182。可以使用众所周知的CVD、PVD或电镀工艺来制造阻挡层182。金属化层70和75保持不受这些处理步骤的影响。
接下来并且如图17所示，在ILD 195上沉积阻挡层225，从而填充通孔280和沟槽285。可以使用众所周知的CVD或PVD工艺来建立阻挡层225。阻挡层225的一部分接触阻挡层182。金属化层70和75保持不受这些处理步骤的影响。
接下来并且如图18所示，有利地执行电镀工艺以建立毯覆式导体层294。随后将对导体层294进行抛光以创建图3中描绘并且在上文描述的块状导体部分230。毯覆式导体层294填充在阻挡层225上方并且当然填充沟槽285和通孔280。在该阶段处，毯覆式导体层294如图19所示诸如通过化学机械抛光而回抛光以去除毯覆式导体层294和阻挡层225的在ILD195上方突出的部分，由此产生第一线部190，并且由于双镶嵌本质而同时建立导电通孔180a。金属化层70和75以及蚀刻停止层213保持不受这些处理步骤的影响。现在应当理解，尽管具有不同的线厚度和通孔高度，但是可以使用刚刚描述的用于产生第一线部190和通孔180a的技术来制造图3所示的导体线95a、95b、95c、95d、95e、135a、135b、135c、135d和135e以及通孔110a、110b、140a和140b、ILD 97和137、蚀刻停止层130以及金属化层70和75的阻挡层170。
接下来并且如图20所示，蚀刻停止层210使用在别处针对蚀刻停止层213公开的相同类型的材料和技术制造在ILD 195上和第一线部190上方。金属化层70和75以及蚀刻停止层213保持不受这些处理步骤的影响。
接下来并且如图21所示，在蚀刻停止层210上制造ILD 205。用于建立ILD 195的相同类型的材料和技术可以用于制造ILD 205。金属化层70和75、ILD 195以及蚀刻停止层213保持不受这些处理步骤的影响。金属化层70和75以及蚀刻停止层213保持不受这些处理步骤的影响。
从图22中可以看出，重复用于建立第一线部190的处理步骤以在ILD 205中建立第二线部200，该第二线部连同下部190一起构成导体线175a、175b、175c、175d和175e。这些包括上述硬掩模和多个光致抗蚀剂掩蔽步骤和蚀刻，然后是材料沉积和抛光，以便建立完整的导体线175a、175b、175c、175d和175e，它们各自由阻挡层215和块状导体层220组成。金属化层70和75以及蚀刻停止层213保持不受这些处理步骤的影响。
接下来并且如图23所示，抗蚀剂掩模295涂敷到ILD 205并且适当地被图案化成具有开口300，所述开口对应于用于待蚀刻到ILD 205中的开口(将在其中制造上面公开的气隙185a、185b、185c和185d)的期望覆盖区和位置。可以使用上面针对其他光致抗蚀剂掩模讨论的相同类型的技术来涂敷和图案化抗蚀剂掩模295以及图案化其中的开口300。金属化层70和75、ILD 195以及蚀刻停止层213保持不受这些处理步骤的影响。
接下来并且如图24所示，定向蚀刻ILD 205以在其中建立与掩蔽的开口300对齐的多个开口305。用于建立开口300的这种蚀刻可以多种方式执行。在图24中公开的示例性布置中，执行蚀刻使得开口305不仅穿透ILD 205而且穿透蚀刻停止层210以及ILD 195的一部分，但是停止在第一线部190的底部310之前。开口305的深度将确定随后形成的气隙185a、185b、185c和185d的竖直范围。较高的气隙185a、185b、185c和185d呈现较低的电容，但是可能期望以深度不到达底部310或者甚至不穿透蚀刻停止层210的方式对开口305执行蚀刻。此处可以使用在本文别处公开的用于蚀刻ILD 195的蚀刻化学物质和技术。金属化层70和75以及蚀刻停止层213保持不受这些处理步骤的影响。
接下来并且如图25所示，使用上面公开的众所周知的CVD工艺和材料在ILD 205上方制造介电层187。在对介电层187使用CVD工艺之前，使用本文别处公开的技术剥离在图24中描绘的抗蚀剂掩模295。随着用于建立层187的CVD工艺的进行，ILD 205和ILD 195中的开口305的侧壁和底部310逐渐被介电材料187涂覆，直到在位置312a、312b和312c处发生桥接，这建立了上述气隙185a、185b和185c。金属化层70和75以及蚀刻停止层213保持不受这些处理步骤的影响。
接下来并且如图26所示，将用于金属化层85的介电材料涂敷在介电层187上方，并且可以执行用于制造金属化层的其余大量处理步骤。通常，这些将是用于制造没有任何气隙185a、185b和185c的金属化层的处理步骤类型，诸如用于制造例如金属化层75的那些处理步骤。金属化层70和75、蚀刻停止层213、介电层187以及ILD 195和205保持不受这些处理步骤的影响。
如上所述，用于气隙金属化层的ILD和导体线和通孔的尺寸可以被定制以实现一定水平的电容和电阻。例如，图28是类似于图3但是具有替代的示例性金属化层80'的剖视图，所述金属化层在双镶嵌处理中利用相同的基本单镶嵌处理来建立导电线和通孔。但是在该示例性布置中，可以使用不同的乘数来改变各种导体结构的空间关系。在该示例性布置中，所述工艺被定制为使导体线175a'、175b'、175c'和175d'的厚度z4比金属化层70的导体线95a、95b、95c、95d和95e的厚度z1厚2.0倍，并且通孔180a'的高度z7与通孔110a和110b的高度z2相同。可以使用相同的基本线宽x1。下表2示出了一些示例性参数。
表2
Figure BDA0003133391660000221
应当理解，乘数k1、k2、k3和k4可以采取多种值。ILD 195的厚度z8可以被定制以适应厚度z4、z5、z6和高度z7。介电质层187中的气隙185a'、185b'和185c'将比图3所示的布置更高，并且ILD 195在线175a'与175b'之间蚀刻得更深，等等。使用利用第一线部190和第二线部200的相同的基本堆叠线结构，尽管具有适当的厚度。注意，导体线175a'、175b'、175c'和175d'的纵横比可以大于金属化层70的纵横比。
在图28中描绘的另一种替代的说明性布置中，所述工艺被定制为使金属化层80”的导体线175a”、175b”、175c”、175d”和175e”的厚度z4比金属化层70的导体线95a、95b、95c、95d和95e厚1.5倍，并且通孔180a”的高度比通孔110a、140a等厚2.0倍。然而，应当理解，乘数k1、k2、k3和k4可以采取多个值。下表3示出了一些示例性参数。
表3
Figure BDA0003133391660000222
ILD 195的厚度z8可以被定制以适应厚度z4、z5、z6和高度z7。与图3中所示的布置相比，介电层187中的气隙185a”、185b”和185c”将更短，并且ILD 195没有在175a”与175b”之间蚀刻，等等。实际上，蚀刻停止层210设置在其中形成气隙185a”、185b”和185c”的介电层187的下限。使用利用第一线部190和第二线部200的相同的基本堆叠线结构，尽管具有适当的厚度。注意，导体线175a”、175b”、175c”、175d”和175e”的纵横比可以大于金属化层70的纵横比。
所公开的半导体芯片布置中的任一者都可以放置在电子装置中。图29示出了从电子装置350分解的半导体芯片装置10，所述电子装置可以是计算机、数字电视、手持移动装置、个人计算机、服务器、存储器装置、扩充板(诸如显卡)，或采用半导体的任何其他计算装置。
尽管本公开可能有各种修改和替代形式，但是通过举例方式在附图中已经示出了特定实施方案并将在本文中已经对其作出详细的描述。然而，应当理解，本阀门并不旨在限于所公开的特定形式。更确切地，本发明涵盖落入如所附权利要求所限定的本发明的精神和范围内的所有修改、等同形式和替代形式。

Claims (22)

1.一种半导体芯片(15)，其包括：
衬底(50)；
所述衬底上的多个金属化层(75、80)；
所述金属化层中的一个中的第一导体线(175b)和所述金属化层中的所述一个中的第二导体线(175c)，所述第二导体线与所述第一导体线间隔开，所述第一导体线和所述第二导体线中的每一者具有第一线部(190)和堆叠在所述第一线部上的第二线部(200)；和
介电层(187)，所述介电层具有定位于所述第一导体线与第二线之间的部分，所述部分具有气隙(185a)。
2.根据权利要求1所述的半导体芯片，其中所述金属化层中的所述一个的第三导体线(175a)包括第一线部(190)和堆叠在所述第一线部上的第二线部(200)，所述金属化层中的所述一个具有导电通孔(180a)，所述第一线部和所述导电通孔具有共享的连续块状导体部分(230)和共享的连续阻挡层(225)。
3.根据权利要求1所述的半导体芯片，其中所述第二线部具有第一厚度，并且所述气隙具有大于所述第一厚度的第二厚度。
4.根据权利要求1所述的半导体芯片，其包括在所述金属化层中的另一个中的多条导体线，所述多条导体线中的每一个具有第一厚度，所述一个金属化层的所述第一导体线具有大于所述第一厚度的第二厚度。
5.根据权利要求1所述的半导体芯片，其包括所述金属化层中的另一个中的多个导电通孔(140a、140b)，所述多个导电通孔中的每一个具有第一厚度，所述金属化层中的所述一个的第三导体线包括第一线部和堆叠在所述第一线部上的第二线部，所述金属化层中的所述一个具有与所述第一线部连接的导电通孔，所述导电通孔具有大于所述第一厚度的第二厚度。
6.根据权利要求1所述的半导体芯片，其中所述金属化层中的所述一个(80)包括第一介电层(195)和堆叠在所述第一介电层上的第二介电层(205)，所述第一导体线和所述第二导体线中的每一者部分地定位于所述第一介电层中并且部分地定位于所述第二介电层中。
7.根据权利要求1所述的半导体芯片，其包括所述金属化层中的另一个(75)中的多条导体线(135a、135b)，所述多条导体线具有第一横向间距，所述一个金属化层的所述第一导体线和所述第二导体线具有小于所述第一横向间距的第二横向间距。
8.根据权利要求1所述的半导体芯片，其包括电路板(20)，所述半导体芯片安装在所述电路板上。
9.一种半导体芯片(15)，其包括：
衬底(50)；
所述衬底上的第一金属化层(75)和所述第一金属化层上的第二金属化层(80)；
所述第一金属化层中的多条导体线(135a、135b)，所述导体线中的每一个具有纵横比(A1)；
所述第二金属化层中的第一导体线(175b)和所述第二金属化层中的第二导体线(175c)，所述第二导体线与所述第一导体线间隔开，所述第一导体线和所述第二导体线中的每一者具有第一线部(190)和堆叠在所述第一线部上的第二线部(200)，所述第一导体线和所述第二导体线中的每一者的纵横比(A2)大于所述多条导体线的纵横比(A1)；和
介电层(187)，所述介电层具有定位于所述第一导体线与第二线之间的部分，所述部分具有气隙(185a)。
10.根据权利要求9所述的半导体芯片，其中所述第二金属化层的第三导体线(175a)包括第一线部(190)和堆叠在所述第一线部上的第二线部(200)，所述第二金属化层具有导电通孔，所述第一线部和所述导电通孔具有共享的连续块状导体部分和共享的连续阻挡层。
11.根据权利要求9所述的半导体芯片，其包括第一金属化层中的多个导电通孔，所述多个导电通孔中的每一个具有第一厚度，所述第二金属化层的第三导体线包括第一线部和堆叠在所述第一线部上的第二线部，所述第二金属化层具有与所述第一线部连接的导电通孔(180a)，所述导电通孔具有大于所述第一厚度的第二厚度。
12.根据权利要求9所述的半导体芯片，其中所述第二金属化层包括第一介电层(195)和堆叠在所述第一介电层上的第二介电层(205)，所述第一导体线和所述第二导体线中的每一者部分地定位于所述第一介电层中并且部分地定位于所述第二介电层中。
13.根据权利要求9所述的半导体芯片，其中所述多条导体线具有第一横向间距，所述第二金属化层的所述第一导体线和所述第二导体线具有小于所述第一横向间距的第二横向间距。
14.根据权利要求9所述的半导体芯片，其包括电路板(20)，所述半导体芯片安装在所述电路板上。
15.一种制造半导体芯片(15)的方法，其包括：
在衬底(50)上制造多个金属化层(75、80)；
在所述金属化层中的一个(80)中制造第一导体线(175b)并在所述金属化层中的所述一个中制造第二导体线(175c)，所述第二导体线与所述第一导体线间隔开，所述第一导体线和所述第二导体线中的每一者具有第一线部(190)和堆叠在所述第一线部上的第二线部(200)；以及
制造介电层(187)，所述介电层具有定位于所述第一导体线与第二线之间的部分，所述部分具有气隙(185a)。
16.根据权利要求15所述的方法，其包括在所述金属化层中的所述一个中制造第三导体线(175a)，所述第三导体线具有第一线部(190)和堆叠在所述第一线部上的第二线部(200)，并在金属化层中的所述一个中制造导电通孔(180a)，所述第一线部和所述导电通孔具有共享的连续块状导体部分(230)和共享的连续阻挡层(225)。
17.根据权利要求15所述的方法，其中所述第二线部具有第一厚度，并且所述气隙具有大于所述第一厚度的第二厚度。
18.根据权利要求15所述的方法，其包括在所述金属化层中的另一个中制造多条导体线，所述多条导体线中的每一个具有第一厚度，所述一个金属化层的所述第一导体线具有大于所述第一厚度的第二厚度。
19.根据权利要求15所述的方法，其包括在所述金属化层中的另一个(75)中制造多个导电通孔(140a、140b)，所述多个导电通孔中的每一个具有第一厚度，并制造所述金属化层中的所述一个的第三导体线，所述第三导体线具有第一线部和堆叠在所述第一线部上的第二线部，所述金属化层中的所述一个具有与所述第一线部连接的导电通孔，所述导电通孔具有大于所述第一厚度的第二厚度。
20.根据权利要求15所述的方法，其中所述金属化层中的所述一个包括第一介电层(195)和堆叠在所述第一介电层上的第二介电层(205)，所述第一导体线和所述第二导体线中的每一者部分地定位于所述第一介电层中并且部分地定位于所述第二介电层中。
21.根据权利要求15所述的方法，其包括在所述金属化层中的另一个(75)中制造多条导体线(135a、135b)，所述多条导体线具有第一横向间距，所述一个金属化层的所述第一导体线和所述第二导体线具有小于所述第一横向间距的第二横向间距。
22.根据权利要求15所述的方法，其包括将所述半导体芯片(15)安装在电路板(20)上。
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