KR20100109047A - 반도체 패키지 제조방법 - Google Patents

반도체 패키지 제조방법 Download PDF

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Abstract

반도체 패키지 제조방법이 개시되어 있다. 반도체 패키지 제조방법은 반도체 칩의 상면에 형성된 제 1 리세스에 제 1 전극을 형성하는 단계와, 반도체 칩의 상면에 대향하는 후면을 백그라인딩하여 제 1 전극의 하면을 노출시키는 단계와, 노출된 하면으로부터 제 1 전극을 일정 두께 식각하여 제 2 리세스를 형성하는 단계와, 제 2 리세스에 제 2 전극을 형성하는 단계를 포함한다.
본 발명에 따르면, 반도체 칩을 관통하는 제 1 전극을 하면에서부터 일정 두께 식각하여 제 1 전극에 발생된 보이드를 제거한 다음 제 1 전극이 식각된 부분에 제 2 전극을 형성하므로, 보이드로 인해 칩 스택의 접합 신뢰성이 저하되는 문제가 방지되어 칩 스택의 접합 신뢰성이 향상되는 효과가 있다.

Description

반도체 패키지 제조방법{METHOD FOR FABRICATING SEMICONDUCTOER PACKAGE}
본 발명은 반도체 패키지 제조방법에 관한 것으로, 보다 상세하게는 관통 전극에 발생되는 보이드를 제거하여 스택되는 칩들간 접합 신뢰성을 향상시킬 수 있는 반도체 패키지 제조방법에 관한 것이다.
집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔다. 최근에 들어서는 전기/전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 스택(stack)에 대한 다양한 기술들이 개발되고 있다.
반도체 산업에서 말하는 "스택"이란 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술을 이용하면 메모리 소자의 경우 반도체 집적 공정에서 구현 가능한 메모리 용량 보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 측면에서 잇점을 갖기 때문에 스택 패키지에 대한 연구 및 개발이 가속화되고 있는 실정이다.
스택 패키지의 한 예로 관통 전극을 이용한 구조가 제안되었다. 관통 전극을 이용한 스택 패키지는 칩 내에 관통 전극를 형성해서, 이러한 관통 전극에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이며, 그 제작 과정은 다음과 같다.
웨이퍼 레벨에서 각 칩의 소정 부위에 관통홀을 형성한다. 관통홀의 표면에 절연막을 형성한다. 절연막 상에 금속 씨드층을 형성한 상태로 관통홀 내에 전해도금 공정을 통해 전해 물질, 즉 금속을 매립해서 관통 전극을 형성한다. 그런 다음, 웨이퍼의 후면(backside)을 백그라인딩(back grinding)하여 관통 전극을 노출시킨다.
이후, 웨이퍼를 쏘잉하여 개별 칩들로 분리시키고, 기판 상에 적어도 둘 이상의 칩을 관통 전극을 이용해서 수직으로 쌓아올린다. 그런 다음, 스택된 칩들을 포함한 기판 상면을 몰딩하고, 기판 하면에 솔더볼을 마운팅해서 스택 패키지 제작을 완성한다.
그러나, 상기 관통홀의 깊이가 깊고 폭이 좁기 때문에 관통홀을 매립하여 형성되는 관통 전극에 보이드(void)이 발생하기 쉬우며, 이로 인하여 스택된 칩들간에 전기적 신호 연결이 불안하거나 아예 불가능해져 스택된 칩들의 접합 신뢰성이 떨어지는 문제가 있다.
본 발명은 관통 전극에 발생되는 보이드를 제거하여 스택되는 칩들간 접합 신뢰성을 향상시킬 수 있는 반도체 패키지 제조방법을 제공한다.
본 발명의 실시예에 따른 반도체 패키지 제조방법은, 반도체 칩의 상면에 형성된 제 1 리세스에 제 1 전극을 형성하는 단계와, 상기 반도체 칩의 상기 상면에 대향하는 후면을 백그라인딩하여 상기 제 1 전극의 하면을 노출시키는 단계와, 상기 노출된 하면으로부터 상기 제 1 전극을 일정 두께 식각하여 제 2 리세스를 형성하는 단계와, 상기 제 2 리세스에 제 2 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 패키지 제조방법에서, 상기 제 1 전극을 형성하는 단계는 상기 제 1 리세스 및 상기 반도체 칩의 상기 상면을 덮는 금속 씨드층을 형성하는 단계와, 상기 금속 씨드층 상에 제 1 금속막을 도금하여 상기 리세스를 매립하는 단계와, 상기 제 1 금속막 및 상기 금속 씨드층을 패터닝하는 단계를 포함하는 것을 특징으로 한다.
상기 반도체 패키지 제조방법에서, 상기 제 1 전극을 구리 또는 텅스텐으로 형성하는 것을 특징으로 한다.
상기 반도체 패키지 제조방법에서, 상기 제 2 전극을 솔더로 형성하는 것을 특징으로 한다.
상기 반도체 패키지 제조방법에서, 상기 제 2 전극을 상기 반도체 칩의 후면보다 돌출되게 형성하는 것을 특징으로 한다.
상기 반도체 패키지 제조방법에서, 상기 제 2 리세스를 형성하는 단계는 습식 식각 공정으로 수행하는 것을 특징으로 한다.
본 발명에 따르면, 반도체 칩을 관통하는 제 1 전극을 하면에서부터 일정 두께 식각하여 제 1 전극에 발생된 보이드를 제거한 다음 제 1 전극이 식각된 부분에 제 2 전극을 형성하므로, 보이드로 인해 칩 스택의 접합 신뢰성이 저하되는 문제가 방지되어 칩 스택의 접합 신뢰성이 향상되는 효과가 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1a 내지 도 1h은 본 발명의 실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 본딩 패드(미도시)를 갖는 반도체 칩(100)의 상면(11)에 제 1 리세스(14)를 형성한다.
반도체 칩(100)은, 직육면체 형상을 가질 수 있다. 직육면체 형상을 갖는 반도체 칩(100)은 상면(11), 상면(11)에 대향하는 후면(12) 및 측면(13)들을 갖는다.
도시하지 않았지만, 반도체 칩(100)은 데이터 저장부, 데이터 처리부 및 본딩 패드를 포함한다. 데이터 저장부는 데이터를 저장하는 역할을 하며, 데이터 처 리부는 데이터를 처리하는 역할을 한다. 본딩 패드는 반도체 칩(100)의 상면(11)에 형성되며, 데이터 저장부 및/또는 데이터 처리부와 전기적으로 연결된다.
제 1 리세스(14)는 드릴링 공정, 레이저 드릴링 공정 및 사진 식각 공정에 의하여 형성될 수 있다.
도 1b을 참조하면, 후속 공정에서 형성되는 관통 전극과 반도체 칩(100)간의 절연을 위하여 제 1 리세스(14)를 포함한 상면(11) 상에 절연막(15)을 형성한다.
이어, 도시하지 않았지만 절연막(15)에 본딩 패드를 노출하는 개구부를 형성한다.
도 1c를 참조하면, 상기 결과물 상에 금속 씨드층(16)을 형성한다.
금속 씨드층(16)은 화학기상증착(Chemical Vapor Deposition) 공정 또는 스퍼터링(sputtering) 공정으로 형성할 수 있다. 금속 씨드층(16)으로 사용될 수 있는 물질의 예로서는 티타늄(Ti), 니켈(Ni) 및 바나듐(V) 등을 들 수 있다.
도 1d를 참조하면, 금속 씨드층(16) 제 1 금속을 도금하여 제 1 금속막(17)을 형성한다. 제 1 금속으로는 구리(Cu) 또는 텅스텐(W)이 사용될 수 있다.
이때, 제 1 리세스(14)의 깊이가 깊고 폭이 좁음에 따라서 제 1 리세스(14)를 매립하는 제 1 금속막(17)에 보이드(VOID)가 발생된다.
이어, 스택 패키지 제조시의 전체 두께를 고려하여 제 1 금속막(17)의 두께가 낮아지도록 제 1 금속막(17)을 에치백하는 공정을 더 실시할 수도 있다.
도 1e을 참조하면, 제 1 금속막(17) 상에 제 1 전극 및 제 1 전극과 본딩 패드(미도시)를 연결하는 재배선을 형성하기 위한 마스크 패턴(18)을 형성한다.
마스크 패턴(18)은 바람직하게 포토레지스트로 형성할 수 있으며, 제 1 리세스(14)의 상부로부터 본딩 패드의 상부까지 가리는 형태를 가질 수 있다.
그런 다음, 마스크 패턴(18)을 식각 배리어로 제 1 금속막(17)과 금속 씨드층(16) 및 절연막(15)을 식각한다. 이로써, 제 1 리세스(14)를 채우는 제 1 전극(17A)이 형성됨과 아울러 반도체 칩(100)의 상면(11) 상에서 제 1 전극(17A)과 본딩 패드를 연결하는 재배선(17B)이 형성된다.
도 1f을 참조하면, 마스크 패턴(18)을 제거하고 제 1 전극(17A)의 하면이 노출되도록 반도체 칩(100)의 후면(12)을 백그라인딩(back-grinding)한다.
도 1g을 참조하면, 제 1 전극(17A)을 하면으로부터 일정 두께 식각하여 제 2 리세스(19)를 형성한다.
이때, 제 1 전극(17A)이 하면으로부터 일정 두께 식각됨에 따라 제 1 전극(17A)에 발생된 보이드(VOID)가 제거된다.
상기 제 1 전극(17A) 식각시 습식 식각 공정을 사용할 수 있다. 상기 습식 식각 공정시 제 1 전극(17A)을 구리로 형성한 경우에는 황산이나 질산을 베이스(base)로 하는 식각용액을 사용할 수 있고, 제 1 전극(17A)을 텅스텐으로 형성한 경우에는 질산을 베이스로 하는 식각용액을 사용할 수 있다.
도면으로 나타내지 않았지만, 제 1 전극(17A) 식각시 식각되는 제 1 전극(17A) 양측의 씨드 금속층(16)을 함께 식각할 수도 있다.
도 1h를 참조하면, 제 2 리세스(19)에 제 2 금속으로 제 2 전극(20)을 형성한다.
제 2 금속은 솔더(solder)일 수 있다. 제 2 전극(20)은 솔더볼(solder ball) 또는 솔더 페이스트(solder paste)를 용융시키어 제 2 리세스(19)를 채움으로써 형성될 수 있다. 한편, 제 2 전극(20)은 씨드 금속층(16)을 매개로하는 도금 공정으로 형성될 수도 있다.
제 2 전극(20)은 반도체 칩(100)의 후면(12)으로부터 일정 높이 돌출될 수 있다.
도 2는 본 발명의 일예에 의한 반도체 패키지를 나타낸 단면이다.
도 2를 참조하면, 제 1 전극(17A) 및 제 2 전극(20)을 갖는 반도체 칩(100)이 제조된 후, 반도체 칩(100)은 접속 패드(401) 및 볼 랜드(402)를 포함하는 기판(400)에 실장된다.
기판(400)의 접속 패드(401) 상에 반도체 칩(100)의 제 2 전극(20)이 전기적으로 연결된다. 그리고, 반도체 칩(100)의 제 1 전극(17A)에는 다른 반도체 칩(100)의 제 2 전극(20)이 다시 전기적으로 연결되어 스택 패키지를 제조할 수 있다. 도 2에서 미설명된 도면 부호 500은 기판(400) 하면에 마운팅되는 솔더볼을 나타낸다.
본 실시예에서는, 기판(400) 상에 적층되는 반도체 칩(100)의 개수가 2개인 경우에 한하여 설명하였으나, 본 발명은 이에 한정되지 않으며 기판(400) 상에 적층되는 반도체 칩(100)의 개수가 3개 이상인 경우도 가능하다.
도 3은 본 발명의 다른 예에 의한 반도체 패키지를 나타낸 단면도이다.
본 발명의 다른 실시예에 의한 반도체 패키지는, 기판(400)과 반도체 칩(100)간 연결 방식을 제외하면 앞서 도 2를 참조하여 설명한 반도체 패키지와 실질적으로 동일하다.
도 3을 참조하면, 제 1 전극(17A) 및 제 2 전극(20)을 갖는 반도체 칩(100)이 제조된 후, 반도체 칩(100)은 접속 패드(401) 및 볼 랜드(402)를 포함하는 기판(400)에 실장된다.
기판(400)의 접속 패드(401) 상에 반도체 칩(100)의 제 1 전극(17A)이 전기적으로 연결된다. 접속 패드(401)와 제 1 전극(17A)간 전기적인 연결은 제 1 전극(17A) 상에 형성된 재배선(17B)을 통하여 이루어진다. 그리고, 반도체 칩(100)의 제 2 전극(20)에는 다른 반도체 칩(100)의 제 1 전극(17A)이 다시 전기적으로 연결되어 스택 패키지를 제조할 수 있다. 도 3에서 미설명된 도면 부호 500은 기판(400) 하면에 마운팅되는 솔더볼을 나타낸다.
본 실시예에서는, 기판(400) 상에 적층되는 반도체 칩(100)의 개수가 2개인 경우에 한하여 설명하였으나, 본 발명은 이에 한정되지 않으며 기판(400) 상에 적층되는 반도체 칩(100)의 개수가 3개 이상인 경우도 가능하다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩을 관통하는 제 1 전극을 하면에서부터 일정 두께 식각하여 제 1 전극에 발생된 보이드를 제거하므로, 보이드로 인하여 칩 스택의 접합 신뢰성이 저하되는 문제가 방지된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로 부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1a 내지 도 1h은 본 발명의 일실시예에 따른 반도체 패키지 제조방법을 설명하기 위한 단면도들이다.
도 2는 본 발명의 일예에 의한 반도체 패키지를 나타낸 단면도이다.
도 3은 본 발명의 다른예에 의한 반도체 패키지를 나타낸 단면도이다.
<도면의 주요부분에 대한 설명>
100 : 반도체 칩
14, 19 : 제 1, 제 2 리세스
15 : 절연막
16 : 금속 씨드층
17A, 20 : 제 1, 제 2 전극
VOID : 보이드

Claims (6)

  1. 반도체 칩의 상면에 형성된 제 1 리세스에 제 1 전극을 형성하는 단계;
    상기 반도체 칩의 상기 상면에 대향하는 후면을 백그라인딩하여 상기 제 1 전극의 하면을 노출시키는 단계;
    상기 노출된 하면으로부터 상기 제 1 전극을 일정 두께 식각하여 제 2 리세스를 형성하는 단계; 및
    상기 제 2 리세스에 제 2 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  2. 제 1항에 있어서,
    상기 제 1 전극을 형성하는 단계는,
    상기 제 1 리세스 및 상기 반도체 칩의 상기 상면을 덮는 금속 씨드층을 형성하는 단계;
    상기 금속 씨드층 상에 제 1 금속막을 도금하여 상기 리세스를 매립하는 단계; 및
    상기 제 1 금속막 및 상기 금속 씨드층을 패터닝하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 패키지 제조방법.
  3. 제 1항에 있어서,
    상기 제 1 전극을 구리 또는 텅스텐으로 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  4. 제 1항에 있어서,
    상기 제 2 전극을 솔더로 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  5. 제 1항에 있어서,
    상기 제 2 전극을 상기 반도체 칩의 후면보다 돌출되게 형성하는 것을 특징으로 하는 반도체 패키지 제조방법.
  6. 제 1항에 있어서,
    상기 제 2 리세스를 형성하는 단계는 습식 식각 공정으로 수행하는 것을 특징으로 하는 반도체 패키지 제조방법.
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* Cited by examiner, † Cited by third party
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