JP2007019187A - 半導体集積回路装置および半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置および半導体集積回路装置の製造方法 Download PDF

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Abstract

【課題】 デュアルダマシン（Dual-Damascene）法を用いた多層Ｃｕ配線の形成工程を簡略化する。
【解決手段】 層間絶縁膜４５上に形成したフォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、層間絶縁膜４５の中途部に形成したストッパ膜４６の表面でエッチングを停止することによって配線溝５２、５３を形成する。ここで、ストッパ膜４６を光反射率の低いＳｉＣＮ膜によって構成し、フォトレジスト膜５１を露光する際の反射防止膜として機能させることにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となる。
【選択図】 図１９

Description

本発明は、半導体集積回路装置の製造技術に関し、特に、デュアルダマシン（Dual-Damascene）法を用いた配線の形成に適用して有効な技術に関する。
近年の微細化された半導体集積回路装置の製造工程では、ダマシン(Damascene)法と呼ばれる微細配線形成方法が主流になりつつある。
ダマシン法は、半導体基板上の層間絶縁膜に微細な配線溝を形成した後、この配線溝の内部を含む層間絶縁膜上に金属膜を堆積し、次に化学的機械研磨(ＣＭＰ：Chemical Mechanical Polishing）法を用いて配線溝の外部の金属膜を除去することにより、配線溝の内部に微細な埋込み配線を形成する方法である。
上記ダマシン法のうち、デュアルダマシン法と呼ばれる方法においては、層間絶縁膜に形成した配線溝の下部に下層配線接続用のビアホールを形成し、配線溝とビアホールとに同時に金属膜を埋め込んで配線を形成することにより、工程数の短縮を図っている。一方、あらかじめビアホールの内部に金属プラグを形成した後、配線溝の内部に埋込み配線を形成する方法は、シングルダマシン（Single-Damascene）法と呼ばれる。
埋込み配線用の金属材料としては、細線化しても高い信頼性が確保できるＣｕ（銅）が主に使用されている。また、ダマシン法を用いて層間絶縁膜に埋込み配線を形成する場合は、隣接配線間に生じる容量を低減するために、層間絶縁膜を誘電率の低い絶縁材料で構成することが行われている。低誘電率材料からなる層間絶縁膜にダマシン法で埋込み配線を形成する技術については、例えば特開２００４−２２１２７５号公報（特許文献１）や、特開２００３−１２４３０７号公報（特許文献２）などに記載がある。
また、特開２００３−１６３２６５号公報（特許文献３）には、シングルダマシン法により配線層を形成する場合、ビアホールの開口時にＳｉＣＮ膜をレジストパターンの反射防止膜として使用する製造方法の開示がある。
特開２００４−２２１２７５号公報 特開２００３−１２４３０７号公報 特開２００３−１６３２６５号公報
本発明者が検討したデュアルダマシン法による多層Ｃｕ配線の形成工程は、概略、次の通りである。
（工程１）まず、従来周知の方法を用いて半導体基板上に半導体素子を形成し、半導体素子の上部に下層配線を形成する。
（工程２）次に、下層配線の上部に層間絶縁膜を堆積し、層間絶縁膜上に反射防止膜を形成した後、反射防止膜上にフォトレジスト膜を形成する。フォトレジスト膜は、ビアホールパターンが形成されたフォトマスクを使って露光を行い、続いて現像を行うことにより、ビアホール形成領域が開口されたパターンを転写する。反射防止膜は、フォトレジスト膜を露光する際、下層配線の表面で反射した露光光がフォトレジスト膜に入射して、解像度の低下を防ぐために形成する。フォトレジスト膜の下層に形成する反射防止膜は、ＢＡＲＣ(Bottom Anti Reflective Coating)とも呼ばれる。
（工程３）次に、フォトレジスト膜をマスクにして反射防止膜および層間絶縁膜をドライエッチングすることにより、層間絶縁膜にビアホールを形成する。続いて、フォトレジスト膜と反射防止膜とを除去し、ビアホールの内部に埋め込み剤を充填する。埋め込み剤は、反射防止膜とほぼ同一組成の絶縁材料からなる。ビアホールの内部に埋め込み剤を充填するには、ビアホールの内部を含む層間絶縁膜上に埋め込み剤を堆積した後、ビアホールの外部の埋め込み剤をエッチバックにより除去する。このエッチバックを行うと、ビアホールに充填された埋め込み剤の表面は、ほぼ平坦になり、かつ層間絶縁膜の表面とほぼ同じ高さになる。
（工程４）次に、層間絶縁膜上に第２の反射防止膜を形成し、この反射防止膜上に第２のフォトレジスト膜を形成する。第２のフォトレジスト膜は、配線溝パターンが形成されたフォトマスクを使って露光を行い、続いて現像を行うことにより、配線溝形成領域が開口されたパターンを転写する。次に、第２のフォトレジスト膜をマスクにして第２の反射防止膜をドライエッチングし、続いて層間絶縁膜をその途中までドライエッチングすることにより、ビアホールの上部に配線溝を形成する。
（工程５）次に、第２のフォトレジスト膜を除去した後、第２の反射防止膜を除去する。第２の反射防止膜を除去する際は、ビアホールに充填された埋め込み剤も除去し、ビアホールの底部に下層配線の表面を露出させる。その後、配線溝およびビアホールの内部にＣｕ配線を形成する。Ｃｕ配線を形成するには、配線溝およびビアホールの内部を含む層間絶縁膜上にスパッタリング法またはメッキ法でＣｕ膜を堆積した後、配線溝の外部のＣｕ膜を化学的機械研磨法によって除去する。以下、上記した工程２〜工程５を繰り返すことによって、半導体基板上に多層Ｃｕ配線を形成する。
一般に、半導体基板上に形成される多層Ｃｕ配線は、上層の配線ほど幅および厚さが大きくなる。従って、上層の層間絶縁膜に形成されるビアホールも、下層の層間絶縁膜に形成されるビアホールに比べて径および深さが大きくなる。
ところが、ビアホールの径および深さが大きくなると、上記した工程３において、ビアホールの内部に埋め込み剤を良好に充填することが困難になる。そのため、ビアホールの内部を含む層間絶縁膜上に埋め込み剤を堆積した後、ビアホールの外部の埋め込み剤をエッチバックにより除去すると、ビアホールに充填された埋め込み剤の表面が平坦にならず、層間絶縁膜の表面との間に段差が生じる。その結果、次の工程４において、層間絶縁膜上に反射防止膜を均一に形成することができなくなるという問題が生じる。
本発明の目的は、デュアルダマシン法による多層Ｃｕ配線の形成を歩留まり良く行う技術を提供することにある。
本発明の他の目的は、デュアルダマシン法による多層Ｃｕ配線の形成工程を簡略化することのできる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明による半導体集積回路装置の製造方法は、（ａ）半導体基板の主面に半導体素子を形成し、前記半導体素子の上部に１層または複数層の第１配線を形成する工程と、（ｂ）前記第１配線の上部に第１層間絶縁膜を形成し、前記第１層間絶縁膜の中途部に第１ストッパ膜を形成する工程と、（ｃ）前記第１層間絶縁膜の上部に第１反射防止膜を形成し、前記第１反射防止膜の上部に第１フォトレジスト膜を形成する工程と、（ｄ）前記第１フォトレジスト膜をマスクにして、前記第１反射防止膜、前記第１層間絶縁膜および前記第１ストッパ膜をエッチングすることにより、前記第１層間絶縁膜に第１ビアホールを形成する工程と、（ｅ）前記第１フォトレジスト膜および前記第１反射防止膜を除去した後、前記第１ビアホールの内部に第１埋め込み剤を充填する工程と、（ｆ）前記工程（ｅ）の後、前記第１層間絶縁膜の上部に、反射防止膜を介することなく、第２フォトレジスト膜を形成する工程と、（ｇ）前記第２フォトレジスト膜をマスクにして、前記第１ビアホールが形成された領域を含む領域の前記第１層間絶縁膜をエッチングすることにより、前記第１ストッパ膜の上部の前記第１層間絶縁膜に第１配線溝を形成する工程と、（ｈ）前記第２フォトレジスト膜および前記第１埋め込み剤を除去した後、前記第１配線溝および前記第１ビアホールの内部に金属膜を埋め込んで第２配線を形成する工程とを含み、前記第１ストッパ膜を光反射率の低い材料で構成することにより、前記第１層間絶縁膜の上部に形成した前記第２フォトレジスト膜を露光して前記第１配線溝のパターンを転写する際、前記第１ストッパ膜を反射防止膜として利用するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
デュアルダマシン法による多層Ｃｕ配線の形成を歩留まり良く行うことが可能となる。また、デュアルダマシン法による多層Ｃｕ配線の形成工程を簡略化するが可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
本実施の形態は、例えば、４層Ｃｕ配線とヒューズとを有する半導体集積回路装置であり、その製造方法を図１〜図２６を用いて工程順に説明する。
まず、図１に示すように、例えば、単結晶シリコンからなる半導体基板（以下、単に基板という）１の主面に、半導体素子としてｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）を形成する。なお、図中の符号２は素子分離溝、符号４はｐ型ウエル、符号５はｎ型ウエルをそれぞれ示している。
素子分離溝２は、基板１をエッチングして形成した溝の内部に絶縁膜として、例えば、酸化シリコン膜３を埋め込んで形成する。ｐ型ウエル４およびｎ型ウエル５は、基板１にｐ型不純物（ホウ素）およびｎ型不純物（リン）をイオン注入し、続いて基板１を熱処理してこれらの不純物を基板１中に拡散させることによって形成する。
ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）は、ｐ型ウエル４の表面に形成された酸化シリコン膜または酸窒化窒化シリコン膜からなるゲート絶縁膜６、ゲート絶縁膜６の上部に形成された多結晶シリコン膜などからなるゲート電極７、ゲート電極７の側壁に形成された酸化シリコン膜などからなるサイドウォールスペーサ８、ゲート電極７の両側のｐ型ウエル４に形成された一対のｎ型半導体領域（ソース、ドレイン）１１などによって構成される。ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）は、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、ゲート電極７の両側のｎ型ウエル５に形成された一対のｐ型半導体領域（ソース、ドレイン）１２などによって構成される。ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７を構成する多結晶シリコン膜中にはｎ型不純物（リン）が導入され、ｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７を構成する多結晶シリコン膜中にはｐ型不純物（ホウ素）が導入される。また、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のゲート電極７とｎ型半導体領域（ソース、ドレイン）１１のそれぞれの表面、およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のゲート電極７とｐ型半導体領域（ソース、ドレイン）１２のそれぞれの表面には、ゲート電極７およびソース、ドレインの低抵抗化を目的としてＣｏ（コバルト）シリサイド膜９が形成される。
次に、図２に示すように、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）の上部にプラグ１６および第１層配線１９を形成し、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）と第１層配線１９とをプラグ１６を介して電気的に接続する。
第１層配線１９は、以下の方法で形成する。まず、基板１上にエッチングストッパ膜１３と絶縁膜１４とを堆積した後、絶縁膜１４の表面を化学的機械研磨法で平坦化する。エッチングストッパ膜１３は、例えばＣＶＤ法で堆積した窒化シリコン膜で構成し、絶縁膜１４は、例えばＣＶＤ法で堆積した酸化シリコン膜で構成する。
次に、ｎチャネル型ＭＩＳＦＥＴ（Ｑｎ）のｎ型半導体領域（ソース、ドレイン）１１およびｐチャネル型ＭＩＳＦＥＴ（Ｑｐ）のｐ型半導体領域（ソース、ドレイン）１２のそれぞれの上部の絶縁膜１４をエッチングし、続いてその下層のエッチングストッパ膜１３をエッチングしてコンタクトホール１５を形成する。次に、コンタクトホール１５の内部にプラグ１６を形成する。プラグ１６は、例えばＴｉＮ（窒化チタン）膜とＷ（タングステン）膜との積層膜で構成する。ここで、ＴｉＮ膜はＷ膜のバリアメタル膜として機能する。バリアメタル膜は、ＴｉＮ膜とＴｉ（チタン）膜との積層膜で構成してもよい。
次に、絶縁膜１４の上部にＣＶＤ法で膜厚２００ｎｍ程度の絶縁膜１７（ＳｉＯＣ膜１７）と膜厚５０ｎｍ程度の酸化シリコン膜からなる絶縁膜１８とを堆積した後、フォトレジスト膜（図示せず）をマスクにして絶縁膜１８およびＳｉＯＣ膜１７をドライエッチングすることにより、配線溝２０を形成する。絶縁膜１７（ＳｉＯＣ膜１７）は、配線間容量を低減するための低誘電率絶縁膜であり、酸化シリコン膜（たとえばＴＥＯＳ（Tetraethoxysilane）酸化膜）の誘電率よりも低い誘電率を有する絶縁膜を例示できる。一般的には、ＴＥＯＳ酸化膜の比誘電率ε＝４．１〜４．２程度以下を低誘電率な絶縁膜と言う。本実施の形態においては、その比誘電率は２．７程度である。ＳｉＯＣ膜１７の上部に形成する絶縁膜１８は、機械的強度が低いＳｉＯＣ膜１７が化学的機械研磨によって劣化するのを防ぐ保護膜として機能する。
次に、配線溝２０の内部に膜厚５０ｎｍ程度のＴｉＮ膜、またはＴｉＮ膜とＴｉ膜との積層膜からなるバリアメタル膜をスパッタリング法で堆積し、続いて配線溝２０の内部を完全に埋め込む厚い（８００ｎｍ〜１６００ｎｍ程度）Ｃｕ膜をスパッタリング法またはメッキ法で堆積する。バリアメタル膜は、Ｃｕ膜が周囲の絶縁膜中に拡散するのを防ぐバリア膜として機能する。バリアメタル膜としては、ＴｉＮ膜の他、ＷＮ（窒化タングステン）膜やＴａＮ（窒化タンタル）膜のような窒化金属膜またはこれらにＳｉを添加した合金膜、あるいはＴａ膜、Ｔｉ膜、Ｗ膜、ＴｉＷ膜のような高融点金属膜、もしくはこれら高融点金属膜の積層膜など、Ｃｕと反応し難い各種導電膜を使用することができる。
次に、配線溝２０の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法で除去することにより、配線溝２０の内部に銅を主成分とする金属膜が埋め込まれて形成される。このようにして、配線溝２０の内部に残ったバリアメタル膜とＣｕ膜との積層膜からなる第１層配線１９が形成される。
次に、図３に示すように、第１層配線１９の上層にバリア絶縁膜２１、２２、層間絶縁膜２３および絶縁膜２４を順次堆積する。バリア絶縁膜２１は、第１層配線１９の材料であるＣｕが層間絶縁膜２３中に拡散するのを防ぐための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した膜厚２０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜で構成する。また、バリア絶縁膜２２は、下層のバリア絶縁膜２１を構成するＳｉＣＮ膜中に含まれるアミン化合物が層間絶縁膜２３中に拡散するのを防ぐための絶縁膜であり、例えばＣＶＤ法で堆積した膜厚１０ｎｍ〜１００ｎｍ程度のＳｉＣＯ膜で構成する。層間絶縁膜２３中にアミン化合物が拡散すると、次の工程で絶縁膜２４の上層に形成するフォトレジスト膜中にアミン化合物が拡散し、フォトレジスト膜の感光機能が失活する恐れがある。
層間絶縁膜２３は、第１層配線１９と後の工程で形成する第２層配線との間に形成される容量を低減するために、誘電率の低い絶縁膜、例えば上述のＳｉＯＣ膜で構成する。ＳｉＯＣ膜はＣＶＤ法で堆積し、その膜厚は４６０ｎｍ程度とする。また、層間絶縁膜２３のような低誘電率の膜は塗布法によって形成することもできる。また、層間絶縁膜２３の上部に形成する絶縁膜２４は、下層の絶縁膜１８と同じく、化学的機械研磨によってＣｕ配線を形成する際に、機械的強度が低いＳｉＯＣ膜からなる層間絶縁膜２３を保護するための絶縁膜であり、例えばＣＶＤ法で堆積した膜厚５０ｎｍ程度の酸化シリコン膜で構成する。
次に、図４に示すように、絶縁膜２４上に反射防止膜２５を形成し、反射防止膜２５上にフォトレジスト膜２６を形成する。反射防止膜２５は、フォトレジスト膜２６を露光する際、第１層配線１９の表面で反射した露光光がフォトレジスト膜２６に入射して、解像度の低下を防ぐために形成する。反射防止膜は、ＢＡＲＣ(Bottom Anti Reflective Coating)と呼ばれる膜であり、下地の絶縁膜２４および層間絶縁膜２３よりも屈折率の高い膜である。フォトレジスト膜２６は、ビアホールパターンが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、ビアホール形成領域が開口されたパターンを転写する。
次に、図５に示すように、フォトレジスト膜２６をマスクにして反射防止膜２５、絶縁膜２４および層間絶縁膜２３を順次ドライエッチングすることにより、第１層配線１９の上部にビアホール２７を形成する。
次に、フォトレジスト膜２６と反射防止膜２５とを除去する。このとき、反射防止膜２５を上記のＢＡＲＣで形成した場合、膜の組成がフォトレジスト膜２６と類似するため、一度の洗浄によってフォトレジスト膜２６および反射防止膜２５を同時に除去することができる。その後、図６に示すように、ビアホール２７の内部に埋め込み剤２８を充填する。埋め込み剤２８は、反射防止膜２５とほぼ同一組成の絶縁材料からなる。埋め込み剤２８を充填するには、ビアホール２７の内部を含む絶縁膜２４上に埋め込み剤２８をスピン塗布して硬化させた後、ビアホール２７の外部の埋め込み剤２８をエッチバックにより除去する。第１層配線１９と後に形成する第２層配線とを接続するビアホール２７の径は、比較的小さい。そのため、このエッチバックを行うと、ビアホール２７に充填された埋め込み剤２８の表面は、ほぼ平坦な面となり、かつ絶縁膜２４の表面とほぼ同じ高さになる。
次に、図７に示すように、絶縁膜２４上に反射防止膜３０を形成し、反射防止膜３０上にフォトレジスト膜３１を形成する。本実施の形態では、反射防止膜３０は上述のＢＡＲＣを使用している。フォトレジスト膜３１は、配線溝パターンが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、配線溝形成領域が開口されたパターンを転写する。
次に、図８に示すように、フォトレジスト膜３１をマスクにして反射防止膜３０および絶縁膜２４を順次ドライエッチングし、続いて層間絶縁膜２３をその途中までドライエッチングすることにより、配線溝３２を形成する。このとき、層間絶縁膜２３にはエッチングストッパとなる膜が存在しないため、配線溝３２形成のエッチングは時間制御によって行われる。後述にも記すが、下層の配線寸法は上層の配線寸法に比べて微細にレイアウトされるため、層間絶縁膜２３よりも誘電率の高い膜を形成すると、配線間容量が増大してしまう。本実施の形態では、層間絶縁膜２３中にエッチングストッパ膜を形成しないことで、配線間の容量を低減することができる。また、上層の配線溝の深さに比べて下層の配線溝の深さは浅くレイアウトされることから、配線溝形成時のエッチング量は少なくて済むので、特にエッチングストッパ膜を設けなくてもエッチングの時間制御によって膜厚を制御することができる。
次に、フォトレジスト膜３１を除去した後、図９に示すように、絶縁膜２４上の反射防止膜３０をドライエッチングで除去する。このとき、ビアホール２７に充填された埋め込み剤２８とその下層のバリア絶縁膜２２、２１もエッチングし、ビアホール２７の底部に第１層配線１９の表面を露出させる。
次に、図１０に示すように、配線溝３２およびビアホール２７の内部に第２層配線３３を形成する。第２層配線３３を形成するには、まず、配線溝３２およびビアホール２７の内部を含む絶縁膜２４上に５０ｎｍ程度の薄いＴｉＮ膜（バリアメタル膜）をスパッタリング法で堆積する。続いて、このＴｉＮ膜上に配線溝３２およびビアホール２７の内部を完全に埋め込む厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝３２の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法によって除去する。このとき、絶縁膜２４は層間絶縁膜２３よりも機械的強度が強いことから、層間絶縁膜２３の保護膜として機能している。
次に、図１１に示すように、第２層配線３３の上層にバリア絶縁膜３４、層間絶縁膜３５および反射防止膜３６を堆積した後、反射防止膜３６上に形成したフォトレジスト膜３７をマスクにして反射防止膜３６および層間絶縁膜３５をドライエッチングすることにより、第２層配線３３の上部にビアホール３８を形成する。
バリア絶縁膜３４は、第１層配線１９の表面を覆うバリア絶縁膜２１と同じく、配線材料であるＣｕが層間絶縁膜３５中に拡散するのを防ぐための絶縁膜であり、例えばプラズマＣＶＤ法で堆積した膜厚２０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜で構成する。
一般に、基板１上に形成される多層配線は、上層の配線になるほど配線同士の間隔が広くなるので、配線間容量が小さくなる。従って、層間絶縁膜３５は、後の工程で形成する第３層配線同士や、第３層配線と第２層配線３３との間の容量が問題とならない場合は、例えばＣＶＤ法で堆積した膜厚７００ｎｍ程度の酸化シリコン膜で構成する。酸化シリコン膜は低誘電率材料であるＳｉＣＯ膜に比べて膜質が緻密であることから、層間絶縁膜３５を酸化シリコン膜で構成した場合は、ＳｉＣＮ膜からなるバリア絶縁膜３４上に層間絶縁膜３５を直接堆積しても、アミン化合物の拡散は問題にならない。なお、ＳｉＣＮ膜は、酸化シリコン膜との接着性が比較的低いので、バリア絶縁膜３４と層間絶縁膜３５との接着性を向上させる目的で、両者の間にＳｉＣＯ膜を形成してもよい。また、層間絶縁膜３５を構成する酸化シリコン系材料としては、Ｆ（フッ素）を添加して誘電率を下げた酸化シリコンを使用することもできる。
他方、第３層配線（４３）同士や、第３層配線（４３）と第２層配線３３との間の容量が問題となる場合は、層間絶縁膜３５をＳｉＣＯ膜のような低誘電率材料で構成する。この場合は、バリア絶縁膜３４と層間絶縁膜３５との間にＳｉＣＯ膜を形成し、バリア絶縁膜３４中のアミン化合物の拡散を防止することが望ましい。以下では、層間絶縁膜３５を酸化シリコン膜で構成する場合について説明する。
次に、フォトレジスト膜３７と反射防止膜３６とを除去した後、図１２に示すように、ビアホール３８の内部に埋め込み剤３９を充填する。前述したように、埋め込み剤３９は、上述の反射防止膜とほぼ同一組成の絶縁材料からなる。埋め込み剤３９の充填方法も、前述したビアホール２７の内部に埋め込み剤２８を充填する方法と同じである。第２層配線３３と後に形成する第３層配線とを接続するビアホール３８の径は比較的小さいので、ビアホール３８に充填された埋め込み剤３９の表面は、ほぼ平坦な面となり、かつ層間絶縁膜３５の表面とほぼ同じ高さになる。
次に、図１３に示すように、層間絶縁膜３５に配線溝４２を形成する。配線溝４２を形成するには、層間絶縁膜３５上に反射防止膜４０を形成し、反射防止膜４０上にフォトレジスト膜４１を形成した後、フォトレジスト膜４１をマスクにして反射防止膜４０をドライエッチングし、続いて層間絶縁膜３５をその途中までドライエッチングする。本実施の形態では、前述の配線溝３２の形成と同様に、配線溝４２の形成を時間制御によるエッチングで行っている。
次に、図１４に示すように、配線溝４２およびビアホール３８の内部に第３層配線４３を形成する。第３層配線４３を形成するには、まず、フォトレジスト膜４１を除去し、続いて反射防止膜４０をドライエッチングで除去する。反射防止膜４０を除去する際には、ビアホール３８に充填された埋め込み剤３９とその下層のバリア絶縁膜３４も除去し、ビアホール３８の底部に第２層配線３３の表面を露出させる。次に、配線溝４２およびビアホール３８の内部を含む層間絶縁膜３５上に薄いＴｉＮ膜（バリアメタル膜）をスパッタリング法で堆積し、続いて、このＴｉＮ膜上に厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝４２の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法によって除去する。
次に、図１５に示すように、第３層配線４３の上層にバリア絶縁膜４４と層間絶縁膜４５とを堆積する。バリア絶縁膜４４は、Ｃｕの拡散を防ぐための絶縁膜であり、下層のバリア絶縁膜３４、２１と同じく、プラズマＣＶＤ法で堆積した膜厚５０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜で構成する。次の工程で層間絶縁膜４５中に形成する第４層配線は、下層の配線に比べて配線の寸法、配線同士の間隔および配線の膜厚が大きい。そこで、層間絶縁膜４５は、ＣＶＤ法で堆積した膜厚１μｍ程度の酸化シリコン膜で構成する。なお、バリア絶縁膜４４と層間絶縁膜４５との間には、両者の接着性を向上させる目的でＳｉＣＯ膜を形成してもよい。また、層間絶縁膜４５を構成する酸化シリコン系材料として、Ｆを添加して誘電率を下げた酸化シリコンを使用することもできる。
層間絶縁膜４５の膜厚が大きくなると、層間絶縁膜４５をその途中までエッチングして配線溝を形成する際、配線溝の深さを高精度に制御することが困難となる。すなわち、前述の配線溝３２，４２よりも配線溝５２，５３の深さは深いため、前述の配線溝３２，４２のように時間制御のエッチングによって形成することが困難である。そこで、エッチング選択比が層間絶縁膜４５と異なるエッチング選択比を有するようなストッパ膜４６を層間絶縁膜４５の途中に形成し、ストッパ膜４６の表面でエッチングを停止することによって、配線溝の深さを制御する。本実施の形態では、層間絶縁膜４５の途中に形成するストッパ膜４６として、プラズマＣＶＤ法で堆積した膜厚１０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜を使用する。ＳｉＣＮ膜は、酸化シリコン膜に対するエッチング選択比が大きく、かつ誘電率も低いので、ストッパ膜４６として有用である。また、光の反射率が低い（層間絶縁膜４５に比べて屈折率が小さい）という特性を有するので、後述するように、反射防止膜としても機能する。
次に、図１６に示すように、層間絶縁膜４５上に反射防止膜４７を形成した後、反射防止膜４７上に形成したフォトレジスト膜４８をマスクにして反射防止膜４７、層間絶縁膜４５、ストッパ膜４６および層間絶縁膜４５を順次ドライエッチングすることにより、第３層配線４３の上部にビアホール３８を形成する。
次に、フォトレジスト膜４８と反射防止膜４７とを除去した後、図１７に示すように、ビアホール４９の内部に埋め込み剤５０を充填する。埋め込み剤５０の材料および充填方法は、前述したそれと同じである。ただし、第４層配線を形成するためのビアホール４９は、下層のビアホール３８、２７に比べて径および深さが大きいため、埋め込み剤５０を良好に埋め込むことが困難となる。従って、ビアホール４９に充填された埋め込み剤５０は、その表面が平坦にならず、かつ層間絶縁膜４５の表面との間に段差が生じる。
次に、図１８に示すように、層間絶縁膜４５上にフォトレジスト膜５１を形成する。前述したように、ビアホール４９に充填された埋め込み剤５０の表面は、平坦でなく、かつ層間絶縁膜４５の表面との間に段差が生じているので、層間絶縁膜４５の表面全体に均一な膜厚の反射防止膜を塗布することは困難である。従って、ここでは、反射防止膜を用いることなく、層間絶縁膜４５上にフォトレジスト膜５１を直接形成する。
フォトレジスト膜５１は、配線溝パターンとヒューズパターンとが形成されたフォトマスク（図示せず）を使って露光を行い、続いて現像を行うことにより、配線溝形成領域とヒューズ形成領域とが開口されたパターンを転写する。前述したように、層間絶縁膜４５の途中には、光の反射率が低いＳｉＣＮ膜で構成されたストッパ膜４６が形成されている。そのため、フォトレジスト膜５１の下層に反射防止膜を形成しなくとも、第３層配線４３の表面で反射した露光光がフォトレジスト膜５１に入射して解像度を低下させる不具合を抑制することができる。これにより、フォトレジスト膜５１の下層に反射防止膜を形成する工程が不要となるので、工程を簡略化することができる。このように、層間絶縁膜４５の途中に形成するストッパ膜４６には、エッチング選択比が酸化シリコン膜と異なること、光の反射率が低いこと、および誘電率で低いことが要求される。このような絶縁材料としては、上記ＳｉＣＮの他、窒化シリコン（ＳｉＮ）や酸窒化シリコン（ＳｉＯＮ）が挙げられるが、これらの中ではＳｉＣＮが最も好ましい。
次に、図１９に示すように、フォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、ストッパ膜４６の表面でエッチングを停止する。これにより、ストッパ膜４６の上層の層間絶縁膜４５に配線溝５２、５３が形成される。
次に、フォトレジスト膜５１を除去した後、図２０に示すように、ビアホール４９に充填された埋め込み剤５０をドライエッチングで除去することにより、ビアホール４９の底部に第３層配線４３の表面を露出させる。
次に、図２１に示すように、配線溝５２およびビアホール４９の内部に第４層配線５４を形成し、配線溝５３の内部にヒューズ５５となる第４層配線５４を形成する。図示はしないが、ヒューズ５５は、下層配線を介して抵抗素子に接続される。抵抗素子は、ＭＩＳＦＥＴ（Ｑｎ、Ｑｐ）のゲート電極７と同層の多結晶シリコン膜を使って形成される。そこで、後述するプローブテストによってＣＭＯＳメモリの一部に欠陥が見いだされた場合は、レーザビームなどを使ってヒューズ５５を切断することにより抵抗素子の抵抗値を変化させ、欠陥メモリを冗長メモリと置き換える。
第４層配線５４およびヒューズ５５を形成するには、配線溝５２、５３およびビアホール４９の内部を含む層間絶縁膜４５上に薄いＴｉＮ膜（バリアメタル膜）をスパッタリング法で堆積し、続いて、このＴｉＮ膜上に厚いＣｕ膜をスパッタリング法またはメッキ法で堆積した後、配線溝５２、５３の外部のＣｕ膜とバリアメタル膜とを化学的機械研磨法によって除去する。
また、層間絶縁膜４５中にはエッチングストッパ膜４６が残されているが、下層の第１、第２および第３配線層に比べると、上層の第４配線層はその配線間距離が大きくレイアウトされており、層間絶縁膜４５の膜厚が厚く形成されているので、配線間容量および配線層間容量の増加はほとんど無視できる。
次に、図２２に示すように、第４層配線５４およびヒューズ５５の上層にバリア絶縁膜５６と層間絶縁膜５７とを堆積する。バリア絶縁膜５６は、Ｃｕの拡散を防ぐための絶縁膜であり、下層のバリア絶縁膜４４、３４、２１と同じく、プラズマＣＶＤ法で堆積したＳｉＣＮ膜で構成する。層間絶縁膜５７は、下層の層間絶縁膜４５、３５と同じく、酸化シリコン系の絶縁膜で構成し、膜厚は９００ｎｍ程度とする。なお、図２２および以下の図においては、第４層配線５４よりも下層の部分の図示を省略する。
後述するように、第４層配線５４およびヒューズ５５の上層には、層間絶縁膜と表面保護膜とが形成される。また、ヒューズ５５の上部の層間絶縁膜と表面保護膜とには、ヒューズ５５にレーザビームを照射するための開口が形成される。そのため、この開口を通じて外部の水分が回路内に侵入した場合、ヒューズ５５が腐食する恐れがある。そこで、本実施の形態では、上記バリア絶縁膜５６の膜厚を、下層のバリア絶縁膜４４、３４、２１の膜厚よりも大きくし（例えば１５０ｎｍ〜２００ｎｍ程度）、ヒューズ５５の耐湿性を向上させている。
次に、図２３に示すように、層間絶縁膜５７の上部に最上層配線（第５層配線）６０を形成し、続いて最上層配線６０の上部に表面保護膜６１を形成する。最上層配線６０を形成するには、まずフォトレジスト膜（図示せず）をマスクにして第４層配線５４の上層の層間絶縁膜５７をドライエッチングし、続いてその下層のバリア絶縁膜５６をドライエッチングしてスルーホール５８を形成した後、スルーホール５８の内部にプラグ５９を形成する。プラグ５９は、下層のプラグ１６と同じく、ＴｉＮ膜とＷ膜との積層膜で構成する。次に、層間絶縁膜５７の上部にスパッタリング法で膜厚５０ｎｍ〜１００ｎｍ程度のＴｉＮ膜、膜厚１μｍ程度のＡｌ（アルミニウム）合金膜および膜厚５０ｎｍ〜１００ｎｍ程度のＴｉＮ膜を堆積し、フォトレジスト膜（図示せず）をマスクにしてこれらの導電膜をエッチングすることにより、最上層配線６０を形成する。また、最上層配線６０の上部の表面保護膜６１は、プラズマＣＶＤ法で堆積した膜厚２００ｎｍ程度の酸化シリコン膜と膜厚６００ｎｍ程度の窒化シリコン膜との積層膜で構成する。
次に、図２４に示すように、フォトレジスト膜（図示せず）をマスクにして表面保護膜６１をドライエッチングし、最上層配線６０の一部を露出させることによって、ボンディングパッド６０Ｂを形成する。また、ヒューズ５５の上層の表面保護膜６１および層間絶縁膜５７をドライエッチングすることによって、開口６２を形成する。このとき、ヒューズ５５を覆うバリア絶縁膜５６の表面でエッチングを停止し、ヒューズ５５の上部にバリア絶縁膜５６を残しておく。
ここで、ヒューズ５５上部のバリア絶縁膜５５の膜厚を下層のバリア絶縁膜４４、３４、２１よりも厚く形成しているため、耐湿性を確保することができる。すなわち、仮に上記のバリア絶縁膜５６の膜厚が下層のバリア絶縁膜４４、３４、２１の膜厚と同等とした場合、例えば、ヒューズ５５上部に開口６２を形成する際のエッチング工程、フォトレジスト膜を除去する時の酸素プラズマアッシング工程、その他の洗浄工程などにより、バリア絶縁膜５６の膜厚が更に薄くなってしまい、これに伴い耐湿性が低下するという不具合が発生してしまう。特に開口６２のエッチングでは、下層の層間絶縁膜よりも厚い膜厚をエッチングする必要があるため、オーバーエッチによるバリア絶縁膜５６の膜減りが懸念される。従って、本実施の形態のように、バリア絶縁膜５６の膜厚を下層のバリア絶縁膜４４、３４、２１よりも厚く形成する必要がある。
次に、ボンディングパッド６０Ｂの表面にプローブ（図示せず）を当てて回路の電気試験を行う（プローブテスト）。このプローブテストで半導体素子の一部に欠陥が見いだされた場合には、開口６２を通じてヒューズ５５にレーザビームを照射し、ヒューズ５５を切断することによって、欠陥メモリを冗長メモリと置き換える。
また、ヒューズ５５上に残す絶縁膜は、後述のレーザビーム照射で切断が可能な膜厚があればよく、必要に応じて絶縁膜５７を残しておいても差し支えない。
次に、図２５に示すように、表面保護膜６１上にポリイミド樹脂膜６３を堆積した後、ポリイミド樹脂膜６３の上部に引き出し配線６４を形成することによって、ボンディングパッド６０Ｂと引き出し配線６４とを電気的に接続する。この引き出し配線６４は、ＣＭＯＳメモリの外部接続端子を構成する半田バンプとボンディングパッド６０Ｂとを電気的に接続するための配線である。引き出し配線６４を形成するには、まず表面保護膜６１上にポリイミド樹脂膜６３を堆積し、続いてフォトレジスト膜（図示せず）をマスクにしてボンディングパッド６０Ｂの上部のポリイミド樹脂膜６３をエッチングすることにより、ボンディングパッド６０Ｂの表面を露出させる。次に、引き出し配線６４を形成する領域が開口されたフォトレジスト膜（図示せず）を表面保護膜６１上に形成した後、メッキ法またはスパッタリング法を使って表面保護膜６１上にＣｕ膜を堆積する。
次に、図２６に示すように、Ｃｕ膜からなる引き出し配線６４の表面をポリイミド樹脂膜６５で覆った後、ポリイミド樹脂膜６５の一部をエッチングすることにより、引き出し配線６４の一端部を露出させ、その表面にメッキ法でＡｕ（金）膜６６を形成する。その後、Ａｕ（金）膜６６の表面に印刷法で半田バンプ６７を形成することにより、半導体集積回路装置の外部接続端子を形成する。
上記した引き出し配線６４の形成工程では、エッチング処理やフォトレジスト膜のアッシング処理によって、ヒューズ５５の上部のバリア絶縁膜５６も薄くなるが、あらかじめバリア絶縁膜５６の膜厚を厚くしておくことにより、耐湿性の劣化を防止することができる。
（実施の形態２）
前記実施の形態１では、層間絶縁膜にビアホールを形成した後、配線溝を形成する場合について説明したが、本実施の形態では、層間絶縁膜に配線溝を形成した後、ビアホールを形成する場合について説明する。
まず、図２７に示すように、第３層配線４３の上層にバリア絶縁膜４４と層間絶縁膜４５とを堆積する。また、層間絶縁膜４５の途中にはストッパ膜４６を形成する。ストッパ膜４６としては、プラズマＣＶＤ法で堆積した膜厚１０ｎｍ〜１００ｎｍ程度のＳｉＣＮ膜を使用する。ここまでの工程は、前記実施の形態１の図１〜図１５に示した工程と同じである。
次に、図２８に示すように、層間絶縁膜４５上にフォトレジスト膜５１を形成した後、フォトレジスト膜５１をマスクにして層間絶縁膜４５をドライエッチングし、ストッパ膜４６の表面でエッチングを停止することにより、ストッパ膜４６の上層の層間絶縁膜４５に配線溝５２、５３を形成する。ここでは、層間絶縁膜４５とフォトレジスト膜５１との間に反射防止膜を形成しないが、前記実施の形態１と同じく、層間絶縁膜４５の途中には、光の反射率が低いＳｉＣＮ膜で構成されたストッパ膜４６が形成されている。そのため、フォトレジスト膜５１の下層に反射防止膜を形成しなくとも、第３層配線４３の表面で反射した露光光がフォトレジスト膜５１に入射して解像度を低下させる不具合を抑制することができる。
次に、図２９に示すように、層間絶縁膜４５上にフォトレジスト膜４８を形成した後、フォトレジスト膜４８をマスクにして層間絶縁膜４５およびバリア絶縁膜４４をドライエッチングすることにより、ビアホール３８を形成し、ビアホール３８の底部に第３層配線４３を露出させる。この場合も、ストッパ膜４６が反射防止膜として機能するので、第３層配線４３の表面で反射した露光光がフォトレジスト膜４８に入射して解像度を低下させる不具合を抑制することができる。
次に、フォトレジスト膜４８を除去した後、図３０に示すように、配線溝５２およびビアホール４９の内部に第４層配線５４を形成し、配線溝５３の内部にヒューズ５５を形成する。第４層配線５４およびヒューズ５５を形成する方法は、前記実施の形態１で説明した方法と同じである。
このように、層間絶縁膜４５に配線溝５２、５３を形成した後、ビアホール３８を形成する本実施の形態においても、第４層配線５４の形成工程を簡略化することができる。また、第４層配線５４の形成を歩留まり良く行うことができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、本発明は、５層以上のＣｕ配線を有する半導体集積回路装置の製造方法にも適用することができる。
本発明は、デュアルダマシン法を用いて多層配線を形成する半導体集積回路装置に適用して有用なものである。
本発明の一実施の形態である半導体集積回路装置の製造方法の製造方法を示す半導体基板の要部断面図である。 図１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図１０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図１１に続く半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。 図１２に続く半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。 図１３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図１４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図１５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図１６に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図１７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図１８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図１９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２０に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２１に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２２に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２３に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２４に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２５に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 本発明の他の実施の形態である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２７に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２８に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。 図２９に続く半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
符号の説明
１ 半導体基板
２ 素子分離溝
３ 酸化シリコン膜
４ ｐ型ウエル
５ ｎ型ウエル
６ ゲート絶縁膜
７ ゲート電極
８ サイドウォールスペーサ
９ Ｃｏシリサイド膜
１１ ｎ型半導体領域（ソース、ドレイン）
１２ ｐ型半導体領域（ソース、ドレイン）
１３ エッチングストッパ膜
１４ 絶縁膜
１５ コンタクトホール
１６ プラグ
１７ 絶縁膜（ＳｉＯＣ膜）
１８ 絶縁膜
１９ 第１層配線
２０ 配線溝
２１、２２ バリア絶縁膜
２３ 層間絶縁膜
２４ 絶縁膜
２５ 反射防止膜
２６ フォトレジスト膜
２７ ビアホール
２８ 埋め込み剤
３０ 反射防止膜
３１ フォトレジスト膜
３２ 配線溝
３３ 第２層配線
３４ バリア絶縁膜
３５ 層間絶縁膜
３６ 反射防止膜
３７ フォトレジスト膜
３８ ビアホール
３９ 埋め込み剤
４０ 反射防止膜
４１ フォトレジスト膜
４２ 配線溝
４３ 第３層配線
４４ バリア絶縁膜
４５ 層間絶縁膜
４６ ストッパ膜
４７ 反射防止膜
４８ フォトレジスト膜
４９ ビアホール
５０ 埋め込み剤
５１ フォトレジスト膜
５２、５３ 配線溝
５４ 第４層配線
５５ ヒューズ
５６ バリア絶縁膜
５７ 層間絶縁膜
５８ スルーホール
５９ プラグ
６０ 最上層配線（第５層配線）
６０Ｂ ボンディングパッド
６１ 表面保護膜
６２ 開口
６３ ポリイミド樹脂膜
６４ 引き出し配線
６５ ポリイミド樹脂膜
６６ Ａｕ膜
６７ 半田バンプ
Ｑｎ：ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ：ｐチャネル型ＭＩＳＦＥＴ

Claims (18)

  1. （ａ）半導体基板の主面に半導体素子を形成し、前記半導体素子の上部に１層または複数層の第１配線を形成する工程と、
    （ｂ）前記第１配線の上部に第１層間絶縁膜を形成し、前記第１層間絶縁膜の中途部に第１ストッパ膜を形成する工程と、
    （ｃ）前記第１層間絶縁膜の上部に第１反射防止膜を形成し、前記第１反射防止膜の上部に第１フォトレジスト膜を形成する工程と、
    （ｄ）前記第１フォトレジスト膜をマスクにして、前記第１反射防止膜、前記第１層間絶縁膜および前記第１ストッパ膜をエッチングすることにより、前記第１層間絶縁膜に第１ビアホールを形成する工程と、
    （ｅ）前記第１フォトレジスト膜および前記第１反射防止膜を除去した後、前記第１ビアホールの内部に第１埋め込み剤を充填する工程と、
    （ｆ）前記工程（ｅ）の後、前記第１層間絶縁膜の上部に、反射防止膜を介することなく、第２フォトレジスト膜を形成する工程と、
    （ｇ）前記第２フォトレジスト膜をマスクにして、前記第１ビアホールが形成された領域を含む領域の前記第１層間絶縁膜をエッチングすることにより、前記第１ストッパ膜の上部の前記第１層間絶縁膜に第１配線溝を形成する工程と、
    （ｈ）前記第２フォトレジスト膜および前記第１埋め込み剤を除去した後、前記第１配線溝および前記第１ビアホールの内部に金属膜を埋め込んで第２配線を形成する工程とを含み、
    前記第１ストッパ膜を光反射率の低い材料で構成することにより、前記第１層間絶縁膜の上部に形成した前記第２フォトレジスト膜を露光して前記第１配線溝のパターンを転写する際、前記第１ストッパ膜を反射防止膜として機能させることを特徴とする半導体集積回路装置の製造方法。
  2. 前記第１配線を形成する工程は、
    （ｉ）前記第１配線よりも下層の配線の上部に第２層間絶縁膜を形成する工程と、
    （ｊ）前記第２層間絶縁膜の上部に第２反射防止膜を形成し、前記第２反射防止膜の上部に第３フォトレジスト膜を形成する工程と、
    （ｋ）前記第３フォトレジスト膜をマスクにして、前記第２反射防止膜および前記第２層間絶縁膜をエッチングすることにより、前記第２層間絶縁膜に第２ビアホールを形成する工程と、
    （ｌ）前記第３フォトレジスト膜および前記第２反射防止膜を除去した後、前記第２ビアホールの内部に第２埋め込み剤を充填する工程と、
    （ｍ）前記工程（ｌ）の後、前記第２層間絶縁膜の上部に第３反射防止膜を形成し、前記第３反射防止膜の上部に第４フォトレジスト膜を形成する工程と、
    （ｎ）前記第４フォトレジスト膜をマスクにして、前記第２ビアホールが形成された領域を含む領域の前記第２層間絶縁膜をその中途部までエッチングすることにより、前記第２層間絶縁膜に第２配線溝を形成する工程と、
    （ｏ）前記第４フォトレジスト膜および前記第２埋め込み剤を除去した後、前記第２配線溝および前記第２ビアホールの内部に金属膜を埋め込んで前記第１配線を形成する工程とを含むことを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  3. 前記第１ストッパ膜は、ＳｉＣＮ膜であることを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  4. 前記第１配線と前記第１層間絶縁膜との間に、前記第１配線を構成する金属の拡散を防ぐバリア絶縁膜を形成することを特徴とする請求項１記載の半導体集積回路装置の製造方法。
  5. 前記バリア絶縁膜は、ＳｉＣＮ膜であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
  6. 前記第１層間絶縁膜は、酸化シリコンを主体とする絶縁膜であり、前記バリア絶縁膜は、ＳｉＣＮ膜、またはＳｉＣＮ膜上にＳｉＣＯ膜を積層した２層膜であることを特徴とする請求項４記載の半導体集積回路装置の製造方法。
  7. 前記第１ビアホールの径は、前記第２ビアホールの径よりも大きいことを特徴とする請求項２記載の半導体集積回路装置の製造方法。
  8. 前記第１層間絶縁膜の膜厚は、前記第２層間絶縁膜の膜厚よりも大きいことを特徴とする請求項２記載の半導体集積回路装置の製造方法。
  9. 前記金属膜は、銅を主体とする金属膜であることを特徴とする請求項２記載の半導体集積回路装置の製造方法。
  10. （ａ）半導体基板の主面上に第１配線を形成する工程、
    （ｂ）前記第１配線上に第１層間絶縁膜を形成する工程、
    （ｃ）前記第１層間絶縁膜中に前記第１配線に接続するための第１ビアホールを形成する工程、
    （ｄ）前記第１ビアホールが形成された領域を含む領域の前記第１層間絶縁膜中に第１配線溝を形成する工程、
    （ｅ）前記第１配線溝および前記第１ビアホールの内部に金属膜を埋め込んで第２配線を形成する工程
    （ｆ）前記第２配線上に第１絶縁膜を有する第２層間絶縁膜を形成する工程、
    （ｇ）前記第２層間絶縁膜中に前記第２配線に接続するための第２ビアホールを形成する工程、
    （ｈ）前記第２ビアホールが形成された領域を含む領域の前記第２層間絶縁膜中に第２配線溝を形成する工程、
    （ｉ）前記第２配線溝および前記第２ビアホールの内部に金属膜を埋め込んで第３配線を形成する工程、
    を有し、
    前記第２層間絶縁膜の膜厚は前記第１層間絶縁膜の膜厚よりも厚く、
    前記（ｈ）工程において、前記第２配線溝は前記第１絶縁膜をエッチングストッパ膜として用いることによって形成し、
    前記（ｄ）工程において、前記第１配線溝はエッチングストッパ膜を用いることなく形成することを特徴とする半導体集積回路装置の製造方法。
  11. 前記（ｄ）工程において、前記第１配線溝は、前記第１層間絶縁膜のエッチング時間を制御することによって行われることを特徴とする請求項１０記載の半導体集積回路装置の製造方法。
  12. 前記第１配線溝の深さは前記第１ビアホールの深さよりも浅く、前記第２配線溝の深さは前記第２ビアホールの深さよりも浅いことを特徴とする請求項１０記載の半導体集積回路装置の製造方法。
  13. 前記第２ビアホールの深さは前記第１ビアホールの深さよりも深く、前記第２配線溝の深さは前記第１配線溝の深さよりも深いことを特徴とする請求項１０記載の半導体集積回路装置の製造方法。
  14. （ａ）半導体基板の主面上に形成された第１配線、
    （ｂ）前記第１配線上に形成された第１層間絶縁膜、
    （ｃ）前記第１層間絶縁膜中に形成された第１ビアホールであって、前記第１配線に接続する第１ビアホール、
    （ｄ）前記第１ビアホールが形成された領域を含む領域の前記第１層間絶縁膜中に形成された第１配線溝、
    （ｅ）前記第１配線溝および前記第１ビアホールの内部に金属膜が埋め込まれて形成された第２配線
    （ｆ）前記第２配線上に形成された第２層間絶縁膜、
    （ｇ）前記第２層間絶縁膜中に形成された第２ビアホールであって、前記第２配線に接続する第２ビアホール、
    （ｈ）前記第２ビアホールが形成された領域を含む領域の前記第２層間絶縁膜中に形成された第２配線溝、
    （ｉ）前記第２配線溝および前記第２ビアホールの内部に金属膜が埋め込まれて形成された第３配線、
    を有し、
    前記第２層間絶縁膜の膜厚は前記第１層間絶縁膜の膜厚よりも厚く、前記第２層間絶縁膜には、第１エッチングストッパ膜が形成されていることを特徴とする半導体集積回路装置。
  15. 前記第１層間絶縁膜には、エッチングストッパ膜が形成されていないことを特徴とする請求項１４記載の半導体集積回路装置。
  16. 前記第１配線溝の深さは前記第１ビアホールの深さよりも浅く、前記第２配線溝の深さは前記第２ビアホールの深さよりも浅いことを特徴とする請求項１４記載の半導体集積回路装置。
  17. 前記第２ビアホールの深さは前記第１ビアホールの深さよりも深く、前記第２配線溝の深さは前記第１配線溝の深さよりも深いことを特徴とする請求項１４記載の半導体集積回路装置。
  18. 前記金属膜は銅を主体とする膜であることを特徴とする請求項１４記載の半導体集積回路装置。
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US11/453,882 US7354855B2 (en) 2005-07-06 2006-06-16 Semiconductor device and a method of manufacturing the same
TW095122404A TWI385757B (zh) 2005-07-06 2006-06-22 Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device
TW098120878A TWI389254B (zh) 2005-07-06 2006-06-22 Semiconductor integrated circuit device and manufacturing method of semiconductor integrated circuit device
TW102102115A TWI525747B (zh) 2005-07-06 2006-06-22 Semiconductor integrated circuit device and method for manufacturing semiconductor integrated circuit device
CN2009101691985A CN101656229B (zh) 2005-07-06 2006-07-05 半导体器件及其制造方法
CNB2006101002616A CN100559565C (zh) 2005-07-06 2006-07-05 半导体器件及其制造方法
KR1020060063325A KR101328862B1 (ko) 2005-07-06 2006-07-06 반도체집적회로장치 및 반도체집적회로장치의 제조 방법
US12/031,046 US7932606B2 (en) 2005-07-06 2008-02-14 Semiconductor device and a method of manufacturing the same
US12/141,195 US7557034B2 (en) 2005-07-06 2008-06-18 Semiconductor device and a method of manufacturing the same
US12/141,172 US7629251B2 (en) 2005-07-06 2008-06-18 Semiconductor device and a method of manufacturing the same
US13/081,332 US8487412B2 (en) 2005-07-06 2011-04-06 Semiconductor device and a method of manufacturing the same
KR1020110054737A KR101344146B1 (ko) 2005-07-06 2011-06-07 반도체집적회로장치 및 반도체집적회로장치의 제조 방법
US13/525,251 US8581415B2 (en) 2005-07-06 2012-06-15 Semiconductor device and a method of manufacturing the same
US13/525,195 US8518821B2 (en) 2005-07-06 2012-06-15 Semiconductor device and a method of manufacturing the same
US14/042,938 US8704373B2 (en) 2005-07-06 2013-10-01 Semiconductor device and a method of manufacturing the same
US14/214,975 US20140199831A1 (en) 2005-07-06 2014-03-16 Semiconductor device and a method of manufacturing the same
US14/696,365 US9391022B2 (en) 2005-07-06 2015-04-24 Semiconductor device and a method of manufacturing the same
US15/181,995 US9899316B2 (en) 2005-07-06 2016-06-14 Semiconductor device and a method of manufacturing the same
US15/616,899 US10141257B2 (en) 2005-07-06 2017-06-07 Semiconductor device and a method of manufacturing the same
US16/169,796 US10600683B2 (en) 2005-07-06 2018-10-24 Semiconductor device and a method of manufacturing the same
US16/817,544 US10796953B2 (en) 2005-07-06 2020-03-12 Semiconductor device and a method of manufacturing the same
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936072B2 (en) 2007-11-12 2011-05-03 Renesas Electronics Corporation Semiconductor device having dual damascene structure
US8227339B2 (en) 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
JP2012190995A (ja) * 2011-03-10 2012-10-04 Renesas Electronics Corp 半導体装置およびその製造方法
JP2019083333A (ja) * 2019-01-22 2019-05-30 ルネサスエレクトロニクス株式会社 半導体装置

Families Citing this family (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5096669B2 (ja) * 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP4699172B2 (ja) * 2005-10-25 2011-06-08 ルネサスエレクトロニクス株式会社 半導体装置
JP4830455B2 (ja) * 2005-11-10 2011-12-07 ルネサスエレクトロニクス株式会社 半導体装置
US20080272435A1 (en) * 2007-05-02 2008-11-06 Chien-Ting Lin Semiconductor device and method of forming the same
US7825010B2 (en) * 2007-06-07 2010-11-02 Micron Technology, Inc. Die singulation methods
KR100854863B1 (ko) * 2007-06-29 2008-08-28 주식회사 하이닉스반도체 반도체 소자의 제조방법
CN101110393B (zh) * 2007-07-05 2012-03-07 复旦大学 一种CuxO电阻存储器制备与铜互连工艺集成的方法
CN102067293B (zh) * 2008-06-18 2013-07-03 富士通株式会社 半导体器件及其制造方法
DE102008044984A1 (de) * 2008-08-29 2010-07-15 Advanced Micro Devices, Inc., Sunnyvale Halbleiterbauelement mit Verspannungsrelaxationsspalte zur Verbesserung der Chipgehäusewechselwirkungsstabilität
US8338265B2 (en) * 2008-11-12 2012-12-25 International Business Machines Corporation Silicided trench contact to buried conductive layer
JP5559775B2 (ja) * 2009-04-30 2014-07-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5622433B2 (ja) * 2010-04-28 2014-11-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US8946904B2 (en) * 2010-08-27 2015-02-03 Avago Technologies General Ip (Singapore) Pte. Ltd. Substrate vias for heat removal from semiconductor die
CN102386126B (zh) * 2010-09-03 2013-10-30 中芯国际集成电路制造(上海)有限公司 制作用于形成双大马士革结构的半导体器件结构的方法
CN102437090B (zh) * 2011-07-12 2015-01-14 上海华力微电子有限公司 无金属阻挡层的铜后道互连工艺
CN103094179B (zh) * 2011-10-27 2015-06-17 中芯国际集成电路制造(上海)有限公司 连接孔形成方法
US9553043B2 (en) * 2012-04-03 2017-01-24 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure having smaller transition layer via
US9111998B2 (en) 2012-04-04 2015-08-18 Samsung Electronics Co., Ltd Multi-level stack having multi-level contact and method
US9006101B2 (en) * 2012-08-31 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method
US9390937B2 (en) * 2012-09-20 2016-07-12 Applied Materials, Inc. Silicon-carbon-nitride selective etch
US9287162B2 (en) 2013-01-10 2016-03-15 Samsung Austin Semiconductor, L.P. Forming vias and trenches for self-aligned contacts in a semiconductor structure
US8994173B2 (en) 2013-06-26 2015-03-31 International Business Machines Corporation Solder bump connection and method of making
KR102063808B1 (ko) 2013-07-15 2020-01-08 삼성전자주식회사 정보 저장 소자의 제조 방법
US9040423B2 (en) * 2013-07-17 2015-05-26 United Microelectronics Corp. Method for manufacturing semiconductor device
WO2015095394A1 (en) 2013-12-17 2015-06-25 Texas Instruments Incorporated Elongated contacts using litho-freeze-litho-etch process
US9997457B2 (en) * 2013-12-20 2018-06-12 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
JP6282474B2 (ja) * 2014-01-31 2018-02-21 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016025147A (ja) 2014-07-17 2016-02-08 ソニー株式会社 電子デバイスおよびその製造方法、並びに電子機器
KR102258112B1 (ko) * 2015-04-01 2021-05-31 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US9583442B2 (en) * 2015-06-29 2017-02-28 International Business Machines Corporation Interconnect structure including middle of line (MOL) metal layer local interconnect on etch stop layer
RU2601203C1 (ru) * 2015-07-08 2016-10-27 Акционерное общество "Научно-производственная фирма "Микран" Монолитная интегральная схема на основе полупроводникового соединения
KR102415952B1 (ko) * 2015-07-30 2022-07-05 삼성전자주식회사 반도체 소자의 레이아웃 설계 방법, 및 그를 이용한 반도체 소자의 제조 방법
CN108028224B (zh) * 2015-10-16 2022-08-16 索尼公司 半导体装置以及半导体装置的制造方法
KR102579880B1 (ko) 2016-05-12 2023-09-18 삼성전자주식회사 인터포저, 반도체 패키지, 및 인터포저의 제조 방법
US12051589B2 (en) 2016-06-28 2024-07-30 Lam Research Corporation Tin oxide thin film spacers in semiconductor device manufacturing
WO2018035091A1 (en) 2016-08-15 2018-02-22 University Of Florida Research Foundation, Inc. Methods and compositions relating to tunable nanoporous coatings
US9711501B1 (en) * 2016-09-26 2017-07-18 International Business Machines Corporation Interlayer via
KR102616489B1 (ko) 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
JP7190814B2 (ja) 2017-02-13 2022-12-16 ラム リサーチ コーポレーション エアギャップの形成方法
US10546748B2 (en) 2017-02-17 2020-01-28 Lam Research Corporation Tin oxide films in semiconductor device manufacturing
WO2018213570A2 (en) 2017-05-17 2018-11-22 University Of Florida Research Foundation Methods and sensors for detection
CN109411406A (zh) * 2017-08-18 2019-03-01 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
TWI628756B (zh) * 2017-08-22 2018-07-01 鳳凰先驅股份有限公司 封裝結構及其製作方法
KR102492733B1 (ko) 2017-09-29 2023-01-27 삼성디스플레이 주식회사 구리 플라즈마 식각 방법 및 디스플레이 패널 제조 방법
WO2019126248A1 (en) 2017-12-20 2019-06-27 University Of Florida Research Foundation Methods and sensors for detection
WO2019126171A1 (en) * 2017-12-21 2019-06-27 University Of Florida Research Foundation Substrates having a broadband antireflection layer and methods of forming a broadband antireflection layer
CN111886689A (zh) * 2018-03-19 2020-11-03 朗姆研究公司 无倒角通孔集成方案
US10727275B2 (en) * 2018-05-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Memory layout for reduced line loading
WO2019246370A1 (en) 2018-06-20 2019-12-26 University Of Florida Research Foundation Intraocular pressure sensing material, devices, and uses thereof
US11171052B2 (en) * 2019-04-29 2021-11-09 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures with selectively deposited pillars and structures formed thereby
US11024533B2 (en) 2019-05-16 2021-06-01 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of forming interconnect structures using via holes filled with dielectric film
US11373947B2 (en) * 2020-02-26 2022-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Methods of forming interconnect structures of semiconductor device
US11257755B2 (en) 2020-06-15 2022-02-22 Taiwan Semiconductor Manufacturing Co., Ltd. Metal loss prevention in conductive structures
CN113013090B (zh) * 2021-02-07 2022-06-24 长鑫存储技术有限公司 半导体结构的熔断填充方法及半导体结构
US20220390833A1 (en) * 2021-06-03 2022-12-08 Viavi Solutions Inc. Method of replicating a microstructure pattern

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002526916A (ja) * 1998-10-01 2002-08-20 アプライド マテリアルズ インコーポレイテッド ダマシン用途の低κシリコンカーバイドバリア層、エッチストップ及び反射防止被膜のインシチュウ堆積
JP2003092287A (ja) * 2001-09-19 2003-03-28 Nec Corp アッシング方法
JP2003163265A (ja) * 2001-11-27 2003-06-06 Nec Corp 配線構造およびその製造方法
JP2003528442A (ja) * 1999-06-30 2003-09-24 インテル・コーポレーション デュアル・ダマシン処理中に下層の配線層を保護する方法
JP2004119698A (ja) * 2002-09-26 2004-04-15 Seiko Epson Corp 半導体装置およびその製造方法
JP2004253503A (ja) * 2003-02-19 2004-09-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08191104A (ja) * 1995-01-11 1996-07-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
FR2748601B1 (fr) * 1996-05-07 1998-07-24 Sgs Thomson Microelectronics Procede de formation d'interconnexions dans un circuit integre
US5886410A (en) * 1996-06-26 1999-03-23 Intel Corporation Interconnect structure with hard mask and low dielectric constant materials
US6025226A (en) * 1998-01-15 2000-02-15 International Business Machines Corporation Method of forming a capacitor and a capacitor formed using the method
JP2000077625A (ja) * 1998-08-31 2000-03-14 Hitachi Ltd 半導体集積回路装置の製造方法
JP2000156480A (ja) * 1998-09-03 2000-06-06 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6406995B1 (en) * 1998-09-30 2002-06-18 Intel Corporation Pattern-sensitive deposition for damascene processing
US6649515B2 (en) * 1998-09-30 2003-11-18 Intel Corporation Photoimageable material patterning techniques useful in fabricating conductive lines in circuit structures
US20030089992A1 (en) * 1998-10-01 2003-05-15 Sudha Rathi Silicon carbide deposition for use as a barrier layer and an etch stop
US6159818A (en) * 1999-09-02 2000-12-12 Micron Technology, Inc. Method of forming a container capacitor structure
JP4858895B2 (ja) * 2000-07-21 2012-01-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US6821896B1 (en) * 2001-05-31 2004-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Method to eliminate via poison effect
JP2002373937A (ja) 2001-06-15 2002-12-26 Fujitsu Ltd 半導体装置及びその製造方法
JP3745257B2 (ja) * 2001-08-17 2006-02-15 キヤノン販売株式会社 半導体装置及びその製造方法
JP2003092349A (ja) * 2001-09-18 2003-03-28 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003124307A (ja) 2001-10-15 2003-04-25 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US6605874B2 (en) * 2001-12-19 2003-08-12 Intel Corporation Method of making semiconductor device using an interconnect
JP2003309172A (ja) * 2002-04-17 2003-10-31 Nec Electronics Corp デュアルダマシンプロセスにおけるパターン形成方法
JP2003332426A (ja) 2002-05-17 2003-11-21 Renesas Technology Corp 半導体装置の製造方法および半導体装置
JP4040363B2 (ja) 2002-05-20 2008-01-30 富士通株式会社 半導体装置
US6617690B1 (en) * 2002-08-14 2003-09-09 Ibm Corporation Interconnect structures containing stress adjustment cap layer
TW582084B (en) * 2002-10-03 2004-04-01 Taiwan Semiconductor Mfg Method for manufacturing capacitor by combining dual damascene process and structure thereof
JP2004153015A (ja) * 2002-10-30 2004-05-27 Fujitsu Ltd 半導体装置及びその製造方法
DE10250889B4 (de) * 2002-10-31 2006-12-07 Advanced Micro Devices, Inc., Sunnyvale Verbesserte SiC-Barrierenschicht für eine Kupfermetallisierungsschicht mit einem Dielektrikum mit kleinem ε und Verfahren zur Herstellung derselben
US6709918B1 (en) * 2002-12-02 2004-03-23 Chartered Semiconductor Manufacturing Ltd. Method for making a metal-insulator-metal (MIM) capacitor and metal resistor for a copper back-end-of-line (BEOL) technology
JP3898133B2 (ja) * 2003-01-14 2007-03-28 Ｎｅｃエレクトロニクス株式会社 ＳｉＣＨＮ膜の成膜方法。
DE10301243B4 (de) * 2003-01-15 2009-04-16 Infineon Technologies Ag Verfahren zum Herstellen einer integrierten Schaltungsanordnung, insbesondere mit Kondensatoranordnung
JP4454242B2 (ja) 2003-03-25 2010-04-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US7021320B2 (en) * 2003-04-11 2006-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Method of removing a via fence
US20040222527A1 (en) * 2003-05-06 2004-11-11 Dostalik William W. Dual damascene pattern liner
US6977218B2 (en) 2003-07-17 2005-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. Method for fabricating copper interconnects
US7052990B2 (en) * 2003-09-03 2006-05-30 Infineon Technologies Ag Sealed pores in low-k material damascene conductive structures
US7345350B2 (en) * 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
JP2005142369A (ja) 2003-11-06 2005-06-02 Renesas Technology Corp 半導体装置の製造方法
KR100534103B1 (ko) * 2004-01-14 2005-12-06 삼성전자주식회사 초임계 유체를 이용한 미세 전자소자의 제조 방법
US7015133B2 (en) * 2004-04-14 2006-03-21 Taiwan Semiconductor Manufacturing Company Dual damascene structure formed of low-k dielectric materials
TWI267116B (en) * 2004-07-14 2006-11-21 Taiwan Semiconductor Mfg Method of preventing photoresist poisoning of a low-dielectric-constant insulator
US7605033B2 (en) * 2004-09-01 2009-10-20 Micron Technology, Inc. Low resistance peripheral local interconnect contacts with selective wet strip of titanium
US7253121B2 (en) * 2004-09-09 2007-08-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming IMD films
JP4492949B2 (ja) * 2004-11-01 2010-06-30 ルネサスエレクトロニクス株式会社 電子デバイスの製造方法
TWI254986B (en) * 2004-12-29 2006-05-11 United Microelectronics Corp Method for fabricating a dual damascene and polymer removal
CN101213667B (zh) * 2005-07-04 2012-05-30 富士通半导体股份有限公司 半导体器件及其制造方法
JP5096669B2 (ja) 2005-07-06 2012-12-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR100632467B1 (ko) * 2005-08-12 2006-10-09 삼성전자주식회사 반도체 메모리 소자 및 그 제조 방법
US7964470B2 (en) * 2006-03-01 2011-06-21 Taiwan Semiconductor Manufacturing Company, Ltd. Flexible processing method for metal-insulator-metal capacitor formation

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002526916A (ja) * 1998-10-01 2002-08-20 アプライド マテリアルズ インコーポレイテッド ダマシン用途の低κシリコンカーバイドバリア層、エッチストップ及び反射防止被膜のインシチュウ堆積
JP2003528442A (ja) * 1999-06-30 2003-09-24 インテル・コーポレーション デュアル・ダマシン処理中に下層の配線層を保護する方法
JP2003092287A (ja) * 2001-09-19 2003-03-28 Nec Corp アッシング方法
JP2003163265A (ja) * 2001-11-27 2003-06-06 Nec Corp 配線構造およびその製造方法
JP2004119698A (ja) * 2002-09-26 2004-04-15 Seiko Epson Corp 半導体装置およびその製造方法
JP2004253503A (ja) * 2003-02-19 2004-09-09 Matsushita Electric Ind Co Ltd 半導体装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7936072B2 (en) 2007-11-12 2011-05-03 Renesas Electronics Corporation Semiconductor device having dual damascene structure
US8487442B2 (en) 2007-11-12 2013-07-16 Renesas Electronics Corporation Semiconductor device having dual damascene structure
US8227339B2 (en) 2009-11-02 2012-07-24 International Business Machines Corporation Creation of vias and trenches with different depths
US8703604B2 (en) 2009-11-02 2014-04-22 International Business Machines Corporation Creation of vias and trenches with different depths
US8907458B2 (en) 2009-11-02 2014-12-09 International Business Machines Corporation Creation of vias and trenches with different depths
JP2012190995A (ja) * 2011-03-10 2012-10-04 Renesas Electronics Corp 半導体装置およびその製造方法
JP2019083333A (ja) * 2019-01-22 2019-05-30 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
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TW201322372A (zh) 2013-06-01
TWI389254B (zh) 2013-03-11
US20140199831A1 (en) 2014-07-17
US8581415B2 (en) 2013-11-12
JP5096669B2 (ja) 2012-12-12
US20150228579A1 (en) 2015-08-13
TWI525747B (zh) 2016-03-11
US20110183513A1 (en) 2011-07-28
US20160293542A1 (en) 2016-10-06
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