CN109411406A - 半导体结构及其形成方法 - Google Patents

半导体结构及其形成方法 Download PDF

Info

Publication number
CN109411406A
CN109411406A CN201710711474.0A CN201710711474A CN109411406A CN 109411406 A CN109411406 A CN 109411406A CN 201710711474 A CN201710711474 A CN 201710711474A CN 109411406 A CN109411406 A CN 109411406A
Authority
CN
China
Prior art keywords
interconnection layer
groove
layer
forming method
semiconductor structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201710711474.0A
Other languages
English (en)
Inventor
袁可方
王梓
周俊卿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
SMIC Advanced Technology R&D Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp, SMIC Advanced Technology R&D Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201710711474.0A priority Critical patent/CN109411406A/zh
Publication of CN109411406A publication Critical patent/CN109411406A/zh
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种半导体结构及其形成方法,其中,形成方法包括:提供基底;在所述基底上形成第一介质结构、以及贯穿所述第一介质结构的第一凹槽;在所述第一凹槽内填充第一互连层;回刻蚀所述第一互连层,在所述第一介质结构内形成第二凹槽,所述第一互连层位于所述第二凹槽的底部;在所述第二凹槽内填充第二互连层。所述形成方法在后续形成第三凹槽的过程中,避免第一互连层氧化,确保第一互连层与第三互连层之间的接触电阻,从而改善半导体结构的电学性能。

Description

半导体结构及其形成方法
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体制造技术的飞速发展,半导体器件朝着更高的元件密度,以及更高的集成度的方向发展。在半导体电路中,半导体器件之间的信号传输需要高密度的金属互连线,然后由此带来的大电阻和寄生电容已经成为限制半导体发展的主要因素。
金属铜凭借其优异的导电性以及良好的抗电迁移能力,可以提高半导体器件之间信号的传输速度;同时,低k材料(介电常数小于3.9)被作为金属层间的介质层,也减少了金属层之间的寄生电容,由此铜互连工艺成为超大规模集成电路(ULSI)领域中互连集成技术的解决方案之一。铜互连工艺通常包括在层间介质层中形成沟槽(trench)和通孔(via),然后在所述沟槽和通孔内沉积金属铜,由此形成互连结构。
虽然金属铜能很好地解决了传输延迟的问题,然而,随着半导体器件的密度提高,尺寸缩小,所形成的互连结构的电学性能变差。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法,能够改善半导体结构的电学性能。
为解决上述问题,本发明实施例提供一种半导体结构的形成方法,包括:提供基底,所述基底上具有第一介质结构;在所述第一介质结构内形成第一凹槽,且所述第一凹槽的底部暴露出所述基底;在所述第一凹槽内填充第一互连层;回刻蚀所述第一互连层,在所述第一介质结构内形成第二凹槽,所述第一互连层位于所述第二凹槽的底部;在所述第二凹槽内填充第二互连层。
提供基底,所述基底上具有第一介质结构;在所述第一介质结构内形成第一凹槽,且所述第一凹槽的底部暴露出所述基底;在所述第一凹槽内填充第一互连层;回刻蚀所述第一互连层,使所述第一互连层的顶部低于第一介质结构顶部表面,在所述第一介质结构内形成第二凹槽;在所述第二凹槽内填充第二互连层。
可选的,所述第二互连层的抗氧化性强于所述第一互连层。
可选的,所述第一互连层的材料包括Cu。
可选的,所述第二互连层的材料包括Au、Ag、Pt或者Pt基合金。
可选的,所述Pt基合金的材料包括Pt-Co合金。
可选的,所述第二互连层的形成工艺包括沉积工艺。
可选的,在所述第一凹槽内填充第一互连层之前,还在所述第一凹槽的侧壁和底部表面形成阻挡层、以及位于所述阻挡层上的籽晶层;所述第一互连层位于所述籽晶层上;所述第一互连层的形成工艺包括电镀工艺。
可选的,所述第二互连层的形成步骤包括:在所述第一介质结构和第一互连层上形成第二互连材料膜,且所述第二互连材料膜填充所述第二凹槽;平坦化所述第二互连材料膜,直至暴露出所述第一介质结构。
可选的,所述第二凹槽的形成工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
可选的,所述干法刻蚀的工艺气体包括BCl3和Cl2
可选的,所述干法刻蚀的工艺气体包括H2
可选的,所述第二凹槽的底部与所述第一介质结构的表面之间的距离为20埃~50埃。
可选的,在形成所述第二互连层之后,还包括:在所述第一介质结构和第二互连层上形成第二介质结构、位于所述第二介质结构上的掩膜结构、以及位于所述掩膜结构上的第一图形化结构,所述第一图形化结构具有第一转印凹槽,且所述第二互连层位于所述第一转印凹槽的底部;以所述第一图形化结构为掩膜,刻蚀所述第一转印凹槽底部的掩膜结构和第二介质结构,在所述第二介质结构内形成初始第三凹槽,所述第二互连层位于所述初始第三凹槽的底部;去除所述第一图形化结构,以所述掩膜结构为掩膜,刻蚀所述初始第三凹槽底部的第二介质结构,形成第三凹槽,所述第三凹槽的底部暴露出所述第二互连层。
可选的,所述第二介质结构包括第二停止层和位于所述第二停止层上的第二介质层。
可选的,所述第二停止层的材料包括含氮层。
可选的,所述含氮层的材料包括氮化硅、氮氧化硅、碳化硅、掺氮碳化硅中的一种或多种组合。
可选的,采用干法刻蚀工艺刻蚀所述初始第三凹槽底部的第二介质结构;所述干法刻蚀工艺的刻蚀气体包括氧气。
本发明还提供一种半导体结构,包括:基底;位于所述基底上的第一互连层;位于所述第一互连层上的第二互连层;位于所述基底上的第一介质结构,且所述第一介质结构覆盖所述第一互连层和第二互连层侧壁。
可选的,所述第二互连层的抗氧化性强于所述第一互连层。
可选的,所述第一互连层的材料包括Cu。
与现有技术相比,本发明的技术方案具有以下优点:
本发明技术方案提供的半导体结构的形成方法中,回刻蚀第一互连层,使所述第一互连层的顶部低于第一介质结构顶部表面,在所述第一介质结构内形成第二凹槽;在所述第二凹槽内填充第二互连层。所述第二互连层位于所述第一互连层上,在后续工艺制程中,其作为第一互连层的阻挡层,避免所述第一互连层发生反应,由此改善半导体结构的电学性能。
进一步,所述第二互连层的抗氧化性强于所述第一互连层;在后续采用干法刻蚀工艺形成第三凹槽的过程中,所述干法刻蚀工艺的刻蚀气体包括氧气,所述第二互连层能避免所述第一互连层的氧化,从而改善第一互连层与第三互连层之间的接触电阻,由此改善半导体结构的电学性能。
进一步,所述第二互连层填充所述第二凹槽,所述第二凹槽的底部与所述第一介质结构的表面之间的距离为20埃~50埃。所述距离太小,则所形成的第二互连层的厚度太小而无法有效阻挡氧离子;所述距离太大,由于第二互连材料膜的材料包括Au、Ag、Pt或者Pt基合金,所述第二互连层的电阻率高于第一互连层,导致第二互连层的体电阻高于所述第一互连层,无法匹配半导体结构的设计规格,从而影响半导体结构的电学性能。
附图说明
图1至图3是一种半导体结构的形成方法各步骤的结构示意图;
图4至图11是本发明实施例的半导体结构的形成过程的剖面结构示意图。
具体实施方式
如背景技术所述,随着半导体器件的密度提高,尺寸缩小,所形成的半导体结构的电学性能变差。
在采用刻蚀工艺形成第三凹槽的过程中,氧离子与第一互连层之间发生反应,导致所述第三凹槽的底部尺寸较小,从而影响半导体结构的电学性能。
图1至图3是一种半导体结构的形成方法各步骤的结构示意图。
请参考图1,提供基底100,位于所述基底100上的第一互连层101、以及位于所述基底100上的第一介质结构102,且所述第一介质结构102覆盖所述第一互连层101的侧壁;位于所述第一介质结构和所述第一互连层101上的第二介质结构103、以及位于所述第二介质结构103上形成图形化层104,所述图形化层104具有初始凹槽105,且所述第一互连层101位于所述初始凹槽105的底部。
请参考图2,以所述图形化层104为掩膜,刻蚀初始凹槽105(如图1所示)底部的第二介质结构103,形成凹槽106,且所述凹槽106暴露出所述第一互连层101。
请参考图3,去除所述图形化层104(如图2所示);在所述凹槽106内填充第二互连层107。
随着半导体尺寸越来越小,金属互连线的电流密度不断增大,响应时间不断缩短,铜的电阻率(1.7μΩ/cm)远低于铝的电阻率(3.1μΩ/cm),可以明显改善由于RC delay导致的信号延迟问题。当所述第一互连层101的材料为铜时,所述第二介质结构103包括停止层,且所述停止层与所述第一互连层101直接接触,用作扩散阻挡层用于避免铜的扩散。
所述停止层的材料包括氮化硅或碳化硅,在刻蚀所述第二介质结构103形成凹槽106的过程中,通常采用干法刻蚀工艺对所述停止层进行刻蚀;所述干法刻蚀工艺的工艺气体包括氧气和碳氟气体,氧气使得氟离子的活性上升,从而提高刻蚀速率;同时氧气可以与碳离子反应,使得刻蚀反应所产生的聚合物降低,从而提高刻蚀均匀性。然而,由于铜的化学活性活泼,其与氧气极易发生反应而生成氧化铜;同时由于氧气的消耗,降低刻蚀气体中氧气含量,由此导致所述凹槽103的底部积聚的聚合物排出速率降低,从而降低了所述凹槽103的刻蚀速率,由此导致凹槽106的底部尺寸减小,使得第二互连层107与所述第一互连层101之间的接触面积减小,从而增大两者之间的接触电阻,降低半导体结构的电学特性。
为了解决上述技术问题,本发明提供了一种半导体结构的形成方法,包括:回刻蚀所述第一互连层,使所述第一互连层的顶部低于第一介质结构顶部表面,在所述第一介质结构内形成第二凹槽;在所述第二凹槽内填充第二互连层。所述形成方法在后续形成第三凹槽的过程中,避免第一互连层氧化,同时确保第一互连层与第三互连层之间的接触电阻,从而改善半导体结构的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂,下面结合附图对本发明的具体实施例做详细的说明。
图4至图11是本发明实施例的半导体结构的形成过程的剖面结构示意图。
请参考图4,提供基底200,所述基底上具有第一介质结构210。
所述基底200的材料可以是单晶硅、多晶硅和非晶硅中的一种,所述基底200的材料也可以是硅锗化合物,所述基底200还可以是绝缘体上硅(SOI,Silicon On Insulator)结构或硅上外延层结构;在所述基底200中形成有半导体器件(未图示),例如具有栅极、源极和漏极的金属氧化物半导体器件。在所述基底200中还包括位于所述栅极、源极和漏极上的通孔和插塞(未图示)。
在一实施例中,所述第一介质结构210包括第一停止层(未图示)和位于第一停止层上的第一介质结构(未图示)。所述第一停止层用以确定后续刻蚀工艺的终点,所述第一停止层的材料包括氮化硅、氮氧化硅、碳化硅、掺氮碳化硅中的一种或多种组合。由于铜是深能级材料,在硅和氧化物中有很高的扩散常数,可以在禁带中以施主或受主杂质形成施主能级或受主能级,因此,为防止铜离子扩散而产生漏电流,所述第一介质结构的材料优选介电常数(k)小于二氧化硅(k=3.9)的低介电常数材料。所述低介电常数材料包括含氢硅酸盐类(Hydrogen Silsesquioxane,HSQ,k=2.8~3.0)、含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane,MSQ,k=2.5~2.7)、综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(Hybrid Organic Siloxane Polymer,HOSP)薄膜(k=2.5)、多孔SiOCH薄膜(k=2.3~2.7)和超低介电常数(k<2.0)的多孔性硅酸盐(PorousSilicate)等有机类高分子化合物中的一种或多种组合。
在另一实施例中,为改善半导体结构的电学特性,所述第一介质结构采用多种不同应力类型和应力值的介质层叠加而成。
请参考图5,在所述第一介质结构210内形成第一凹槽211,且所述第一凹槽211的底部暴露出所述基底200。
在本实施例中,所述第一凹槽211的形成步骤包括光刻和刻蚀工艺。在所述第一介质结构210上旋涂光刻胶,并对所述光刻胶进行图形化,形成所述第一凹槽211的形状和位置;对所述第一介质结构210进行刻蚀工艺,由此形成第一凹槽211。
在另一实施例中,所述第一凹槽211包括多个具有不同特征尺寸的图形。根据所需要形成的图形,需要两次或多次实施构图过程,每次实施均包括如下步骤:在所述第一介质结构210上形成初始图形化结构,对所述初始图形化结构进行光刻、显影处理,在所述初始图形化结构内形成初始转印凹槽,以所述初始图形化结构为掩膜,刻蚀所述第一介质结构210。
在一实施例中,所述第一凹槽211在形成所述第一凹槽211之后,还对所述第一凹槽211进行第一等离子体处理,所述第一等离子体处理的工艺气体包括氧气,用于去除光刻胶的残留,进一步确保所述第一凹槽211的洁净度。
在另一实施例中,在形成所述第一凹槽211之后,还对所述第一介质结构210进行第二等离子体处理,所述第二等离子体处理的过程是原位(in-situ)进行的,与刻蚀形成所述第一凹槽211在同一半导体设备中。作为本发明的另一实施例,所述第二等离子体处理还可以进行非原位处理。所述第二等离子体处理为非氧化性等离子体处理,所述非氧化性等离子体处理的气体包括氦气、氩气、氢气、氮气和氨气中的一种或几种组合。所述第二等离子体处理的的作用在于,通过等离子体轰击所述第一凹槽211的底部和侧壁,由此激活所述第一介质结构210的表面分子,从而更容易与后续形成的阻挡材料膜结合,提高两者之间的粘附性;同时,经过所述等离子体处理之后,所述第一介质结构210的侧壁得到修复,降低了其等效介电常数。
请参考图6,在所述第一凹槽211内填充第一互连层212。
在本实施例中,在填充所述第一互连层212之前,还在所述第一凹槽211的侧壁和底部形成阻挡层213、以及位于所述阻挡层213上的籽晶层214;所述第一互连层212位于所述籽晶层214上。
所述第一互连层212的材料包括Cu。
所述阻挡层213用于防止第一互连层212向所述第一介质结构210和基底200中扩散造成污染。所述阻挡层213的材料包括钽或者氮化钽;所述阻挡层213的形成方法包括沉积工艺。
在一实施例中,所述阻挡层213的材料包括钛掺杂钽基阻挡层,所述钛掺杂钽基阻挡层包括钛掺杂钽氮薄膜和位于所述钛掺杂钽氮薄膜上的钛掺杂钽薄膜,所述钛掺杂钽氮薄膜的组份包括钛、氮和钽,其中钛占钛钽总原子数的百分比为0.1%~2.2%;所述钛掺杂钽薄膜的组份包括钛和钽,其中钛占总原子数的百分比为0.1%~2.2%。所述钛掺杂钽基阻挡层为非晶态,能缩小铜扩散的通道尺寸,提高阻挡性能。
所述籽晶层214可以是单层结构,也可以是有晶粒直径不同的小晶粒和大晶粒构成的多层结构。所述籽晶层214的形成方法包括物理气相沉积工艺。
在一实施例中,所述籽晶层214的材料包括铜锰籽晶层,在形成第一互连层之后,对第一互连层进行退火处理,在退火过程中,锰离子扩散到第一互连层的晶界处,使得铜原子不易扩散,避免电迁移现象。
所述阻挡层213、籽晶层214、以及第一互连层212的形成步骤包括:在所述第一介质结构210上、所述第一凹槽211的侧壁和底部分别形成阻挡材料膜、位于所述阻挡材料膜上的籽晶材料膜、以及位于所述籽晶材料膜上的第一互连材料膜,且所述第一互连材料膜填充所述第一凹槽211;平坦化所述阻挡材料膜、籽晶材料膜层、以及第一互连材料膜,直至暴露出所述第一介质结构210。
所述第一互连材料膜的形成工艺包括电镀工艺。
在一实施例中,所述电镀工艺的电镀溶液包括硫酸铜、硫酸和水。所述电镀溶液还包括催化剂、抑制剂、调整剂等多种添加剂。所述电镀工艺的步骤包括:将所述基底200连接电源的负极,金属铜阳极连接电源的正极,位于所述金属铜阳极上的铜原子发生氧化反应形成金属铜离子,位于所述基底200上的籽晶材料膜表面附近的金属铜离子发生还原反应,生成的铜原子沉积在所述籽晶材料膜表面而形成第一互连材料膜。
请参考图7,回刻蚀所述第一互连层212,使所述第一互连层212的顶部低于第一介质结构210顶部表面,在所述第一介质结构210内形成第二凹槽221。
所述第二凹槽221的底部与所述第一介质结构的表面之间的距离为20埃~50埃。所述距离太小,则后续填充的第二互连层的厚度太小而无法有效阻挡氧离子;所述距离太大,由于所述第二互连材料膜的材料包括Au、Ag、Pt或者Pt基合金,其电阻率高于第一互连层,导致第二互连层的体电阻高于所述第一互连层,无法匹配半导体结构的设计规格,从而影响半导体结构的电学性能。
所述第二凹槽221的形成工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
在一实施例中,采用干法刻蚀工艺形成所述第二凹槽221,所述干法刻蚀的工艺气体包括BCl3和Cl2,所述Cl2作为主要的刻蚀气体,与所述第一互连层发生化学反应,同时所述BCl3用于还原第一互连层的自然氧化物(未图示)促进刻蚀的进行。
在另一实施例中,所述干法刻蚀的工艺气体包括H2
在一实施例中,采用湿法刻蚀工艺形成所述第二凹槽221,所述湿法刻蚀工艺采用强氧化性的酸溶液作为刻蚀溶液,所述强氧化性的酸溶液包括硝酸、稀硫酸和双氧水的混合液、或者盐酸和双氧水的混合液。
在一实施例中,在采用湿法刻蚀工艺形成所述第二凹槽221之后,还对所述第二凹槽221进行氧等离子体处理,然后再采用稀氢氟酸溶液对所述第二凹槽221进行横向刻蚀;所述氧等离子体处理去除所述第一介质结构210表面的碳元素,同时在所述第一互连层212表面生成氧化铜。所述氧等离子体处理的工艺条件包括:采用氧气和氦气作为工艺气体,所述氧气的气体流量为50sccm~1000sccm,所述氦气的气体流量为50sccm~1000sccm,工艺压强为0.5torr~7torr,功率为50w~1000w。所述稀氢氟酸溶液中水和氢氟酸的体积比为300:1~1000:1。
请参考图8,在所述第二凹槽221(如图7所示)内填充第二互连层222。
所述第二互连层222的抗氧化性强于所述第一互连层212;在后续采用干法刻蚀工艺形成第三凹槽的过程中,所述干法刻蚀工艺的刻蚀气体包括氧气,所述第二互连层222可用于避免所述第一互连层212的氧化,从而避免第一互连层212与后续形成的第三互连层之间的接触电阻增大,由此改善半导体结构的电学性能。
所述第二互连层222的材料包括Au、Ag、Pt或者Pt基合金。所述第一互连材料为铜,铜的抗氧化性较Au、Ag、Pt差,因此采用Au、Ag、Pt或者Pt基合金作为所述第二互连层222,在后续采用刻蚀工艺形成第三凹槽的过程中,位于第一互连层上212的第二互连层222用来阻挡刻蚀过程中氧离子,避免所述第一互连层发生氧化,从而避免与后续形成的第三互连层之间的接触电阻增大,由此改善半导体结构的电学性能。
所述第二互连层222的形成工艺包括沉积工艺。
所述第二互连层222的形成步骤包括:在所述第一介质结构210和第一互连层上212形成第二互连材料膜,且所述第二互连材料膜填充所述第二凹槽221;平坦化所述第二互连材料膜,直至暴露出所述第一介质结构210。
在一实施例中,所述Pt基合金的材料包括Pt-Co合金;所述Pt-Co合金具有良好的耐化学腐蚀性以及抗氧化性;所述Pt-Co合金的形成步骤包括:采用氩气对所述第二凹槽进行轰击清洗,沉积厚度为20nm~50nm的Pt过渡层,再交替沉积Co和Pt得到Co/Pt多层膜,然后对所述Co/Pt多层膜进行高温退火处理,使Co和Pt互溶形成所述第二互连层。
在本实施例中,在形成所述第二互连层222之后,还包括:在所述第一介质结构和第二互连层上形成第二介质结构、位于所述第二介质结构上的掩膜结构、以及位于所述掩膜结构上的第一图形化结构,所述第一图形化结构具有第一转印凹槽,且所述第二互连层位于所述第一转印凹槽的底部;以所述第一图形化结构为掩膜,刻蚀所述第一转印凹槽底部的掩膜结构和第二介质结构,在所述第二介质结构内形成初始第三凹槽,所述第二互连层位于所述初始第三凹槽的底部;去除所述第一图形化结构,以所述掩膜结构为掩膜,刻蚀所述初始第三凹槽底部的第二介质结构,形成第三凹槽,所述第三凹槽的底部暴露出所述第二互连层。
以下结合图9至图11介绍第三凹槽的形成过程。
请参考图9,在所述第一介质结构210和第二互连层222上形成第二介质结构230、位于所述第二介质结构230上的掩膜结构231、以及位于所述掩膜结构231上的第一图形化结构232,所述第一图形化结构232具有第一转印凹槽223,且所述第二互连层222位于所述第一转印凹槽223的底部。
所述第一图形化结构232包括位于所述掩膜结构231上的填充材料层(未图示)、位于所述填充材料层上的抗反射层(未图示)、以及位于所述抗反射层上的图形化的光刻胶层(未图示),所述光刻胶层定义出后续形成的初始第三凹槽的形状和位置。
所述抗反射层位于所述光刻胶层的底部,用于在形成图形化的曝光过程中,降低曝光光波的反射光,改善驻波效应带来的分辨率下降的影响,提高图形质量。所述抗反射层的材料包括含硅底部抗反射材料;所述抗反射层的形成工艺包括旋涂工艺或沉积工艺,其厚度范围可以为500埃~5000埃。
所述填充材料层的材料包括有机高分子材料,有机高分子材料的流动性好,使得所述填充材料层的平坦性良好;所述填充材料层的形成工艺包括旋涂工艺,所述旋涂工艺保证所述填充材料层具有良好的平坦性以及填充性。
所述掩膜结构231的材料包括氮化钛。
在一实施例中,所述掩膜结构231为叠层结构,所述叠层结构的形成步骤包括:在所述第二介质结构230上形成第一衬垫膜(未图示)、位于所述初始衬垫膜上的掩膜材料膜(未图示)、以及位于所述掩膜材料膜上的第二衬垫膜(未图示)。初始所述第一衬垫膜和第二衬垫膜的材料包括氧化硅或者氮氧化硅,所述掩膜材料膜的材料包括氮化钛。
在另一实施例中,所述掩膜结构231的形成步骤还包括:在所述第二衬垫膜上形成第二图形化层,所述第二图形化层具有第二转印凹槽,且所述第二互连层位于所述第二转印凹槽的底部;以所述第二图形化层为掩膜,刻蚀所述第二衬垫膜和掩膜材料膜,在所述掩膜结构内形成第三转印凹槽,所述第二互连层位于所述第三转印凹槽的底部。在所述掩膜结构形成所述第一图形化结构时,所述填充材料层还填充所述第三转印凹槽,且所述第三转印凹槽具有垂直于所述第一互连层侧壁的第一宽度,第一转印凹槽具有垂直于所述第一互连层侧壁的第二宽度,且所述第二宽度小于所述第一宽度。
所述第二介质结构230包括第二停止层(未图示)和位于所述第二停止层上的第二介质层(未图示)。所述第二停止层用以确定后续刻蚀工艺的终点,所述第二停止层的材料包括含氮层,所述含氮层包括氮化硅、氮氧化硅、碳化硅、掺氮碳化硅中的一种或多种组合。
由于铜是深能级材料,在硅和氧化物中有很高的扩散常数,可以在禁带中以施主或受主杂质形成施主能级或受主能级,因此,为防止铜离子扩散而产生漏电流,所述第二介质层的材料优选介电常数(k)小于二氧化硅(k=3.9)的低介电常数材料。所述低介电常数材料包括含氢硅酸盐类(Hydrogen Silsesquioxane,HSQ,k=2.8~3.0)、含有Si-CH3官能基的含甲基硅酸盐类(Methylsilsesquioxane,MSQ,k=2.5~2.7)、综合含氢硅酸盐类HSQ和含甲基硅酸盐类MSQ所合成的混合式有机硅氧烷聚合物(Hybrid Organic SiloxanePolymer,HOSP)薄膜(k=2.5)、多孔SiOCH薄膜(k=2.3~2.7)和超低介电常数(k<2.0)的多孔性硅酸盐(Porous Silicate)等有机类高分子化合物中的一种或多种组合。在另一实施例中,为改善半导体结构的电学特性,所述第二介质层采用多种不同应力类型和应力值的介质层叠加而成。
请参考图10,以所述第一图形化结构232为掩膜,刻蚀所述第一转印凹槽223底部的掩膜结构231和第二介质结构230,在所述第二介质结构230内形成初始第三凹槽233,所述第二互连层222位于所述初始第三凹槽233的底部。
形成初始第三凹槽233的工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
在本实施例中,采用干法刻蚀工艺刻蚀所述第一转印凹槽底部233的掩膜结构231和第二介质结构230;所述干法刻蚀工艺的刻蚀气体包括氧气。
在一实施例中,所述干法刻蚀工艺的工艺气体还包括四氟甲烷和二氧化碳。在另一实施例中,所述干法刻蚀工艺的工艺气体还包括HBr、HCl和CF4中的一种或多种气体,载气为Ar或N2,HBr的气体流量为20sccm至50sccm,HCl的气体流量为20sccm至50sccm,CF4的气体流量为20sccm至50sccm,工艺压强为2.5mTorr至7.8mTorr。所述湿法刻蚀工艺采用刻蚀溶液为四甲基氢氧化铵溶液或氨水,刻蚀溶液的温度为25℃至75℃。
在一实施例中,初始第三凹槽贯穿第二介质结构,且所述初始第三凹槽的底部暴露出第二互连层。
在另一实施例中,掩膜结构内具有第三转印凹槽,所形成的初始第三凹槽位于所述第三转印凹槽的底部,后续以所述掩膜结构为掩膜,所形成的第三凹槽包括多个具有不同特征尺寸的图形。
请参考图11,去除所述第一图形化结构232,以所述掩膜结构231为掩膜,刻蚀所述初始第三凹槽233底部的第二介质结构230,形成第三凹槽234,所述第三凹槽234的底部暴露出所述第二互连层222。
形成所述第三凹槽234的工艺为湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
在本实施例中,采用干法刻蚀工艺刻蚀所述初始第三凹槽233底部的第二介质结构230;所述干法刻蚀工艺的刻蚀气体包括氧气;所述氧气在刻蚀过程中使得氟离子的活性上升,从而提高刻蚀速率。
在一实施例中,所述干法刻蚀工艺采用的工艺气体还包括He、NH3和NF3,所述He的气体流量为600sccm~~2000sccm,所述NH3的气体流量为200sccm~~500sccm,所述NF3的气体流量为20sccm~~200sccm,工艺压强为2torr~10torr,工艺时间为35秒~500秒。
在形成所述第三凹槽234之后,还包括在所述第三凹槽234内填充第三互连层(未图示)。
相应的,本实施例还提供一种采用上述方法半导体结构,请参考图8,包括:基底200;位于所述基底200上的第一互连层212;位于所述第一互连层212上的第二互连层222;位于所述基底200上的第一介质结构210,且所述第一介质结构210覆盖所述第一互连层212和第二互连层222侧壁。
所述第二互连层222的抗氧化性强于所述第一互连层212。
所述第一互连层212的材料包括Cu。
所述第一互连层212的尺寸和结构均参考前述实施例。
所述第二互连层222的材料包括Au、Ag、Pt或者Pt基合金。
所述第二互连层222的尺寸和结构均参考前述实施例。
虽然本发明披露如上,但本发明并非限定于此。任何本领域技术人员,在不脱离本发明的精神和范围内,均可作各种更动与修改,因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法,其特征在于,包括:
提供基底,所述基底上具有第一介质结构;
在所述第一介质结构内形成第一凹槽,且所述第一凹槽的底部暴露出所述基底;
在所述第一凹槽内填充第一互连层;
回刻蚀所述第一互连层,使所述第一互连层的顶部低于第一介质结构顶部表面,在所述第一介质结构内形成第二凹槽;
在所述第二凹槽内填充第二互连层。
2.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第二互连层的抗氧化性强于所述第一互连层。
3.如权利要求2所述的半导体结构的形成方法,其特征在于,所述第一互连层的材料包括Cu。
4.如权利要求3所述的半导体结构的形成方法,其特征在于,所述第二互连层的材料包括Au、Ag、Pt或者Pt基合金。
5.如权利要求4所述的半导体结构的形成方法,其特征在于,所述Pt基合金的材料包括Pt-Co合金。
6.如权利要求2所述的半导体结构的形成方法,其特征在于,所述第二互连层的形成工艺包括沉积工艺。
7.如权利要求2所述的半导体结构的形成方法,其特征在于,在所述第一凹槽内填充第一互连层之前,还在所述第一凹槽的侧壁和底部表面形成阻挡层、以及位于所述阻挡层上的籽晶层;所述第一互连层位于所述籽晶层上;所述第一互连层的形成工艺包括电镀工艺。
8.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第二互连层的形成步骤包括:在所述第一介质结构和第一互连层上形成第二互连材料膜,且所述第二互连材料膜填充所述第二凹槽;平坦化所述第二互连材料膜,直至暴露出所述第一介质结构。
9.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第二凹槽的形成工艺包括湿法刻蚀工艺和干法刻蚀工艺中的一种或两种组合。
10.如权利要求9所述的半导体结构的形成方法,其特征在于,所述干法刻蚀的工艺气体包括BCl3和Cl2
11.如权利要求9所述的半导体结构的形成方法,其特征在于,所述干法刻蚀的工艺气体包括H2
12.如权利要求1所述的半导体结构的形成方法,其特征在于,所述第二凹槽的底部与所述第一介质结构的表面之间的距离为20埃~50埃。
13.如权利要求1所述的半导体结构的形成方法,其特征在于,在形成所述第二互连层之后,还包括:在所述第一介质结构和第二互连层上形成第二介质结构、位于所述第二介质结构上的掩膜结构、以及位于所述掩膜结构上的第一图形化结构,所述第一图形化结构具有第一转印凹槽,且所述第二互连层位于所述第一转印凹槽的底部;以所述第一图形化结构为掩膜,刻蚀所述第一转印凹槽底部的掩膜结构和第二介质结构,在所述第二介质结构内形成初始第三凹槽,所述第二互连层位于所述初始第三凹槽的底部;去除所述第一图形化结构,以所述掩膜结构为掩膜,刻蚀所述初始第三凹槽底部的第二介质结构,形成第三凹槽,所述第三凹槽的底部暴露出所述第二互连层。
14.如权利要求13所述的半导体结构的形成方法,其特征在于,所述第二介质结构包括第二停止层和位于所述第二停止层上的第二介质层。
15.如权利要求14所述的半导体结构的形成方法,其特征在于,所述第二停止层的材料包括含氮层。
16.如权利要求15所述的半导体结构的形成方法,其特征在于,所述含氮层的材料包括氮化硅、氮氧化硅、碳化硅、掺氮碳化硅中的一种或多种组合。
17.如权利要求1所述的半导体结构的形成方法,其特征在于,采用干法刻蚀工艺刻蚀所述初始第三凹槽底部的第二介质结构;所述干法刻蚀工艺的刻蚀气体包括氧气。
18.一种半导体结构,其特征在于,包括:
基底;
位于所述基底上的第一互连层;
位于所述第一互连层上的第二互连层;
位于所述基底上的第一介质结构,且所述第一介质结构覆盖所述第一互连层和第二互连层侧壁。
19.如权利要求18所述的半导体结构,其特征在于,所述第二互连层的抗氧化性强于所述第一互连层。
20.如权利要求19所述的半导体结构,其特征在于,所述第一互连层的材料包括Cu。
CN201710711474.0A 2017-08-18 2017-08-18 半导体结构及其形成方法 Pending CN109411406A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710711474.0A CN109411406A (zh) 2017-08-18 2017-08-18 半导体结构及其形成方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710711474.0A CN109411406A (zh) 2017-08-18 2017-08-18 半导体结构及其形成方法

Publications (1)

Publication Number Publication Date
CN109411406A true CN109411406A (zh) 2019-03-01

Family

ID=65462921

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710711474.0A Pending CN109411406A (zh) 2017-08-18 2017-08-18 半导体结构及其形成方法

Country Status (1)

Country Link
CN (1) CN109411406A (zh)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050029669A1 (en) * 2003-07-17 2005-02-10 Hiroaki Inoue Semiconductor device and method for manufacturing the same
CN1623228A (zh) * 2002-05-03 2005-06-01 英特尔公司 导电无电镀沉积刻蚀停止层、衬垫层及通孔插塞在互连结构中的使用
CN101656229A (zh) * 2005-07-06 2010-02-24 株式会社瑞萨科技 半导体器件及其制造方法
US20120015517A1 (en) * 2010-07-15 2012-01-19 Renesas Electronics Corporation Method of manufacturing semiconductor device
CN102446823A (zh) * 2011-09-08 2012-05-09 上海华力微电子有限公司 一种大马士革制造工艺
CN103474416A (zh) * 2012-06-06 2013-12-25 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US9401329B2 (en) * 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1623228A (zh) * 2002-05-03 2005-06-01 英特尔公司 导电无电镀沉积刻蚀停止层、衬垫层及通孔插塞在互连结构中的使用
US20050029669A1 (en) * 2003-07-17 2005-02-10 Hiroaki Inoue Semiconductor device and method for manufacturing the same
CN101656229A (zh) * 2005-07-06 2010-02-24 株式会社瑞萨科技 半导体器件及其制造方法
US20120015517A1 (en) * 2010-07-15 2012-01-19 Renesas Electronics Corporation Method of manufacturing semiconductor device
CN102446823A (zh) * 2011-09-08 2012-05-09 上海华力微电子有限公司 一种大马士革制造工艺
CN103474416A (zh) * 2012-06-06 2013-12-25 中芯国际集成电路制造(上海)有限公司 互连结构及其形成方法
US9401329B2 (en) * 2013-03-12 2016-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming the same

Similar Documents

Publication Publication Date Title
US9040421B2 (en) Methods for fabricating integrated circuits with improved contact structures
CN110957356B (zh) 半导体装置制造方法和半导体装置
TW201926550A (zh) 半導體裝置的製造方法及結構
US11488857B2 (en) Semiconductor device and method of manufacture using a contact etch stop layer (CESL) breakthrough process
JP2010524261A (ja) ボイドの無いコンタクトプラグ
KR20030014152A (ko) 반도체 집적 회로 장치
JPH05283362A (ja) 多層配線の形成方法
US11942362B2 (en) Surface modification layer for conductive feature formation
CN105097650B (zh) 接触插塞的形成方法
CN105336662B (zh) 半导体结构的形成方法
US20110275211A1 (en) Methods of Etching Nanodots, Methods of Removing Nanodots From Substrates, Methods of Fabricating Integrated Circuit Devices, Methods of Etching a Layer Comprising a Late Transition Metal, and Methods of Removing a Layer Comprising a Late Transition Metal From a Substrate
CN106158728B (zh) 接触孔栓塞的形成方法
KR20020031283A (ko) 반도체집적회로장치 및 그 제조방법
CN106683996B (zh) 金属硅化物及金属硅化物上接触孔的制造方法
KR20030074777A (ko) 규화 루테늄 처리방법
CN109411406A (zh) 半导体结构及其形成方法
KR100831981B1 (ko) 반도체 소자의 콘택플러그 제조 방법
JP2003078034A (ja) 半導体集積回路装置の製造方法
CN106033719A (zh) 半导体结构的形成方法
US20220367254A1 (en) Semiconductor Device and Method of Manufacture
JP2745216B2 (ja) 半導体素子のタングステンプラグ形成方法
CN112349594A (zh) 半导体结构及其形成方法
KR101103550B1 (ko) 반도체 소자의 금속배선 형성방법
JP5515808B2 (ja) 半導体装置の製造方法
US20240087950A1 (en) Wet etch process and methods to form air gaps between metal interconnects

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20190301