CN110957356B - 半导体装置制造方法和半导体装置 - Google Patents

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Abstract

一种半导体装置制造方法，包括蚀刻通孔通过介电层和蚀刻停止层(ESL)到源极/漏极接点、在源极/漏极接点的顶表面中形成凹陷，使得源极/漏极接点的顶表面是凹的、以及在通孔的侧壁上形成氧化物衬垫。氧化物衬垫捕捉藉由蚀刻通过介电层和蚀刻停止层的通孔所留下的杂质，其中蚀刻步骤、形成凹陷的步骤以及形成氧化物衬垫的步骤在第一腔室中执行。半导体装置制造方法更包括执行移除氧化物衬垫的预清洗和在通孔中沉积金属。

Description

半导体装置制造方法和半导体装置
技术领域
本公开系关于一种半导体装置制造方法，特别是可以降低导电特征的电阻的半导体装置制造方法。
背景技术
半导体装置用于各种电子应用，例如个人电脑、手机、数位相机以及其他电子设备。半导体装置通常通过在半导体基板上顺序地沉积绝缘或介电层、导电层以及半导体材料层，并且使用微影制程图案化各种材料层以在其上形成电路部件和元件来制造。
半导体工业通过在半导体技术的创新继续增加在积体电路(integratedcircuit；IC)中的电子部件(例如：电晶体、二极体、电阻、电容等)的密度，例如逐渐减小最小特征尺寸、三维(3D)电晶体结构(例如：鳍式场效电晶体(FinFET))、增加互连级别(interconnect level)的数量以及在半导体基板上方堆叠的内部互连层内的非半导体记忆体(例如铁电随机存取记忆体(random access memory；RAM)或FRAM，以及磁阻式RAM或MRAM)。然而，随着最小特征尺寸的减小，出现了应该解决的额外问题。
发明内容
本公开提供一种半导体装置制造方法，包括形成通过在源极/漏极接点上的介电层的通孔；通过通孔形成凹陷，以形成源极/漏极接点的弯曲顶表面；在通孔的侧壁上形成氧化物衬垫；以及移除氧化物衬垫。
本公开提供一种半导体装置制造方法，包括蚀刻通孔通过介电层和蚀刻停止层(ESL)到源极/漏极接点；在源极/漏极接点的顶表面中形成凹陷，使得源极/漏极接点的顶表面是凹的；在通孔的侧壁上形成氧化物衬垫，其中氧化物衬垫捕捉藉由蚀刻通过介电层和蚀刻停止层的通孔所留下的杂质，其中蚀刻步骤、形成凹陷的步骤以及形成氧化物衬垫的步骤在第一腔室中执行；执行预清洗，其中预清洗包括移除氧化物衬垫；以及在通孔中沉积金属，其中执行预清洁和沉积金属的步骤在不同于第一腔室的第二腔室中原位执行。
本公开提供一种半导体装置，包括源极/漏极区；设置在源极/漏极区上方的蚀刻停止层(ESL)；设置在源极/漏极区上方和蚀刻停止层下方的金属接点；以及设置在金属接点上的通孔-内部互连层，其中通孔-内部互连层与金属接点的界面包括半圆形状，其中蚀刻停止层突出于通孔-内部互连层的一部分之上，其中通孔-内部互连层包括钨(W)，其中在通孔-内部互连层中的α相位钨与β相位钨的量的比率为约100％。
附图说明
本公开的观点从后续实施例以及附图可以更佳理解。须知示意图系为范例，并且不同特征并无示意于此。不同特征的尺寸可能任意增加或减少以清楚论述。
图1是根据本公开实施例的在三维视图中的FinFET的示意图。
图2至图12A和图13是根据本公开实施例的在用于形成导电特征的示例方法期间的相应阶段中的相应中间结构的示意图。
图12B和图12C是根据本公开实施例的钨的α相位和β相位的特性。
其中，附图标记说明如下：
42～半导体基板
44～隔离区
46～鳍片
48～界面介电层
50～冗余栅极
52～罩幕
54～栅极间隔物
56～磊晶源极/漏极区
60～接点蚀刻停止层
62～第一层间介电层
70～界面介电层
72～栅极介电层
74～顺形层
76～栅极导电填充材料
80～第二层间介电层
82～开口
90～第一导电特征
94～黏合层
96～阻挡层
98～硅化物区
100～导电填充材料
110～中间接点蚀刻停止层
112～金属间介电层
120～通孔
91～残留区
95～残留杂质
201～凹陷
203～尖端
210、211～钝化层(氧化物钝化层)
206～第二导电特征
具体实施方式
本公开提供许多不同的实施例或范例以实施本案的不同特征。以下的揭露内容叙述各个构件及其排列方式的特定实施例，以简化说明。当然，这些特定的范例并非用以限定。举例来说，若是本公开叙述了一第一特征形成于一第二特征之上或上方，即表示其可能包含上述第一特征与上述第二特征是直接接触的实施例，亦可能包含了有附加特征形成于上述第一特征与上述第二特征之间，而使上述第一特征与第二特征可能未直接接触的实施例。另外，以下本公开不同实施例可能重复使用相同的参考符号及/或标记。这些重复系为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其与空间相关用词。例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词，系为了便于描述图示中一个元件或特征与另一个(些)元件或特征之间的关系。除了在图式中绘示的方位外，这些空间相关用词意欲包含使用中或操作中的装置的不同方位。除此之外，设备可能被转向不同方位(旋转90度或其他方位)，则在此使用的空间相关词也可依此相同解释。
通常来说，本公开提供关于导电特征的实施例，例如金属接点(metal contact)、通孔(via)、导线等，以及用于形成那些导电特征的方法。本文揭露的一或多个实施例的有利特征包括通过氧化物衬垫减小通孔中的电阻的制程。通过移除来自较早的蚀刻制程的杂质，可以减少通孔-互连(V0)层(via-to-interconnect layer)中的接点电阻。可以得到改善的装置效能。其他有利特征可包括减少来自暴露的中间接点蚀刻停止层(middlecontact etch stop layer；MCESL)的释气(outgas)。
在用于鳍式场效电晶体(FinFET)的后段(Back End Of the Line；BEOL)和/或中段(Middle End Of the Line；MEOL)制程中形成导电特征的情况下描述此处所述的实施例。其他实施例可以在其他情况中实现，例如使用不同的装置，例如平面场效电晶体(FieldEffect Transistor；FET)、垂直环绕式栅极(Vertical Gate All Around；VGAA)场效电晶体、水平环绕式栅极(Horizontal Gate All Around；HGAA)场效电晶体、双极性电晶体(bipolar junction transistor；BJT)、二极体、电容、电感、电阻等。在一些情况下，导电特征可以是装置的一部分，例如电容的平板或电感的导线。此外，一些实施例可以在前段(Front End Of the Line；FEOL)制程中实现及/或用于形成任何导电特征。本公开的一些观点的实现可以用在其他制程及/或其他装置中。
描述了示例方法和结构的一些变化。本领域技术人员将容易理解可以在其他实施例的范围内构思的其他修改。虽然可以以特定顺序描述方法实施例，但是可以以任何逻辑顺序执行各种其他方法实施例，并且可以包括比此处所述的的步骤更少或更多的步骤。在一些图式中，可以省略其中显示的部件或特征的一些参考数字以避免模糊其他部件或特征；这是为了便于描绘图式。
还可以包括其他特征和制程。举例来说，可以包括测试结构以帮助3D封装或3DIC装置的验证测试。测试结构可包括，在再分布层(redistribution layer)中或在基板上形成的测试垫，其允许3D封装或3DIC的测试、探针及/或探针卡的使用等。验证测试可以在中间结构以及最终结构上执行。另外，此处揭露的结构和方法可以与测试方法结合使用，结合了已知良好晶粒的中间验证以增加产量并降低成本。
图1至图13是根据本公开实施例的在用于形成导电特征的示例方法期间的相应阶段中的相应中间结构的示意图。图1显示了在示例方法的阶段的中间结构的透视图。如下面所述，中间结构用于FinFET的实现。其他结构可以在其他示例实施例中实现。
中间结构包括形成在半导体基板42上的鳍片46，以及半导体基板42上相邻于鳍片46的个别的隔离区44。第一冗余栅极堆叠沿着鳍片46的侧壁并设置在鳍片46上方。第一冗余栅极堆叠包括界面介电层48和冗余栅极50。虽然在图1中未显示，但是多个鳍片46可以彼此相邻地形成，并且多个冗余栅极堆叠可以形成在鳍片46上方。
半导体基板42可以是(或包括)块体半导体基板(bulk semiconductorsubstrate)、绝缘体上半导体(semiconductor-on-insulator；SOI)基板等，其可以是掺杂的(例如：具有p型或n型掺杂物)或未掺杂的。在一些实施例中，半导体基板42的半导体材料可包括元素半导体(例如硅(Si)或锗(Ge))；化合物半导体；合金半导体；或其组合。
鳍片46形成在半导体基板42中。可以通过任何合适方法图案化鳍片46。举例来说，可以使用一或多个微影制程图案化鳍片46，包括双重图案化或多重图案化制程。通常来说，双重图案化或多重图案化制程组合了微影和自我对准制程，允许产生具有比使用单一直接微影制程可获得的间距更小的间距的图案。举例来说，在一个实施例中，在半导体基板42上形成牺牲层并且使用微影制程图案化牺牲层。使用自我对准制程在图案化的牺牲层旁边形成间隔物。牺牲层接着被移除，并且可以接着使用剩余的间隔物来图案化鳍片46。
可以蚀刻半导体基板42(例如通过适当的微影和蚀刻制程)，使得沟槽形成在多个相邻对的鳍片46之间，并且使得鳍片46从半导体基板42突出。形成多个隔离区44，每个隔离区44位于相应的沟槽中。隔离区44可包括(或者是)绝缘材料，例如氧化物(例如氧化硅)、氮化物等，或其组合。在沉积绝缘材料之后，可接着使绝缘材料凹陷，以形成隔离区44。使用可接受的蚀刻制程使绝缘材料凹陷，使得鳍片46从相邻的隔离区44之间突出，可以至少部分地由此将鳍片46划为半导体基板42上的主动区。鳍片46可通过其他制程形成，并且可包括同质磊晶及/或异质磊晶结构。
冗余栅极堆叠形成在鳍片46上。在此处所述的替换栅极制程中，用于冗余栅极堆叠的界面介电层48、冗余栅极50以及罩幕52可通过适当的沉积制程顺序地形成相应层来形成，并接着通过适当的微影和蚀刻制程将这些层图案化成冗余栅极堆叠。举例来说，界面介电层48可包括(或者是)氧化硅、氮化硅等，或其多层。冗余栅极50可包括(或者是)硅(例如：多晶硅)或其他材料。罩幕52可包括(或者是)氮化硅、氮氧化硅、碳氮化硅等，或其组合。
在其他实施例中，代替冗余栅极堆叠及/或除了冗余栅极堆叠之外，栅极堆叠可以是栅极前制程(gate-first process)中的操作栅极堆叠(或更通俗地，栅极结构)。在栅极前制程中，界面介电层48可以是栅极介电层，并且冗余栅极50可以是栅极电极。用于操作栅极堆叠的栅极介电层、栅极电极以及罩幕52可通过适当的沉积制程顺序地形成各个层来形成，并接着通过适当的微影和蚀刻制程将这些层图案化成栅极堆叠。举例来说，栅极介电层可包括(或者是)氧化硅、氮化硅、高k介电材料等，或其多层。高k介电材料可具有大于约7.0的k值，并且可包括铪(Hf)、铝(Al)、锆(Zr)、镧(La)、镁(Mg)、钡(Ba)、钛(Ti)、铅(Pb)的金属氧化物或金属硅酸盐，其多层或其组合。栅极电极可包括(或者是)硅(例如：多晶硅，其可以是掺杂的或未掺杂的)、含金属材料(例如钛，钨，铝，钌等)、其组合(例如硅化物，其可以随后形成)或其多层。罩幕52可包括(或者是)氮化硅、氮氧化硅、碳氮化硅等，或其组合。
图1还显示了在后面的图式中所使用的参考剖面。剖面A-A在沿着相对的源极/漏极区之间的鳍片46中的通道的平面中。图2至第12图显示了对应于剖面A-A的各种示例方法中的各种制程阶段的剖面图。图2显示了图1的中间结构在剖面A-A的剖面图。图2显示了在鳍片46的顶部上相邻的栅极堆叠。罩幕52位于栅极堆叠的顶部。
图3显示了栅极间隔物54、磊晶源极/漏极区56、接点蚀刻停止层(contact etchstop layer；CESL)60以及第一层间介电层(interlayer dielectric；ILD)62的形成。栅极间隔物54沿着冗余栅极堆叠的侧壁(例如：界面介电层48、冗余栅极50以及罩幕52的侧壁)，并且在鳍片46上方形成。举例来说，栅极间隔物54可通过适当的沉积制程顺应性地(conformally)沉积一或多个用于栅极间隔物54的层，并且非等向地蚀刻一或多个层来形成。用于栅极间隔物54的一或多个层可包括(或者是)碳氧化硅、氮化硅、氮氧化硅、碳氮化硅等，其多层或其组合。
接着，通过蚀刻制程在冗余栅极堆叠的相对侧上的鳍片46中形成凹陷(例如：使用冗余栅极堆叠和栅极间隔物54作为罩幕)。蚀刻制程可以是等向性的或非等向性的，或者进一步地，可以相对于半导体基板42的一或多个晶面是选择性的。因此，凹陷可具有基于所实施的蚀刻制程的各种剖面轮廓。磊晶源极/漏极区56形成在凹陷中。磊晶源极/漏极区56可包括(或者是)硅锗、碳化硅、硅磷、硅碳磷、纯的或大抵上纯的锗、III-V族化合物半导体、II-VI化合物半导体等。可以通过适当的磊晶成长或沉积制程在凹陷中形成磊晶源极/漏极区56。在一些实施例中，磊晶源极/漏极区56可以相对于鳍46凸起，并且可以具有小平面(facet)，其可以对应于半导体基板42的晶面。
本领域技术人员亦将容易理解可以省略凹陷和磊晶生长，并且可以通过使用冗余栅极堆叠和栅极间隔物54作为罩幕将掺杂物注入到鳍片46中来形成源极/漏极区。在实施磊晶源极/漏极区56的一些实施例中，磊晶源极/漏极区56也可以是掺杂的，例如通过在磊晶成长期间原位掺杂及/或通过在磊晶成长之后将掺杂物注入至磊晶源极/漏极区56中。因此，如果适当的话，可以通过掺杂(例如：如果适当的话，通过在磊晶成长期间注入及/或原位掺杂)及/或通过磊晶成长来划出源极/漏极区，这可以进一步划出在其中划出源极/漏极区的主动区。
通过适当的沉积制程，在磊晶源极/漏极区56的表面、栅极隔离物54的侧壁和顶表面、罩幕52的顶表面以及隔离区44的顶表面上顺应性地沉积CESL 60。通常来说，蚀刻停止层(ESL)可以提供在形成接点或通孔时停止蚀刻制程的机制。ESL可以由具有与相邻层或部件不同的蚀刻选择比的介电材料形成。CESL 60可包括(或者是)氮化硅、碳氮化硅、碳化硅碳、氮化碳等，或其组合。
通过适当的沉积制程将第一ILD 62沉积在CESL 60上。第一ILD 62可包括(或者是)二氧化硅，低k介电材料(例如，具有低于二氧化硅的介电常数的材料)、氮氧化硅、磷硅酸盐玻璃(phosphosilicate glass；PSG)、硼硅酸盐玻璃(borosilicate glass；BSG)、硼磷硅酸盐玻璃(borophosphosilicate glass；BPSG)、未掺杂的硅酸盐玻璃(undopedsilicate glass；USG)、氟化硅酸盐玻璃(fluorinated silicate glass；FSG)、有机硅酸盐玻璃(organosilicate glass；OSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物等，或其组合。
在沉积第一ILD 62之后，可以通过化学机械平坦化(chemical mechanicalplanarization；CMP)来平坦化第一ILD 62。在栅极前制程中，第一ILD 62的顶表面可以在CESL 60和栅极堆叠的上部分之上，并且可以省略下面相应图4和图5所述的制程。因此，CESL 60和第一ILD 62的上部分可以保留在栅极堆叠上方。
图4显示了使用替换栅极结构替换冗余栅极结构。第一ILD62和CESL60被形成具有与冗余栅极50的顶表面共平面的顶表面。可以执行平坦化制程(例如CMP)以使第一ILD 62和CESL 60的顶表面与冗余栅极50的顶表面齐平。CMP还可以移除冗余栅极50上的罩幕52(并且在一些情况下，移除栅极间隔物54的上部分)。因此，冗余栅极50的顶表面透过第一ILD 62和CESL60暴露出来。
在冗余栅极50的顶表面透过第一ILD 62和CESL 60暴露出来的情况下，通过一或多个蚀刻制程移除冗余栅极50。可以通过对冗余栅极50具有选择性的蚀刻制程来移除冗余栅极50，其中界面介电层48用来作为ESL，并且随后，可以通过对界面介电层48具有选择性的不同蚀刻制程来可选地移除界面介电层48。在其中移除冗余栅极堆叠的栅极间隔物54之间形成凹陷，并且透过凹陷暴露鳍片46的通道区。
替换栅极结构形成在移除冗余栅极堆叠的凹陷中。如图式所示，替换栅极结构各自包括界面介电层70、栅极介电层72、一或多个可选的顺形层(conformal layer)74以及栅极导电填充材料76。界面介电层70沿着通道区形成在鳍片46的侧壁和顶表面上。界面介电层70可以是界面介电层48(如果没有被移除)、通过鳍片46的热氧化或化学氧化所形成的氧化物(例如：氧化硅)、及/或氧化物(例如：氧化硅)、氮化物(例如：氮化硅)及/或另一介电层。
栅极介电层72可以顺应性地沉积在移除冗余栅极堆叠的凹陷中(例如：在隔离区44的顶表面上、在界面介电层70上以及栅极间隔物54的侧壁上)并且在第一ILD 62、CESL60以及栅极间隔物54的顶表面上。栅极介电层72可以是(或包括)氧化硅、氮化硅、高k介电材料(其示例如上所述)、其多层或其他介电材料。
接着，一或多个可选的顺形层74可以顺应性地(并且顺序地(如果不止一个))沉积在栅极介电层72上。一或多个可选的顺形层74可包括一或多个阻挡层及/或覆盖层以及一或多个功函数调整层。一或多个阻挡层及/或覆盖层可包括钽及/或钛的氮化物、硅氮化物、碳氮化物及/或铝氮化物；钨的氮化物、碳氮化物及/或碳化物；等等；或其组合。一或多个功函数调整层可包括(或者是)钛及/或钽的氮化物、硅氮化物、碳氮化物、铝氮化物、铝氧化物及/或铝碳化物；钨的氮化物、碳氮化物及/或碳化物；钴；铂；等等；或其组合。
用于栅极导电填充材料76的层形成在一或多个可选的顺形层74上方(例如：在一或多个功函数调整层上方)，及/或栅极介电层72上方(如果实施的话)。用于栅极导电填充材料76的层可以填充移除了冗余栅极堆叠的剩余凹陷。用于栅极导电填充材料76的层可以是(或包括)含金属的材料，例如钨、钴、铝、钌、铜、其多层、其组合或等等。在第一ILD 62、CESL 60以及栅极间隔物54的顶表面上方的一部分用于栅极导电填充材料76的层、一或多个可选的顺形层74以及栅极介电层72被移除，例如通过CMP。因此，可以形成包括栅极导电填充材料76、一或多个可选的顺形层74、栅极介电层72和界面介电层70的替换栅极结构，如图4所示。
图5显示了在第一ILD 62、CESL 60、栅极间隔物54以及替代栅极结构上形成第二ILD 80。虽然未显示，但是在一些实施例中，ESL可以沉积在第一ILD 62等等上，并且第二ILD 80可以沉积在ESL上。如果实施的话，ESL可包括(或者是)氮化硅、碳氮化硅、碳化硅碳、氮化碳等，或其的组合。第二ILD 80可包括(或者是)二氧化硅、低k介电材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物等，或其组合。
图6显示了通过第二ILD 80、第一ILD 62以及CESL 60的开口82的形成，以露出磊晶源极/漏极区56的至少一部分。第二ILD 80、第一ILD 62以及CESL 60可以用开口82图案化，例如使用微影和一或多个蚀刻制程。
图7显示了在磊晶源极/漏极区56的开口82中形成第一导电特征90。举例来说，在所示实施例中，第一导电特征90包括黏合层94、黏合层94上的阻挡层96、磊晶源极/漏极区56上的硅化物区98以及阻挡层96上的导电填充材料100。
黏合层94可以顺应性地沉积在开口82中(例如：在开口82的侧壁上、磊晶源极/漏极区56的暴露表面上以及替换栅极结构的暴露表面上)并且在第二ILD 80上方。黏合层94可以是(或包括)钛、钽等，或其组合，并且可以通过原子层沉积(atomic layerdeposition；ALD)、化学气相沉积(chemical vapor deposition；CVD)、物理气相沉积(physical vapor deposition；PVD)或其他沉积技术来沉积。阻挡层96可以顺应性地沉积在黏合层94上，例如在开口82中和第二ILD 80上方。阻挡层96可以是(或包括)氮化钛、氧化钛、氮化钽、氧化钽等，或其组合，并且可以通过ALD、CVD或其他沉积技术沉积。在一些实施例中，可以处理黏合层94的至少一部分以形成阻挡层96。举例来说，可以在黏合层94上执行氮化制程，例如包括氮气电浆制程，以将黏合层94的至少一部分转换成阻挡层96。在一些实施例中，黏合层94可以被完全转换，使得没有黏合层94保留，并且阻挡层96是黏合/阻挡层，而在其他实施例中，黏合层94的一部分保持未转换，使得黏合层94的一部分与在黏合层94上的阻挡层96一起保留。
通过使磊晶源极/漏极区56的上部分与黏合层94以及可能的阻挡层96反应，可以在磊晶源极/漏极区56上形成硅化物区98。可以执行退火以促进磊晶源极/漏极区56与黏合层94及/或阻挡层96的反应。
导电填充材料100可以沉积在阻挡层96上并且填充开口82。导电填充材料100可以是(或包括)钨、铜、钌、铝、钴、金、银、其合金等，或其组合，并且可以通过CVD、ALD、PVD或其他沉积技术沉积。在沉积导电填充材料100之后，可通过使用平坦化制程(例如CMP)移除多余的导电填充材料100、阻挡层96以及黏合层94。平坦化制程可以从第二ILD 80的顶表面上方移除多余的导电填充材料100、阻挡层96以及黏合层94。因此，第一导电特征90和第二ILD80的顶表面可以是共平面的。第一导电特征90可以称为接点、插塞(plug)等。
图8显示了中间接点蚀刻停止层(MCESL)110和在MCESL 110上方的金属间介电层(intermetallization dielectric；IMD)112的形成。MCESL 110沉积在第二ILD 80和第一导电特征90的顶表面上方。MCESL 110可包括(或者是)氮化硅、碳氮化硅、碳氧化碳、氮化碳等，或其组合，并且可以通过CVD、电浆辅助CVD(plasma enhanced CVD；PECVD)、ALD或其他沉积技术来沉积。IMD 112可包括(或者是)二氧化硅、低k介电材料、氮氧化硅、PSG、BSG、BPSG、USG、FSG、OSG、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、其化合物、其复合物等，或其组合。IMD 112可以通过旋涂、CVD、流动式CVD(flowable CVD；FCVD)、PECVD、PVD或其他沉积技术来沉积。MCESL 110的厚度可以在约10nm至约500nm的范围内，并且IMD 112的厚度可以在约50nm至约800nm的范围内。IMD 112和MCESL 110的组合厚度可以在约100nm至约1000nm的范围内。
图9显示了通过IMD 112和MCESL 110到第一导电特征90的通孔120的形成。IMD112和MCESL 110可被图案化具有通孔120，例如使用微影和一或多个蚀刻制程。蚀刻制程可包括反应离子蚀刻(reactive ion etch；RIE)、中性束蚀刻(neutral beam etch；NBE)、感应耦合电浆(inductively coupled plasma；ICP)蚀刻、电容耦合电浆(capacitivelycoupled plasma；CCP)蚀刻、离子束蚀刻(ion beam etch；IBE)等，或其组合。蚀刻工艺可以是非等向性的。在一些实施例中，蚀刻工艺可包括使用第一气体的电浆，第一气体包括四氟化碳(CF4)、甲烷(CH4)、六氟乙烷(C2F6)、八氟丙烷(C3F8)、三氟甲烷(CHF3)、二氟甲烷(CH2F2)、氟甲烷(CH3F)、氟化碳(例如：CxFy，其中x可以在1至5的范围内，并且y可以在4至8的范围内)等，或其组合。电浆还可以使用第二气体，第二气体包括氮气(N2)、氢气(H2)、氧气(O2)、氩气(Ar)、氙气(Xe)、氦气(He)、一氧化碳(CO)、二氧化碳(CO2)、硫化羰(COS)等，或其组合。在蚀刻工艺期间可任选地供应惰性气体。在一些实施例中，第一气体的流量与第二气体的流量的比率可以在约50sccm至约200sccm的范围内。电浆蚀刻的压力可以在约15mTorr至约500mTorr的范围内。用于电浆蚀刻的电浆产生器的功率可以在约50W至约1500W的范围内。用于电浆蚀刻的电浆产生器的频率可以是约2MHz、约27MHz、或约2MHz至约60MHz。电浆蚀刻的基板偏压可以在约-2.5kV至约2.5kV的范围内，并且占空比(duty cycle)在约30％至约80％的范围内。
图9还显示了在第一导电特征90的顶表面上的残留区91的形成。通过第一导电特征90的顶表面与来自通孔120的形成的蚀刻剂的反应形成残留区91。在一些实施例中，蚀刻剂可包括氟，并且残留区91的材料可包括水溶性金属氟化物(例如：氟化钴)。当形成IMD112和MCESL 110，在不同工艺腔室之间转移半导体基板42时，残留区91还可包括来自环境的残留物。残留区91可以进一步包括在残留区91的表面上形成的原生氧化物或富碳聚合物(carbon-rich polymer)。从蚀刻中剩余的额外残留杂质95(例如：CFxHy或富碳聚合物的蚀刻副产物)可留在通孔120的侧壁上和IMD 112的顶表面上。
图10A显示了第一导电特征90中的凹陷201的形成，并且透过通孔120形成到第一导电部件90，个别地穿过IMD 112和MCESL 110。在形成通孔120之后，可以执行湿式清洗工艺以从第一导电特征90去除残留区91。执行湿式清洗工艺以有效地从第一导电特征90的表面去除残留区域91，并且移除IMD 112的侧壁上的蚀刻副产物。湿式清洗工艺移除第一导电特征90的表面，以在从第一导电特征90移除残留区域91之后，在第一导电特征90的表面上形成凹陷201。
在一个实施例中，湿式清洗工艺可包括将半导体基板42浸入去离子(deionized；DI)水或另一合适化学物质(其可以在去离子水中稀释)中。在另一个实施例中，湿式清洗工艺使用氢氧化铵。去离子水可以移除在第一导电特征90的表面上成长的原生氧化物。在其中第一导电特征由含Co材料制造的实施例中，去离子水可以有效地溶解残留材料，残留材料可以是水溶性金属氟化物(例如氟化钴)，从而移除残留区91的材料并且在第一导电特征90上形成凹陷201。在其他实施例中，可以使用与第一导电特征90的材料反应的化学蚀刻剂。凹陷201可以形成为凹面(例如：第一导电特征90上的上凹面)，其具有形成在MCESL 110的底表面下方的尖端203(如凹陷201中所示)。由于湿式清洗工艺是等向性蚀刻工艺，当溶液接触第一导电特征90时，溶液与第一导电特征90之间的化学反应等向性且连续地发生，直到达到170秒的既定工艺时间周期。凹陷201的尖端203从第一导电特征90横向延伸，并且进一步在MCESL 110的底表面下方延伸。尖端203可以帮助随后在其中形成的材料锚固(anchor)并接合在通孔120中，具有更好的黏合和嵌合(clinch)。
凹陷201可以形成为约5nm至约10nm的深度。凹陷201的深度与通孔120的深度的比率可以在约5:17至约10:15的范围内。凹陷201的深度与开口82的深度的比率可以在约5:60至约10:55的范围内。凹陷201的深度与导电填充材料100的深度的比率可以在约5:59至约10:54的范围内。尖端203的宽度可以在约3nm至约7nm的范围内。尖端203的宽度小于约3nm可能导致在对随后形成的第二导电特征206的施加CMP之后，第一导电特征90被所产生的研磨浆损坏，因为第二导电特征206可由钨形成而没有TiN阻挡层的沉积，并且第二导电特征206可能具有与IMD 112的降低的黏合性。尖端203的宽度大于约10nm可以与阻挡层96接触，导致更高的通孔电阻。尖端203的宽度与通孔120的宽度的比率可以在约3:15至约7:17的范围内。尖端203的宽度与导电填充材料100的深度的比率可以在约3:54至约7:59之间的范围内。通过在上述比率内形成凹陷201，随后形成的第二导电特征206(图10A中未显示，但在下面参照图12A显示和描述)仍可以减小尺寸，同时仍然与下面的第一导电90形成良好的连接。
图10B显示了在去离子水清洗之后，可选择性地在包括去离子水中的其他化学物质的溶液中进一步清洗半导体基板42。合适的化学物质实施例包括酸性化学物质，例如柠檬酸或酸性化学物质的混合物。去离子水中的化学物质的浓度可以为约5％至约20％(体积浓度)。在浸入期间，溶液可以处于约30℃至约100℃的温度范围内。半导体基板42可以浸入溶液中约50秒至约200秒的持续时间以形成凹陷201。在清洗之后，如图10B所示，凹陷201可以具有从第二ILD 80的顶表面(例如：水平表面)算起的大于
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范围的深度，例如从约/>
Figure BDA0002217772130000132
到约/>
Figure BDA0002217772130000133
更具体地，例如从约/>
Figure BDA0002217772130000134
到约/>
Figure BDA0002217772130000135
尽管可以实现其他深度。在浸入溶液中之后，半导体基板42可任选地在异丙醇(isopropyl alcohol；IPA)中润洗以干燥半导体基板42。
图11显示了根据图10A中所示的实施例的个别地在通孔120的侧壁上的氧化物钝化层210的形成。在其他实施例中，可以根据图10B中所示的实施例形成氧化物钝化层210。还可以在IMD 112的顶表面上形成氧化物钝化层211。IMD 112的表面可能会受到通孔120的蚀刻而损坏，留下悬空的硅键。在具有悬空键(dangling bond)的表面上形成的钨可能易于形成缺陷。氧化物钝化层210和211的形成可以修复IMD 112的表面以减少悬空键并且还具有额外的有益效果，例如移除通孔120的蚀刻的类碳副产物(carbon-like byproduct)。在一些实施例中，氧化物钝化层210和211在远程电浆蚀刻机中形成，其使用了执行在约500至2500W的功率、在约0.5至5torr的压力、在约2000至18000sccm的O2流量、在约50℃至250℃的温度以及约30至180秒的持续时间下的O2处理。在一个实施例中，O2处理(O2 treatment)在约1000W的功率、在约1torr的压力、在约8000sccm的O2流量以及在约160℃的温度下执行。通过在所述的工艺条件下执行O2电浆处理，可以减少悬空硅键的数量，同时在通孔120的蚀刻期间可以同时移除类碳副产物，而在该范围之外的工艺条件可能不能如期望那样完全满足每个期望的结果。另外，在一些实施例中，氧化物(例如氧化钴(图11中未显示))也可以在O2处理期间在第一导电特征90的顶表面上形成。
在其他实施例中，氧化物钝化层210和211通过在约0.5至2torr的压力、在约3000至8000sccm的O2流量、在约275℃至350℃温度以及约180至360秒的持续时间的O2热处理形成。在一个实施例中，热处理在约300℃的温度下执行。通过在所述的工艺条件下执行O2热处理，可以减少悬空硅键的数量，同时在通孔120的蚀刻期间可以同时移除类碳副产物，而在该范围之外的工艺条件可能不能如期望那样完全满足每个期望的结果。
在又一个实施例中，可以使用H2和N2代替O2，其N2:H2的比率为约4％至100％，以形成钝化层210和211。在这样的实施例中，钝化层210和211的参数可以与如下所述的氧化物钝化层210和211的参数相同。
氧化物钝化层210和211可具有3至10个单层(monolayer)的厚度，总厚度约小于5个单层。在一些实施例中，通孔120的侧壁上的氧化物钝化层210的厚度可以与IMD 112的顶表面上的氧化物钝化层211的厚度不同，并且在这样的实施例中，通孔120的侧壁上的氧化物钝化层210的厚度与IMD112的顶表面上的氧化物钝化层211的厚度的比率可以在约2:40至约3:30之间。通过将氧化物钝化层210和211形成为这些厚度，可以减少悬空硅键的数量，同时可以移除类碳副产物。尖端203处的氧化物钝化层210的厚度落在约2至约3个单层的范围内。
可以在图9中所示的蚀刻工艺中使用的不同蚀刻剂，例如CF4/COS/CHF3，可以影响氧化物钝化层210/211的厚度约5nm。在图10A和图10B所示的湿式清洗工艺中使用不同反应物(例如去离子水)可以影响氧化物钝化层210/211的厚度小于1nm。在关于图10B描述的进一步任选清洗中使用的其他化学物质，例如DTPA(螯合剂)、丁氧基乙醇(butoxyethanol)(溶剂)、羟胺(hydroxylamine)(pH缓冲剂)、甲苯基三唑(tolyltriazole)(抑制剂)或二亚乙基三胺五乙酸(diethylenetriaminepentaacetic acid)可以影响氧化物钝化层210/211的厚度小于1nm，并且可以避免来自第一导电特征90的材料损失，例如钴。用于形成MCESL110的不同材料可以影响氧化物钝化层210/211的厚度小于1nm。在尖端203的氧化物钝化层210的厚度与通孔120的宽度的比率可落在约3:18至约7:15的范围内。通过将厚度的比率保持在这些范围内，可以减少或消除由CMP研磨浆的渗透所引起的侵蚀，而在这些范围之外的比率可能不能如期望那样完全减少或消除侵蚀。
用于形成氧化物钝化层210和211的O2处理用来清洗和捕捉由通孔120的蚀刻和由用于形成凹陷201的湿式清洗工艺留下的杂质。这些有意产生的氧化物钝化层210和211在清洗和捕捉杂质方面比在蚀刻工艺之后存在的任何原生氧化物更有效。来自通孔120的蚀刻的CxFyHz杂质可以存在于IMD112的顶表面上以及IMD 112和MCESL 110的侧壁上，如图9、图10A以及图10B中的残留杂质95所示。其他杂质可能残留在凹陷201的底表面上。来自蚀刻的氟由O2处理氧化并且由氧化物钝化层210和211封装(encapsulate)，如图11所示残留杂质95由氧化物钝化层210和211封装。O2处理还减少了来自MCESL 110的释气。来自MCESL110的SiN可以在蚀刻开口120期间与水气反应以释放NH2，NH2随后可反应形成NH4。氧化物钝化层210和211的形成还可以防止NH4释气并且减少杂质。
图12A显示了氧化物钝化层210和211以及在第一导电特征90上形成的任何氧化物的移除和在开口120中的第二导电特征206的形成，第二导电特征206与第一导电特征90连接。第二导电特征206形成在第一导电特征90的表面上的凹陷201中。在一个实施例中，氧化物钝化层210和211的移除和第二导电特征206的形成在金属沉积机台中原位(in situ)执行。在预清洗步骤中使用在400W、在5torr的压力以及在190℃的温度的H2等离子体移除氧化物钝化层210和211。在预清洗步骤中氧化物钝化层210和211的移除还移除了已经被氧化物钝化层210和211捕捉和封装的杂质，例如来自通孔120的蚀刻的CxFyHz杂质。
图12A还显示了在开口120中的与第一导电特征90连接的第二导电特征206的形成。第二导电特征206形成在第一导电特征90的表面上的凹陷201中，以填充凹陷201。第二导电特征206在金属沉积机台中原位形成。可以通过CVD、ALD、无电沉积(electrolessdeposition；ELD)、PVD、电镀或其他沉积技术将第二导电特征206沉积在开口120中。第二导电特征206可以是(或包括)钨、钴、铜、钌、铝、金、银、其合金等，或其组合。
图12B显示了钨的α和β相位的电阻率以及钨的晶粒尺寸(grain size)与钨薄膜的厚度的关系。如图式所示，α相位钨的电阻率远小于α相位钨和β相位钨的组合的电阻率。在一个实施例中，第二导电特征206包括钨，并且通过氧化物钝化层210和211的形成和移除来减少杂质将促使更大量的钨从亚稳态β相位转变为具有更低电阻的α相位，减小第二导电特征206的电阻。
图12C显示了钨的晶粒尺寸与可以在其上设置钨薄膜的基板的组成的关系。如图式所示，设置于SiO2上的钨(W)具有对α相位W的强烈偏好。因此，第二导电特征206中的α相位W与β相位W的量的比率可以为约100％，因为稳态α相位W偏好形成在SiO2上，并且通过氧化物钝化层210和211的形成和去除所使杂质的减少可以在IMD 120的侧壁上留下更纯的SiO2表面。
当第二导电特征206大抵填充开口120时，接着终止沉积工艺，如图12A所示。当第二导电特征206在第一导电特征90上成长并填充凹陷201时，所得到的第二导电特征206可具有底部，该底部具有与导电填充材料100的弯曲顶表面接触的大抵圆形及/或凸起的结构(从凹陷201填充凹面)。可以通过使用平坦化工艺(例如CMP)来移除从开口120长出的多余的第二导电特征206。平坦化工艺可以从IMD 112的顶表面上方移除多余的第二导电特征206。因此，第二导电特征206和IMD 112的顶表面可以是共平面的。第二导电特征206可以称为接点、插塞、导线、导电垫、通孔、通孔-互连层(V0)等。
第二导电特征206可以形成为具有在约15nm至约19nm之间的宽度和在约30nm至约50nm之间的深度。通过将相应的宽度和深度保持在所述范围内并且还利用此处所述的方法，可以克服这种小尺寸的副作用(例如：防止钨从β相位转变为α相位的工作)，而尺寸更大的工艺虽然仍然有用，但可能没那么有益。第二导电特征206的尖端部分可以在MCESL 110和IMD 112下方有在约20nm至约26nm之间的宽度。第二导电部件206的尖端部分的顶表面可以与MCESL 110的底表面直接接触。
图13显示了第二导电特征206的尖端部分与黏合层94直接相邻的实施例，使得第二导电特征206的最宽部分大于导电填充材料100的最宽部分。在这样的实施例中，通孔120的蚀刻被排时(timed)，使得黏合层94被暴露。在此实施例中，第二导电特征206可以形成为在第二导电特征206的尖端部分之间测量的宽度在约20nm至约26nm之间。这是有利的，因为在第一导电特征90包括钴的一些实施例中，钴可以通过被第二导电部件206的尖端部分完全覆盖而受益于保护。在第二导电特征206包括钨的实施例中，有利的是第二导电部件206避免与黏合层94直接接触。这是因为黏合层94可包括TiN，其可以用于防止钨从β相位转变为α相位。
如上面所述，在形成通孔-互连(V0)层之前形成和移除氧化物钝化层可以降低V0中的接点电阻。这是通过减少来自先前蚀刻通孔开口的杂质，并且通过覆盖通孔的侧壁和相邻MCESL侧壁的氧化物钝化层减少来自相邻MCESL侧壁的NH4释气，并且封装来自先前蚀刻的剩余杂质来实现的。杂质的减少可以促使V0中的钨从亚稳态β相位转变为较低的电阻α相位，导致形成的V0层中的接点电阻较低。
根据一个实施例，一种半导体装置制造方法包括形成通过在源极/漏极接点上的介电层的通孔、通过通孔形成凹陷以形成源极/漏极接点的弯曲顶表面、在通孔的侧壁上形成氧化物衬垫、以及移除氧化物衬垫。在一个实施例中，使用O2处理形成氧化物衬垫。在一个实施例中，O2处理是电浆处理或在约50℃至250℃之间的温度下进行的热制程(thermalprocess)。在一个实施例中，电浆处理在约0.5torr至约5torr之间的压力下，并且在O2的流量为约2000sccm至约18000sccm下进行。在一个实施例中，电浆处理在约500W至约25000W的制程功率下，并且在约50℃至约250℃的温度下进行。在一个实施例中，氧化物衬垫被形成以具有在约3个单层与约10个单层之间的厚度。在一个实施例中，氧化物衬垫被形成以突出于源极/漏极接点的一部分之上。在一个实施例中，凹陷通过湿式清洗形成以包括半圆形状。
根据另一个实施例，一种半导体装置制造方法包括蚀刻通孔通过介电层和蚀刻停止层(ESL)到源极/漏极接点、在源极/漏极接点的顶表面中形成凹陷，使得源极/漏极接点的顶表面是凹的、在通孔的侧壁上形成氧化物衬垫，使得氧化物衬垫捕捉通过蚀刻通过介电层和蚀刻停止层的通孔所留下的杂质，并使得蚀刻步骤、形成凹陷的步骤以及形成氧化物衬垫的步骤在第一腔室中执行、执行预清洗，使得预清洗包括移除氧化物衬垫、以及在通孔中沉积金属，其中执行预清洁和沉积金属的步骤在不同于第一腔室的第二腔室中原位执行。在一个实施例中，预清洗使用在约500W至约25000W之间的用于电浆处理的偏压功率，在约150℃至200℃下执行。在一个实施例中，源极/漏极接点的顶表面在蚀刻步骤中反应以形成水溶性金属氟化物。在一个实施例中，更包括湿式清洗，其中湿式清洗包括去离子水或氢氧化铵来洗去水溶性金属氟化物。在一个实施例中，氧化物衬垫也形成在介电层的顶表面上。在一个实施例中，金属包括钨，并且执行预清洗的步骤移除杂质。在一个实施例中，杂质的移除导致钨具有约100％的α相位钨与β相位钨的量的比率。在一个实施例中，氧化物衬垫被形成以具有约3个单层至约10个单层的厚度。在一个实施例中，凹陷被形成为约7nm至约11nm的深度。
根据又一个实施例，半导体装置包括源极/漏极区、设置在源极/漏极区上方的蚀刻停止层(ESL)、设置在源极/漏极区上方和蚀刻停止层下方的金属接点、以及设置在金属接点上的通孔-内部互连层，使得通孔-内部互连层与金属接点的界面包括半圆形状，使得蚀刻停止层突出于通孔-内部互连层的一部分之上，使得通孔-内部互连层包括钨(W)，并使得在通孔-内部互连层中的α相位钨与β相位钨的量的比率为约100％。在一个实施例中，金属接点包括钴。在一个实施例中，蚀刻停止层突出于通孔-内部互连层的一部分之上约7nm至约11nm。
前述内文概述了许多实施例的特征，使本领域技术人员可以从各个方面更佳地了解本公开。本领域技术人员应可理解，且可轻易地以本公开为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同之优点。本领域技术人员也应了解这些相等的结构并未背离本公开的发明精神与范围。在不背离本公开的发明精神与范围之前提下，可对本公开进行各种改变、置换或修改。

Claims (17)

1.一种半导体装置制造方法，包括：
形成通过在一源极/漏极接点上的一介电层的一通孔；
通过上述通孔形成一凹陷，以形成上述源极/漏极接点的一弯曲顶表面；
在上述通孔的一侧壁上形成一氧化物衬垫，其中上述氧化物衬垫捕捉形成上述通孔所留下的杂质；以及
移除上述氧化物衬垫，其中移除上述氧化物衬垫暴露上述通孔的上述侧壁的至少一部分。
2.根据权利要求1所述的半导体装置制造方法，其中使用一O2处理形成上述氧化物衬垫。
3.根据权利要求2所述的半导体装置制造方法，其中上述O2处理是一电浆处理或在50℃至250℃之间的温度下进行的一热制程。
4.根据权利要求3所述的半导体装置制造方法，其中上述电浆处理在0.5torr至5torr之间的压力下，并且在O2的流量为2000sccm至18000sccm下进行。
5.根据权利要求3所述的半导体装置制造方法，其中上述电浆处理在500W至25000W的功率下，并且在50℃至250℃的温度下进行。
6.根据权利要求1所述的半导体装置制造方法，其中上述氧化物衬垫被形成以具有在3个单层与10个单层之间的厚度。
7.根据权利要求1所述的半导体装置制造方法，其中上述氧化物衬垫被形成以突出于上述源极/漏极接点的一部分之上。
8.根据权利要求1所述的半导体装置制造方法，其中上述凹陷通过一湿式清洗形成以包括一半圆形状。
9.一种半导体装置制造方法，包括：
蚀刻一通孔通过一介电层和一蚀刻停止层(ESL)到一源极/漏极接点；
使用一湿式清洗在上述源极/漏极接点的一顶表面中形成一凹陷，使得上述源极/漏极接点的上述顶表面是凹的；
在上述通孔的侧壁上形成一氧化物衬垫，其中上述氧化物衬垫捕捉在蚀刻通过上述介电层和上述蚀刻停止层的上述通孔所留下的杂质，其中上述蚀刻步骤、上述形成上述凹陷的步骤以及上述形成上述氧化物衬垫的步骤在一第一腔室中执行；
执行一预清洗，其中上述预清洗包括移除上述氧化物衬垫；以及
在上述通孔中沉积一金属，其中上述金属物理接触上述介电层的一侧壁，其中上述执行上述预清洗和上述沉积上述金属的步骤在不同于上述第一腔室的一第二腔室中原位执行。
10.根据权利要求9所述的半导体装置制造方法，其中上述预清洗使用在500W至25000W之间的用于电浆处理的偏压功率，在150℃至200℃下执行。
11.根据权利要求9所述的半导体装置制造方法，其中上述源极/漏极接点的上述顶表面在上述蚀刻步骤中反应以形成一水溶性金属氟化物。
12.根据权利要求11所述的半导体装置制造方法，其中上述湿式清洗包括去离子水或氢氧化铵来洗去上述水溶性金属氟化物。
13.根据权利要求9所述的半导体装置制造方法，其中上述氧化物衬垫也形成在上述介电层的一顶表面上。
14.根据权利要求9所述的半导体装置制造方法，其中上述金属包括钨，并且上述执行上述预清洗的步骤移除杂质。
15.根据权利要求14所述的半导体装置制造方法，其中上述杂质的移除导致上述钨具有100％的α相位钨与β相位钨的量的比率。
16.根据权利要求9所述的半导体装置制造方法，其中上述氧化物衬垫被形成以具有3个单层至10个单层的厚度。
17.根据权利要求9所述的半导体装置制造方法，其中上述凹陷被形成为7nm至11nm的深度。
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