CN113410230A - 半导体器件及方法 - Google Patents

半导体器件及方法 Download PDF

Info

Publication number
CN113410230A
CN113410230A CN202110049095.6A CN202110049095A CN113410230A CN 113410230 A CN113410230 A CN 113410230A CN 202110049095 A CN202110049095 A CN 202110049095A CN 113410230 A CN113410230 A CN 113410230A
Authority
CN
China
Prior art keywords
source
drain
region
layer
contact
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110049095.6A
Other languages
English (en)
Inventor
黄玉莲
王冠人
傅劲逢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN113410230A publication Critical patent/CN113410230A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823871—Complementary field-effect transistors, e.g. CMOS interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823814—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823878—Complementary field-effect transistors, e.g. CMOS isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry

Abstract

本公开涉及半导体器件及方法。在实施例中，一种器件，包括：第一源极/漏极区域；第二源极/漏极区域；层间电介质(ILD)层，在第一源极/漏极区域和第二源极/漏极区域之上；第一源极/漏极接触件，延伸穿过ILD层，第一源极/漏极接触件被连接到第一源极/漏极区域；第二源极/漏极接触件，延伸穿过ILD层，第二源极/漏极接触件被连接到第二源极/漏极区域；以及隔离特征，在第一源极/漏极接触件和第二源极/漏极接触件之间，该隔离特征包括电介质衬里和空隙，电介质衬里围绕空隙。

Description

半导体器件及方法
技术领域
本公开总体涉及半导体器件及方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人计算机、蜂窝电话、数码相机和其他电子设备。通常通过以下方式制造半导体器件：在半导体衬底之上依次沉积材料的绝缘层或电介质层、导电层和半导体层，并使用光刻来图案化各种材料层以在其上形成电路组件和元件。
半导体工业通过不断减小最小特征尺寸来持续提高各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成密度，这允许将更多的组件集成到给定面积中。然而，随着最小特征尺寸的减小，出现了应当解决的其他问题。
发明内容
根据本公开的一个实施例，提供了一种半导体器件，包括：第一源极/漏极区域；第二源极/漏极区域；层间电介质(ILD)层，在所述第一源极/漏极区域和所述第二源极/漏极区域之上；第一源极/漏极接触件，延伸穿过所述ILD层，所述第一源极/漏极接触件被连接到所述第一源极/漏极区域；第二源极/漏极接触件，延伸穿过所述ILD层，所述第二源极/漏极接触件被连接到所述第二源极/漏极区域；以及隔离特征，在所述第一源极/漏极接触件和所述第二源极/漏极接触件之间，所述隔离特征包括电介质衬里和空隙，所述电介质衬里围绕所述空隙。
根据本公开的另一实施例，提供了一种半导体器件，包括：第一源极/漏极区域；第二源极/漏极区域；层间电介质(ILD)层，在所述第一源极/漏极区域和所述第二源极/漏极区域之上，所述ILD层具有第一相对介电常数；第一源极/漏极接触件，延伸穿过所述ILD层，所述第一源极/漏极接触件被连接到所述第一源极/漏极区域；第二源极/漏极接触件，延伸穿过所述ILD层，所述第二源极/漏极接触件被连接到所述第二源极/漏极区域；以及隔离特征，在所述第一源极/漏极接触件和所述第二源极/漏极接触件之间，所述隔离特征具有第二相对介电常数，所述第二相对介电常数小于所述第一相对介电常数。
根据本公开的又一实施例，提供了一种形成半导体器件的方法，包括：在第一源极/漏极区域和第二源极/漏极区域之上沉积层间电介质(ILD)层；在所述ILD层中形成共享源极/漏极接触件，所述共享源极/漏极接触件被连接到所述第一源极/漏极区域和所述第二源极/漏极区域中的每一者；将所述共享源极/漏极接触件划分为第一源极/漏极接触件和第二源极/漏极接触件，所述第一源极/漏极接触件被连接到所述第一源极/漏极区域，所述第二源极/漏极接触件被连接到所述第二源极/漏极区域；以及在所述第一源极/漏极接触件和所述第二源极/漏极接触件之间形成隔离特征，所述隔离特征包括电介质衬里和空隙，所述电介质衬里围绕所述空隙。
附图说明
当结合附图阅读时，根据以下详细描述可以最好地理解本公开的各方面。注意，根据行业中的标准实践，各种特征未按比例绘制。实际上，为了讨论的清楚起见，各种特征的尺寸可以任意增大或减小。
图1示出了根据一些实施例的三维视图中的FinFET的示例。
图2、图3、图4、图5和图6是根据一些实施例的FinFET的制造的中间阶段的三维视图。
图7A、图7B、图7C、图7D、图8A、图8B、图9A、图9B、图10A、图10B、图11A和图11B是根据一些实施例的FinFET的制造的其他中间阶段的截面图。
图12A、图12B、图12C、图12D、图12E和图12F是根据一些实施例的FinFET的制造中的其他中间阶段的截面图。
图13A、图13B、图13C和图13D是根据一些其他实施例的FinFET的制造中的其他中间阶段的截面图。
图14A、图14B、图14C、图14D和图14E是根据一些其他实施例的FinFET的截面图。
图15A、图15B、图15C和图15D是根据一些其他实施例的FinFET的制造中的其他中间阶段的截面图。
图16A、图16B、图16C和图16D是根据一些其他实施例的FinFET的截面图。
图17A、图17B、图17C和图17D是根据一些其他实施例的FinFET的截面图。
图18是SRAM单元的电路图。
图19是根据一些实施例的半导体器件的俯视图。
具体实施方式
以下公开提供了用于实现本发明的不同特征的许多不同的实施例或示例。以下描述了组件和布置的特定示例以简化本公开。当然，这些仅仅是示例，并且不旨在进行限制。例如，在下面的描述中，在第二特征上方或之上形成第一特征可以包括直接接触地形成第一和第二特征的实施例，并且还可以包括在第一特征和第二特征之间形成附加特征使得第一特征和第二特征可以不直接接触的实施例。另外，本公开可以在各个示例中重复参考数字和/或字母。该重复是出于简单和清楚的目的，并且其本身并不指示所讨论的各种实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用空间相对术语，例如“在...之下”、“在...下方”、“下方的”、“在...上方”、“上方的”等，以描述如图所示的一个元件或特征与另一元件(多个元件)或特征(多个特征)的关系。除了在图中描述的定向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同定向。装置可以以其他方式定向(旋转90度或处于其他定向)，并且本文使用的空间相对描述语可以同样地被相应地解释。
根据一些实施例，源极/漏极接触件被形成为使得它们被隔离特征分离。隔离特征包括空隙，因此使隔离特征具有较低相对介电常数。因此可以在源极/漏极接触件之间实现大量的电隔离，从而提高FinFET的性能。在一些实施例中，通过以下步骤在“后切割(cutlast)”工艺中形成隔离特征：首先形成到多个FinFET的共享源极/漏极接触件，将共享源极/漏极接触件划分成多个源极/漏极接触件，并且在经划分的源极/漏极接触件之间形成隔离特征。在一些实施例中，通过以下步骤在“先切割(cut first)”工艺中形成隔离特征：首先形成隔离特征，并然后临近隔离特征形成分离的源极/漏极接触件。
图1示出了根据一些实施例的三维视图中的简化的鳍场效应晶体管(FinFET)的示例。为了说明的清楚性，省略了FinFET的一些其他特征(在下面讨论)。所示出的FinFET可以以用作例如一个晶体管或多个晶体管(例如四个晶体管)的方式进行电耦合。
FinFET包括从衬底50延伸的鳍62。浅沟槽隔离(STI)区域64被布置在衬底50之上，并且鳍62从相邻的STI区域64上方和之间突出。尽管STI区域64被描述/示出为与衬底50分离，但如本文所使用的，术语“衬底”可以用于指仅半导体衬底或包括隔离区域的半导体衬底。另外，尽管鳍62被示出为衬底50的单一连续材料，但是鳍62和/或衬底50可以包括单一材料或多种材料。在该上下文中，鳍62是指在相邻的STI区域64之间延伸的部分。
栅极结构90在鳍62的沟道区域之上。栅极结构90包括栅极电介质92和栅极电极94。栅极电介质92沿着鳍62的侧壁并在其顶表面之上，并且栅极电极94在栅极电介质92之上。源极/漏极区域84被布置在鳍62的相对于栅极电介质92和栅极电极94的相反侧。栅极间隔件80将源极/漏极区域84与栅极结构90分离。在其中形成多个晶体管的实施例中，源极/漏极区域84可以在各个晶体管之间共享。在其中由多个鳍62形成一个晶体管的实施例中，相邻的源极/漏极区域84可以电耦合，例如通过外延生长聚结源极/漏极区域84，或者通过将源极/漏极区域84与同一源极/漏极接触件耦合。一个或多个层间电介质(ILD)层(下面进一步讨论)在源极/漏极区域84和/或栅极电极94之上，通过其形成到源极/漏极区域84和栅极电极94的接触件(下面进一步讨论)。
图1进一步示出了若干参考截面。截面A-A沿鳍62的纵轴并且在例如FinFET的源极/漏极区域84之间的电流流动的方向上。截面B-B垂直于截面A-A，并且沿着栅极电极94的纵轴。截面C-C垂直于截面A-A，并且延伸穿过FinFET的源极/漏极区域84。为了清楚起见，后续附图参考这些参考截面。
本文讨论的一些实施例是在使用后栅极工艺(gate-last process)形成的FinFET的上下文中讨论的。在其他实施例中，可以使用先栅极工艺(gate-first process)。此外，一些实施例考虑了在诸如平面FET之类的平面器件中使用的方面。
图2至图6是根据一些实施例的FinFET的制造的中间阶段的三维视图。图2至图6示出了与图1类似的三维视图，但示出了三个栅极结构。
在图2中，提供衬底50。衬底50可以是半导体衬底，例如体半导体衬底、绝缘体上半导体(SOI)衬底等，其可以被掺杂(例如用p型或n型掺杂剂)或未被掺杂。衬底50可以是晶圆，例如硅晶圆。通常，SOI衬底是在绝缘体层上形成的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在通常为硅衬底或玻璃衬底的衬底上。也可以使用其他衬底，例如多层衬底或梯度衬底。在一些实施例中，衬底50的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷镓铟；或其组合。
衬底50具有区域50N和区域50P。区域50N可用于形成诸如NMOS晶体管之类的n型器件(例如n型FinFET)。区域50P可用于形成诸如PMOS晶体管之类的p型器件(例如p型FinFET)。区域50N可以与区域50P实体分离，并且可以在区域50N与区域50P之间布置任何数量的器件特征(例如其他有源器件、掺杂区域、隔离结构等)。
然后在衬底50上形成电介质层52。如下文进一步讨论的，电介质层52将被图案化以形成STI区域。电介质层52可以由诸如氧化硅之类的氧化物、诸如氮化硅之类的氮化物等、或其组合形成，并且可以通过化学气相沉积(CVD)、高密度等离子体化学气相沉积(HDP-CVD)、可流动CVD(FCVD)(例如，在远程等离子体系统中的基于CVD的材料沉积和后固化以将其转换为另一种材料(例如氧化物))等、或其组合形成。可以使用通过任何可接受的工艺形成的其他绝缘材料。在实施例中，电介质层52是通过FCVD工艺形成的氧化硅层。尽管电介质层52被示为单层，但是一些实施例可以利用多层。例如，在一些实施例中，电介质层52包括衬里子层和填充子层。可以首先沿衬底50的顶表面形成衬里子层，并且可以在衬里之上形成填充子层。在一些实施例中，衬里子层由诸如氮化硅之类的氮化物形成，并且填充子层由诸如氧化硅之类的氧化物形成。
然后在电介质层52上形成蚀刻停止层54。蚀刻停止层54由具有与随后形成的ILD层的材料不同的蚀刻速率的电介质材料形成(下面进一步讨论)。例如，蚀刻停止层54可以由氮化硅、氧化硅、氮氧化硅等形成，并且可以通过CVD、原子层沉积(ALD)等来沉积。在实施例中，蚀刻停止层54由氮化硅形成。
然后在蚀刻停止层54上形成电介质层56。电介质层56可以由选自电介质层52的候选材料组的材料形成，并且可以使用选自用于形成电介质层52的候选方法组的方法来形成。电介质层52、56可以由相同的材料形成，或者可以包括不同的材料。在实施例中，电介质层56是通过FCVD工艺形成的氧化硅层。
在形成电介质层52和/或电介质层56之后执行一个或多个退火工艺。在一些实施例中，在沉积电介质层52之后执行第一退火工艺，并且在沉积电介质层56之后执行第二退火工艺。在一些实施例中，在沉积电介质层52、56和蚀刻停止层54两者之后执行单个退火工艺，并且在沉积电介质层52与沉积电介质层56之间不执行退火工艺。(一个或多个)退火工艺使电介质层52、56密度增加。然后可以平坦化电介质层56。在一些实施例中，可以利用诸如化学机械抛光(CMP)、回蚀工艺、其组合等之类的平坦化工艺。
在图3中，电介质层52、56和蚀刻停止层54被图案化以形成暴露衬底50的沟槽58。可以使用可接受的光刻和蚀刻技术(例如利用一种或多种蚀刻工艺)对沟槽58进行图案化。蚀刻可以是任何可接受的蚀刻工艺，例如反应离子蚀刻(RIE)等。蚀刻可以是各向异性的。在一些实施例中，利用能够蚀刻电介质层52、56两者的材料(例如氧化硅)和蚀刻停止层54的材料(例如氮化硅)的气体来执行蚀刻，例如，含氟气体，如四氟甲烷(tetrafluoromethane，CF4)、三氟甲烷(fluoroform，CHF3)、氟代甲烷(CH3F)、八氟环戊烯(octafluorocyclopentene，C5F8)、八氟环丁烷(octafluorocyclobutane，C4F8)、其组合等。在一些实施例中，电介质层52、56和蚀刻停止层54可以各自通过不同的蚀刻被图案化。
在图4中，在沟槽58中形成外延结构60。外延结构60由半导体材料形成。在一些实施例中，外延结构60的半导体材料可以包括硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷化砷镓铟)；或其组合。外延结构60可以由与衬底50相同的材料形成，或者可以包括与衬底50不同的材料。
外延结构60是通过外延生长工艺形成的。例如，可以在沟槽58中外延生长同质外延结构。另外，在一些实施例中，异质外延结构可以用于外延结构60。例如，外延结构60可以被凹陷，并且可以在经凹陷的外延结构60之上外延生长与外延结构60不同的材料。在这些实施例中，最终的外延结构60包括经凹陷的材料，以及布置在经凹陷的材料之上的外延生长的材料。在另一实施例中，可以使用与衬底50不同的材料在沟槽58中外延生长异质外延结构。在一些实施例中，外延生长的材料可以在生长期间被原位掺杂，这可以避免先前和后续的注入，但原位掺杂和注入掺杂可以一起使用。
此外，在区域50N(例如NMOS区域)中外延生长与区域50P(例如PMOS区域)中的材料不同的材料可能是有利的。在各种实施例中，外延结构60的上部可以由硅-锗(SixGe1-x，其中x可以在0至1的范围内)、碳化硅、纯的或基本上纯的锗、III-V族化合物半导体、II-VI族化合物半导体等形成。例如，用于形成III-V族化合物半导体的可用材料包括但不限于砷化铟、砷化铝、砷化镓、磷化铟、氮化镓、砷化铟镓、铟砷化铝、锑化镓、锑化铝、磷化铝、磷化镓等。
在图5中，去除电介质层56。可以使用可接受的蚀刻工艺来去除电介质层56，例如对电介质层56的材料具有选择性的蚀刻工艺(例如以比蚀刻停止层54和外延结构60的材料更快的速率蚀刻电介质层56的材料)。用于去除电介质层56的蚀刻工艺可以与用于形成沟槽58的蚀刻工艺不同(例如以不同的蚀刻参数、不同的蚀刻剂和/或不同类型的蚀刻执行)。在一些实施例中，可以利用使用例如四氟甲烷(CF4)、三氟甲烷(CHF3)等的各向异性干法蚀刻来去除电介质层56。蚀刻停止层54停止蚀刻，从而保护电介质层52。在蚀刻之后，电介质层52的剩余部分形成STI区域64，并且外延结构60(见图4)从STI区域64的相邻部分以及蚀刻停止层54的相邻部分之间突出以形成鳍62。鳍62是半导体条带。
可以通过任何合适的方法来图案化鳍。例如，可以使用一种或多种光刻工艺(包括双图案化工艺或多图案化工艺)来图案化鳍。通常，双图案化或多图案化工艺结合了光刻工艺和自对准工艺，从而允许产生具有例如比使用单个直接光刻工艺可获得的间距更小的间距的图案。例如，在一个实施例中，在衬底之上形成牺牲层，并使用光刻工艺对其进行图案化。使用自对准工艺在经图案化的牺牲层旁边形成间隔件。然后去除牺牲层，并然后可以使用剩余的间隔件来图案化鳍。例如，间隔件可以用于图案化在其中形成鳍62的沟槽58。
此外，可以在鳍62和/或衬底50中形成适当的阱。在一些实施例中，可以在区域50N中形成P阱，并且可以在区域50P中形成N阱。在一些实施例中，在区域50N和区域50P两者中形成P阱或N阱。
在具有不同阱类型的实施例中，可以使用光致抗蚀剂或其他掩模来实现用于区域50N和区域50P的不同注入步骤。例如，可以在区域50N中的鳍62和STI区域64之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50P，例如PMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则在区域50P中执行n型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止n型杂质被注入到区域50N中，例如NMOS区域。n型杂质可以是磷、砷、锑等，并且可以以等于或小于1018cm-3的浓度(例如，在约1016cm-3至约1018cm-3的范围内)注入到该区域中。在注入之后，例如通过可接受的灰化工艺去除光致抗蚀剂。
在区域50P的注入之后，在区域50P中的鳍62和STI区域64之上形成光致抗蚀剂。光致抗蚀剂被图案化以暴露衬底50的区域50N，例如NMOS区域。可以通过使用旋涂技术来形成光致抗蚀剂，并且可以使用可接受的光刻技术来对光致抗蚀剂进行图案化。一旦光致抗蚀剂被图案化，则可以在区域50N中执行p型杂质注入，并且光致抗蚀剂可以用作掩模以基本上防止p型杂质被注入到区域50P中，例如，PMOS区域。p型杂质可以是硼、氟化硼、铟等，并且可以以等于或小于1018cm-3的浓度(例如，在约1016cm-3至约1018cm-3的范围内)注入到该区域中。在注入之后，可以例如通过可接受的灰化工艺来去除光致抗蚀剂。
在区域50N和区域50P的注入之后，可以执行退火以修复注入损坏并激活所注入的p型和/或n型杂质。在一些实施例中，鳍62的生长材料可以在生长期间被原位掺杂，这可以避免注入，但原位掺杂和注入掺杂可以一起使用。
在图6中，在鳍62之上形成虚设电介质70，并且在虚设电介质70之上形成虚设栅极72。虚设电介质70和虚设栅极72可以统称为“虚设栅极堆叠”，并且每个虚设栅极堆叠包括虚设电介质70和虚设栅极72。虚设栅极堆叠沿着鳍62的侧壁延伸。虚设电介质70可以接触蚀刻停止层54，包括蚀刻停止层54的在各个鳍62之间的部分，以及蚀刻停止层54的在鳍62的组之间(例如在区域50N和区域50P之间)的部分。
作为形成虚设电介质70和虚设栅极72的示例，在鳍62上形成虚设电介质层。虚设电介质层可以是例如氧化硅、氮化硅、其组合等，并且可以根据可接受的技术来沉积或热生长。在虚设电介质层之上形成虚设栅极层，并且在虚设栅极层之上形成掩模层。可以在虚设电介质层之上沉积虚设栅极层，并然后例如通过CMP进行平坦化。掩模层可以被沉积在虚设栅极层之上。虚设栅极层可以是导电材料或非导电材料，并且可以选自包括非晶硅、多晶硅(polysilicon)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组。可以通过物理气相沉积(PVD)、CVD、溅射沉积、或本领域已知并用于沉积选定材料的其他技术来沉积虚设栅极层。虚设栅极层可以由对蚀刻停止层54的蚀刻具有高蚀刻选择性的其他材料制成。掩模层可以包括例如氮化硅、氮氧化硅等。在该示例中，跨区域50N和区域50P形成单个虚设栅极层和单个掩模层。然后，使用可接受的光刻和蚀刻技术来图案化掩模层以形成掩模74。然后，通过可接受的蚀刻技术将掩模74的图案转移到虚设栅极层以形成虚设栅极72。掩模74的图案可选地可以被进一步转移到虚设电介质层以形成虚设电介质70。虚设栅极72覆盖鳍62的相应的沟道区域66。掩模74的图案可以用于将每个虚设栅极72与相邻虚设栅极实体分离。虚设栅极72还可以具有与相应的鳍62的纵向方向基本垂直的纵向方向(在工艺限制内)。尽管虚设电介质70被示出为覆盖蚀刻停止层54，但是应当理解，可以以其他方式形成虚设电介质70。在一些实施例中，例如当热生长虚设电介质层时，虚设电介质70被形成为仅覆盖鳍62。
以上描述的工艺仅是可以如何形成鳍62和虚设栅极72的一个示例。在一些实施例中，可以省略蚀刻停止层54，并且可以通过直接蚀刻衬底50来形成鳍62。例如，可以提供衬底50，并且可以通过在衬底50中蚀刻沟槽来在衬底50中形成鳍62。刻蚀可以是任何可接受的刻蚀工艺，例如反应离子刻蚀(RIE)、中性束刻蚀(NBE)等、或它们的组合。蚀刻可以是各向异性的。然后可以例如通过FCVD工艺在衬底50之上和鳍62之间形成类似于电介质层52的绝缘材料。此后，可以平坦化绝缘材料并使其凹陷，以在相邻鳍62之间形成STI区域64。然后可以在鳍62和STI区域64之上形成虚设电介质70和虚设栅极72。
图7A至图11B是根据一些实施例的FinFET的制造的其他中间阶段的截面图。除了示出了三个栅极结构之外，图7A、图8A、图9A、图10A和图11A是沿图1中的参考截面A-A所示的截面图。除了仅示出了两个鳍之外，图7B、图8B、图9B、图10B和图11B是沿图1中的参考截面B-B所示的截面图。图7A、图7B、以及图8A至图11B示出了区域50N和区域50P中的任一者中的特征。例如，图7A、图7B、以及图8A至图11B所示的结构可以适用于区域50N和区域50P两者。本文描述了区域50N和区域50P的结构中的差异(如果存在的话)。图7C和图7D是沿着图1中的参考截面C-C示出的截面图，其中示出了四个鳍。图7C和图7D示出了区域50N和区域50P两者中的特征。
在图7A和图7B中，在虚设栅极72、掩模74和/或鳍62的暴露表面上形成栅极间隔件80。可以通过形成绝缘材料并随后蚀刻绝缘材料来形成栅极间隔件80。栅极间隔件80的绝缘材料可以是氮化硅、碳氮化硅、碳氮氧化硅、其组合等，并且可以通过热氧化、沉积、其组合等形成。在一些实施例中，栅极间隔件80由多层绝缘材料形成，并且包括多个层。例如，栅极间隔件80可以包括多个碳氮化硅层，可以包括多个碳氮氧化硅层，或者可以包括布置在两个氮化硅层之间的氧化硅层。栅极间隔件80的蚀刻可以是各向异性的，并且对栅极间隔件80的材料是选择性的(例如以比蚀刻停止层54的材料更快的速率蚀刻栅极间隔件80的材料)。在蚀刻之后，栅极间隔件80可以具有直的侧壁或弯曲的侧壁。
在形成栅极间隔件80之前或期间，可以执行用于轻掺杂的源极/漏极(LDD)区域(未明确示出)的注入。在具有不同器件类型的实施例中，类似于所讨论的注入，可以在区域50N之上形成掩模(例如光致抗蚀剂)，同时暴露区域50P，并且可以将适当类型(例如，p型)杂质注入到区域50P中暴露的鳍62中。然后可以去除掩模。随后，可以在区域50P之上形成掩模(例如光致抗蚀剂)，同时暴露区域50N，并且可以将适当类型的杂质(例如，n型)注入到区域50N中暴露的鳍62中。然后可以去除掩模。n型杂质可以是任何先前讨论的n型杂质，并且p型杂质可以是任何先前讨论的p型杂质。轻掺杂的源极/漏极区域可以具有约1015cm-3至约1019cm-3的杂质浓度。可以使用退火来修复注入损坏并激活注入的杂质。
然后在鳍62中形成外延源极/漏极区域84。在鳍62中形成外延源极/漏极区域84以使得每个虚设栅极72布置在外延源极/漏极区域84的相应的相邻对之间。外延源极/漏极区域84延伸穿过蚀刻停止层54(例如沿着蚀刻停止层54的侧壁)，并且可以延伸到鳍62的在STI区域64的顶表面下方的部分中，如图7C和图7D所示(在下面进一步讨论)。在一些实施例中，栅极间隔件80用于将外延源极/漏极区域84与虚设栅极72分离适当的横向距离，使得外延源极/漏极区域84不会使所得的FinFET的后续形成的栅极短路。外延源极/漏极区域84可以在鳍62的沟道区域66中施加应力，从而改善性能。
可以通过掩蔽区域50P(例如PMOS区域)，并蚀刻区域50N中的鳍62的源极/漏极区域以在鳍62中形成凹槽，来在区域50N(例如NMOS区域)中形成外延源极/漏极区域84。凹槽可以延伸穿过蚀刻停止层54。然后，在凹槽中外延生长区域50N中的外延源极/漏极区域84。外延源极/漏极区域84可以包括任何可接受的材料，例如适合于n型FinFET的材料。例如，如果鳍62是硅，则区域50N中的外延源极/漏极区域84可以包括在沟道区域66中施加拉伸应变的材料，例如硅、碳化硅、掺杂磷的碳化硅、磷化硅等。区域50N中的外延源极/漏极区域84可以具有从鳍62的相应表面凸起的表面，并且可以具有小平面。
可以通过掩蔽区域50N(例如NMOS区域)，并蚀刻区域50P中的鳍62的源极/漏极区域以在鳍62中形成凹槽，来在区域50P(例如PMOS区域)中形成外延源极/漏极区域84。凹槽可以延伸穿过蚀刻停止层54。然后，在凹槽中外延生长区域50P中的外延源极/漏极区域84。外延源极/漏极区域84可以包括任何可接受的材料，例如适合于p型FinFET的材料。例如，如果鳍62是硅，则区域50P中的外延源极/漏极区域84可以包括在沟道区域66中施加压缩应变的材料，例如，硅-锗、掺杂硼的硅锗、锗、锗锡等。区域50P中的外延源极/漏极区域84还可以具有从鳍62的相应表面凸起的表面，并且可以具有小平面。
外延源极/漏极区域84和/或鳍62可以被注入掺杂剂以形成源极/漏极区域，类似于先前讨论的用于形成轻掺杂的源极/漏极区域的工艺，随后执行退火。源极/漏极区域的杂质浓度可以在约1019cm-3至约1021cm-3的范围内。用于源极/漏极区域的n型和/或p型杂质可以是任何先前讨论的杂质。在一些实施例中，外延源极/漏极区域84可以在生长期间被原位掺杂。
作为用于形成外延源极/漏极区域84的外延工艺的结果，外延源极/漏极区域84的上表面具有小平面，这些小平面横向向外扩展超过鳍62的侧壁。在一些实施例中，这些小平面使同一FinFET的相邻的外延源极/漏极区域84合并，如图7C所示。在其他实施例中，相邻的外延源极/漏极区域84在完成外延工艺之后保持分离，如图7D所示。例如，当FinFET由单个鳍62形成时或者当FinFET由多个鳍62形成时，可以形成未合并的外延源极/漏极区域84。在所示实施例中，用于形成栅极间隔件80的间隔件蚀刻被用于去除间隔件材料，以允许外延源极/漏极区域84延伸到蚀刻停止层54的顶表面。在一些其他实施例中，栅极间隔件80形成为覆盖鳍62的侧壁的在蚀刻停止层54上方延伸的一部分，从而阻止外延生长。
注意，以上公开总体描述了形成间隔件、LDD区域和源极/漏极区域的工艺。可以使用其他工艺和顺序。例如，可以利用更少或额外的间隔件，可以利用不同的步骤顺序，可以形成和去除间隔件等。在一些实施例中，栅极间隔件80可以在外延源极/漏极区域84之后形成。此外，可以使用不同的结构和步骤来形成n型和p型器件。在一些实施例中，可以在在区域50N中形成外延源极/漏极区域84期间在区域50N中形成虚设间隔件。然后可以去除区域50N中的虚设间隔件。然后可以在区域50P中形成外延源极/漏极区域84期间在区域50P中形成虚设间隔件。然后可以去除区域50P中的虚设间隔件。然后可以在区域50N和区域50P二者中形成了外延源极/漏极区域84之后形成栅极间隔件80。
然后第一ILD层86被沉积在外延源极/漏极区域84、栅极间隔件80、掩模74(如果存在的话)或虚设栅极72、以及STI区域64之上。第一ILD层86由具有与蚀刻停止层54的材料不同的蚀刻速率的电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等；氮化物，例如氮化硅；等。可以使用通过任何可接受的工艺形成的其他绝缘材料。在形成之后，第一ILD层86可以例如通过CMP被平坦化。因为外延源极/漏极区域84是在蚀刻停止层54之后形成的，第一ILD层86实体接触外延源极/漏极区域84的小平面，而在第一ILD层86和外延源极/漏极区域84之间没有蚀刻停止层。
在图8A和图8B中，可以执行诸如CMP之类的平坦化工艺，以使第一ILD层86的顶表面与掩模74(如果存在的话)或虚设栅极72的顶表面齐平。平坦化工艺可以去除虚设栅极72上的掩模74、以及栅极间隔件80的沿着掩模74的侧壁的部分。在平坦化工艺之后，虚设栅极72、栅极间隔件80和第一ILD层86的顶表面是共面的。因此，虚设栅极72的顶表面通过第一ILD层86暴露。在一些实施例中，掩模74可以保留，在这种情况下，平坦化工艺使第一ILD层86的顶表面与掩模74的顶表面齐平。
在图9A和图9B中，虚设栅极72和可选的虚设电介质层70被去除并由栅极结构90代替。栅极结构90包括栅极电介质92和栅极电极94。作为形成栅极结构90的示例，在一个或多个蚀刻步骤中去除虚设栅极72和掩模74(如果存在的话)，从而形成凹槽。还可以去除虚设电介质70的在凹槽中的部分。在一些实施例中，仅虚设栅极72被去除，并且虚设电介质70保留并且被凹槽暴露。在一些实施例中，虚设电介质70从管芯的第一区域(例如，核心逻辑区域)中的凹槽中被去除，并且保留在管芯的第二区域(例如，输入/输出区域)中的凹槽中。在一些实施例中，通过各向异性干法蚀刻工艺去除虚设栅极72。例如，蚀刻工艺可以包括使用(一种或多种)反应气体的干法蚀刻工艺，这些反应气体选择性地蚀刻虚设栅极72而不蚀刻第一ILD层86或栅极间隔件80。每个凹槽暴露和/或覆盖相应的鳍62的沟道区域66。每个沟道区域66被布置在外延源极/漏极区域84的相邻对之间。在去除期间，当蚀刻虚设栅极72时，虚设电介质70可以用作蚀刻停止层。然后在去除虚设栅极72之后可选地可以去除虚设电介质70。在去除之后，栅极电介质92共形地沉积在凹槽中，例如在鳍62的顶表面和侧壁上、以及在栅极间隔件80的侧壁上。栅极电介质92还可以形成在第一ILD层86的顶表面上。根据一些实施例，栅极电介质92包括氧化硅、氮化硅或其多层。在一些实施例中，栅极电介质92包括高k电介质材料，并且在这些实施例中，栅极电介质92可以具有大于约7.0的k值，并且可以包括铪、铝、锆、镧、锰、钡、钛、铅和其组合物的金属氧化物或硅酸盐。栅极电介质92的形成方法可以包括分子束沉积(MBD)、原子层沉积(ALD)、PECVD等。在其中虚设电介质70的部分保留在凹槽中的实施例中，栅极电介质92包括虚设电介质70的材料(例如氧化硅)。栅极电极94分别沉积在栅极电介质92之上，并填充凹槽的剩余部分。栅极电极94可以包括含金属材料，例如氮化钛、氧化钛、氮化钽、碳化钽、钴、钌、铝、钨、其组合、或其多个层。例如，尽管示出了单层栅极电极94，但每个栅极电极94可以包括任意数量的衬里层、任意数量的功函数调整层、以及填充材料。在填充栅极电极94之后，可以执行诸如CMP之类的平坦化工艺以去除栅极电极94的材料和栅极电介质92的多余部分，这些多余部分在第一ILD层86的顶表面之上。栅极电极94的材料和栅极电介质92的其余部分形成所得FinFET的栅极结构90。栅极结构90也可以被称为“栅极堆叠”或“金属栅极”。栅极结构90可以沿着鳍62的沟道区域66的侧壁延伸。
区域50N和区域50P中的栅极结构90的形成可以同时发生，使得每个区域中的栅极电介质92由相同的材料形成，并且每个区域中的栅极电极94由相同的材料形成。在一些实施例中，每个区域中的栅极结构90可以通过不同的工艺形成，使得每个区域中的栅极电介质92可以是不同的材料和/或每个区域中的栅极电极94可以是不同的材料。当使用不同的工艺时，可以使用各种掩蔽步骤来掩蔽和暴露适当的区域。
在图10A和图10B中，第二ILD层96被沉积在第一ILD层86之上。第二ILD层96可以由电介质材料形成，并且可以通过任何合适的方法沉积，例如CVD、等离子体增强CVD(PECVD)或FCVD。电介质材料可以包括氧化物，例如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)、未掺杂的硅酸盐玻璃(USG)等；氮化物，例如氮化硅；等。在形成之后，第二ILD层96可以例如通过CMP被平坦化。在一些实施例中，在第一ILD层86和第二ILD层96之间形成蚀刻停止层。蚀刻停止层可以包括具有与第二ILD层96的材料不同的蚀刻速率的电介质材料，例如氮化硅、氧化硅、氮氧化硅等。在一些实施例中，在形成第二ILD层96之前，可以在栅极电介质92和栅极电极94之上形成栅极掩模，其可以在接触件形成期间保护栅极电介质92和栅极电极94。
在图11A和图11B中，形成源极/漏极接触件102和栅极接触件104。源极/漏极接触件102实体耦合和电耦合到外延源极/漏极区域84，并因此被连接到外延源极/漏极区域84。栅极接触件104实体耦合和电耦合到栅极电极94，并因此被连接到栅极电极94。
作为形成栅极接触件104的示例，穿过第二ILD层96形成用于栅极接触件104的开口。可以使用可接受的光刻和蚀刻技术来形成开口。在开口中形成诸如扩散阻挡层、粘附层等之类的衬里、以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是钴、钨、铝、铜、银、金、镍等、或其组合。可以执行诸如CMP之类的平坦化工艺以从第二ILD层96的表面去除多余的材料。剩余的衬里和导电材料在开口中形成栅极接触件104。在形成之后，第二ILD层96和栅极接触件104的顶表面是共面的。
关于源极/漏极接触件102的形成的细节将在下面进一步讨论，然而应当理解，源极/漏极接触件102和栅极接触件104可以以不同的工艺形成，或者可以以相同的工艺形成。在一些实施例中，源极/漏极接触件102与栅极接触件104同时形成，例如用于源极/漏极接触件102的开口与用于栅极接触件104的开口同时形成。在一些实施例中，源极/漏极接触件102是在栅极接触件104之前或之后形成的，例如用于源极/漏极接触件102的开口在形成用于栅极接触件104的开口之前或之后形成。此外，尽管在同一横截面中示出了源极/漏极接触件102和栅极接触件104，但是源极/漏极接触件102和栅极接触件104中的每一者可以形成在不同的横截面中，这可以避免接触件的短路。
图12A至图12E是根据一些实施例的制造FinFET的源极/漏极接触件的中间阶段的截面图。图12A至图12E是沿着图1中的参考截面C-C示出的截面图，其中示出了四个鳍，并且示出了区域50N和区域50P两者中的特征。如下面进一步讨论的，图12A至图12E示出了“后切割”接触件形成过程，其中初始地形成共享源极/漏极接触件102(参见图12B)以耦合多个外延源极/漏极区域84。在形成共享源极/漏极接触件102之后，执行接触件切割工艺，其中共享源极/漏极接触件102被划分以形成多个分离的源极/漏极接触件102A、102B(参见图12C)，并且在分离的源极/漏极接触件102A、102B之间形成隔离特征120(参见图12E)。在该实施例中，隔离特征120具有弓形轮廓形状。示出了具有与图7C中类似的合并的外延源极/漏极区域84的FinFET的处理，但是应当理解，可以使用类似的技术来处理具有与图7D中类似的分离的外延源极/漏极区域84的FinFET。此外，尽管示出了形成两个分离的源极/漏极接触件102A、102B和一个隔离特征120，但是应当理解，可以同时形成任何期望数量的隔离特征和分离的源极/漏极接触件。
在图12A中，穿过ILD层86、96形成用于共享源极/漏极接触件的开口100。可以使用可接受的光刻和蚀刻技术来形成开口100。在形成之后，开口100延伸穿过ILD层86、96并暴露蚀刻停止层54。蚀刻停止层54停止对开口100的蚀刻。因为蚀刻停止层54位于外延源极/漏极区域84的凸起部分之下，因此外延源极/漏极区域84的所有小平面都可以被开口100暴露。蚀刻停止层54因此用作接触蚀刻停止层(CESL)。
在图12B中，在开口100中形成共享源极/漏极接触件102。在开口100中形成衬里(例如扩散阻挡层、粘附层等)以及导电材料。衬里可包括钛、氮化钛、钽、氮化钽等。导电材料可以是钴、钨、铝、铜、银、金、镍等、或其组合。在实施例中，导电材料是钴。在另一实施例中，导电材料是钨。可以执行诸如CMP之类的平坦化工艺以从第二ILD层96的表面去除多余的材料。剩余的衬里和导电材料在开口中形成共享源极/漏极接触件102和栅极接触件104。在形成之后，第二ILD层96和共享源极/漏极接触件102的顶表面是共面的。
在形成之后，共享源极/漏极接触件102和蚀刻停止层54的所有界面相对于衬底50的主表面是平坦的，并且蚀刻停止层54不沿着外延源极/漏极区域84的小平面延伸。在例如其中同一FinFET的相邻的外延源极/漏极区域84被合并的所示实施例中，可能在合并的外延源极/漏极区域84的下面形成空隙106。空隙106可以是空的、被填充或部分填充(例如部分地填充共享源极/漏极接触件102的一些材料)。在其中相邻的外延源极/漏极区域84保持分离的实施例中，外延源极/漏极区域84的所有小平面都可以被共享源极/漏极接触件102接触。蚀刻停止层54的其余部分设置在FinFET的鳍62之间，并且外延源极/漏极区域84位于蚀刻停止层54的这些部分上。
在一些实施例中，金属-半导体合金区域(未示出)被形成在外延源极/漏极区域84和共享源极/漏极接触件102之间，例如在外延源极/漏极区域84的由开口100暴露的部分上。金属-半导体合金区域可以是由金属硅化物(例如，硅化钛、硅化钴、硅化镍等)形成的硅化物区域、由金属锗化物(例如，锗化钛、锗化钴、锗化镍等)形成的锗化物区域、由金属硅化物和金属锗化物两者形成的硅锗化物区域等。可以通过在开口100中沉积金属，并然后执行热退火工艺来形成金属-半导体合金区域。金属可以是能够与外延源极/漏极区域84的半导体材料(例如硅、硅锗、锗等)反应以形成低电阻金属-半导体合金的任何金属，例如镍、钴、钛、钽、铂、钨、其他贵金属、其他难熔金属、稀土金属、或其合金。可以通过诸如ALD、CVD、PVD等之类的沉积工艺来沉积金属。在实施例中，金属-半导体合金区域是由钛-硅形成的硅化物区域。在热退火工艺之后，可以执行诸如湿法清洁之类的清洁工艺以从开口100去除任何残留的金属。
在图12C中，在共享源极/漏极接触件102中形成开口112。开口112将共享源极/漏极接触件102划分成多个分离的源极/漏极接触件102A、102B。开口112暴露分离的源极/漏极接触件102A、102B的侧壁以及蚀刻停止层54的水平部分54H。分离的源极/漏极接触件102A连接到外延源极/漏极区域84A，并且分离的源极/漏极接触件102B连接到外延源极/漏极区域84B。分离的源极/漏极接触件102A、102B都接触蚀刻停止层54的水平部分54H。蚀刻停止层54的水平部分54H沿着STI区域64延伸，并且在外延源极/漏极区域84A与外延源极/漏极区域84B之间延伸。
开口112可以使用可接受的光刻和蚀刻技术来形成。在一些实施例中，开口112经由通过等离子体工艺执行的各向异性或半各向同性蚀刻来形成，这将在下面更详细地描述。蚀刻对共享源极/漏极接触件102的材料是选择性的(例如以比蚀刻停止层54的材料更快的速率蚀刻共享源极/漏极接触件102的材料)。这样，蚀刻停止层54的水平部分54H用作等离子体蚀刻工艺的蚀刻停止。
开口112的轮廓形状可以通过控制等离子体蚀刻工艺的参数来控制。例如，可以控制开口112的尺寸，例如沿着开口112的不同位置处的不同宽度。作为说明性示例，图12C中所示的宽度W1、W2和W3表示沿开口112的三个位置，它们可以通过等离子体蚀刻工艺来控制。可以使用沿着开口112的其他位置、更多位置或更少位置来表征开口112的轮廓形状。宽度W1位于开口112的顶部。宽度W2位于开口112的中点。宽度W3位于开口112的底部，沿着蚀刻停止层54的暴露的水平部分54H。在实施例中，宽度W1可以在约15nm至约120nm的范围内，W2可以在约16.5nm至约150nm的范围内，并且宽度W3可以在约15nm至约120nm的范围内。开口112具有弓形轮廓形状，使得宽度W2位于开口112的最宽点处，并且大于宽度W1、W3中的每一者。在实施例中，宽度W2可以比宽度W1、W3中的每一者更大约10％至约50％。形成具有小宽度W1的开口112允许在随后的用于填充开口112的工艺期间引起夹断(pinch-off)。这样，可以有意地在分离的源极/漏极接触件件102A、102B之间形成空隙。
在工艺腔室中执行等离子体蚀刻工艺，其中将工艺气体供应到工艺腔室中。在一些实施例中，在等离子体蚀刻工艺期间，在低功率和高功率之间脉冲等离子体生成功率。在一些实施例中，在等离子体蚀刻工艺期间，还在低电压和高电压之间脉冲所施加的偏置电压。可以将等离子体生成功率和/或偏置电压脉冲为矩形波或方波，但可以使用其他脉冲形状。在一些实施例中，等离子体生成功率和偏置电压具有同步脉冲，使得等离子体生成功率和偏置电压同时处于它们各自的低状态或高状态。在一些实施例中，等离子体是直接等离子体。在一些实施例中，等离子体是在连接到工艺腔室的单独的等离子体生成腔室中生成的远程等离子体。可以通过任何合适的生成等离子体的方法将工艺气体激活为等离子体，例如变压器耦合等离子体(TCP)系统、电感耦合等离子体(ICP)系统、电容耦合等离子体(CCP)系统、磁增强反应离子技术、电子回旋加速器共振技术等。
在等离子体蚀刻工艺中使用的工艺气体包括至少一种或多种蚀刻剂气体和钝化气体。该(一种或多种)蚀刻剂气体可以包括基于氟或氯的气体。在其中共享源极/漏极接触件102由钨形成的实施例中，该(一种或多种)蚀刻剂气体的合适的示例包括NF3、SF6、CF4、CHF3、CH2F2、CH3F、C4F6、C4F8、C5F8、等或其组合，并且钝化气体的合适的示例包括CO、O2、H2等。在其中共享源极/漏极接触件102由钴形成的实施例中，该(一种或多种)蚀刻剂气体的合适的示例包括Cl2、NF3、SF6、CF4、CHF3、CH2F2、CH3F、C4F6、C4F8、C5F8等、或其组合，并且钝化气体的合适的示例包括CO、O2、H2等。可以使用诸如N2、Ar、He等之类的载气将工艺气体携带到工艺腔室中。还可以使用其他工艺气体，例如氧气或氢气。
该(一种或多种)蚀刻剂气体将共享源极/漏极接触件102的材料转换为可以从工艺腔室中排出的气相副产物，从而形成开口112。在一些实施例中，使用单一蚀刻剂气体，其将共享源极/漏极接触件102的材料直接升华成气相副产物。在一些实施例中，使用多种蚀刻剂气体。例如，第一蚀刻剂气体可以与第二蚀刻剂气体一起流动。第一蚀刻剂气体可以是上述基于氟或氯的蚀刻剂气体之一，并且第二蚀刻剂气体可以是氢气(适合于蚀刻钴)或氧气(适合于蚀刻钨或钴)。第一蚀刻剂气体将共享源极/漏极接触件102的材料转换成固相副产物，并且第二蚀刻剂气体将该固相副产物升华成气相副产物。
钝化气体钝化开口112的侧壁，使得可以在等离子体蚀刻工艺期间降低开口112的横向蚀刻速率。具体地，钝化气体与共享源极/漏极接触件102的材料反应以形成副产物，这些副产物凝结在分离的源极/漏极接触件102A、102B的侧壁上并抑制蚀刻。结果，开口112可以形成为高纵横比，例如大高度-宽度比。例如，开口112的高度与宽度之比可以在约0.3:1至约3.3:1的范围内。形成具有高纵横比的开口112允许在随后的填充开口112的工艺中引起夹断。这样，可以有意地在分离的源极/漏极接触件102A、102B之间形成空隙。
工艺气体可以以约10sccm至约950sccm范围内的速率流入工艺腔室。例如，当使用多种蚀刻剂气体时，第一蚀刻剂气体可以以约5sccm至约500sccm的范围内的速率流入工艺腔室，第二蚀刻剂气体可以以约5sccm至约500sccm的范围内的速率流入工艺腔室，并且钝化气体可以以约5sccm至约10sccm的范围内的速率流入工艺腔室。(一种或多种)蚀刻剂气体的流速与钝化气体的流速之比可以高达约2:1，例如在约0.01:1至约2:1的范围内。
可以使用具有约50伏至约800伏的范围内的高压的偏置电压来执行等离子体蚀刻工艺。可以使用具有约100瓦至约2500瓦的范围内的高功率的等离子体生成功率来执行等离子体蚀刻工艺。在一些实施例中，等离子体生成功率或偏置电压可以以约5％至约95％范围内的占空比来进行脉冲，并且可以具有约500Hz至约10000Hz的范围内的脉冲频率。等离子体蚀刻工艺可以在约-80℃至约200℃的范围内的温度下执行。工艺腔室中的压力可以在约5mTorr至约500mTorr的范围内。等离子体蚀刻工艺可以被执行约10秒至约1000秒的范围内的持续时间。
如上所述，可以通过控制等离子体蚀刻工艺的参数来控制开口112的轮廓形状。通过在高压、低钝化气体流速、和/或低偏置电压下执行等离子体蚀刻工艺，开口112可以形成为弓形轮廓形状。例如，在等离子体蚀刻工艺期间，可以将压力、偏置电压、钝化气体流速、以及(一种或多种)蚀刻剂气体的流速与钝化气体的流速之比控制在上述范围内。利用这些范围内的参数执行等离子体蚀刻工艺允许开口112被形成为弓形轮廓形状，并且利用这些范围之外的参数执行等离子体蚀刻工艺不允许弓形轮廓形状。
在图12D中，在开口112(参见图12C)中、在分离的源极/漏极接触件102A、102B上、以及第二ILD层96上沉积电介质衬里114。电介质衬里114可以由诸如氧化硅之类的氧化物、诸如氮化硅之类的氮化物等、或其组合形成，并且可以通过CVD、原子层沉积(ALD)等来沉积。在实施例中，电介质衬里114由氧化硅形成。电介质衬里114内衬于(line)开口112的侧壁和底部，例如分离的源极/漏极接触件102A、102B的暴露的侧壁以及蚀刻停止层54的暴露的水平部分54H。由于开口112形成有小宽度W1和纵横比高，因此在电介质衬里114的沉积期间会发生夹断。结果，由开口112的未被电介质衬里114填充的部分形成空隙116。空隙116具有与开口112类似的轮廓形状，例如弓形轮廓形状。为了促进空隙116的形成，可以使用更易于夹断的沉积工艺(例如CVD)来沉积电介质衬里114。沿着开口112的侧壁和底部的电介质衬里114可以被形成为约7nm至约60nm的范围内的统一厚度T1，这可以使得空隙116在其最宽点(例如中心)处的宽度W4在约1.5nm至约30nm的范围内。取决于电介质衬里114的沉积期间的工艺条件，空隙116可以处于真空或填充有气体(例如空气)。可在夹断之后发生加载，从而使得在空隙116上方的电介质衬里114中形成凸起区域114A。
在图12E中，执行平坦化工艺以从分离的源极/漏极接触件102A、102B以及第二ILD层96的顶表面去除电介质衬里114的多余材料。具体地，去除电介质衬里114的凸起区域114A。平坦化工艺可以是CMP工艺、回蚀工艺、其组合等。电介质衬里114的其余部分和空隙116形成隔离特征120，并且电介质衬里114围绕空隙116。隔离特征120具有与开口112相同的弓形轮廓形状和相同的尺寸(参见图12C)。在平坦化之后，隔离特征120和分离的源极/漏极接触件102A、102B中的每一者都接触蚀刻停止层54的水平部分54H，并且隔离特征120和分离的源极/漏极接触件102A、102B中的每一者都具有相同的高度。
隔离特征120实体隔离和电隔离分离的源极/漏极接触件102A、102B。如上所述，空隙116可以处于真空或填充有气体(例如空气)。空隙116因此可具有低至约1的相对介电常数(例如k值)，从而使隔离特征120具有非常低的相对介电常数。这样，可以在分离的源极/漏极接触件102A、102B之间实现大量的电隔离。隔离特征120的相对介电常数小于周围的电介质特征(例如，ILD层86、96和蚀刻停止层54)的相对介电常数。例如，隔离特征120的相对介电常数可以比周围的电介质特征的相对介电常数更小约10％至约60％。这样，可以增加源极/漏极接触件102A、102B之间的电隔离量，从而减小源极/漏极接触件102之间的寄生电容，并提高所得FinFET的性能。
在形成隔离特征120和源极/漏极接触件102A、102B之后，可以执行FinFET的进一步工艺。例如，在图12F中，在隔离特征120、分离的源极/漏极接触件102A、102B、以及第二ILD层96上形成金属间电介质(IMD)层122。导电特征124被形成在IMD层122中，并连接到源极/漏极接触件102。具体地，第一导电特征124A连接到源极/漏极接触件102A，并且第二导电特征124B连接到源极/漏极接触件102B。IMD层122和导电特征124可以是互连结构的一部分。例如，导电特征124可以包括导电通孔和导电线，它们是互连结构的金属化图案(例如互连)的一部分。金属化图案将所得的FinFET互连以形成集成电路。互连结构(包括IMD层122和导电特征124)可以通过镶嵌工艺来形成，例如单镶嵌工艺、双镶嵌工艺等。
IMD层122可以由任何合适的电介质材料形成，例如，氧化物，如氧化硅、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、掺杂硼的磷硅酸盐玻璃(BPSG)等；氮化物，例如氮化硅；等。IMD层122可以通过任何可接受的沉积工艺形成，例如旋涂、物理气相沉积(PVD)、化学气相沉积(CVD)等、或其组合。IMD层122可以是由k值小于约3.0的低k电介质材料形成的层。IMD层122可以是由k值小于2.5的超低k(ELK)电介质材料形成的层。在一些实施例中，在IMD层122和第二ILD层96之间形成蚀刻停止层。蚀刻停止层可以包括具有与IMD层122的材料不同的蚀刻速率的电介质材料，例如氮化硅、氧化硅、氧氮化硅等。
导电特征124可以包括扩散阻挡层以及扩散阻挡层上方的导电材料。作为形成导电特征124的示例，在IMD层122中形成开口以暴露下面的导电特征，例如源极/漏极接触件102。开口可以使用可接受的光刻和蚀刻技术来形成。扩散阻挡层可以由钛、氮化钛、钽、氮化钽等形成，并且可以通过诸如原子层沉积(ALD)等之类的沉积工艺形成在开口中。导电材料可以包括铜、铝、钨、银、及其组合等，并且可以通过电化学镀覆工艺、CVD、ALD、PVD等、或其组合在开口中形成在扩散阻挡层上方。在实施例中，导电材料是铜，并且扩散阻挡层是防止铜扩散到IMD层122中的薄阻挡层。在形成扩散阻挡层和导电材料之后，过量的扩散阻挡层和导电材料可以通过例如诸如化学机械抛光(CMP)工艺之类的平坦化工艺来去除。扩散阻挡层和导电材料的其余部分形成导电特征124。
图13A至图13C是根据一些实施例的制造FinFET的源极/漏极接触件的中间阶段的截面图。图13A至图13C是沿着图1中的参考截面C-C示出的截面图，其中示出了四个鳍，并且示出了区域50N和区域50P两者中的特征。如下面进一步讨论的，图13A至图13C示出了另一“后切割”接触件形成工艺，其中共享源极/漏极接触件被分开以形成多个分离的源极/漏极接触件102A、102B(参见图13A)，并且在分离的源极/漏极接触件102A、102B之间形成隔离特征120(参见图13C)。在该实施例中，隔离特征120具有凹角(reentrant)轮廓形状。示出了具有与图7C类似的合并的外延源极/漏极区域84的FinFET的处理，但是应当理解，可以使用类似的技术来处理具有与图7D类似的分离的外延源极/漏极区域84的FinFET。此外，尽管示出了形成两个分离的源极/漏极接触件102A、102B和一个隔离特征120，但是应当理解，可以同时形成任何期望数量的隔离特征和分离的源极/漏极接触件。
在图13A中，获得类似于图12B所示的结构，并且在共享源极/漏极接触件102中形成开口112。开口112将共享源极/漏极接触件102划分成多个分离的源极/漏极接触件102A、102B。开口112暴露分离的源极/漏极接触件102A、102B的侧壁以及蚀刻停止层54的水平部分54H。分离的源极/漏极接触件102A连接到外延源极/漏极区域84A，并且分离的源极/漏极接触件102B连接到外延源极/漏极区域84B。分离的源极/漏极接触件102A、102B均接触蚀刻停止层54的水平部分54H。
开口112可以使用可接受的光刻和蚀刻技术来形成。在一些实施例中，开口112由通过等离子体工艺执行的各向异性蚀刻形成，这将在下面更详细地描述。蚀刻对共享源极/漏极接触件102的材料是选择性的(例如以比蚀刻停止层54的材料更快的速率蚀刻共享源极/漏极接触件102的材料)。这样，蚀刻停止层54的水平部分54H用作等离子体蚀刻工艺的蚀刻停止。
开口112的轮廓形状可以通过控制等离子体蚀刻工艺的参数来控制。例如，可以控制开口112的尺寸，例如沿着开口112的不同位置处的不同宽度。作为说明性示例，图13A中所示的宽度W5和W6表示沿开口112的两个位置，它们可以通过等离子体蚀刻工艺来控制。可以使用沿着开口112的其他位置、更多位置、或更少位置来表征开口112的轮廓形状。宽度W5位于开口112的顶部。宽度W6位于开口112的底部，沿着蚀刻停止层54的暴露的水平部分54H。在实施例中，宽度W5可以在约15nm至约120nm的范围内，并且宽度W6可以在约16nm至约144nm的范围内。开口112具有凹角轮廓形状，使得开口112的侧壁与蚀刻停止层54的表面形成锐角θ1。锐角θ1可以在约86度至约89.5度的范围内。由于角度θ1是锐角，因此宽度W5小于宽度W6，并且开口112的宽度在从开口112的顶部向开口112的底部延伸的方向上连续减小。在实施例中，宽度W6可以比宽度W5更大约5％至约20％。形成具有小宽度W5的开口112允许在随后的用于填充开口112的工艺期间引起夹断。这样，可以有意地在分离的源极/漏极接触件102A、102B之间形成空隙。
在工艺腔室中执行等离子体蚀刻工艺，其中将工艺气体供应到工艺腔室中。可以通过以与关于图12C描述的方式类似的方式生成等离子体来执行等离子体蚀刻工艺。可以利用与关于图12C描述的类似的工艺气体来执行等离子体蚀刻工艺。在该实施例中，工艺气体包括在蚀刻停止层54的材料和共享源极/漏极接触件102的材料之间具有非常高的蚀刻选择性的(一种或多种)蚀刻剂气体。例如，当共享源极/漏极接触件102由钨形成时，可以利用NF3、SF6、CF4、CHF3、CH2F2、CH3F、C4F6、C4F8、C5F8、等或其组合执行等离子体蚀刻工艺，或者当共享源极/漏极接触件102由钴形成时，可以利用Cl2、NF3、SF6、CF4、CHF3、CH2F2、CH3F、C4F6、C4F8、C5F8等、或其组合执行等离子体蚀刻工艺，因此允许蚀刻选择性在约10:1至约50:1的范围内。以高蚀刻选择性执行等离子体蚀刻工艺允许等离子体蚀刻工艺被执行长持续时间，使得发生显著量的过度蚀刻。该实施例中的等离子体蚀刻工艺可以比关于图12C所描述的等离子体蚀刻工艺被执行更长的持续时间。例如，等离子体蚀刻工艺可以被执行约15秒至约1500秒的范围内的持续时间。由于蚀刻停止层54覆盖在STI区域64上，因此即使发生显著的过度蚀刻，也可以避免对STI区域64和/或鳍62的损坏。
如上所述，可以通过控制等离子体蚀刻工艺的参数来控制开口112的轮廓形状。通过长持续时间地执行等离子体蚀刻工艺以及对蚀刻停止层54的高蚀刻选择性，开口112可以形成为凹角轮廓形状。例如，在等离子体蚀刻工艺期间，持续时间以及对蚀刻停止层54的蚀刻选择性可以被控制在上述讨论的范围内。利用这些范围内的参数执行等离子体蚀刻工艺允许开口112形成为凹角轮廓形状，并且利用这些范围之外的参数执行等离子体蚀刻工艺则不允许凹角轮廓形状。
在图13B中，在开口112(参见图13A)中、在分离的源极/漏极接触件102A、102B上、以及第二ILD层96上沉积电介质衬里114。电介质衬里114可以由与关于图12D所描述的类似的材料和类似的方式来形成。电介质衬里114内衬于开口112的侧壁和底部，例如分离的源极/漏极接触件102A、102B的暴露的侧壁以及蚀刻停止层54的暴露的水平部分54H。由于开口112形成有小宽度W5，因此在电介质衬里114的沉积期间会发生夹断。结果，由开口112的未被电介质衬里114填充的部分形成空隙116。空隙116具有与开口112类似的轮廓形状，例如凹角轮廓形状。沿着开口112的侧壁和底部的电介质衬里114可以形成为约7nm至约60nm的范围内的统一厚度T2，这可以使得空隙116在其最宽点(例如底部)处的宽度W7在约1nm至约24nm的范围内。取决于电介质衬里114的沉积期间的工艺条件，空隙116可以处于真空或填充有气体(例如空气)。可在夹断之后发生加载，从而使得在空隙116上方的电介质衬里114中形成凸起区域114A。
在图13C中，执行平坦化工艺以从分离的源极/漏极接触件102A、102B以及第二ILD层96的顶表面去除电介质衬里114的多余材料。具体地，去除电介质衬里114的凸起区域114A。平坦化工艺可以是CMP工艺、回蚀工艺、其组合等。电介质衬里114的其余部分和空隙116形成隔离特征120，并且电介质衬里114围绕空隙116。隔离特征120具有与开口112相同的凹角轮廓形状和相同的尺寸(参见图13A)。
在形成隔离特征120和源极/漏极接触件102A、102B之后，可以执行FinFET的进一步工艺。例如，在图13D中，在隔离特征120、分离的源极/漏极接触件102A、102B、以及第二ILD层96上形成IMD层122。导电特征124被形成在IMD层122中，并连接到源极/漏极接触件102。IMD层122和导电特征124可以由与关于图12F描述的类似的材料和类似的方式来形成。
图14A至图14E是根据一些实施例的制造FinFET的源极/漏极接触件的中间阶段的截面图。图14A至图14E是沿图1中的参考截面C-C示出的截面图，其中示出了四个鳍，并且示出了区域50N和区域50P两者中的特征。如下面进一步讨论的，图14A至图14E示出了“先切割”接触件形成工艺，其中在ILD层86、96中初始地形成隔离特征120(参见图14C)。在形成隔离特征120之后，邻近隔离特征120形成多个分离的源极/漏极接触件102A、102B(参见图14E)。在该实施例中，隔离特征120具有弓形轮廓形状。示出了具有与图7C类似的合并的外延源极/漏极区域84的FinFET的处理，但是应当理解，可以使用类似的技术来处理具有与图7D类似的分离的外延源极/漏极区域84的FinFET。此外，尽管示出了形成两个分离的源极/漏极接触件102A、102B和一个隔离特征120，但是应当理解，可以同时形成任何期望数量的隔离特征和分离的源极/漏极接触件。
在图14A中，穿过ILD层86、96形成用于隔离特征的开口112。开口112可以通过与关于图12C所描述的类似的等离子体蚀刻工艺来形成，使得开口112具有弓形轮廓形状。在一些实施例中，可以通过执行等离子体蚀刻工艺，并然后使用稀释氢氟酸(HF)、HF酸和NH3的组合并施加热量(例如热处理)、NF3和NH3的组合并施加等离子体等以执行各向同性化学蚀刻来形成开口112。开口112可以具有与关于图12C描述的类似的宽度W1、W2和W3。开口112暴露ILD层86、96的侧壁以及蚀刻停止层54的水平部分54H。蚀刻停止层54的水平部分54H用作等离子体蚀刻工艺的蚀刻停止。
在图14B中，在开口112(参见图14A)中、在第二ILD层96上沉积电介质衬里114。电介质衬里114可以以与关于图12D描述的类似的方式形成，除了在该实施例中，电介质衬里114是由对ILD层86、96的蚀刻具有高蚀刻选择性的材料形成的。例如，当ILD层86、96由诸如氧化硅之类的氧化物形成时，电介质衬里114可以由诸如氮化硅之类的氮化物形成。由于沉积期间的夹断，由开口112的未被电介质衬里114填充的部分形成空隙116。可在夹断之后发生加载，从而使得在空隙116上方的电介质衬里114中形成凸起区域114A。空隙116具有与开口112类似的轮廓形状，例如，弓形轮廓形状。电介质衬里114可以具有与关于图12D描述的类似的厚度T1。空隙116可以具有与关于图12D描述的类似的宽度W4。
在图14C中，执行平坦化工艺以从第二ILD层96的顶表面去除电介质衬里114的多余材料。具体地，去除电介质衬里114的凸起区域114A。平坦化工艺可以是CMP工艺、回蚀工艺、其组合等。电介质衬里114的其余部分和空隙116形成隔离特征120，并且电介质衬里114围绕空隙116。隔离特征120具有与开口112相同的弓形轮廓形状和相同的尺寸(参见图14A)。
在图14D中，穿过ILD层86、96形成用于源极/漏极接触件的开口100。开口100可以使用可接受的光刻和蚀刻技术来形成。蚀刻对ILD层86、96的材料是选择性的，例如以比电介质衬里114的材料更大的速率选择性地蚀刻ILD层86、96的材料。在形成之后，开口100延伸穿过ILD层86、96并暴露蚀刻停止层54。蚀刻停止层54停止对开口100的蚀刻。由于蚀刻停止层54位于外延源极/漏极区域84的凸起部分之下，因此外延源极/漏极区域84的所有小平面都可以由开口100暴露。开口100暴露隔离特征120的侧壁，例如电介质衬里114的侧壁。
在图14E中，在开口100中形成分离的源极/漏极接触件102A、102B。在开口100中形成诸如扩散阻挡层、粘附层等之类的衬里以及导电材料。衬里可以包括钛、氮化钛、钽、氮化钽等。导电材料可以是钴、钨、铝、铜、银、金、镍等、或其组合。在实施例中，导电材料是钴。在另一实施例中，导电材料是钨。可以执行诸如CMP之类的平坦化工艺以从第二ILD层96和电介质衬里114的表面去除多余的材料。剩余的衬里和导电材料形成分离的源极/漏极接触件102A、102B。分离的源极/漏极接触件102A连接到外延源极/漏极区域84A，分离的源极/漏极接触件102B连接到外延源极/漏极区域84B，并且隔离特征120设置在分离的源极/漏极接触件102A、102B之间。分离的源极/漏极接触件102A、102B都接触蚀刻停止层54的水平部分54H。在平坦化之后，隔离特征120以及分离的源极/漏极接触件102A、102B中的每一者都接触蚀刻停止层54的水平部分54H，并且隔离特征120以及分离的源极/漏极接触件102A、102B中的每一者都具有相同的高度。
在一些实施例中，金属-半导体合金区域(未示出)分别形成在外延源极/漏极区域84A、84B与分离的源极/漏极接触件102A、102B之间，例如在外延源极/漏极区域84A、84B的由开口100暴露的部分上。金属-半导体合金区域可以类似于上述的那些金属-半导体合金区域。
在形成隔离特征120和源极/漏极接触件102A、102B之后，可以执行FinFET的进一步工艺。例如，类似于图12F的实施例，在隔离特征120、分离的源极/漏极接触件102A、102B、以及第二ILD层96上形成IMD层122。导电特征124被形成在IMD层122中，并连接到源极/漏极接触件102。
图15A至图15D是根据一些实施例的制造FinFET的源极/漏极接触件的中间阶段的截面图。图15A至图15D是沿图1中的参考截面C-C示出的截面图，其中示出了四个鳍，并且示出了区域50N和区域50P两者中的特征。如下面进一步讨论的，图15A至图15D示出了“先切割”接触件形成工艺，其中在ILD层86、96中初始地形成隔离特征120(参见图15C)。在形成隔离特征120之后，邻近隔离特征120形成多个分离的源极/漏极接触件102A、102B(参见图15D)。在该实施例中，隔离特征120具有凹角轮廓形状。示出了具有与图7C类似的合并的外延源极/漏极区域84的FinFET的处理，但是应当理解，可以使用类似的技术来处理具有与图7D类似的分离的外延源极/漏极区域84的FinFET。此外，尽管示出了形成两个分离的源极/漏极接触件102A、102B和一个隔离特征120，但是应当理解，可以同时形成任何期望数量的隔离特征和分离的源极/漏极接触件。
在图15A中，穿过ILD层86、96形成用于隔离特征的开口112。开口112可以通过与关于图13A所描述的类似的等离子体蚀刻工艺来形成，使得开口112具有凹角轮廓形状。开口112可以具有与关于图13A描述的类似的宽度W5和W6。开口112暴露ILD层86、96的侧壁以及蚀刻停止层54的水平部分54H。蚀刻停止层54的水平部分54H用作等离子体蚀刻工艺的蚀刻停止。
在图15B中，在开口112(参见图15A)中、在第二ILD层96上沉积电介质衬里114。电介质衬里114可以以与关于图12D描述的类似的方式形成，除了在该实施例中，电介质衬里114是由对ILD层86、96的蚀刻具有高蚀刻选择性的材料形成的。例如，当ILD层86、96由诸如氧化硅之类的氧化物形成时，电介质衬里114可以由诸如氮化硅之类的氮化物形成。由于沉积期间的夹断，由开口112的未被电介质衬里114填充的部分形成空隙116。可在夹断之后发生加载，从而使得在空隙116上方的电介质衬里114中形成凸起区域114A。空隙116具有与开口112类似的轮廓形状，例如凹角轮廓形状。电介质衬里114可以具有与关于图13B描述的类似的厚度T2。空隙116可以具有与关于图13B描述的类似的宽度W7。
在图15C中，执行平坦化工艺以从第二ILD层96的顶表面去除电介质衬里114的多余材料。具体地，去除电介质衬里114的凸起区域114A。平坦化工艺可以是CMP工艺、回蚀工艺、其组合等。电介质衬里114的其余部分和空隙116形成隔离特征120，并且电介质衬里114围绕空隙116。隔离特征120具有与开口112相同的凹角轮廓形状和相同的尺寸(参见图15A)。
在图15D中，穿过ILD层86、96形成分离的源极/漏极接触件102A、102B。分离的源极/漏极接触件102A、102B可以由与关于图14D和图14E描述的类似的材料和类似的工艺形成。
在形成隔离特征120和源极/漏极接触件102A、102B之后，可以执行FinFET的进一步工艺。例如，类似于图13D的实施例，在隔离特征120、分离的源极/漏极接触件102A、102B、以及第二ILD层96上形成IMD层122。导电特征124被形成在IMD层122中，并连接到源极/漏极接触件102。
图16A至图16D示出了根据其他实施例的FinFET。图16A是沿着图1中的参考截面A-A示出的截面图，除了示出了三个栅极结构。图16B是沿着图1中的参考截面B-B示出的截面图，除了仅示出了两个鳍。图16C和图16D是沿着图1中的参考截面C-C示出的截面图，其中示出了四个鳍。在该实施例中，源极/漏极接触件102包括上部源极/漏极接触件102U和下部源极/漏极接触件102L。上部源极/漏极接触件102U是穿过第二ILD层96形成的，并且下部源极/漏极接触件102L是穿过第一ILD层86形成的。上部源极/漏极接触件102U和下部源极/漏极接触件102L可以以不同的工艺形成，并且可以由相同的导电材料(例如钨或钴)形成。
隔离特征120被形成在相邻的上部源极/漏极接触件102U与相邻的下部源极/漏极接触件102L之间。隔离特征120可以具有如图16C所示的弓形轮廓形状，或者如图16D所示的凹角轮廓形状。图16C和图16D中的隔离特征120可以通过下列项中的任一项来形成：以上关于图12A至图12E所讨论的“后切割”工艺，以上关于图13A至图13C所讨论的“后切割”工艺，以上关于图14A至图14E所讨论的“先切割”工艺，或者以上关于图15A至图15D所讨论的“先切割”工艺。
图16C和图16D的FinFET已经合并了外延源极/漏极区域84，类似于图7C。在其他实施例中，图16C和图16D的FinFET可以具有与图7D类似的分离的外延源极/漏极区域84。
图17A至图17D示出了根据其他实施例的FinFET。图17A是沿着图1中的参考截面A-A示出的截面图，除了示出了三个栅极结构。图17B是沿着图1中的参考截面B-B示出的截面图，除了仅示出了两个鳍。图17C和图17D是沿着图1中的参考截面C-C示出的截面图，其中示出了四个鳍。在该实施例中，在生长外延源极/漏极区域84之前未沉积蚀刻停止层54(参见图6)。相反，在外延源极/漏极区域84和STI区域64上沉积CESL 88。例如，可以在形成外延源极/漏极区域84之后但在形成第一ILD层86之前沉积CESL 88。CESL 88可以由与蚀刻停止层54相似的材料和相似的沉积工艺形成。通过在第一ILD层86和CESL 88中图案化开口来形成源极/漏极接触件102，使得第一ILD层86的部分86A保持在共享源极/漏极接触件102下方。此外，在该实施例中，鳍62可以不是生长在衬底50上的外延结构，而是可以通过在衬底50中刻蚀沟槽而在衬底50中形成鳍62。这样，在该实施例中衬底50和鳍62可以是连续半导体材料。
在相邻的源极/漏极接触件102A、102B之间形成隔离特征120。隔离特征120可以具有如图17C所示的弓形轮廓形状，或如图17D所示的凹角轮廓形状。图17C和图17D中的隔离部件120可以通过下列项中的任一项形成：以上关于图12A至图12E所讨论的“后切割”工艺，以上关于图13A至图13C所讨论的“后切割”工艺，以上关于图14A至图14E所讨论的“先切割”工艺，或者以上关于图15A至图15D所讨论的“先切割”工艺。在任何这样的实施例中，进一步穿过第一ILD层的部分86A形成用于隔离特征120的开口，并且开口在CESL 88上停止。用于隔离特征120的开口因此暴露第一ILD层86的部分86A的侧壁，以及CESL 88的水平部分88H。CESL 88的水平部分88H沿着STI区域64延伸，并且在外延源极/漏极区域84A和外延源极/漏极区域84B之间延伸。电介质衬里114接触第一ILD层86的部分86A的侧壁以及CESL 88的水平部分88H的顶表面。
图17C和图17D的FinFET具有与图7C类似的合并的外延源极/漏极区域84。在其他实施例中，图17C和图17D的FinFET可以具有与图7D类似的分离的外延源极/漏极区域84。
如上所述，形成在相邻的源极/漏极接触件102之间具有空隙116的隔离特征120允许增加相邻的源极/漏极接触件102之间的电绝缘。增加相邻的源极/漏极接触件102之间的电绝缘可有助于减小源极/漏极接触件102之间的寄生电容，从而提高所得FinFET的性能。这种寄生电容减小在相邻的源极/漏极接触件102之间存在大电压差的器件中可能特别有利。这种器件的一个示例是静态随机存取存储器(SRAM)单元。
图18是SRAM单元的电路图。SRAM单元包括上拉晶体管PU1和PU2，以及下拉晶体管PD1和PD2，它们共同存储一个位。上拉晶体管PU1和PU2连接到电源电压节点Vcc，并且下拉晶体管PD1和PD2连接到接地电压节点Vss。SRAM单元还包括旁通栅极晶体管(pass-gatetransistors)PG1和PG2，它们连接到SRAM单元的字线WL以及互补位线BL和BLB。当旁通栅极晶体管PG1和PG2被使能时，可以利用互补位线BL和BLB读取SRAM单元的值，并且可以利用互补位线BL和BLB将新值写入SRAM单元。
图19是根据一些实施例的半导体器件200的俯视图。半导体器件200包括使用四组鳍62形成的六个FinFET，并且可以被互连以形成诸如图18的SRAM单元之类的SRAM单元。图19示出了截面C-C。图12A至图15D、图16C、图16D、图17C和图17D示出了与截面C-C类似的截面。
源极/漏极接触件102被形成到半导体器件200的FinFET，其中源极/漏极接触件102被隔离特征120分离。例如，如果在区域202中执行“后切割”工艺，则共享源极/漏极接触件可被划分为三个分离的源极/漏极接触件102，并且在分离的源极/漏极接触件102之间形成两个隔离特征120。类似地，在区域204中，类似地形成两个隔离特征120和三个分离的源极/漏极接触件102。区域202中的分离的源极/漏极接触件102将被连接到Vss、Vcc和BL。区域204中的分离的源极/漏极接触件102将被连接到Vss、Vcc和BLB。在一些实施例中，隔离特征120A被形成在用于上拉晶体管PU1和下拉晶体管PD1(参见图18)的源极/漏极接触件102之间。在一些实施例中，隔离特征120A被形成在用于上拉晶体管PU2和下拉晶体管PD2(参见图18)的源极/漏极接触件102之间。值得注意的是，每个隔离特征120A被设置在将连接到Vss和Vcc的相邻的源极/漏极接触件102之间。这样的隔离特征120A将处于较大电压差(例如，电源和地)的源极/漏极接触件102分离。在处于较大电压差的源极/漏极接触件102之间形成隔离特征120A有助于减小将由较大电压差引起的寄生电容。因此可以提高SRAM单元的性能。
在一个实施例中，一种器件包括：第一源极/漏极区域；第二源极/漏极区域；层间电介质(ILD)层，在第一源极/漏极区域和第二源极/漏极区域之上；第一源极/漏极接触件，延伸穿过ILD层，第一源极/漏极接触件被连接到第一源极/漏极区域；第二源极/漏极接触件，延伸穿过ILD层，第二源极/漏极接触件被连接到第二源极/漏极区域；以及隔离特征，在第一源极/漏极接触件和第二源极/漏极接触件之间，该隔离特征包括电介质衬里和空隙，电介质衬里围绕空隙。
在该器件的一些实施例中，隔离特征在隔离特征的顶部具有第一宽度，在隔离特征的中点具有第二宽度，并且在隔离特征的底部具有第三宽度，第二宽度大于第一宽度和第三宽度中的每一者。在该器件的一些实施例中，隔离特征的宽度在从隔离特征的顶部向隔离特征的底部延伸的方向上连续减小。在一些实施例中，该器件还包括：隔离区域，在衬底之上；以及接触蚀刻停止层(CESL)，在隔离区域之上，该CESL具有从第一源极/漏极区域延伸到第二源极/漏极区域的水平部分，CESL的水平部分与隔离特征、第一源极/漏极接触件、以及第二源极/漏极接触件中的每一者接触。在该器件的一些实施例中，第一源极/漏极区域和第二源极/漏极区域各自延伸穿过CESL。在该器件的一些实施例中，隔离特征延伸穿过ILD层的第一部分，该器件还包括：隔离区域，在衬底之上；以及接触蚀刻停止层(CESL)，在隔离区域之上，该CESL具有从第一源极/漏极区域延伸到第二源极/漏极区域的水平部分，该CESL的水平部分与隔离特征接触，该CESL的水平部分通过ILD层的第一部分与第一源极/漏极接触件和第二源极/漏极接触件中的每一者分离。在该器件的一些实施例中，CESL被设置在ILD层与隔离区域、第一源极/漏极区域和第二源极/漏极区域中的每一者之间。在该器件的一些实施例中，电介质衬里是氧化硅层，并且该空隙填充有空气或处于真空。在该器件的一些实施例中，第一源极/漏极区域是用于静态随机存取存储器(SRAM)单元的上拉晶体管的一部分，并且第二源极/漏极区域是用于该SRAM单元的下拉晶体管的一部分。
在一个实施例中，一种器件包括：第一源极/漏极区域；第二源极/漏极区域；层间电介质(ILD)层，在第一源极/漏极区域和第二源极/漏极区域之上，该ILD层具有第一相对介电常数；第一源极/漏极接触件，延伸穿过ILD层，第一源极/漏极接触件被连接到第一源极/漏极区域；第二源极/漏极接触件，延伸穿过ILD层，第二源极/漏极接触件被连接到第二源极/漏极区域；以及隔离特征，在第一源极/漏极接触件与第二源极/漏极接触件之间，该隔离特征具有第二相对介电常数，第二相对介电常数小于第一相对介电常数。
在一个实施例中，一种方法包括：在第一源极/漏极区域和第二源极/漏极区域之上沉积层间电介质(ILD)层；在ILD层中形成共享源极/漏极接触件，该共享源极/漏极接触件被连接到第一源极/漏极区域和第二源极/漏极区域中的每一者；将共享源极/漏极接触件划分为第一源极/漏极接触件和第二源极/漏极接触件，第一源极/漏极接触件被连接到第一源极/漏极区域，第二源极/漏极接触件被连接到第二源极/漏极区域；以及在第一源极/漏极接触件和第二源极/漏极接触件之间形成隔离特征，该隔离特征包括电介质衬里和空隙，电介质衬里围绕空隙。
在一些实施例中，该方法还包括在沉积ILD层之前：在隔离区域之上沉积接触蚀刻停止层(CESL)；并生长延伸穿过CESL的第一源极/漏极区域和第二源极/漏极区域。在该方法的一些实施例中，划分共享源极/漏极接触件包括：蚀刻共享源极/漏极接触件以形成暴露CESL的水平部分的开口，并且其中，形成隔离特征包括在该开口中沉积电介质衬里。在一些实施例中，该方法还包括在沉积ILD层之前：在第一源极/漏极区域和第二源极/漏极区域之上沉积接触蚀刻停止层(CESL)。在该方法的一些实施例中，划分共享源极/漏极接触件包括：蚀刻共享源极/漏极接触件和ILD层以形成暴露CESL的水平部分的开口，并且其中，形成隔离特征包括在该开口中沉积电介质衬里。在该方法的一些实施例中，将共享源极/漏极接触件划分为第一源极/漏极接触件和第二源极/漏极接触件包括：利用等离子体蚀刻工艺蚀刻该共享源极/漏极接触件以在共享源极/漏极接触件中形成开口，该开口具有弓形轮廓形状。在该方法的一些实施例中，该等离子体蚀刻工艺是利用50伏至800伏的范围内的偏置电压来执行的，该等离子体蚀刻工艺是在5mTorr至500mTorr的范围内的压力下执行的，并且该等离子体蚀刻工艺是利用蚀刻剂气体和钝化气体来执行的，蚀刻剂气体的流速与钝化气体的流速之比在0.01:1至2:1的范围内。在该方法的一些实施例中，将共享源极/漏极接触件划分为第一源极/漏极接触件和第二源极/漏极接触件包括：利用等离子体蚀刻工艺蚀刻该共享源极/漏极接触件以在共享源极/漏极接触件中形成开口，该开口具有凹角轮廓形状。在该方法的一些实施例中，ILD层被沉积在接触蚀刻停止层(CESL)之上，该等离子体蚀刻工艺被执行15秒至1500秒的范围内的持续时间，并且该等离子体蚀刻工艺在共享源极/漏极接触件与CESL之间具有10:1至50:1的范围内的蚀刻选择性。在一些实施例中，该方法还包括：在ILD层和隔离特征之上沉积金属间电介质(IMD)层；穿过IMD层形成第一导电特征，该第一导电特征被连接到第一源极/漏极接触件；并穿过IMD层形成第二导电特征，该第二导电特征被连接到第二源极/漏极接触件。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解后面的具体实施方式。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种半导体器件，包括：第一源极/漏极区域；第二源极/漏极区域；层间电介质(ILD)层，在所述第一源极/漏极区域和所述第二源极/漏极区域之上；第一源极/漏极接触件，延伸穿过所述ILD层，所述第一源极/漏极接触件被连接到所述第一源极/漏极区域；第二源极/漏极接触件，延伸穿过所述ILD层，所述第二源极/漏极接触件被连接到所述第二源极/漏极区域；以及隔离特征，在所述第一源极/漏极接触件和所述第二源极/漏极接触件之间，所述隔离特征包括电介质衬里和空隙，所述电介质衬里围绕所述空隙。
示例2是示例1所述的器件，其中，所述隔离特征在所述隔离特征的顶部具有第一宽度，在所述隔离特征的中点具有第二宽度，并且在所述隔离特征的底部具有第三宽度，所述第二宽度大于所述第一宽度和所述第三宽度中的每一者。
示例3是示例1所述的器件，其中，所述隔离特征的宽度在从所述隔离特征的顶部向所述隔离特征的底部延伸的方向上连续减小。
示例4是示例1所述的器件，还包括：隔离区域，在衬底之上；以及接触蚀刻停止层(CESL)，在所述隔离区域之上，所述CESL具有从所述第一源极/漏极区域延伸到所述第二源极/漏极区域的水平部分，所述CESL的水平部分与所述隔离特征、所述第一源极/漏极接触件、以及所述第二源极/漏极接触件中的每一者接触。
示例5是示例4所述的器件，其中，所述第一源极/漏极区域和所述第二源极/漏极区域各自延伸穿过所述CESL。
示例6是示例1所述的器件，其中，所述隔离特征延伸穿过所述ILD层的第一部分，所述器件还包括：隔离区域，在衬底之上；以及接触蚀刻停止层(CESL)，在所述隔离区域之上，所述CESL具有从所述第一源极/漏极区域延伸到所述第二源极/漏极区域的水平部分，所述CESL的水平部分与所述隔离特征接触，所述CESL的水平部分通过所述ILD层的第一部分与所述第一源极/漏极接触件和所述第二源极/漏极接触件中的每一者分离。
示例7是示例6所述的器件，其中，所述CESL被设置在所述ILD层与所述隔离区域、所述第一源极/漏极区域和所述第二源极/漏极区域中的每一者之间。
示例8是示例1所述的器件，其中，所述电介质衬里是氧化硅层，并且所述空隙填充有空气或处于真空。
示例9是示例1所述的器件，其中，所述第一源极/漏极区域是用于静态随机存取存储器(SRAM)单元的上拉晶体管的一部分，并且所述第二源极/漏极区域是用于所述SRAM单元的下拉晶体管的一部分。
示例10是一种半导体器件，包括：第一源极/漏极区域；第二源极/漏极区域；层间电介质(ILD)层，在所述第一源极/漏极区域和所述第二源极/漏极区域之上，所述ILD层具有第一相对介电常数；第一源极/漏极接触件，延伸穿过所述ILD层，所述第一源极/漏极接触件被连接到所述第一源极/漏极区域；第二源极/漏极接触件，延伸穿过所述ILD层，所述第二源极/漏极接触件被连接到所述第二源极/漏极区域；以及隔离特征，在所述第一源极/漏极接触件和所述第二源极/漏极接触件之间，所述隔离特征具有第二相对介电常数，所述第二相对介电常数小于所述第一相对介电常数。
示例11是一种形成半导体器件的方法，包括：在第一源极/漏极区域和第二源极/漏极区域之上沉积层间电介质(ILD)层；在所述ILD层中形成共享源极/漏极接触件，所述共享源极/漏极接触件被连接到所述第一源极/漏极区域和所述第二源极/漏极区域中的每一者；将所述共享源极/漏极接触件划分为第一源极/漏极接触件和第二源极/漏极接触件，所述第一源极/漏极接触件被连接到所述第一源极/漏极区域，所述第二源极/漏极接触件被连接到所述第二源极/漏极区域；以及在所述第一源极/漏极接触件和所述第二源极/漏极接触件之间形成隔离特征，所述隔离特征包括电介质衬里和空隙，所述电介质衬里围绕所述空隙。
示例12是示例11所述的方法，还包括在沉积所述ILD层之前：在隔离区域之上沉积接触蚀刻停止层(CESL)；并且生长延伸穿过所述CESL的所述第一源极/漏极区域和所述第二源极/漏极区域。
示例13是示例12所述的方法，其中，划分所述共享源极/漏极接触件包括：蚀刻所述共享源极/漏极接触件以形成暴露所述CESL的水平部分的开口，并且其中，形成所述隔离特征包括在所述开口中沉积所述电介质衬里。
示例14是示例11所述的方法，还包括在沉积所述ILD层之前：在所述第一源极/漏极区域和所述第二源极/漏极区域之上沉积接触蚀刻停止层(CESL)。
示例15是示例14所述的方法，其中，划分所述共享源极/漏极接触件包括：蚀刻所述共享源极/漏极接触件和所述ILD层以形成暴露所述CESL的水平部分的开口，并且其中，形成所述隔离特征包括在所述开口中沉积所述电介质衬里。
示例16是示例11所述的方法，其中，将所述共享源极/漏极接触件划分为所述第一源极/漏极接触件和所述第二源极/漏极接触件包括：利用等离子体蚀刻工艺蚀刻所述共享源极/漏极接触件以在所述共享源极/漏极接触件中形成开口，所述开口具有弓形轮廓形状。
示例17是示例16所述的方法，其中，所述等离子体蚀刻工艺是利用50伏至800伏的范围内的偏置电压来执行的，所述等离子体蚀刻工艺是在5mTorr至500mTorr的范围内的压力下执行的，并且所述等离子体蚀刻工艺是利用蚀刻剂气体和钝化气体来执行的，所述蚀刻剂气体的流速与所述钝化气体的流速的比率在0.01:1至2:1的范围内。
示例18是示例11所述的方法，其中，将所述共享源极/漏极接触件划分为所述第一源极/漏极接触件和所述第二源极/漏极接触件包括：利用等离子体蚀刻工艺蚀刻所述共享源极/漏极接触件以在所述共享源极/漏极接触件中形成开口，所述开口具有凹角轮廓形状。
示例19是示例18所述的方法，其中，所述ILD层被沉积在接触蚀刻停止层(CESL)之上，所述等离子体蚀刻工艺被执行15秒至1500秒的范围内的持续时间，并且所述等离子体蚀刻工艺在所述共享源极/漏极接触件与所述CESL之间具有10:1至50:1的范围内的蚀刻选择性。
示例20是示例11所述的方法，还包括：在所述ILD层和所述隔离特征之上沉积金属间电介质(IMD)层；穿过所述IMD层形成第一导电特征，所述第一导电特征被连接到所述第一源极/漏极接触件；并且穿过所述IMD层形成第二导电特征，所述第二导电特征被连接到所述第二源极/漏极接触件。

Claims (10)

1.一种半导体器件，包括：
第一源极/漏极区域；
第二源极/漏极区域；
层间电介质ILD层，在所述第一源极/漏极区域和所述第二源极/漏极区域之上；
第一源极/漏极接触件，延伸穿过所述ILD层，所述第一源极/漏极接触件被连接到所述第一源极/漏极区域；
第二源极/漏极接触件，延伸穿过所述ILD层，所述第二源极/漏极接触件被连接到所述第二源极/漏极区域；以及
隔离特征，在所述第一源极/漏极接触件和所述第二源极/漏极接触件之间，所述隔离特征包括电介质衬里和空隙，所述电介质衬里围绕所述空隙。
2.根据权利要求1所述的器件，其中，所述隔离特征在所述隔离特征的顶部具有第一宽度，在所述隔离特征的中点具有第二宽度，并且在所述隔离特征的底部具有第三宽度，所述第二宽度大于所述第一宽度和所述第三宽度中的每一者。
3.根据权利要求1所述的器件，其中，所述隔离特征的宽度在从所述隔离特征的顶部向所述隔离特征的底部延伸的方向上连续减小。
4.根据权利要求1所述的器件，还包括：
隔离区域，在衬底之上；以及
接触蚀刻停止层CESL，在所述隔离区域之上，所述CESL具有从所述第一源极/漏极区域延伸到所述第二源极/漏极区域的水平部分，所述CESL的水平部分与所述隔离特征、所述第一源极/漏极接触件、以及所述第二源极/漏极接触件中的每一者接触。
5.根据权利要求4所述的器件，其中，所述第一源极/漏极区域和所述第二源极/漏极区域各自延伸穿过所述CESL。
6.根据权利要求1所述的器件，其中，所述隔离特征延伸穿过所述ILD层的第一部分，所述器件还包括：
隔离区域，在衬底之上；以及
接触蚀刻停止层CESL，在所述隔离区域之上，所述CESL具有从所述第一源极/漏极区域延伸到所述第二源极/漏极区域的水平部分，所述CESL的水平部分与所述隔离特征接触，所述CESL的水平部分通过所述ILD层的第一部分与所述第一源极/漏极接触件和所述第二源极/漏极接触件中的每一者分离。
7.根据权利要求6所述的器件，其中，所述CESL被设置在所述ILD层与所述隔离区域、所述第一源极/漏极区域和所述第二源极/漏极区域中的每一者之间。
8.根据权利要求1所述的器件，其中，所述电介质衬里是氧化硅层，并且所述空隙填充有空气或处于真空。
9.一种半导体器件，包括：
第一源极/漏极区域；
第二源极/漏极区域；
层间电介质ILD层，在所述第一源极/漏极区域和所述第二源极/漏极区域之上，所述ILD层具有第一相对介电常数；
第一源极/漏极接触件，延伸穿过所述ILD层，所述第一源极/漏极接触件被连接到所述第一源极/漏极区域；
第二源极/漏极接触件，延伸穿过所述ILD层，所述第二源极/漏极接触件被连接到所述第二源极/漏极区域；以及
隔离特征，在所述第一源极/漏极接触件和所述第二源极/漏极接触件之间，所述隔离特征具有第二相对介电常数，所述第二相对介电常数小于所述第一相对介电常数。
10.一种形成半导体器件的方法，包括：
在第一源极/漏极区域和第二源极/漏极区域之上沉积层间电介质ILD层；
在所述ILD层中形成共享源极/漏极接触件，所述共享源极/漏极接触件被连接到所述第一源极/漏极区域和所述第二源极/漏极区域中的每一者；
将所述共享源极/漏极接触件划分为第一源极/漏极接触件和第二源极/漏极接触件，所述第一源极/漏极接触件被连接到所述第一源极/漏极区域，所述第二源极/漏极接触件被连接到所述第二源极/漏极区域；以及
在所述第一源极/漏极接触件和所述第二源极/漏极接触件之间形成隔离特征，所述隔离特征包括电介质衬里和空隙，所述电介质衬里围绕所述空隙。
CN202110049095.6A 2020-06-30 2021-01-14 半导体器件及方法 Pending CN113410230A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/917,473 US11545546B2 (en) 2020-06-30 2020-06-30 Semiconductor device and method
US16/917,473 2020-06-30

Publications (1)

Publication Number Publication Date
CN113410230A true CN113410230A (zh) 2021-09-17

Family

ID=77675783

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110049095.6A Pending CN113410230A (zh) 2020-06-30 2021-01-14 半导体器件及方法

Country Status (5)

Country Link
US (2) US11545546B2 (zh)
KR (1) KR102487407B1 (zh)
CN (1) CN113410230A (zh)
DE (1) DE102020119171B3 (zh)
TW (1) TWI801919B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11515165B2 (en) * 2020-06-11 2022-11-29 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8664731B2 (en) * 2011-02-14 2014-03-04 Kionix, Inc. Strengthened micro-electromechanical system devices and methods of making thereof
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9236300B2 (en) 2012-11-30 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Contact plugs in SRAM cells and the method of forming the same
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9406804B2 (en) 2014-04-11 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with contact-all-around
US9443769B2 (en) 2014-04-21 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Wrap-around contact
US9431296B2 (en) 2014-06-26 2016-08-30 International Business Machines Corporation Structure and method to form liner silicide with improved contact resistance and reliablity
US9831183B2 (en) 2014-08-07 2017-11-28 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure and method of forming
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9837355B2 (en) * 2016-03-22 2017-12-05 International Business Machines Corporation Method for maximizing air gap in back end of the line interconnect through via landing modification
US9548366B1 (en) 2016-04-04 2017-01-17 Taiwan Semiconductor Manufacturing Company, Ltd. Self aligned contact scheme
KR102495093B1 (ko) 2016-11-14 2023-02-01 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10504990B2 (en) 2017-11-21 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Isolation features and methods of fabricating the same
KR102402763B1 (ko) 2018-03-27 2022-05-26 삼성전자주식회사 반도체 장치
US10608096B2 (en) 2018-06-11 2020-03-31 International Business Machines Corporation Formation of air gap spacers for reducing parasitic capacitance
KR102636464B1 (ko) 2018-06-12 2024-02-14 삼성전자주식회사 게이트 분리층을 갖는 반도체 소자 및 그 제조 방법
US10374040B1 (en) * 2018-06-12 2019-08-06 Globalfoundries Inc. Method to form low resistance contact
US10672795B2 (en) 2018-06-27 2020-06-02 Taiwan Semiconductor Manufacturing Co., Ltd. Bulk semiconductor substrate configured to exhibit semiconductor-on-insulator behavior
US10658506B2 (en) * 2018-07-18 2020-05-19 Globalfoundries Inc. Fin cut last method for forming a vertical FinFET device
KR102576212B1 (ko) * 2018-09-21 2023-09-07 삼성전자주식회사 반도체 장치
US10998238B2 (en) 2018-10-31 2021-05-04 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuits with buried interconnect conductors
US11101347B2 (en) 2018-11-29 2021-08-24 Taiwan Semiconductor Manufacturing Company, Ltd. Confined source/drain epitaxy regions and method forming same
KR102259601B1 (ko) * 2019-04-26 2021-06-02 주식회사 키 파운드리 깊은 트렌치 구조를 갖는 반도체 소자 및 그 제조방법
US10896845B2 (en) * 2019-06-13 2021-01-19 International Business Machines Corporation Airgap vertical transistor without structural collapse

Also Published As

Publication number Publication date
TW202203373A (zh) 2022-01-16
KR102487407B1 (ko) 2023-01-10
KR20220002028A (ko) 2022-01-06
TWI801919B (zh) 2023-05-11
US20210408231A1 (en) 2021-12-30
US11545546B2 (en) 2023-01-03
US11935920B2 (en) 2024-03-19
US20220359650A1 (en) 2022-11-10
DE102020119171B3 (de) 2021-12-02

Similar Documents

Publication Publication Date Title
US11854814B2 (en) Semiconductor device and method
KR102548077B1 (ko) 반도체 디바이스 및 방법
US20230361123A1 (en) Method of forming a dummy fin between first and second semiconductor fins
US20230411483A1 (en) Transistor gate structures and methods of forming the same
US11444177B2 (en) Semiconductor device and method
US20220123115A1 (en) Contact plug structure of semiconductor device and method of forming same
US20220262911A1 (en) Semiconductor Device and Method
US11935920B2 (en) Semiconductor device and method
KR20220134407A (ko) 트랜지스터 게이트 컨택트 및 이를 형성하는 방법
US11557518B2 (en) Gapfill structure and manufacturing methods thereof
US20230377989A1 (en) Source/Drain Regions and Methods of Forming Same
US20230115634A1 (en) Transistor Gate Structures and Methods of Forming the Same
US11978676B2 (en) Semiconductor structure and method of forming the same
US20240072052A1 (en) Dielectric Walls for Complementary Field Effect Transistors
US20230378256A1 (en) Transistor Gate Isolation Structures and Methods of Forming the Same
US20220367187A1 (en) Semiconductor Device and Method of Manufacture
US20230317469A1 (en) Semiconductor Device and Methods of Forming the Same
US20220376088A1 (en) Semiconductor Device and Method
TW202329326A (zh) 半導體裝置之接觸特徵及其形成方法
KR20220118284A (ko) 트랜지스터 소스/드레인 접촉부 및 그 형성 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination