CN103474416A - 互连结构及其形成方法 - Google Patents
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Abstract
一种互连结构及其形成方法,所述互连结构包括:半导体衬底;位于所述半导体衬底上的介质层;位于所述半导体衬底上的第一金属层,所述第一金属层位于介质层内且第一金属层的上表面低于所述介质层的上表面,即第一金属层上方具有凹槽;位于凹槽内的第二金属层,所述第二金属层防止第一金属层扩散。本发明互连结构及其形成方法通过在位于介质层中第一金属层表面沉积第二金属层,防止第一金属层中原子发生电迁移,进而避免因第一金属层中原子发生电迁移而造成的互连结构性能退化或失效,提高所形成互连结构的电学性能。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种互连结构及其形成方法。
背景技术
现有半导体工艺中,通常采用铝作为互连结构的材料;但是,由于铜具有更高的电导率和更好的抗电迁移特性,因此铜逐步取代铝而被广泛地应用在超大规模集成电路的互连线中。然而,在铜作为互连线的过程中,发现铜易在介质层内快速扩散,可能会导致很高的泄漏电流和介质层击穿,为此,需要在铜互连线与介质层之间设置防止铜扩散的阻挡层。
随着超大规模集成电路的发展,特别是高性能逻辑器件尺寸的不断减小,阻挡层也无法完全阻止铜从互连线顶部扩散至介质层中,使得介质层同样易被击穿。
上述击穿可分为两种类型。一种是本征击穿,即电压一加到铜互连结构中,电场强度就达到或超过铜互连结构的介质层击穿临界场强,介质层中的电流瞬间变得很大,介质层马上被击穿。另一种是与可靠性相关的时间相关介质击穿(Time Dependent Dielectric Breakdown,TDDB),即施加在介质层上的电场低于其本征击穿场强,并未引起本征击穿,但经历一定时间后介质层仍发生了击穿。
造成与时间相关介质击穿的原因是由于芯片的集成度提高,互连线变得很细,在通电状态下,其中的电流密度很大,在较高的电流密度作用下,互连线金属层中的金属离子会沿着电子运动反方向进行迁移,这种现象称之为电迁移,电迁移会使得金属层因金属离子的迁移在局部区域由质量堆积(Pileup)而出现小丘(Hillocks),或由质量亏损出现空洞(Voids)而造成的器件或互连性能退化甚至失效。
因此,抑制铜互连线金属层中铜离子的流失可以改善与时间相关介质击穿。由于铜互连线在形成过程中会接触到氧化性刻蚀气体,并难免会暴露在空气中,所以铜表面的铜原子极易被氧化形成CuO,目前也有相关报道采用N2或H2等离子还原铜离子Cu,详见Tsung-Kuei Kang等人于2004年发表在Journal of The Electrochemical Society上题目为Avoiding Cu Hillocks during thePlasma Process的文章。但是,采用N2或H2等离子还原的原理是基于:等离子体在高压下电离成离子原子等,与铜互连线表面发生还原反应,将CuO还原成Cu,但是金属原子仍处于不稳定状态,对抑制铜离子的流失、以及改善与时间相关介质击穿效果不明显。
一种互连结构或者互连结构的形成方法,以抑制铜互连线中铜离子的流失,改善互连结构的电学性能成为目前亟待解决的问题之一。
发明内容
本发明解决的问题是提供一种互连结构及其形成方法,防止互连结构中金属原子发生电迁移,提高包含所述互连结构的半导体器件的电学性能。
为解决上述问题,本发明提供了一种互连结构,包括:半导体衬底;位于所述半导体衬底上的介质层;位于所述半导体衬底上的第一金属层,所述第一金属层位于介质层内且第一金属层的上表面低于所述介质层的上表面,即第一金属层上方具有凹槽;位于凹槽内的第二金属层,所述第二金属层防止第一金属层扩散。
可选的,所述第二金属层位于凹槽的侧壁以及底部上。
可选的,所述第二金属层填满凹槽。
可选的,所述第二金属层的材质为钴。
可选的,所述第二金属层的厚度为10~100埃。
可选的,所述互连结构还包括阻挡层,所述阻挡层位于介质层和第二金属层的上表面。
可选的,所述阻挡层的材质为碳氮化硅。
相应的,本发明还提供了一种互连结构的形成方法,包括:提供半导体衬底;在所述半导体衬底上形成介质层;刻蚀介质层至露出半导体衬底,形成沟槽;于沟槽内填充满第一金属层;刻蚀第一金属层,使所述第一金属层的上表面低于介质层的上表面,于第一金属层上方形成凹槽;于凹槽内形成第二金属层,所述第二金属层防止第一金属层扩散。
可选的,于凹槽的侧壁以及底部上形成所述第二金属层。
可选的,于凹槽内填充满所述第二金属层。
可选的,所述第二金属层的材质为钴,所述第二金属层的厚度为10~100埃。
可选的,形成第二金属层的方法为物理气相沉积工艺。
可选的,刻蚀第一金属层的方法为湿法刻蚀法,采用的溶液为硫酸和双氧水的混合溶液。
可选的,所述硫酸和双氧水的混合溶液的温度为25~90℃,硫酸和双氧水的体积比为100:1~1000:1,湿法刻蚀法的刻蚀时间为10~180s。
可选的,形成第二金属层之后,还包括:通过氢气等离子体或氨气等离子体对所述第二金属层表面进行轰击。
可选的,于沟槽内填充满第一金属层之前,还包括:通过氯气等离子体对所述沟槽进行回刻。
可选的,形成所述氯气等离子体的射频电源的功率为100~1500W,压强为1~10mTorr,氯气流量为100~2000sccm。
与现有技术相比,本发明技术方案具有以下优点:
通过在位于介质层中第一金属层表面沉积第二金属层,由于在第一金属层和第二金属层接触处会形成第一金属层中金属原子与第二金属层中金属原子的合金,而此合金可以防止第一金属层中原子发生电迁移,进而避免因第一金属层中原子发生电迁移而造成的互连结构性能退化或失效,提高所形成互连结构的电学性能。
可选方案中,所述第二金属层的材质为钴,由于在第一金属层和第二金属层接触处会形成第一金属层中金属与钴的合金,该合金能够有效防止第一金属层中金属原子发生电迁移,避免第一金属层中金属原子发生电迁移而造成的互连结构性能退化或失效,提高了所形成互连结构的电学性能。
附图说明
图1为本发明实施方式中互连结构的结构示意图;
图2为本发明一实施例中互连结构的形成方法的流程示意图;
图3~图9为本发明一实施例中互连结构的形成方法所形成互连结构各阶段的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其它不同于在此描述的其它方式来实施,因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述,现有技术所形成互连结构中,金属层中铜原子易发生电迁移,导致金属层某些区域中因铜原子堆积而形成小丘或因铜原子迁移而形成空洞,进而造成互连结构性能退化甚至失效。而通过N2或H2等离子虽可将金属层表面的CuO还原成Cu,但由于铜原子仍处于不稳定状态,其在抑制铜原子的流失、以及改善与时间相关介质击穿效果不明显。
针对上述缺陷,本发明提供了一种互连结构及其形成方法。
参考图1所示,所述互连结构包括:
半导体衬底101;
位于所述半导体衬底101上的介质层105;
位于所述半导体衬底101上的第一金属层107,所述第一金属层107位于介质层105内且第一金属层107的上表面低于所述介质层105的上表面,即第一金属层107上方具有凹槽;
位于凹槽内的第二金属层109,所述第二金属层109防止第一金属层107扩散。
本实施例中,所述第二金属层109填满凹槽。
具体的,所述第一金属层107的材质可为铜,所述第二金属层109的材质可为钴,所述第二金属层109的厚度为10~100埃。
在另一实施例中,所述第二金属层109位于凹槽的侧壁以及底部上。
在其它实施例中,所述互连结构还包括停止层103,位于半导体衬底101与介质层105之间,用于防止后续形成于介质层105内的金属原子扩散至半导体衬底中,提高互连结构的稳定性和可靠性。所述互连结构还可包括阻挡层111,位于介质层105和第二金属层109的上表面,所述阻挡层111的材质可为碳氮化硅,以保护位于阻挡层111下方的介质层105不受损伤以及作为后续工艺的层间介质层,保障所形成互连结构的电学性能。
参考图2,为本发明一实施例中互连结构的形成方法的流程示意图,包括:
步骤S1,提供半导体衬底;
步骤S2,在所述半导体衬底上形成介质层;
步骤S3,刻蚀介质层至露出半导体衬底,形成沟槽;
步骤S4,于沟槽内填充满第一金属层;
步骤S5,刻蚀第一金属层,使所述第一金属层的上表面低于介质层的上表面,于第一金属层上方形成凹槽;
步骤S6,于凹槽内形成第二金属层,所述第二金属层防止第一金属层扩散。
参考图3~图9,示出了本发明一实施例中互连结构的形成方法所形成互连结构各阶段的剖面结构示意图,结合图3~图9,通过具体实施例对本发明互连结构的形成方法做进一步说明。
首先,参考图3,提供半导体衬底201,在所述半导体衬底201上形成介质层205,刻蚀介质层205至露出半导体衬底201,形成沟槽204。
本实施例中,所述半导体衬底201的材质为单晶硅或单晶硅锗,或者单晶掺碳硅;或者还可以包括其它的材料,本发明对此不做限制。
此外,所述半导体衬底201中形成有器件结构(图未示),所述器件结构可以为半导体前段工艺中形成的器件结构,例如MOS晶体管等;所述半导体衬底201中还可以包括用于实现电连接的金属导线。
所述介质层205的材质为低介电常数材料(low k)或超低介电常数材料(Ultra low k,ULK),用于隔离后续形成的金属层,以减小金属层之间的寄生电容。形成所述介质层205的方法为化学气相沉积(CVD,Chemical VaporDeposition)工艺。
在本实施例中,所述半导体衬底201与介质层205之间还形成有停止层203,用于防止后续形成于沟槽204中金属扩散至半导体衬底201,形成停止层203的方法为化学气相沉积工艺。相应的,在刻蚀介质层205时,还需刻蚀对应的停止层203,直至露出半导体衬底201。
具体地,当后续在沟槽204中沉积的第一金属层为铜时,所述停止层203的材质为氮化硅。
需要说明的是,根据第一金属层材料的不同,停止层203的材料也不局限于氮化硅。
本实施例中,形成沟槽204包括以下步骤:
在所述半导体衬底201上依次形成停止层203、介质层205、第一掩模层、保护层、第二掩模层和光刻胶(图未示);
图案化所述光刻胶,形成包含沟槽图案的光刻胶层;
以包含沟槽图案的光刻胶层为掩模,刻蚀所述第二掩模层,将沟槽图案转移至第二掩模层上;
去除包含沟槽图案的光刻胶层;
以包含沟槽图案的第二掩模层为掩模,刻蚀所述保护层、第一掩模层、介质层203和停止层203,至暴露出半导体衬底201,形成沟槽204。
接着,结合参考图4,于沟槽204内填充满第一金属层206。
本实施例中,所述第一金属层206的材质为铜,形成第一金属层206的方法为物理气相沉积(PVD,Physical Vapor Deposition)工艺。
本实施例中,于沟槽204内填充满第一金属层206包括以下步骤:
在沟槽204中填充第一金属材料(图未示),所述第一金属材料填满沟槽204并覆盖沟槽204开口两侧的第二掩模层;
平坦化所述第一金属材料,至暴露出介质层205,形成第一金属层206。
具体的,通过化学机械研磨(CMP,Chemical Mechanical Polishing)工艺平坦化所述第一金属材料。
需要说明的是,在平坦化所述第一金属材料的过程中,还去除了位于介质层205上的第一掩模层、保护层、第二掩模层(图未示)。
在其它实施例中,于沟槽204内填充满第一金属层206之前,还包括:通过氯气等离子体对所述沟槽204进行回刻。具体的,形成所述氯气等离子体的射频电源的功率为100~1500W,压强为1~10mTorr,氯气流量为100~2000sccm。通过对沟槽204进行回刻,以去除形成沟槽204过程中残留于沟槽204侧壁的残留物,使所形成沟槽204的形态更好,利于后续沟槽204中第一金属层206和第二金属层的沉积。
再接着,参考图5,刻蚀第一金属层206,使所述第一金属层206的上表面低于介质层205的上表面,于第一金属层206上方形成凹槽207。
在本实施例中,刻蚀第一金属层206的方法为湿法刻蚀法,采用的溶液为硫酸(H2SO4)和双氧水(H2O2)的混合溶液。
具体的,所述硫酸和双氧水的混合溶液的温度为25~90℃,硫酸和双氧水的体积比为100:1~1000:1,湿法刻蚀法的刻蚀时间为10~180s。
所述硫酸和双氧水的混合溶液与第一金属层206表面的金属反应,以去除部分第一金属层206,使所述第一金属层206的上表面低于所述介质层205的上表面,于第一金属层206上方形成凹槽207。
再接着,参考图6,于凹槽207的侧壁和底部、以及凹槽207开口两侧的介质层205上形成第二金属层208。
本实施例中,所述第二金属层208的材质为钴(Co),所述第二金属层208的厚度为10~100埃。所述第二金属层208通过物理气相工艺沉积。形成第二金属层208过程中,于第一金属层206与第二金属层208的交界处形成铜钴合金,铜钴合金能够有效防止第一金属层206中铜原子发生电迁移,进而改善所形成互连结构的与时间相关介质击穿特性,提高所形成互连结构的电学性能。
在其它实施例中,形成第二金属层208之后,还包括:通过氢气等离子体或氨气等离子体对所述第二金属层208表面进行轰击,以将第二金属层208表面钴氧化物还原成钴金属,进一步提高所形成互连结构的电学性能。
再接着,参考图7,形成覆盖所述第二金属层208的阻挡层210。
本实施例中,所述阻挡层210的材质为碳氮化硅(SiCN),所述阻挡层210的厚度大于2000埃,形成覆盖所述第二金属层208的第一阻挡层210的工艺为化学气相沉积工艺。
然后,参考图8,平坦化所述第一阻挡层210,至暴露出介质层205。
本实施例中,平坦化所述第一阻挡层210的工艺为化学机械研磨工艺,以去除位于所述介质层205上的第二金属层208和第一阻挡层210,以及去除位于第二金属层208上部分第一阻挡层210,达到于凹槽207的侧壁以及底部上形成所述第二金属层208且使第一阻挡层210填满凹槽207剩余部分的目的。
在其它实施例中,在刻蚀第一金属层206,使所述第一金属层206的上表面低于介质层205的上表面,于第一金属层206上方形成凹槽207后,还可以于凹槽207内填充满所述第二金属层208。
需要说明的是,当于凹槽207内填充满所述第二金属层208时,需保证所形成凹槽207的深度与第二金属层208的厚度一致。同时,无需在所述第二金属层208和介质层205上沉积阻挡层。
最后,参考图9,在所述第一阻挡层210、第二金属层208和介质层205上表面沉积第二阻挡层211。
具体的,所述第二阻挡层211与第一阻挡层210的材质相同,为碳氮化硅,所述第二阻挡层211的厚度在100~1500埃范围内。所述第一阻挡层210与第二阻挡层211构成互连结构的阻挡层。所述第二阻挡层211能够保护位于第二阻挡层211下方的介质层205不受损伤以及作为后续工艺的层间介质层,保障所形成互连结构的电学性能。
以上实施例中,通过在位于介质层中铜金属层表面沉积钴金属层,在铜金属层和钴金属层接触面处形成铜钴合金,由于铜钴合金能够有效防止铜原子沿介质层表面发生电迁移,进而避免因铜金属层中原子发生电迁移而造成的互连结构性能退化或失效,提高了所形成互连结构的电学性能。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。
Claims (17)
1.一种互连结构,其特征在于,包括:
半导体衬底;
位于所述半导体衬底上的介质层;
位于所述半导体衬底上的第一金属层,所述第一金属层位于介质层内且第一金属层的上表面低于所述介质层的上表面,即第一金属层上方具有凹槽;
位于凹槽内的第二金属层,所述第二金属层防止第一金属层扩散。
2.如权利要求1所述的互连结构,其特征在于,所述第二金属层位于凹槽的侧壁以及底部上。
3.如权利要求1所述的互连结构,其特征在于,所述第二金属层填满凹槽。
4.如权利要求1至3任一项所述的互连结构,其特征在于,所述第二金属层的材质为钴。
5.如权利要求4所述的互连结构,其特征在于,所述第二金属层的厚度为10~100埃。
6.如权利要求1所述的互连结构,其特征在于,还包括阻挡层,所述阻挡层位于介质层和第二金属层的上表面。
7.如权利要求6所述的互连结构,其特征在于,所述阻挡层的材质为碳氮化硅。
8.一种互连结构的形成方法,其特征在于,包括:
提供半导体衬底;
在所述半导体衬底上形成介质层;
刻蚀介质层至露出半导体衬底,形成沟槽;
于沟槽内填充满第一金属层;
刻蚀第一金属层,使所述第一金属层的上表面低于介质层的上表面,于第一金属层上方形成凹槽;
于凹槽内形成第二金属层,所述第二金属层防止第一金属层扩散。
9.如权利要求8所述的互连结构的形成方法,其特征在于,于凹槽的侧壁以及底部上形成所述第二金属层。
10.如权利要求8所述的互连结构的形成方法,其特征在于,于凹槽内填充满所述第二金属层。
11.如权利要求8至10任一项所述的互连结构的形成方法,其特征在于,所述第二金属层的材质为钴,所述第二金属层的厚度为10~100埃。
12.如权利要求11所述的互连结构的形成方法,其特征在于,形成第二金属层的方法为物理气相沉积工艺。
13.如权利要求8所述的互连结构的形成方法,其特征在于,刻蚀第一金属层的方法为湿法刻蚀法,采用的溶液为硫酸和双氧水的混合溶液。
14.如权利要求13所述的互连结构的形成方法,其特征在于,所述硫酸和双氧水的混合溶液的温度为25~90℃,硫酸和双氧水的体积比为100:1~1000:1,湿法刻蚀法的刻蚀时间为10~180s。
15.如权利要求8所述的互连结构的形成方法,其特征在于,形成第二金属层之后,还包括:通过氢气等离子体或氨气等离子体对所述第二金属层表面进行轰击。
16.如权利要求8所述的互连结构的形成方法,其特征在于,于沟槽内填充满第一金属层之前,还包括:通过氯气等离子体对所述沟槽进行回刻。
17.如权利要求16所述的互连结构的形成方法,其特征在于,形成所述氯气等离子体的射频电源的功率为100~1500W,压强为1~10mTorr,氯气流量为100~2000sccm。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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CN103474416B CN103474416B (zh) | 2017-12-01 |
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ID=49799211
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
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CN112086399A (zh) * | 2019-06-13 | 2020-12-15 | 芯恩(青岛)集成电路有限公司 | 半导体结构及制备方法 |
CN112435977A (zh) * | 2020-11-20 | 2021-03-02 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
WO2022104972A1 (zh) * | 2020-11-20 | 2022-05-27 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
CN112435977B (zh) * | 2020-11-20 | 2023-09-01 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制作方法 |
CN112652607B (zh) * | 2020-12-09 | 2023-08-18 | 中国科学院微电子研究所 | 金属互连结构、半导体器件及提高扩散阻挡层性能的方法 |
CN112652607A (zh) * | 2020-12-09 | 2021-04-13 | 中国科学院微电子研究所 | 金属互连结构、半导体器件及提高扩散阻挡层性能的方法 |
CN114597167A (zh) * | 2022-05-10 | 2022-06-07 | 合肥晶合集成电路股份有限公司 | 一种金属互连结构及其制作方法 |
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Publication number | Publication date |
---|---|
CN103474416B (zh) | 2017-12-01 |
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Date | Code | Title | Description |
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C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
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GR01 | Patent grant | ||
GR01 | Patent grant |