CN101026122A - 半导体器件组件及其制造方法 - Google Patents
半导体器件组件及其制造方法 Download PDFInfo
- Publication number
- CN101026122A CN101026122A CNA2007100072616A CN200710007261A CN101026122A CN 101026122 A CN101026122 A CN 101026122A CN A2007100072616 A CNA2007100072616 A CN A2007100072616A CN 200710007261 A CN200710007261 A CN 200710007261A CN 101026122 A CN101026122 A CN 101026122A
- Authority
- CN
- China
- Prior art keywords
- material layer
- dielectric material
- substrate
- layer
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 53
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 239000003989 dielectric material Substances 0.000 claims abstract description 62
- 239000000758 substrate Substances 0.000 claims abstract description 37
- 239000000126 substance Substances 0.000 claims description 41
- 239000011248 coating agent Substances 0.000 claims description 33
- 238000000576 coating method Methods 0.000 claims description 33
- 230000009467 reduction Effects 0.000 claims description 23
- 229910021426 porous silicon Inorganic materials 0.000 claims description 12
- 238000009792 diffusion process Methods 0.000 claims description 10
- 230000015572 biosynthetic process Effects 0.000 claims description 8
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052799 carbon Inorganic materials 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 5
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- 239000001301 oxygen Substances 0.000 claims description 5
- 239000012895 dilution Substances 0.000 claims description 3
- 238000010790 dilution Methods 0.000 claims description 3
- 238000005498 polishing Methods 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 238000001039 wet etching Methods 0.000 claims description 3
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 2
- YZCKVEUIGOORGS-IGMARMGPSA-N Protium Chemical compound [1H] YZCKVEUIGOORGS-IGMARMGPSA-N 0.000 claims description 2
- 241000720974 Protium Species 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims 2
- 229910052710 silicon Inorganic materials 0.000 claims 2
- 239000010703 silicon Substances 0.000 claims 2
- 238000005253 cladding Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 70
- 239000002184 metal Substances 0.000 description 52
- 229910052751 metal Inorganic materials 0.000 description 52
- 238000004088 simulation Methods 0.000 description 11
- 230000008569 process Effects 0.000 description 8
- 239000010949 copper Substances 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 239000004020 conductor Substances 0.000 description 4
- 229910004298 SiO 2 Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 3
- 239000002210 silicon-based material Substances 0.000 description 3
- 238000004528 spin coating Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 239000004411 aluminium Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- XZWYZXLIPXDOLR-UHFFFAOYSA-N metformin Chemical compound CN(C)C(=N)NC(N)=N XZWYZXLIPXDOLR-UHFFFAOYSA-N 0.000 description 2
- 239000000615 nonconductor Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000011247 coating layer Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000001764 infiltration Methods 0.000 description 1
- 230000008595 infiltration Effects 0.000 description 1
- 238000010338 mechanical breakdown Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
- H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
- H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/31604—Deposition from a gas or vapour
- H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Plasma & Fusion (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
在第一方面，提供了制造具有降低的介电常数的电介质材料的第一方法。所述第一方法包括以下步骤：(1)在衬底上形成包括沟槽的电介质材料层；以及(2)在所述电介质材料层内沿所述沟槽的侧壁和底部的至少其中之一形成多个空气隙，由此在所述电介质材料层内形成包覆区，从而降低所述电介质材料的有效介电常数。还提供了很多其他方面。
Description
技术领域
本发明总体上涉及半导体器件的制造，更具体而言，涉及具有降低的有效介电常数的电介质材料及其制造方法。
背景技术
可以采用多孔低介电常数(k)或“低k”电介质降低互连的电容。但是，常规多孔低k介电材料可能在诸如化学机械抛光(CNP)的工艺线后端(BEOL)工艺的影响下发生机械故障。为了防止这样的机械故障，可以采用具有更高的机械强度的电介质材料。但是，具有更高机械强度的介电材料通常具有更高的k值，其可能导致我们不希望看到的电容的增大。因此，希望得到一种具有降低的介电常数的电介质材料及其制造方法。
发明内容
在本发明的第一方面，提供了制造具有降低的介电常数的电介质材料的第一方法。所述第一方法包括以下步骤：(1)在衬底上形成包括沟槽的电介质材料层；以及(2)在所述电介质材料层内沿所述沟槽的侧壁和底部的至少其中之一形成多个空气隙，由此在所述电介质材料层内形成包覆区(claddingregion)，从而降低所述电介质材料的有效介电常数。
在本发明的第二方面，提供了第一设备。所述第一设备是一种半导体器件组件，其包括：(1)位于衬底上的包括沟槽的电介质材料层；以及(2)位于所述电介质材料层内的包覆区，所述包覆区包括在所述电介质材料层内沿所述沟槽的侧壁和底部的至少其中之一形成的多个空气隙，以降低所述电介质材料的有效介电常数。
在本发明的第三方面，提供了第一系统。所述第一系统是一种衬底，其包括一种半导体器件组件，所述半导体器件组件具有(1)位于衬底上的包括沟槽的电介质材料层；以及(2)位于所述电介质材料层内的包覆区，所述包覆区包括在所述电介质材料层内沿所述沟槽的侧壁和底部的至少其中之一形成的多个空气隙，以降低所述电介质材料的有效介电常数。很多其他方面都是根据本发明的这些和其他方面提供的。
通过下文的详细描述、所附权利要求和附图，本发明的其他特征和方面将变得更为显而易见。
附图说明
图1示出了根据本发明实施例的具有降低的介电常数(k)的电介质材料的制造方法的第一步骤之后的衬底的侧视截面图。
图2示出了根据本发明实施例的具有降低的介电常数(k)的电介质材料的制造方法的第二步骤之后的衬底的侧视截面图。
图3示出了根据本发明实施例的具有降低的介电常数(k)的电介质材料的制造方法的第三步骤之后的衬底的侧视截面图。
图4示出了根据本发明实施例的具有降低的介电常数(k)的电介质材料的制造方法的第四步骤之后的衬底的侧视截面图。
图5示出了根据本发明实施例的具有降低的介电常数(k)的电介质材料的制造方法的第五步骤之后的衬底的侧视截面图。
图6示出了根据本发明实施例的具有降低的介电常数(k)的电介质材料的制造方法的第六步骤之后的衬底的侧视截面图。
图7示出了根据本发明实施例的具有降低的介电常数(k)的电介质材料的制造方法的第七步骤之后的衬底的侧视截面图。
图8示出了可以形成的互连结构的仿真模型的侧视截面图。
图9示出了可以根据本发明的实施例形成的具有包覆区的互连结构的仿真模型的侧视截面图。
图10示出了通过对可以根据本发明的实施例可以形成的互连结构的仿真模型进行仿真得到的结果的曲线图。
具体实施方式
本发明提供了一种具有降低的介电常数(k)的电介质材料及其制造方法。在形成半导体器件组件(semiconductor device component)的过程中可以采用此类电介质材料。例如，在一些实施例中，本发明提供并且包括互连结构及其制造方法。具体而言，本发明提供了一种互连结构，其具有形成于其内包括的互连的一个或多个侧面上的包覆区。所述包覆区可以包含于形成在所述互连的一个或多个侧面上的电介质材料区内。所述包覆区可以包括电介质材料和空气隙、工艺气体和/或类似物。因此，所述包覆区的有效k可能低于电介质材料区的其余部分内的电介质材料的k，由此降低了电介质材料的有效k。此外，所述包覆区的机械强度可能大于具有类似k的电介质材料的机械强度。因此，可以采用CMP形成此类互连。本发明以这种方式提供并包括了改进的互连结构及其制造方法。
图1示出了根据本发明实施例的具有降低的介电常数(k)的电介质材料的制造方法的第一步骤之后的衬底100的侧视截面图。参考图1，可以提供衬底100。可以采用化学气相淀积(CVD)、旋涂或其他适当的方法在衬底100上形成电介质(例如，掺有碳和/或氢元素的氧化硅(SiO(C，H))和/或类似物)材料层102。所述电介质材料层102可以具有2.9左右的k(尽管可以采用另一具有不同k的适当材料层)。可以采用CVD、旋涂或其他适当方法在电介质材料层102的顶面上淀积硬掩模层(例如氮化硅(Si3N4)、二氧化硅(SiO2)和/或类似物)。可以采用反应离子蚀刻(RIE)或其他适当的方法去除电介质材料层102和硬掩模层104的部分，以形成互连槽106。互连槽106可以充当在其内可以形成导电材料(例如，铜、铝、钨和/或类似物)的区域。可以以这种方式对电介质材料层102进行构图和蚀刻，以形成金属线图案。互连槽106可以具有宽度为大约500到大约1500埃()，深度为大约500到大约5000的尺寸(尽管可以采用较大或较小和/或不同的宽度和/或深度)。
图2示出了根据本发明实施例的具有降低的介电常数(k)的电介质材料的制造方法的第二步骤之后的衬底100的侧视截面图。参考图2，可以采用CVD、旋涂或其他适当的方法在衬底100的构图层102、104上(例如保形地)形成由(例如非晶、多晶和/或类似的)P+掺杂硅材料构成的牺牲层。由P+掺杂硅材料构成的牺牲层可以具有大约3nm到大约100nm的厚度(尽管可以采用较大或较小和/或不同的厚度范围)。此后，可以通过采用阳极氧化电流的阳极氧化或其他适当的方法将P+掺杂硅材料层(例如，从化学上)转化为具有孔隙201的多孔硅层200。例如，可以将衬底100放到电偏置的氢氟酸(HF)或类似溶液中。多孔硅层200的孔隙度可以根据P+掺杂剂的密度、阳极氧化电流和/或类似因素而变化。所述孔隙度可以处于大约10％到大约50％的范围内(尽管可以采用较大或较小和/或不同的孔隙度)。如下文所述，可以利用多孔硅层200在电介质材料层102的部分内形成空气隙。
图3示出了根据本发明实施例的具有降低的k的电介质材料的制造方法的第三步骤之后的衬底100的侧视截面图。参考图3，可以采用氧化或其他适当的方法将多孔硅层200转化为氧化物(例如SiO2)层300。可以通过下述公式表示这样的反应：Si+O2→SiO2。例如，可以对衬底100进行高压无偏(unbiased)氧(例如O2和/或类似物)等离子体处理，或对其采取其他适当的工艺。在氧化过程中，氧可以通过多孔硅层200内的孔隙(图2中的201)扩散，从而在位于氧化的多孔层的后面的电介质材料层内形成由氧化物(例如SiO2)材料构成的突起302。可以通过下述公式表示这一反应：SiO(C，H)+O2→SiO2。突起302可以具有大约为5的直径和大约为200的长度(尽管可以采用较大或较小的直径和/或长度)。由高压无偏O2等离子体建立的氧化物层300垂直于电介质材料层102的侧壁进行各向异性渗透。
图4示出了根据本发明实施例的具有降低的k的电介质材料的制造方法的第四步骤之后的衬底100的侧视截面图。参考图4，可以采用稀释HF湿法蚀刻(例如，相对于SiO(C，H)具有非常高的选择性)或其他适当的方法去除所有或基本上所有的氧化物层300和突起302，从而在电介质材料层102内形成空气隙400。稀释HF湿法蚀刻可以相当于常规BEOL工艺中Si(C，H)损伤层的去除。空气隙400可以具有大约为5的直径和大约为200的长度(尽管可以采用较大或较小的直径和/或长度)。可以通过这种方式在电介质材料层102内形成包括空气隙400的包覆区402。包覆区402将邻接或接近接下来将在互连槽106内形成的互连(例如，金属线路)。空气隙400可以具有大约1.0的k(尽管可以采用较大或较小的k)。因而，包覆区402所具有的有效k可以小于所述电介质材料的k。例如，包覆区402可以具有低于2.0左右的k，电介质材料层102的其余部分可以具有大约2.9的k(尽管包覆区402和/或电介质材料可以具有较大或较小的k)。此外，包覆区402和电介质材料层102的其余部分可以具有高机械强度。例如，可以在不破坏包覆区402和电介质材料层102的其余部分的情况下在衬底100上实施CMP或其他的此类BEOL工艺。
图5示出了根据本发明实施例的具有降低的k的电介质材料的制造方法的第五步骤之后的衬底100的侧视截面图。参考图5，可以采用物理气相淀积(PVD)或其他适当的方法在电介质材料层102的顶面上形成扩散阻挡(例如氮化钽(TaN)、氮化钛(TiN)、钌(Ru)和/或类似物)层500。扩散阻挡层500的厚度可以是大约2到大约80nm(尽管可以采用较大或较小和/或不同的厚度)。扩散阻挡层500可以覆盖位于互连槽106的至少一个表面上的空气隙400的开口502。可以采用扩散阻挡层500防止材料(例如，铜(Cu)和/或类似物)扩散到电介质材料层102内，和/或通过开口502进入空穴400，由此密封电介质材料层102的表面。
图6示出了根据本发明实施例的具有降低的k的电介质材料的制造方法的第六步骤之后的衬底100的侧视截面图。参考图6，作为金属镶嵌处理CVD的一部分，可以采用电镀或其他适当的方法在衬底100的顶面上形成金属(Cu、铝(Al)、具有Al杂质的Cu，即Cu(Al)、钨(W)和/或类似物)互连层600。金属互连层600可以通过这种方式填充互连槽(图5中的106)。位于阻挡层500的顶面上的金属互连层600的厚度可以是大约400到大约1000nm(尽管可以采用较大或较小和/或不同的厚度)。
图7示出了根据本发明实施例的具有降低的k的电介质材料的制造方法的第七步骤之后的衬底100的侧视截面图。参考图7，可以采用CMP或其他适当的方法去除硬掩模层104、金属互连层600的部分和阻挡淀积层500，以形成金属互连700。金属互连700的顶面可以与电介质材料层102的顶面平齐。在CMP过程中，可能向衬底100的顶面施加力，该力可能在电介质材料层102和/或包覆区402内引起机械应力。电介质材料层102和包覆区402可以具有足够的机械强度，从而抵御所述机械应力而不发生故障。
与金属互连700邻接的包覆区402可以降低金属互连700的电容(例如，寄生电容)。金属互连700的电容可以基于包覆区402的有效k。如上所述，包覆区402所具有的k可以低于电介质材料层102的其余部分的k。因而，可以通过包覆区402降低整个电介质材料层102的有效电容。
图8示出了可能形成的互连结构的仿真模型的侧视截面图。参考图8，可以采用仿真工具或环境(例如，有限元电容估算器(Foxi/Fierce)等)模拟互连结构800的模型。可以采用互连结构800的仿真模型在半导体技术的范围内精确推算互连结构800的仿真模型的BEOL电容和工艺线前端(FEOL)电容。
可以将第一金属线801和第二金属线802(例如，处于M3线路级)设置于电介质(例如SiCOH和/或类似物)层804内。可以将电介质层804设置于第一金属层806(例如，M4线路层)和第二金属层808(例如，M2线路层)之间。电介质层804可以具有大约3.2的k。
第一金属线801的顶面与第一金属层806的底面之间的距离可以是160nm左右。第一金属线801的底面与第二金属层808的顶面之间的距离可以是160nm左右。第一金属线801的右侧表面与第二金属线802的左侧表面之间的距离可以是100nm左右。第一金属线801和第二金属线802各自的宽度可以是100nm左右。第一金属线801和第二金属线802各自的高度可以是175nm左右。应当注意，第一和第二金属线801-802不邻接于如上所述的包括空气隙的电介质材料包覆区402。
在通过仿真工具或环境进行电气仿真的过程中，电介质层804可以充当电绝缘体和/或类似物。更具体地说，电介质层804可以充当第一金属线801、第二金属线802、第一金属层806和/或第二金属层808之间的电绝缘体。在通过仿真工具或环境进行仿真的过程中，第一金属线801、第二金属线802、第一金属层806和第二金属层808可以充当导体和/或类似物。
此外，所述仿真工具或环境可以计算第一金属线801的线到线电容(Cl-l)。这样的Cl-l可以是第一金属线801相对于第二金属线802或处于相同级别的其他相邻线的电容。第一金属线801的线到线电容的计算结果可以是68.6aF/μm。所述仿真工具或环境还可以计算第一金属线801的总电容(Ctot)。这一Ctot可以是第一金属线801相对于相邻线(例如，第二金属线802、第一金属层806和第二金属层808内的线)的电容。所计算的金属线801的总电容可以是181.9aF/μm。
图9示出了可以根据本发明的实施例形成的具有包覆区域的互连结构900的仿真模型的侧视截面图。参考图9，互连结构900可以类似于互连结构800。但是，相比而言，互连结构900可以包括设置于第一金属线801和/或第二金属线802的至少一侧上的包覆区(例如，带有空穴的SiCOH和/或类似物)902。如图所示，包覆区902可以设置于第一金属线801的多个(例如三个)侧面，以及第二金属线802的多个(例如三个)侧面上。包覆区902可以具有1.5的有效k。这表示经过转化的SiO(C，H)的体积的稍微超过50％均被空穴占据。在仿真过程中可以改变包覆区902的尺寸。
图10示出了通过对可以根据本发明的实施例形成的互连结构900的仿真模型进行仿真得到的结果的曲线图1000。参考图10，相对于包覆区902的厚度示出了第一金属线801的Ctot和Cl-l的曲线图。图中示出了基础案例(base case)Cl-l虚线1001、基础案例Ctot虚线1002、Cl-l曲线1004和Ctot曲线1006。基础案例Cl-l虚线1001、基础案例Ctot虚线1002可以表示互连结构800内的第一金属线801的电容Cl-l和Ctot。Cl-l曲线1004和Ctot曲线1006可以相对于包覆区902的厚度示出具有包覆区902的第一金属线801的电容Cl-l和Ctot。从曲线图1000示出的数据可以看出Cl-l曲线1004与包覆区902的厚度之间，以及Ctot曲线1006与包覆区902的厚度之间的反比关系。具体而言，曲线图1000示出了，随着包覆区902的厚度的增大，金属线800的电容Cl-l和Ctot可以降低。例如，对于具有20nm的厚度的包覆层而言，与互连结构800相比，互连结构900为总M3线路电容(例如Ctot)提供了接近25％的降幅。
本发明可以通过这种方式保持电介质材料的机械强度，所述电介质材料包括位于邻接导体(例如金属线)的体积内的电介质材料的高孔隙度结构(例如包覆区402)。这样的结构可以降低导体上的电容。
上述说明仅公开了本发明的示范性实施例。所公开的上述设备和方法的变型对于本领域技术人员而言是显而易见的，并且也落在本发明的范围内。例如，尽管在上述实施例中，电介质材料层102包括SiO(C，H)，但是，在其他实施例中，电介质材料层102可以包括额外的和/或不同的材料。尽管可以针对诸如形成互连结构的BEOL应用采用上述具有降低的介电常数(k)的电介质材料，但是也可以采用这样的电介质材料形成不同的半导体器件组件。
因此，尽管已经结合其示范性实施例公开了本发明，但是应当理解，其他实施例也可能落在如下权利要求定义的本发明的精神和范围内。
Claims (23)
1.一种具有降低的介电常数的电介质材料的制造方法，包括：
在衬底上形成包括沟槽的电介质材料层；以及
在所述电介质材料层内沿所述沟槽的侧壁和底部的至少其中之一形成多个空气隙，由此在所述电介质材料层内形成包覆区，从而降低所述电介质材料的有效介电常数。
2.根据权利要求1所述的方法，还包括在所述沟槽内形成互连。
3.根据权利要求1所述的方法，其中，所述空气隙大致垂直于所述沟槽的侧壁和底部的至少其中之一。
4.根据权利要求1所述的方法，其中，所述包覆区的形成包括：
在所述电介质材料层内生成氧化物突起；以及
从所述电介质材料层蚀刻掉所述氧化物突起。
5.根据权利要求4所述的方法，其中，从所述电介质材料层蚀刻掉所述氧化物突起包括采用稀释HF湿法蚀刻从所述电介质材料层去除所述氧化物突起。
6.根据权利要求4所述的方法，其中，在所述电介质材料层内生产氧化物突起包括：
在所述衬底上形成多孔硅层；以及
对所述多孔硅层进行氧化，从而使氧通过所述多孔硅层的孔隙扩散，并进入到所述电介质材料层内。
7.根据权利要求6所述的方法，其中，在所述衬底上形成多孔硅层包括：
在所述衬底上形成硅层；以及
采用阳极氧化将所述硅层转化为多孔硅层。
8.根据权利要求6所述的方法，其中，对所述多孔硅层进行氧化，从而使氧通过所述多孔硅层的孔隙扩散，并进入到所述电介质材料层内包括将所述衬底暴露至氧等离子体。
9.根据权利要求1所述的方法，还包括在所述包覆区和所述沟槽之间形成扩散阻挡层。
10.根据权利要求1所述的方法，其中，所述包覆区的形成包括：
降低与互连邻接的材料的有效介电常数(k)；以及
保持所述电介质材料层的强度。
11.根据权利要求1所述的方法，其中，所述电介质材料层可以承受化学机械抛光。
12.一种半导体器件组件，包括：
位于衬底上的包括沟槽的电介质材料层；以及
位于所述电介质材料层内的包覆区，所述包覆区包括在所述电介质材料层内沿所述沟槽的侧壁和底部的至少其中之一形成的多个空气隙，以降低所述电介质材料的有效介电常数。
13.根据权利要求12所述的半导体器件组件，还包括形成于所述沟槽内的互连。
14.根据权利要求12所述的半导体器件组件，其中，所述空气隙大致垂直于所述沟槽的侧壁和底部的至少其中之一。
15.根据权利要求12所述的半导体器件组件，其中，所述包覆区用于：
降低与互连邻接的材料的有效介电常数(k)；以及
保持所述电介质材料层的强度。
16.根据权利要求12所述的半导体器件组件，其中，所述电介质材料层适用于承受化学机械抛光。
17.根据权利要求12所述的半导体器件组件，其中，所述电介质材料层的电介质材料包括至少掺有碳和氢元素的氧化硅。
18.根据权利要求12所述的半导体器件组件，其中，所述电介质材料层的电介质材料具有大约2.9的k，所述包覆区的有效k小于2.0左右。
19.根据权利要求12所述的半导体器件组件，其中，每一空气隙具有小于或等于大约5的直径以及大约200的长度。
20.根据权利要求12所述的半导体器件组件，还包括位于所述包覆区和所述沟槽之间的扩散阻挡层。
21.一种衬底，包括：
半导体器件组件，其具有：
位于衬底上的包括沟槽的电介质材料层；以及
位于所述电介质材料层内的包覆区，所述包覆区包括在所述电介质材料层内沿所述沟槽的侧壁和底部的至少其中之一形成的多个空气隙，以降低所述电介质材料的有效介电常数。
22.根据权利要求21所述的衬底，还包括形成于所述沟槽内的互连。
23.根据权利要求21所述的衬底，其中，所述互连结构还包括位于所述包覆区和所述沟槽之间的扩散阻挡层。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/360,350 | 2006-02-23 | ||
| US11/360,350 US7732322B2 (en) | 2006-02-23 | 2006-02-23 | Dielectric material with reduced dielectric constant and methods of manufacturing the same |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101026122A true CN101026122A (zh) | 2007-08-29 |
| CN101026122B CN101026122B (zh) | 2011-07-27 |
Family
ID=38427337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100072616A Expired - Fee Related CN101026122B (zh) | 2006-02-23 | 2007-01-25 | 半导体器件组件及其制造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7732322B2 (zh) |
| JP (1) | JP5198775B2 (zh) |
| CN (1) | CN101026122B (zh) |
| TW (1) | TW200805490A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103296433A (zh) * | 2012-02-29 | 2013-09-11 | 深圳光启创新技术有限公司 | 一种超材料 |
| CN111987098A (zh) * | 2019-05-23 | 2020-11-24 | 美光科技公司 | 包含层压间隔件结构的设备、存储器装置、电子系统及方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8674484B2 (en) * | 2008-12-30 | 2014-03-18 | Intel Corporation | Dielectric separator layer |
| US8298911B2 (en) * | 2009-03-26 | 2012-10-30 | Samsung Electronics Co., Ltd. | Methods of forming wiring structures |
| US9379043B1 (en) * | 2015-02-10 | 2016-06-28 | Powertech Technology Inc. | TSV structure having insulating layers with embedded voids |
| US9853025B1 (en) * | 2016-10-14 | 2017-12-26 | International Business Machines Corporation | Thin film metallic resistors formed by surface treatment of insulating layer |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6204192B1 (en) * | 1999-03-29 | 2001-03-20 | Lsi Logic Corporation | Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures |
| US6090698A (en) * | 1999-07-23 | 2000-07-18 | United Microelectronics Corp | Fabrication method for an insulation structure having a low dielectric constant |
| TWI226103B (en) * | 2000-08-31 | 2005-01-01 | Georgia Tech Res Inst | Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same |
| FR2819635B1 (fr) * | 2001-01-18 | 2004-01-23 | St Microelectronics Sa | Procede de fabrication de reseaux d'interconnexions |
| US6737355B2 (en) * | 2001-12-06 | 2004-05-18 | Applied Materials, Inc. | Thick thermal oxide layers and isolation regions in a silicon-containing substrate for high voltage applications |
| US6903002B1 (en) * | 2002-09-11 | 2005-06-07 | Cypress Semiconductor Corporation | Low-k dielectric layer with air gaps |
| US6861332B2 (en) * | 2002-11-21 | 2005-03-01 | Intel Corporation | Air gap interconnect method |
| US6835631B1 (en) * | 2003-11-20 | 2004-12-28 | Chartered Semiconductor Manufacturing Ltd | Method to enhance inductor Q factor by forming air gaps below inductors |
| US7078814B2 (en) * | 2004-05-25 | 2006-07-18 | International Business Machines Corporation | Method of forming a semiconductor device having air gaps and the structure so formed |
| US7094669B2 (en) * | 2004-08-03 | 2006-08-22 | Chartered Semiconductor Manufacturing Ltd | Structure and method of liner air gap formation |
| US7972954B2 (en) * | 2006-01-24 | 2011-07-05 | Infineon Technologies Ag | Porous silicon dielectric |
-
2006
- 2006-02-23 US US11/360,350 patent/US7732322B2/en not_active Expired - Fee Related
-
2007
- 2007-01-25 CN CN2007100072616A patent/CN101026122B/zh not_active Expired - Fee Related
- 2007-02-02 TW TW096103897A patent/TW200805490A/zh unknown
- 2007-02-19 JP JP2007037720A patent/JP5198775B2/ja not_active Expired - Fee Related
- 2007-10-30 US US11/928,913 patent/US7948084B2/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103296433A (zh) * | 2012-02-29 | 2013-09-11 | 深圳光启创新技术有限公司 | 一种超材料 |
| CN111987098A (zh) * | 2019-05-23 | 2020-11-24 | 美光科技公司 | 包含层压间隔件结构的设备、存储器装置、电子系统及方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2007227921A (ja) | 2007-09-06 |
| CN101026122B (zh) | 2011-07-27 |
| US20080054487A1 (en) | 2008-03-06 |
| JP5198775B2 (ja) | 2013-05-15 |
| US7732322B2 (en) | 2010-06-08 |
| TW200805490A (en) | 2008-01-16 |
| US7948084B2 (en) | 2011-05-24 |
| US20070194405A1 (en) | 2007-08-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10381308B2 (en) | Electrically conductive laminate structures | |
| KR100530306B1 (ko) | 전자 구조 | |
| US9768113B2 (en) | Self aligned via in integrated circuit | |
| JP4832807B2 (ja) | 半導体装置 | |
| US7037851B2 (en) | Methods for selective integration of airgaps and devices made by such methods | |
| CN101924094B (zh) | 半导体器件和制造半导体器件的方法 | |
| CN101026122B (zh) | 半导体器件组件及其制造方法 | |
| US8871635B2 (en) | Integrated circuits and processes for forming integrated circuits having an embedded electrical interconnect within a substrate | |
| JP2007035996A (ja) | 半導体装置およびその製造方法 | |
| CN110707066A (zh) | 一种内连线结构及其制备方法 | |
| CN102760689B (zh) | 半导体器件制造方法 | |
| CN103474416A (zh) | 互连结构及其形成方法 | |
| JP4878434B2 (ja) | 半導体装置およびその製造方法 | |
| CN102364670A (zh) | 金属铜大马士革互联结构的制造方法 | |
| CN107680932B (zh) | 互连结构及其制造方法 | |
| US9837305B1 (en) | Forming deep airgaps without flop over | |
| US8835306B2 (en) | Methods for fabricating integrated circuits having embedded electrical interconnects | |
| US8293638B2 (en) | Method of fabricating damascene structures | |
| JP2004363447A (ja) | 半導体装置およびその製造方法 | |
| CN101996929A (zh) | 双镶嵌结构的形成方法及半导体结构 | |
| JP4786680B2 (ja) | 半導体装置の製造方法 | |
| EP1608013B1 (en) | Method of formation of airgaps around interconnecting line | |
| TW494536B (en) | Method for forming a uniform damascene profile | |
| US8772936B2 (en) | Semiconductor device with a copper line and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20110727 Termination date: 20190125 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |