TW200805490A - Dielectric material with a reduced dielectric constant and methods of manufacturing the same - Google Patents

Dielectric material with a reduced dielectric constant and methods of manufacturing the same Download PDF

Info

Publication number
TW200805490A
TW200805490A TW096103897A TW96103897A TW200805490A TW 200805490 A TW200805490 A TW 200805490A TW 096103897 A TW096103897 A TW 096103897A TW 96103897 A TW96103897 A TW 96103897A TW 200805490 A TW200805490 A TW 200805490A
Authority
TW
Taiwan
Prior art keywords
dielectric material
layer
trench
dielectric
substrate
Prior art date
Application number
TW096103897A
Other languages
English (en)
Inventor
Lu-Chen Louis Hsu
Jack Allan Mandelman
Chih-Chao Yang
Original Assignee
Ibm
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ibm filed Critical Ibm
Publication of TW200805490A publication Critical patent/TW200805490A/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31695—Deposition of porous oxides or porous glassy oxides or oxide based porous glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02203—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being porous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H01L21/02238—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor silicon in uncombined form, i.e. pure silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02252—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by plasma treatment, e.g. plasma oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31633—Deposition of carbon doped silicon oxide, e.g. SiOC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Description

200805490 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體裝置製造，尤其係關於具有可降 低有效介電常數的介電材料與其製造方法。 【先前技術】 多孔之低介電常數（k)或，，低k”介電質可以用來降低内 連線的電容。然而，傳統多孔低k介電材料會因為諸如化 學機械研磨（CMP)之後段製程（back end of line，BEOL)而 造成機械上的缺陷。為了防止機械缺陷，可採用機械性較 強的介電材料。不過，機械性較強的介電材料通常具有較 兩k值’進而造成電容增加。因此，需要一種可降低介電 常數的介電材料與其製造方法。 【發明内容】 在本發明的第一個態樣中，提供製造具有降低介電常 數的介電材料之第一方法。第一方法包含（1)形成一具有溝 槽（trench)的介電材料層於基材上；以及（2)形成一覆層區域 於該介電材料層中，其藉由沿著該溝槽之側壁與底部之至少一 者形成複數個空氣間隙於該介電材料層中，俾降低該介電材料 之一有效介電常數。 在本發明的第二個態樣中，提供第一系統。第一系統 係一包含半導體裝置元件之基材，其中該半導體裝置元件 包含（1) 一介電材料層’其位在一基材上，該介電材料層具有 200805490 一溝槽；以及（2) —覆層區域，其位在該介電材料層中，該覆 層區域具有複數個空氣間隙，該些空氣間隙係沿著該溝槽之 側壁與底部之至少一者，俾降低該介電材料之一有效介電 常數。 在本發明的第三個態樣中，提供第一系統。第一系統係 為一包含半導體裝置元件的基材，該半導體裝置元件包含（工） 一介電材料層，其位在一基材上，該介電材料層具有一溝槽； 以及（2)—覆層區域，其位在該介電材料層中，該覆層區域具 有複數個空氣間隙，該些空氣間隙係沿著該溝槽之側壁與底 部之至少一者，俾降低該介雷奸在、丨 降低忑"電材枓之一有效介電常數。根 據本發明的其他概念尚提供其他數個態樣。 本發明的其他特徵與態樣係可由下述的詳細發明闡 述、後附的專利申請範圍以及 口不而獲得暸解。。 【實施方式】 本發明提供具有降低介 ，止方法。米# 4 节數（k)之介電材料與其製 例如，在一此告γ如由 牛守可採用此種介電材料。 二汽％例中，本發明提 其製造方法。更明被而__ /、匕含内連線結構以及 尺；3確而吕，本發明 成在一或多個内連線 “—種具有覆層區域形 埂綠側邊的内連線蛀 成在内連線中—或多個側邊的八雷°後層區域可位於形 可包含介電材料與空氣、製程氣體材料區域上。覆層區域 層區域之有效^比介電材料區寻乳體的間隙。因此，覆 此降低介電材料的有效k值。，之其他部分的k值低，藉 ^ ’覆層區域的機械強许 6 200805490 可大於具有較小k值介電材料的機械強度。因此，可採用 CMP以形成上述的内連線。以此方式，本發明提供且包含 改良式内連線結構以及其製造方法。 第1圖繪示根據本發明實施例接續以製造具有降低介電 常數（k)的介電材料製造方法之第一步驟的基材1〇〇剖面圖。 參照第1圖，可提供基材1 〇〇。化學氣相沈積（C vd )、旋 轉塗佈（spin-on )或其他合適的方法可用以形成介電質（例 如’摻雜破以及/或氫元素的氧化矽（Si0(c，H))等材料層 102於基材1〇〇上。介電材料層1〇2的k值大約2.9 (不過 也可採用其他具有不同k值的合適材料）。化學氣相沈積 (CVD )、旋轉塗佈（spin-〇I1 )或其他合適的方法可用以形 成硬罩幕（例如，氮化矽（ShN4)、二氧化矽（Si〇2)等） 104於介電層1〇2的頂表面上。反應性離子蝕刻（rie)或其他 合適方法可用以移除部分介電材料層〗〇2與部分硬罩幕層 104，以便形成内連線溝槽1〇6。内連線溝槽可當作導電 材料（例如，銅、鋁、鎢以及/或等等）形成的區域。以此方 法，介電材料層102可加以圖案化與钱刻而形成金屬線圖 案内連線溝槽1〇6的寬度介於約5〇〇至15〇〇埃（人）而 洙度介於約500至約50〇〇埃（人）（不過也可使用較大或較 小以及/或不同寬度以及/或深度的結構）。 &第2圖繪示根據本發明實施例接續以製造具有降低介電 == (k)的介電材料製造方法之第二步驟的基材剖面圖。 γ “、、第2圖，可採用化學氣相沈積、旋轉塗佈或其他合適方法 以形成（例如，共形地）摻雜P +矽材料的犧牲層（例如，非 200805490
曰曰矽 '多晶矽等等）於基材1〇〇的圖案層l〇2、ι〇4上。p場 雜矽材料的犧牲層寬度介於約3奈米至約1〇〇奈米⑷之間 (不過也可採用較大或較小以及/或不同範圍的厚度）。隨後， 以一種運用電鍍電流或其他合適方法的電鍍使p+摻雜矽材料 層轉，交（例如，化學方式）成具有孔20i之多孔石夕層2〇〇。例 如，基材1 00可置於偏壓氫氟酸（HF)或類似溶液中。多孔矽層 ^00之夕孔性可隨著p+摻雜物的密度、電鍍電流等因素而改 變。多孔性的範圍介於約10%至約50%之間（不過也可採用較 大或較小以及/或不同範圍的多孔性）。如上述般，採用多孔矽 層200以形成空氣間隙於部分的介電材料層1〇2中。 第3圖綠不根據本發明實施例接續以製造具有降低介電 常數（k)的介電材料製造方法之第三步驟的基材1〇〇剖面圖。 參知第3圖，採用氧化或其他合適方法以將多孔矽層2⑻轉變 '氧化層（例如，一氧化石夕)3 〇 〇。這樣的反應可以下列方程 式表不· Si + 〇2 + Si〇2。例如，基材1〇〇可暴露在高壓未加 偏壓的氧氣（例如，氧氣等等）電漿處理或其他合適製程 中。在氧化過程中，氧氣可擴散通過多孔矽層200之孔洞 (在第2圖中的2〇1 )，以便在氧化多孔層後的介電材料層 102中形成氧化物（例如，二氧化矽）的突出物3 〇2。上述 的反應可以下列方程式表示：SiO(C，H) + 〇2 + Si〇2。突出物 302的直徑約5埃且長度約200埃（不過可採用較大或較小 的直彳二以及/或長度）。由高壓未加偏壓電漿所產生的氧化層 300係非等向性地垂直穿過介電材料層1〇2的側壁。 第4圖繪示根據本發明實施例接續以製造具有降低介電 200805490 常數〇〇的介電材料製造方法之第四步驟的基材ι〇〇剖面 圖 > …、第4圖，稀釋的氫歡酸钕刻（例如，對Si〇(c，H) 有非4同選擇性）或其他合適方法，可用以移除所有或實質 上所有氧化層300與突出物302，以便在介電材料層1〇2中 形成空氣間隙400。稀釋HF濕式蝕刻相當於在後段製程製 耘（BEOL)中移除Si〇(C，H)損害層的步驟。空氣間隙4〇〇的 直徑約5埃且長度約2〇〇埃（不過可採用較大或較小的直 铨以及/或長度）。以此方式，包含空氣間隙4⑽的覆層區域 402可形成在介電材料層丨〇2中。覆層區域々ο?將鄰近隨後 在内連線溝槽106中形成的内連線（例如，金屬線）。空氣間 隙400之介電常數大約為丨〇(不過，也可運用較大或較小匕 值）。結果’覆層區域402具有的k值可低於介電材料之k 值。例如，覆層區域402的有效k值小於約2.0，而其他的 介電材料層102的k值大約2.9 (當然覆層區域4〇2以及/或 介電材料可具有較大或較小k值）。再者，覆層區域4〇2與 電材料層102的其他部分可具有機械強度。例如，CMP 或其他如BEOL製程可用於基材上而不會損害覆層區域402 與介電材料層102的其他部分。 第5圖繪不根據本發明實施例接續以製造具有降低介 電常數（k)的介電材料製造方法之第五步驟的基材丨〇〇剖 面圖。參照第5圖，可採用物理氣相沈積（pVD)或其他合 適方法以形成擴散阻障層5〇〇 (例如，氮化钽（tantalum nitride (TaN))、氮化鈦（titanium nitride (TiN))、釕 (rUthenium (Ru))等等）於介電材料層102之頂表面上。 200805490 擴散阻障層500的厚声a狄a ^ 子度，丨於約2奈米至約8 0奈米之間（不 過也可採用較大或較小乂 t 斤 及/或不同範圍的厚度）。擴散阻 Ρ早層5 Ό 0可覆蓋内遠綠、'婆g 1 連線溝槽1 〇 6之至少一表面上的空氣間 隙400的開口 502。採用娘也枕故碎 休用擴散阻障層5 0 0以防止材料（例 如，銅（Cu)等等）擴畨5，t ^政至介電材料層1 02以及/或經由開口 502而進入空洞 、 d) 400中，藉此密封介電材料層102 之表面。
第6圖繪示根據本發明實施例接續以製造具有降低介 電常數㈨…㈣製造方法之第六步驟的基# ι〇〇剖 面圖參知、第6圖，金屬鑲叙（metai 製程cvd、 電鍍或其他合適方法可加以採用以形成金屬（銅、鋁（ai)、 4雜链之鋼（Cu(Al)、鶴（臂）等）内連線層6〇〇於基材1〇〇 的頂表面上。以此方式，金屬内連線層6〇〇可填充内連線 溝槽（第5圖之1〇6)。在阻障層5〇〇上的金屬内連線層6〇〇 之厚度可介於約400與約1〇〇〇奈米之間（不過也可採用較 大或較小以及/或不同厚度）。 第7圖緣示根據本發明實施例接續以製造具有降低介電 $數（k)的介電材料製造方法之第六步驟的基材丨〇〇剖面 圖。參照第7圖，可採用CMP或其他方法以移除硬罩幕層 104與部分金屬内連線層600和阻障沈積層500，以形成金 屬内連線700。金屬内連線700的頂表面可為具有介電材料 層102之頂表面的平面。在CMP過程中，可施加力量至基 材1 00的頂表面上，此力量會誘導機械應力產生於介電材料 層102以及/或覆層區域4〇2中。介電材料層1〇2與覆層區域 10 200805490 402可有足夠機械強度以承受機械應力而不會形成缺陷。 鄰近金屬内連線700之覆層區域4〇2可降低金屬内連 線700的電谷（例如’寄生電容（parasitic capacitance ))。 金屬内連線7〇0的電容係由覆層區域402的有效k值決定。 如上述，覆層區域402的k值可低於介電材料層102之其他 部分的k值。因此，整個介電材料層1 〇2之有效電容可透過 覆層區域402而降低。
第8圖繪示可形成之内連線結構的模擬模型剖面圖。參照 第8圖，可採用模擬工具或環境（例如，有限元素電容估 計器（ finite-element capacitance estimator (Foxi/Fierce) 等等）以模擬内連線結構8 0 0的模型。可採用内連線結構 8 00之模擬模型以在一系列半導體技術中正確預測内連線結 構8 00模擬权型的後段製程（Β Ε Ο L )與前段製程（f r 〇 n t e n d of line，FEOL· )電容。 第一金屬線801與第二金屬線802 (例如，M3導線層） 可位於介電層（矽-碳氧化物（SiC0H)等）804中。介電層804 可介於第一金屬層806 ( M4導線層）與第二金屬層808 ( M2 導線層）之間。介電層804之k值大約3.2。 第一金屬線8 0 1之頂表面與第一金屬層8 0 6之底表面 之間的距離係約1 6 0奈米。第一金屬線8 0 1之底表面與第 二金屬層8 0 8之底表面間的距離係約1 6 0奈米。第一金屬 線801的右側表面與第二金屬線802的左側表面間的距離 係約100奈米。第一金屬線801與第二金屬線802之寬度分 別約100奈米。第一金屬線801與第二金屬線802之高度分 11 200805490 別約1 7 5奈米。需注意的是，第—金 ，、弟二金屬線801-802並 未鄰接包含空氣間隙之介電材料的ρ μ 復增區域402 〇 介電層804可在使用模擬工且 ^ <展境時之電性模擬中當 作電性絕緣層。更明確而言，介電# 胃 ㈢8〇4可作為在第一金 屬線801、第二金屬線802、第一金 泛屬層8〇6以及/或第-金屬層8 0 8之間的電性絕緣層。第— — 一金屬線802、第二金 屬線802、第一金屬層806以及第一 —金屬層8 08可在模擬 工具或環境中模擬時當作導體。 再者，模擬工具或環境計算第〜 m屬線801的連線電容 (line-to-line capacitance，C」])。Ci 】开劣 ^ • J為弟一金屬線801相對 第二金屬線802或其他在同樣平面之 又相鄰金屬線間的電容。 第一金屬線801之連線電容的 μ 18 σ寻結果可為68.6 aF/um(10_ F/um)。模擬工具或環垮_ 見亦可計算第一金屬線 801的總電容（Ctot)。Ctot可為第一+麗仏 I屬線801相對鄰近金 屬線（例如，第二金屬線802、在第一 a p 金屬層8 0 ό與第二金 屬層808中之線路）的電容。金屬線 、 、’ 1之總電容可為181.9 aF/um 〇 第9圖繪示本發明實施例中具有 吸層區域之内遠綠έ士播 900的模擬模型剖面圖。參照第9圖， " 内連線結構9〇〇可類 似内連線結構8 0 0。不過，相較之下 、 人帝a 内連線結構900可包 έ覆層區域902 (有空洞之SiCOH)你 ^ 位於第一金屬線801 以及/或第二金屬線802之至少一側。 獨喂⑽1 如圖中所示，霜a區 域902可位於第一金屬線8〇1之複 曰 n ^ ^ m ^ 側（例如，三側）以 及第一金屬線802之複數側(例如，二^、 〜側）。覆層區域9 〇 2 12 200805490 之有效k值為1 ·5。這表示稍微大於50%的轉換SiO(C，H) 體積被空洞佔據。覆層區域900之尺寸可於模擬過程中改 變〇 第1 0圖繪示本發明實施例中内連線結構900的模擬模型 之板擬結果圖1 〇 〇 〇。參照第1 0圖’其、纟會示出第一金屬線8 01 的Ct〇t與Ci_i與覆層區域902厚度的相關性。圖中顯示出基 本（base case ) C〗.】虛線1001、基本ct〇t虛線1002、匕 -1
曲線1004、以及Ctot曲線1006。基本C卜1虛線1001與基 本Ctot虛線1〇〇2可代表在内連線結構800中之第一金屬線 8〇1的電容C丨-丨與Ctot。Ci-i曲線1004以及Ctot曲線10〇6 可代表具有覆層區域902之第一金屬線801與覆層區域 902厚度相關的電容Cl-1與ct〇t曲線。由圖1000中的資料 顯示CK1曲線1〇〇4與覆層區域902厚度以及Ct〇t曲線1〇〇6 與覆層區域902厚度呈反向關係。具體來說，圖100〇綠示 出當覆層區域902之厚度增加時，金屬線800之電容Cki 與Ct〇t可能降低。例如，覆層區域厚度為20奈米時，内連 線結構900比内連線結構800在M3導線電容（例如，ct(M) 上降低近乎25%。 以此方式，本發明可保留介電材料之機械強度，其包 各介電材料在鄰近導體（例如，金屬導線）之高多孔性結 才籌（你|| 1 4如，覆層區域402 )。此種結構可降低導體之電容。 $述僅揭露出本發明之範例實施例。熟習此技藝者當
知1任何右關L ’關上述揭露之設備與方法的潤飾與變更皆落入本 發明的R 士 祀固1f °例如，雖然實施例中之介電材料層i 〇2包 13 200805490 含SiO(C，H)，但在其他實施例中介電材料層12〇可包含其 他以及/或不同材料。雖然上述具有降低介電常數k之介電 材料可用於BEOL應用中（例如形成内連線結構），但是上 述的介電材料可用以形成不同的半導體裝置元件。 據此，雖然本發明已以較佳實施例揭露如上，任何熟 習此技藝者當暸解其他實施例仍可能落入本發明之精神與 範圍中，因此本發明之保護範圍當視後附之申請專利範圍 所界定者為準。 【圖式簡單說明】 第1圖繪示根據本發明實施例接續以製造具有降低介電 常數（k)的介電材料製造方法之第一步驟的基材剖面圖； 第2圖繪示根據本發明實施例接續以製造具有降低介電 常數（k)的介電材料製造方法之第二步驟的基材剖面圖； 第3圖繪示根據本發明實施例接續以製造具有降低介電 常數（k)的介電材料製造方法之第三步驟的基材剖面圖； 第4圖繪示根據本發明實施例接續以製造具有降低介電 '吊數（k)的介電材料製造方法之第四步驟的基材剖面圖； 第5圖繪示根據本發明實施例接續以製造具有降低介電 常數（k)的介電材料製造方法之第五步驟的基材剖面圖i 第6圖繪示根據本發明實施例接續以製造具有降低介電 常數（k)的介電材料製造方法之第六步驟的基材剖面圖； 第7圖繪示根據本發明實施例接續以製造具有降低介電 常數（k)的介電材料製造方法之第七步驟的基材剖面圖； 14 200805490 第 8圖繪示可能形成之内連線結構的模擬 圖， 第9圖繪示根據本發明實施例而可能形成之具琴 的内連線結構之模擬模型剖面圖； 第 1 0圖繪示根據本發明實施例而可能形成 結構的模擬模型結果圖形。 模型剖面 「覆層區域 之内連線
【主要元件符號說明】 100 基 材 102 介 電 材 料 層 104 硬 罩 幕 層 106 内 連 線 溝 槽 201 200 多 孔 矽 層 300 氧 化 層 302 突 出 物 400 空 氣 間 隙 402 覆 層 區 域 500 擴 散 阻 障 層 502 開 π 400 空 洞 600 内 連線 層 500 阻 障 沈 積 層 700 金 屬 内 連 線層 8 00 内 連 線 結 構 801 第 一· 金 屬 線 802 第 二 金 屬 線 806 第 一 金 屬 層 808 第 二 金 屬 層 804 介 電 層 900 内 連 線 結 構 902 覆 層 區 域 15

Claims (1)

  1. 200805490 十、申請專利範圍： 1 · 一種製♦造具有一降低介電常數之一介電材料之方法，包 含： 形成一介電材料層於_基材上，該介電材料層具有 一溝槽；以及 形成一覆層區域於該介電材料層中，其藉由沿著該溝槽 之側壁與底部之至少一者形成複數個空氣間隙於該介電材 料層中，俾降低該介電材料之一有效介電常數。 2.如申請專利範圍第1項所述之方法，更包含形成一内連 線於該溝槽中。 3 .如申請專利範圍第1項所述之方法，其中該空氣間隙係 大致垂直該至少一側壁與該溝槽之底部。 4 ·如申請專利範圍第1項所述之方法，其中形成該覆層區 域包含： 產生一氧化突出物於該介電材料層中；以及 蝕刻該介電材料層中之該氧化突出物。 5 ·如申請專利範圍第4項所述之方法，其中蝕刻該介電材 料層之該氧化突出物包含採用一稀釋氫氟酸溼式蝕刻 以由該介電材料層中移除該氧化突出物。 16 200805490 6.如申請專利範圍第4項所述之方法，其中產生該氧化突 出物於該介電材料層中包含： 形成一多孔矽層於該基材上；以及 氧化該多孔矽層，使得氧氣擴散通過該多孔矽層之 孔洞且進入該介電材料層中。
    7.如申請專利範圍第6項所述之方法，其中形成該多孔矽 層於該基材上包含： 形成一矽層於該基材上；以及 採用電鍍法以轉變該矽層成為該多孔矽層。 8.如申請專利範圍第6項所述之方法，其中氧化該多孔矽 層使得氧氣擴散通過該多孔矽層之孔洞且進入該介電 材料層中之步驟包含暴露該基材至一氧氣電漿中。
    9.如申請專利範圍第1項所述之方法，更包含於該覆層區 域與該溝槽之間形成一擴散阻障層。 10.如申請專利範圍第1項所述之方法，其中形成該覆層區 域包含： 降低鄰近一内連線之材料的有效介電常數（k);以及 維持該介電材料層之一強度。 17 200805490 1 1.如申請專利範圍第1項所述之方法，其中該介電材料可 承受化學機械研磨。 12. —種半導體裝置元件，包含： 一介電材料層，其位在一基材上，該介電材料層包 含一溝槽；以及
    ——覆層區域，其位在該介電材料層中，該覆層區域 具有複數個空氣間隙沿著該溝槽之側壁與底部之至少 一者形成於該介電材料層中，俾降低該介電材料之一有 效介電常數。 13.如申請專利範圍第12項所述之半導體裝置元件，更包 含一内連線，其形成於該溝槽中。 14. 如申請專利範圍第12項所述之半導體裝置元件，其中 該空氣間隙係與該溝槽之側壁與底部之至少一者大致 垂直。 15. 如申請專利範圍第12項所述之半導體裝置元件，其中 該覆層區域係用以： 降低鄰近一内連線的材料之一有效介電常數（k);以 及 18 200805490 維持該介電材料層之一強度。 1 6 ·如申請專利範圍第1 2項所述之半導體裝置元件，其中 該介電材料層係可承受化學機械研磨。
    1 7 ·如申請專利範圍第1 2項所述之半導體裝置元件，其中 該介電材料層之介電材料包含摻雜至少碳與氫元素的 氧化石夕（s i 1 i c ο η ο X i d e )。 1 8 .如申請專利範圍第1 2項所述之半導體裝置元件，其中 該介電材料層之介電材料的介電常數k值大約2.9，以 及該覆層區域之該有效介電常數k值係小於約2.0。 19.如申請專利範圍第12項所述之半導體裝置元件，其中 每個空氣間隙的直徑係小於或等於約5埃，以及長度約 200 埃。 20.如申請專利範圍第1 2項所述之半導體裝置元件，更包 含介於該覆層區域與該溝槽間之一擴散阻障層。 21 . —種基材，包含： 一半導體裝置元件，其包含： 一介電材料層，其位在一基材上，該介電材料 19 200805490 層具有一溝槽；以及 一覆層區域，其位在該介電材料層中，n 區域具有複數個空氣間隙沿著該溝槽之側壁與底部 少一者形成於該介電材料層中，俾降低該介電材料 有效介電常數。 ^ 22.如申請專利範圍第21項所述之基材更包含一内達 φ 成於該溝槽中。 2 3.如申請專利範圍第21項所述之基材，其中該内達 - 構更包含介於該覆層區域與該溝槽間之一擴散阻 覆層 之至 之一 線形 線結 Ρ章層。
    20
TW096103897A 2006-02-23 2007-02-02 Dielectric material with a reduced dielectric constant and methods of manufacturing the same TW200805490A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/360,350 US7732322B2 (en) 2006-02-23 2006-02-23 Dielectric material with reduced dielectric constant and methods of manufacturing the same

Publications (1)

Publication Number Publication Date
TW200805490A true TW200805490A (en) 2008-01-16

Family

ID=38427337

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096103897A TW200805490A (en) 2006-02-23 2007-02-02 Dielectric material with a reduced dielectric constant and methods of manufacturing the same

Country Status (4)

Country Link
US (2) US7732322B2 (zh)
JP (1) JP5198775B2 (zh)
CN (1) CN101026122B (zh)
TW (1) TW200805490A (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674484B2 (en) * 2008-12-30 2014-03-18 Intel Corporation Dielectric separator layer
US8298911B2 (en) * 2009-03-26 2012-10-30 Samsung Electronics Co., Ltd. Methods of forming wiring structures
CN103296433B (zh) * 2012-02-29 2017-09-26 深圳光启创新技术有限公司 一种超材料
US9379043B1 (en) * 2015-02-10 2016-06-28 Powertech Technology Inc. TSV structure having insulating layers with embedded voids
US9853025B1 (en) * 2016-10-14 2017-12-26 International Business Machines Corporation Thin film metallic resistors formed by surface treatment of insulating layer
US11164873B2 (en) * 2019-05-23 2021-11-02 Micron Technology, Inc. Apparatuses including laminate spacer structures, and related memory devices, electronic systems, and methods

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204192B1 (en) * 1999-03-29 2001-03-20 Lsi Logic Corporation Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures
US6090698A (en) * 1999-07-23 2000-07-18 United Microelectronics Corp Fabrication method for an insulation structure having a low dielectric constant
TWI226103B (en) 2000-08-31 2005-01-01 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
FR2819635B1 (fr) * 2001-01-18 2004-01-23 St Microelectronics Sa Procede de fabrication de reseaux d'interconnexions
US6737355B2 (en) * 2001-12-06 2004-05-18 Applied Materials, Inc. Thick thermal oxide layers and isolation regions in a silicon-containing substrate for high voltage applications
US6903002B1 (en) 2002-09-11 2005-06-07 Cypress Semiconductor Corporation Low-k dielectric layer with air gaps
US6861332B2 (en) 2002-11-21 2005-03-01 Intel Corporation Air gap interconnect method
US6835631B1 (en) 2003-11-20 2004-12-28 Chartered Semiconductor Manufacturing Ltd Method to enhance inductor Q factor by forming air gaps below inductors
US7078814B2 (en) * 2004-05-25 2006-07-18 International Business Machines Corporation Method of forming a semiconductor device having air gaps and the structure so formed
US7094669B2 (en) * 2004-08-03 2006-08-22 Chartered Semiconductor Manufacturing Ltd Structure and method of liner air gap formation
US7972954B2 (en) * 2006-01-24 2011-07-05 Infineon Technologies Ag Porous silicon dielectric

Also Published As

Publication number Publication date
US7948084B2 (en) 2011-05-24
JP2007227921A (ja) 2007-09-06
US20080054487A1 (en) 2008-03-06
US20070194405A1 (en) 2007-08-23
CN101026122B (zh) 2011-07-27
US7732322B2 (en) 2010-06-08
JP5198775B2 (ja) 2013-05-15
CN101026122A (zh) 2007-08-29

Similar Documents

Publication Publication Date Title
TWI248163B (en) Method for forming a dielectric barrier in an integrated circuit structure, interconnect structure and semiconductor device and methods for making the same
TWI271841B (en) Dual damascene with via liner and method for fabricating the same
TW201011861A (en) Method for fabricating integrated circuit
US20070023917A1 (en) Semiconductor device having multilayer wiring lines and manufacturing method thereof
TW201007883A (en) Method of sealing an air gap in a layer of a semiconductor structure and semiconductor structure
JP2007507903A (ja) 低静電容量配線のための調節可能な自己整合型エアーギャップ誘電体
TW200809923A (en) Dual-damascene process to fabricate thick wire structure
US20070085211A1 (en) Semiconductor device and method for manufacturing the same
US10777449B2 (en) Methods of manufacturing semiconductor devices
US8212330B2 (en) Process for improving the reliability of interconnect structures and resulting structure
TWI505359B (zh) 半導體元件及其製造方法
JP2010171081A (ja) 半導体装置及びその製造方法
TW200805490A (en) Dielectric material with a reduced dielectric constant and methods of manufacturing the same
US20220223537A1 (en) Method for fabricating interconnection using graphene
CN105762109A (zh) 半导体结构的形成方法
CN102412196A (zh) 金属铜大马士革互联结构的制造方法
CN1198002A (zh) 能用低介电常数非晶氟化碳膜作为层间绝缘材料的半导体器件及其制备方法
TW200415704A (en) Integrated circuits with air gaps and method of making the same
CN110945642B (zh) 利用钨氧化还原的无缝钨填充
US7816279B2 (en) Semiconductor device and method for manufacturing the same
JP5930416B2 (ja) 配線構造体、配線構造体を備えた半導体装置及びその半導体装置の製造方法
CN111192851A (zh) 互连结构及其制备方法
JP4383262B2 (ja) 半導体装置及びその製造方法
JP2005175435A (ja) エアーギャップを選択的に形成する方法及び当該方法により作製された装置
TW434783B (en) Process for integrating the copper wire and capacitor device