JP2007227921A - 低減された誘電率を有する誘電体の製造方法、および半導体デバイス構成要素、および基板 - Google Patents

低減された誘電率を有する誘電体の製造方法、および半導体デバイス構成要素、および基板 Download PDF

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Abstract

【課題】低減された誘電率を有する誘電体、およびその製造方法を提供する。
【解決手段】第１の態様では、低減された誘電率を有する誘電体を製造する第１の方法を提供する。第１の方法は、（１）基板上のトレンチを含む誘電体層を形成するステップと、（２）誘電体の実効誘電率を減少させるために、トレンチの側壁および底部のうちの少なくとも一方に沿って、誘電体層内に複数の空隙を形成することにより、誘電体層内にクラッディング領域を形成するステップとを含む。他の多数の態様を提供する。
【選択図】図９

Description

本発明は、一般に、半導体デバイスの製造に関し、さらに詳細には、低減された実効誘電率を有する誘電体、およびその製造方法に関する。
多孔性の低誘電率（ｋ）、すなわち「ｌｏｗ ｋ」誘電性は、相互接続の静電容量を減少させるために使用されうる。しかしながら、従来の多孔性の低ｋ誘電体は、化学機械研磨（ＣＭＰ）のようなバック・エンド・オブ・ライン（ＢＥＯＬ）プロセスにより機械的に破損しうる。このような機械的破損を防止するために、より機械的に強い誘電体が使用されうる。しかしながら、通常、より機械的に強い誘電体は、望ましくない静電容量の増加をもたらしうる、より高いｋを有する。
したがって、低減された誘電率を有する誘電体、およびその製造方法が求められている。
本発明の第１の態様では、低減された誘電率を有する誘電体を製造する第１の方法を提供する。第１の方法は、（１）基板上のトレンチを含む誘電体層を形成するステップと、（２）誘電体の実効誘電率（ｅｆｆｅｃｔｉｖｅ ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）を減少させるために、トレンチの側壁および底部のうちの少なくとも一方に沿って、誘電体層内に複数の空隙を形成することにより、誘電体層内にクラッディング領域を形成するステップとを含む。
本発明の第２の態様では、第１の装置を提供する。第１の装置は、（１）基板上のトレンチを含む誘電体層と、（２）誘電体の実効誘電率を減少させるために、トレンチの側壁および底部のうちの少なくとも一方に沿って、誘電体層内に複数の空隙を含む、誘電体層内のクラッディング領域とを含む、半導体デバイス構成要素である。
本発明の第３の態様では、第１のシステムを提供する。第１のシステムは、（１）基板上のトレンチを含む誘電体層と、（２）誘電体の実効誘電率を減少させるために、トレンチの側壁および底部のうちの少なくとも一方に沿って、誘電体層内に複数の空隙を含む、誘電体層内のクラッディング領域とを有する、半導体デバイス構成要素を含む基板である。本発明の、これらの、および他の態様に基づいて、他の多数の態様を提供する。
本発明の他の特徴および態様は、以下の詳細な説明、請求項、および添付図面から、より完全に明らかになるであろう。
本発明は、低減された誘電率（ｋ）を有する誘電体、およびその製造方法を提供する。このような誘電体は、半導体デバイス構成要素の形成時に使用されうる。例えば、いくつかの実施形態では、本発明は、相互接続構造、およびその製造方法を提供し、かつ含む。特に、本発明は、相互接続構造に含まれる相互接続の１つ以上の側部上に形成されるクラッディング領域を有する相互接続構造を提供する。クラッディング領域は、相互接続の１つ以上の側部上に形成される誘電体領域内に含まれうる。クラッディング領域は、誘電体と、空気、プロセス・ガスおよびその種の他のものの空隙、もしくは、空気、プロセス・ガスまたはその種の他のものの空隙とを含みうる。その結果、クラッディング領域の実効的なｋを、誘電体領域の残存部分内の誘電体のｋより低くすることができて、それにより、誘電体の実効的なｋを減少させる。さらに、クラッディング領域の機械的強度を、同様のｋを有する誘電体の機械的強度よりも強くすることができる。したがって、ＣＭＰが、このような相互接続を形成するために使用されうる。このように、本発明は、改良された相互接続構造、およびその製造方法を提供し、かつ含む。
図１は、本発明の実施形態に基づいて、低減された誘電率（ｋ）を有する誘電体を製造する方法の第１のステップに従う基板１００の横断面図を示す。図１を参照すると、基板１００が提供されうる。化学気相蒸着法（ＣＶＤ）、スピンオン法、または他の好適な方法が、基板１００上の誘電体（例えば、炭素および水素成分、もしくは、炭素または水素成分をドーピングされた酸化シリコン（ＳｉＯ（Ｃ、Ｈ））およびその種の他のもの、もしくは、炭素および水素成分、もしくは、炭素または水素成分をドーピングされた酸化シリコン（ＳｉＯ（Ｃ、Ｈ））またはその種の他のもの）層１０２を形成するために使用されうる。誘電体層１０２は、約２．９のｋを有しうる（しかしながら、異なったｋを有する他の好適な材料層も使用できる）。ＣＶＤ、スピンオン法、または他の好適な方法が、誘電体層１０２の上端面上に、ハード・マスク層（例えば、窒化シリコン（Ｓｉ３Ｎ４）、二酸化シリコン（ＳｉＯ２）およびその種の他のもの、もしくは、窒化シリコン（Ｓｉ３Ｎ４）、二酸化シリコン（ＳｉＯ２）またはその種の他のもの）１０４を蒸着するために使用されうる。反応性イオン・エッチング（ＲＩＥ）または他の好適な方法が、誘電体層１０２およびハード・マスク層１０４の部分を除去して、相互接続トラフ１０６を形成するために使用されうる。相互接続トラフ１０６は、導電体（例えば、銅、アルミニウム、タングステンおよびその種の他のもの、もしくは、銅、アルミニウム、タングステンまたはその種の他のもの）が形成されうる領域として機能しうる。このように、誘電体層１０２は、金属線パターンを形成するためにパターン化されて、かつエッチングされうる。相互接続トラフ１０６は、幅約５００〜約１５００オングストローム、および深さ約５００〜約５０００オングストロームの寸法を有しうる（しかしながら、より大きい、またはより小さい、および異なった幅および深さ、もしくは、異なった幅または深さ、もしくは、より大きい、またはより小さい、または異なった幅および深さ、もしくは、異なった幅または深さも使用できる）。
図２は、本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第２のステップに従う基板１００の横断面図を示す。図２を参照すると、ＣＶＤ、スピンオン法、または他の好適な方法が、基板１００のパターン層１０２、１０４上に、Ｐ＋ドーピング・シリコン材料（例えば、アモルファス、多結晶およびその種の他のもの、もしくは、アモルファス、多結晶またはその種の他のもの）の犠牲層を（例えば、整合的に）形成するために使用されうる。Ｐ＋ドーピング・シリコン材料の犠牲層は、約３ナノメートル〜約１００ナノメートルの厚さを有しうる（しかしながら、より大きい、またはより小さい、および異なった厚さの範囲、もしくは、より大きい、またはより小さい、または異なった厚さの範囲も使用できる）。その後、陽極酸化電流、または他の好適な方法を用いる陽極酸化処理が、Ｐ＋ドーピング・シリコン材料層を、気孔２０１を有する多孔性シリコン層２００に（例えば、化学的に）変化させるために使用されうる。例えば、基板１００は、電気的にバイアスをかけられたフッ化水素（ＨＦ）、または類似の溶液内に配設されうる。多孔性シリコン層２００の有孔率は、Ｐ＋ドーパントの密度、陽極酸化電流およびその種の他のもの、もしくは、Ｐ＋ドーパントの密度、陽極酸化電流またはその種の他のものに基づいて変化しうる。有孔率は、約１０パーセントから約５０パーセントまで変化しうる（しかしながら、より大きい、またはより小さい、および異なった有孔率、もしくは、より大きい、またはより小さい、または異なった有孔率も使用できる）。後述するように、多孔性シリコン層２００は、誘電体層１０２の部分内に空隙を形成するために使用されうる。
図３は、本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第３のステップに従う基板１００の横断面図を示す。図３を参照すると、酸化処理、または他の好適な方法が、多孔性シリコン層２００を酸化物（例えば、ＳｉＯ２）層３００に変化させるために使用されうる。このような反応は、次の式、Ｓｉ＋Ｏ２→ＳｉＯ２により表されうる。例えば、基板１００は、バイアスを印加されない高圧の酸素（例えば、Ｏ２およびその種の他のもの、もしくは、Ｏ２またはその種の他のもの）プラズマ処理、または他の好適なプロセスに露出されうる。酸化処理時に、酸素は、酸化多孔質層の後方の誘電体層１０２内に、酸化物（例えば、ＳｉＯ２）材料の突出部３０２を形成するために、多孔性シリコン層２００内の気孔（図２の２０１）を介して拡散しうる。このような反応は、式、ＳｉＯ（Ｃ、Ｈ）＋Ｏ２→ＳｉＯ２により表されうる。突出部３０２は、直径約５オングストローム、および長さ約２００オングストロームでありうる（しかしながら、より大きい、またはより小さい直径および長さ、もしくは、より大きい、またはより小さい直径または長さも使用できる）。バイアスを印加されない高圧のＯ２プラズマにより作り出された酸化物層３００は、異方的に、誘電体層１０２の側壁に対して垂直に貫通する。
図４は、本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第４のステップに従う基板１００の横断面図を示す。図４を参照すると、希釈ＨＦウェット・エッチング（例えば、ＳｉＯ（Ｃ、Ｈ）に対して非常に高い選択性を有する）、または他の好適な方法が、酸化物層３００および突出部３０２のすべて、または実質的にすべてを除去して、誘電体層１０２内に空隙４００を形成するために使用されうる。希釈ＨＦウェット・エッチングは、従来のＢＥＯＬプロセスのＳｉＯ（Ｃ、Ｈ）損傷層を除去することと同等でありうる。空隙４００は、直径５オングストローム、および長さ約２００オングストロームでありうる（しかしながら、より大きい、またはより小さい直径および長さ、もしくは、より大きい、またはより小さい直径または長さも使用できる）。このように、空隙４００を含むクラッディング領域４０２が、誘電体層１０２内に形成されうる。クラッディング領域４０２は、後で相互接続トラフ１０６内に形成される相互接続（例えば、金属配線）に隣接しているか、または近傍にあるであろう。空隙４００は、約１．０のｋを有しうる（しかしながら、より大きい、またはより小さいｋも使用できる）。したがって、クラッディング領域４０２は、誘電体のｋよりも小さい実効的なｋを有しうる。例えば、クラッディング領域４０２は、約２．０未満の実効的なｋを有し、かつ誘電体層１０２の残存部分は、約２．９のｋを有しうる（しかしながら、クラッディング領域４０２および誘電体、もしくは、クラッディング領域４０２または誘電体は、より大きい、またはより小さいｋを有しうる）。さらに、クラッディング領域４０２、および誘電体層１０２の残存部分は、機械的な強度を有しうる。例えば、ＣＭＰ、または他のこのようなＢＥＯＬプロセスは、クラッディング領域４０２、および誘電体層１０２の残存部分に損傷を与えることなく、基板１００上に使用されうる。
図５は、本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第５のステップに従う基板１００の横断面図を示す。図５を参照すると、物理的気相蒸着法（ＰＶＤ）、または他の好適な方法が、誘電体層１０２の上端面上に、拡散障壁（例えば、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）およびその種の他のもの、もしくは、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、ルテニウム（Ｒｕ）またはその種の他のもの）層５００を形成するために使用されうる。拡散障壁層５００の厚さは、約２〜約８０ナノメートルでありうる（しかしながら、より大きい、またはより小さい、および異なった厚さ、もしくは、より大きい、またはより小さい、または異なった厚さも使用できる）。拡散障壁層５００は、相互接続トラフ１０６の少なくとも１つの表面上の空隙４００の開口部５０２を被覆しうる。拡散障壁層５００は、材料（例えば、銅（Ｃｕ）およびその種の他のもの、もしくは、銅（Ｃｕ）またはその種の他のもの）が、誘電体層１０２の中に拡散すること、および開口部５０２を通して空隙４００に入り込むこと、もしくは、誘電体層１０２の中に拡散すること、または開口部５０２を通して空隙４００に入り込むことを防止するために使用されて、それにより、誘電体層１０２の表面を密封できる。
図６は、本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第６のステップに従う基板１００の横断面図を示す。図６を参照すると、金属ダマシンプロセスＣＶＤの一部として、電気メッキ、または他の好適な方法が、基板１００の上端面上に、金属（銅、アルミニウム（Ａｌ）、Ａｌ不純物を含有する銅Ｃｕ（Ａｌ）、タングステン（Ｗ）およびその種の他のもの、もしくは、銅、アルミニウム（Ａｌ）、Ａｌ不純物を含有する銅Ｃｕ（Ａｌ）、タングステン（Ｗ）またはその種の他のもの）相互接続層６００を形成するために使用されうる。このように、金属相互接続層６００は、相互接続トラフ（図５の１０６）を埋めることができる。障壁層５００の上端面上の金属相互接続層６００の厚さは、約４００〜約１０００ナノメートルでありうる（しかしながら、より大きい、またはより小さい、および異なった厚さ、もしくは、より大きい、またはより小さい、または異なった厚さも使用できる）。
図７は、本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第７のステップに従う基板１００の横断面図を示す。図７を参照すると、ＣＭＰ、または他の好適な方法が、ハード・マスク層１０４、ならびに金属相互接続層６００および障壁蒸着層５００の一部を除去して、金属相互接続７００を形成するために使用されうる。金属相互接続７００の上端面は、誘電体層１０２の上端面と同一平面をなしうる。ＣＭＰ時に、基板１００の上端面に力がかけられて、誘電体層１０２およびクラッディング領域４０２、もしくは、誘電体層１０２またはクラッディング領域４０２内に、機械的応力を誘発しうる。誘電体層１０２、およびクラッディング領域４０２は、破損することなく機械的応力に耐えうるほど、十分な機械的強度を有しうる。
金属相互接続７００に隣接するクラッディング領域４０２は、金属相互接続７００の静電容量（例えば、寄生容量）を減少させることができる。金属相互接続７００の静電容量は、クラッディング領域４０２の実効的なｋに基づきうる。上述したように、クラッディング領域４０２は、誘電体層１０２の残存部分のｋよりも小さいｋを有しうる。したがって、その結果、誘電体層１０２全体の実効静電容量は、クラッディング領域４０２により低減されうる。
図８は、形成されうる相互接続構造のシミュレーション・モデルの横断面図を示す。図８を参照すると、シミュレーション・ツールまたは環境（例えば、有限要素静電容量推定器（Ｆｏｘｉ／Ｆｉｅｒｃｅ）およびその種の他のもの）が、相互接続構造８００のモデルをシミュレートするために使用されうる。相互接続構造８００のシミュレーション・モデルが、さまざまな半導体技術に対する相互接続構造８００のシミュレートされたモデルの、ＢＥＯＬおよびフロント・エンド・オブ・ライン（ＦＥＯＬ）静電容量を、正確に予測するために使用されうる。
第１の金属線８０１、および第２の金属線８０２（例えば、Ｍ３配線レベルの）が、誘電体（例えば、ＳｉＣＯＨおよびその種の他のもの、もしくは、ＳｉＣＯＨまたはその種の他のもの）層８０４内に配設されうる。誘電体層８０４は、第１の金属層８０６（例えば、Ｍ４配線層）と第２の金属層８０８（例えば、Ｍ２配線層）の間に配設されうる。誘電体層８０４は、約３．２のｋを有しうる。
第１の金属線８０１の上端面と第１の金属層８０６の下端面の間の距離は、約１６０ナノメートルでありうる。第１の金属線８０１の下端面と第２の金属層８０８の上端面の間の距離は、約１６０ナノメートルでありうる。第１の金属線８０１の右側面と第２の金属線８０２の左側面の間の距離は、約１００ナノメートルでありうる。第１の金属線８０１、および第２の金属線８０２のそれぞれの幅は、約１００ナノメートルでありうる。第１の金属線８０１、および第２の金属線８０２のそれぞれの高さは、約１７５ナノメートルでありうる。第１および第２の金属線８０１〜８０２は、上述したような空隙を含む誘電体のクラッディング領域４０２に隣接していないことに注目すべきである。
誘電体層８０４は、シミュレーション・ツールまたは環境による電気的シミュレーション時に、電気絶縁物およびその種の他のもの、もしくは、電気絶縁物またはその種の他のものとして機能しうる。さらに具体的に述べると、誘電体層８０４は、第１の金属ライン８０１、第２の金属ライン８０２、第１の金属層８０６、および第２の金属層８０８の間の、もしくは、第１の金属ライン８０１、第２の金属ライン８０２、第１の金属層８０６、または第２の金属層８０８の間の電気絶縁物として機能しうる。第１の金属線８０１、第２の金属線８０２、第１の金属層８０６、および第２の金属層８０８は、シミュレーション・ツールまたは環境によるシミュレーション時に、導体およびその種の他のもの、もしくは、導体またはその種の他のものとして機能しうる。
さらに、シミュレーション・ツールまたは環境は、第１の金属線８０１の線間静電容量（Ｃｌ−ｌ）を計算できる。このようなＣｌ−ｌは、第２の金属線８０２、または同一レベル内の他の隣接する線に関する、第１の金属線８０１の静電容量でありうる。第１の金属線８０１の線間静電容量の計算結果は、６８．６ａＦ／マイクロメートルでありうる。また、シミュレーション・ツールまたは環境は、第１の金属線８０１の全静電容量（Ｃｔｏｔ）を計算できる。このようなＣｔｏｔは、隣接する線（例えば、第２の金属線８０２、第１の金属層８０６および第２の金属層８０８内の線など）に関する、第１の金属線８０１の静電容量でありうる。金属線８０１の計算された全静電容量は、１８１．９ａＦ／マイクロメートルでありうる。
図９は、本発明の実施形態に基づいて形成されうるクラッディング領域を有する相互接続構造９００のシミュレーション・モデルの横断面図を示す。図９を参照すると、相互接続構造９００は、相互接続構造８００と類似でありうる。しかしながら、対照的に、相互接続構造９００は、第１の金属線８０１および第２の金属線８０２、もしくは、第１の金属線８０１または第２の金属線８０２の少なくとも一面上に配設されたクラッディング領域（例えば、空隙を有するＳｉＣＯＨおよびその種の他のもの、もしくは、空隙を有するＳｉＣＯＨまたはその種の他のもの）９０２を含みうる。図示したように、クラッディング領域９０２は、第１の金属線８０１の複数（例えば、３つ）の側面上、および第２の金属線８０２の複数（例えば、３つ）の側面上に配設されうる。クラッディング領域９０２は、１．５の実効的なｋを有しうる。これは、変換されたＳｉＯ（Ｃ、Ｈ）の体積の５０パーセントをわずかに超える部分を空隙が占めていることを表す。クラッディング領域９００の寸法は、シミュレーション時に変更されうる。
図１０は、本発明の実施形態に基づいて形成されうる相互接続構造９００のシミュレーション・モデルのシミュレーション結果のグラフ１０００を示す。図１０を参照すると、クラッディング領域９０２の厚さに対する、第１の金属線８０１のＣｔｏｔおよびＣｌ−ｌのプロットが示されている。基本事例のＣｌ−ｌの破線１００１、基本事例のＣｔｏｔの破線１００２、Ｃｌ−ｌの曲線１００４、およびＣｔｏｔの曲線１００６が示されている。基本事例のＣｌ−ｌの破線１００１、および基本事例のＣｔｏｔの破線１００２は、相互接続構造８００内の第１の金属線８０１の静電容量Ｃｌ−ｌおよびＣｔｏｔを表しうる。Ｃｌ−ｌの曲線１００４、およびＣｔｏｔの曲線１００６は、クラッディング領域９０２の厚さに対する、クラッディング領域９０２を有する第１の金属線８０１の静電容量Ｃｌ−ｌおよびＣｔｏｔを示しうる。グラフ１０００で示されたデータから、Ｃｌ−ｌ曲線１００４とクラッディング領域９０２の厚さの間の、およびＣｔｏｔ曲線１００６とクラッディング領域９０２の厚さの間の反比例関係を観察することができる。特に、グラフ１０００は、クラッディング領域９０２の厚さの増加とともに、金属線８００の静電容量Ｃｌ−ｌおよびＣｔｏｔが減少しうることを示す。例えば、クラッディング層の厚さ２０ナノメートルに対して、相互接続構造９００は、相互接続構造８００と比較して、Ｍ３配線の全静電容量（例えば、Ｃｔｏｔ）の約２５パーセントの低減をもたらす。
このように、本発明は、導体（例えば、金属線）に隣接するボリューム内に誘電体の高有孔率構造（例えば、クラッディング領域４０２）を含む誘電体の機械的強度を保持できる。このような構造は、導体の静電容量を減少させうる。
上記説明は、あくまで本発明の模範的な実施形態を開示するに過ぎない。本発明の範囲内にある、上述された装置および方法の変更は、当業者にとって容易に明らかであろう。例えば、上述の実施形態では、誘電体層１０２は、ＳｉＯ（Ｃ、Ｈ）を含むが、他の実施形態では、誘電体層１０２は、付加的な、および異なった材料、もしくは、付加的な、または異なった材料を含みうる。上述の低減された誘電率（ｋ）を有する誘電体は、相互接続構造を形成するようなＢＥＯＬ用途に対して使用されるが、このような誘電体は、異なる半導体デバイス構成要素を形成するために使用されうる。
したがって、本発明は、その模範的な実施形態に関連して開示されたが、他の実施形態は、請求項で明示された本発明の要旨および範囲内にありうることを理解するべきである。
本発明の実施形態に基づいて、低減された誘電率（ｋ）を有する誘電体を製造する方法の第１のステップに従う基板の横断面図。 本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第２のステップに従う基板の横断面図。 本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第３のステップに従う基板の横断面図。 本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第４のステップに従う基板の横断面図。 本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第５のステップに従う基板の横断面図。 本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第６のステップに従う基板の横断面図。 本発明の実施形態に基づいて、低減されたｋを有する誘電体を製造する方法の第７のステップに従う基板の横断面図。 形成されうる相互接続構造のシミュレーション・モデルの横断面図。 本発明の実施形態に基づいて形成されうるクラッディング領域を有する相互接続構造のシミュレーション・モデルの横断面図。 本発明の実施形態に基づいて形成されうる相互接続構造のシミュレーション・モデルのシミュレーション結果のグラフ。

Claims (19)

  1. 基板上のトレンチを含む誘電体層を形成するステップと、
    前記誘電体の実効誘電率を減少させるために、前記トレンチの側壁および底部のうちの少なくとも一方に沿って、前記誘電体層内に複数の空隙を形成することにより、前記誘電体層内にクラッディング領域を形成するステップとを含む、
    低減された誘電率を有する誘電体を製造する、方法。
  2. 前記トレンチ内に相互接続を形成するステップをさらに含む、請求項１に記載の方法。
  3. 前記空隙が、前記トレンチの側壁および底部のうちの前記少なくとも一方に対してほぼ垂直である、請求項１に記載の方法。
  4. 前記クラッディング領域を形成するステップが、
    前記誘電体層内に酸化物の突出部を作るステップと、
    前記誘電体層から前記酸化物の突出部をエッチングするステップとを含む、請求項１に記載の方法。
  5. 前記誘電体層から前記酸化物の突出部をエッチングするステップが、前記誘電体層から酸化物の突出部を除去するために希釈ＨＦウェット・エッチングを使用するステップを含む、請求項４に記載の方法。
  6. 前記誘電体層内に酸化物の突出部を作るステップが、
    前記基板上に多孔性シリコン層を形成するステップと、
    前記多孔性シリコン層を酸化させて、酸素が、前記多孔性シリコン層の気孔を介して、前記誘電体層の中に拡散するようになされるステップとを含む、請求項４に記載の方法。
  7. 前記基板上に前記多孔性シリコン層を形成するステップが、
    前記基板上にシリコン層を形成するステップと、
    前記シリコン層を前記多孔性シリコン層に変化させるために、陽極酸化処理を使用するステップとを含む、請求項６に記載の方法。
  8. 前記多孔性シリコン層を酸化させて、酸素が、前記多孔性シリコン層の気孔を介して、前記誘電体層の中に拡散するようになされるステップが、前記基板を酸素プラズマに露出するステップを含む、請求項６に記載の方法。
  9. 前記クラッディング領域と前記トレンチの間に拡散障壁層を形成するステップをさらに含む、請求項１に記載の方法。
  10. 前記クラッディング領域を形成するステップが、
    相互接続に隣接する材料の実効誘電率を減少させるステップと、
    前記誘電体層の強度を保持するステップとを含む、請求項１に記載の方法。
  11. 前記誘電体層が化学機械研磨に耐えることができる、請求項１に記載の方法。
  12. 基板上のトレンチを含む誘電体層と、
    前記誘電体の実効誘電率を減少させるために、前記トレンチの側壁および底部のうちの少なくとも一方に沿って、前記誘電体層内に複数の空隙を含む、前記誘電体層内のクラッディング領域とを含む、
    半導体デバイス構成要素。
  13. 前記誘電体層の誘電体が、少なくとも炭素および水素成分をドーピングされた酸化シリコンを含む、請求項１２に記載の半導体デバイス構成要素。
  14. 前記誘電体層の誘電体が、約２．９のｋを有して、かつ前記クラッディング領域の前記実効誘電率が、約２．０未満である、請求項１２に記載の半導体デバイス構成要素。
  15. 各空隙が、直径約５オングストロームおよび長さ約２００オングストローム以下である、請求項１２に記載の半導体デバイス構成要素。
  16. 前記クラッディング領域と前記トレンチの間の拡散障壁層をさらに含む、請求項１２に記載の半導体デバイス構成要素。
  17. 基板上のトレンチを含む誘電体層と、
    前記誘電体の実効誘電率を減少させるために、前記トレンチの側壁および底部のうちの少なくとも一方に沿って、前記誘電体層内に複数の空隙を含む、前記誘電体層内のクラッディング領域とを有する、
    半導体デバイス構成要素を含む、基板。
  18. 前記トレンチ内に形成された相互接続をさらに含む、請求項１７に記載の基板。
  19. 前記相互接続が、前記クラッディング領域と前記トレンチの間の拡散障壁層をさらに含む、請求項１８に記載の基板。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8674484B2 (en) * 2008-12-30 2014-03-18 Intel Corporation Dielectric separator layer
US8298911B2 (en) * 2009-03-26 2012-10-30 Samsung Electronics Co., Ltd. Methods of forming wiring structures
CN103296433B (zh) * 2012-02-29 2017-09-26 深圳光启创新技术有限公司 一种超材料
US9379043B1 (en) * 2015-02-10 2016-06-28 Powertech Technology Inc. TSV structure having insulating layers with embedded voids
US9853025B1 (en) * 2016-10-14 2017-12-26 International Business Machines Corporation Thin film metallic resistors formed by surface treatment of insulating layer
US11164873B2 (en) * 2019-05-23 2021-11-02 Micron Technology, Inc. Apparatuses including laminate spacer structures, and related memory devices, electronic systems, and methods

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204192B1 (en) * 1999-03-29 2001-03-20 Lsi Logic Corporation Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures
US6090698A (en) * 1999-07-23 2000-07-18 United Microelectronics Corp Fabrication method for an insulation structure having a low dielectric constant
MY128644A (en) * 2000-08-31 2007-02-28 Georgia Tech Res Inst Fabrication of semiconductor devices with air gaps for ultra low capacitance interconnections and methods of making same
FR2819635B1 (fr) * 2001-01-18 2004-01-23 St Microelectronics Sa Procede de fabrication de reseaux d'interconnexions
US6737355B2 (en) * 2001-12-06 2004-05-18 Applied Materials, Inc. Thick thermal oxide layers and isolation regions in a silicon-containing substrate for high voltage applications
US6903002B1 (en) * 2002-09-11 2005-06-07 Cypress Semiconductor Corporation Low-k dielectric layer with air gaps
US6861332B2 (en) * 2002-11-21 2005-03-01 Intel Corporation Air gap interconnect method
US6835631B1 (en) * 2003-11-20 2004-12-28 Chartered Semiconductor Manufacturing Ltd Method to enhance inductor Q factor by forming air gaps below inductors
US7078814B2 (en) * 2004-05-25 2006-07-18 International Business Machines Corporation Method of forming a semiconductor device having air gaps and the structure so formed
US7094669B2 (en) * 2004-08-03 2006-08-22 Chartered Semiconductor Manufacturing Ltd Structure and method of liner air gap formation
US7972954B2 (en) * 2006-01-24 2011-07-05 Infineon Technologies Ag Porous silicon dielectric

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