JP2005093606A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法 Download PDF

Info

Publication number
JP2005093606A
JP2005093606A JP2003323356A JP2003323356A JP2005093606A JP 2005093606 A JP2005093606 A JP 2005093606A JP 2003323356 A JP2003323356 A JP 2003323356A JP 2003323356 A JP2003323356 A JP 2003323356A JP 2005093606 A JP2005093606 A JP 2005093606A
Authority
JP
Japan
Prior art keywords
film
insulating film
organic
forming
interlayer insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003323356A
Other languages
English (en)
Other versions
JP4220342B2 (ja
Inventor
Honje Shin
ホンジェ 慎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Leading Edge Technologies Inc
Original Assignee
Semiconductor Leading Edge Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Leading Edge Technologies Inc filed Critical Semiconductor Leading Edge Technologies Inc
Priority to JP2003323356A priority Critical patent/JP4220342B2/ja
Publication of JP2005093606A publication Critical patent/JP2005093606A/ja
Application granted granted Critical
Publication of JP4220342B2 publication Critical patent/JP4220342B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】 エッチングガス中のフッ素に起因して層間絶縁膜に空洞を発生させることのない半導体装置の製造方法を提供する。
【解決手段】 半導体基板2の上に、ストッパー膜3、層間絶縁膜6、第1の絶縁膜7、第1の有機膜8、第2の絶縁膜9および第2の有機膜10を順に形成する。レジストパターン11をマスクとして第2の絶縁膜9をドライエッチングし、ハードマスクと、第1の有機膜8に達する開孔部とを形成する。次に、レジストパターン11および第1の有機膜8をアッシングし、開孔部から第1の絶縁膜7を露出させる。その後、ハードマスクをエッチングマスクとして第1の絶縁膜7、層間絶縁膜6を順にドライエッチングし、開孔部からストッパー膜3を露出させる。第1の有機膜8をアッシングした後、ストッパー膜3をドライエッチングして銅配線層1に達するビアホールを形成する。
【選択図】 図1

Description

本発明は半導体装置の製造方法に関し、より詳しくは、層間絶縁膜として低誘電率の絶縁膜を用いた半導体装置の製造方法に関する。
近年、半導体デバイスの高速化は著しく、多層配線部における配線抵抗と配線間や配線層間の寄生容量に起因する信号伝搬速度の低下による伝送遅延が問題となってきている。こうした問題は、半導体デバイスの高集積化に伴う配線幅および配線間隔の微細化につれて配線抵抗が上昇し且つ寄生容量が増大するので、益々顕著となる傾向にある。
配線抵抗および寄生容量の増大に基づく信号遅延を防止するために、従来より、アルミニウム配線に代わる銅配線の導入が行われるとともに、層間絶縁膜として低誘電率の絶縁膜(以下、Low−k膜という。)を用いることが試みられてきた。
Low−k膜を用いた銅配線の形成方法としては、ダマシン法によるものがある。これは、銅がアルミニウムに比較してエッチングレートの制御が困難であることに鑑み、銅をエッチングせずに配線を形成する技術として知られている。
図3および図4を用いて、ダマシン法による従来の銅配線形成工程について説明する。尚、これらの図において、同じ符号で示した部分は同じものであることを示している。
まず、図3(a)に示すように、銅配線層20が形成されたシリコン基板21の上に、ストッパー膜22を形成する。ここで、銅配線層20はバリアメタル膜20aと銅層20bとを有している。次に、ストッパー膜22の上にLow−k膜23を形成した後、Low−k膜23の上にハードマスク24を形成して、図3(b)に示す構造とする。続いて、ハードマスク24、Low−k膜23およびストッパー膜22をエッチングし、図3(c)に示すビアホール25および配線溝26を形成する。その後、ビアホール25および配線溝26の内面にバリアメタル膜27を形成し、ビアホール25および配線溝26に銅層28を埋め込んで、ビアプラグ29および銅配線層30を形成する。以上の工程によって、シリコン基板21に形成された銅配線層20と上層の銅配線層30とがビアプラグ29を介して電気的に接続された銅配線を形成することができる(図3(d))。
上記の工程において、ビアホール25の形成は、具体的には次のようにして行われる。まず、図4(a)に示すように、ハードマスク24の上に所定のパターンが形成されたレジスト膜31を形成する。そして、レジスト膜31をマスクとしてハードマスク24およびLow−k膜23をエッチングし、ストッパー膜22に達する開孔部32を形成する(図4(b))。その後、不要となったレジスト膜31をアッシングによって除去した後、開孔部32から露出しているストッパー膜22aをエッチングすることによってビアホール25が形成される(図4(c))。
ところで、Low−k膜23のエッチング工程においては、Low−k膜23とともにレジスト膜31もエッチングされる。レジスト膜31の主成分は炭素であることから、エッチング雰囲気中には炭素が多くなり、Low−k膜23の側壁部に炭素系のポリマーが堆積する。この炭素系のポリマーは側壁保護膜となって、Low−k膜23にサイドエッチングなどが起こるのを防止する。
一方、Low−k膜23のエッチングにはフッ素含有ガスが用いられる。このエッチングガス由来のフッ素は、側壁保護膜中の炭素と容易に結合して膜中に取り込まれる。しかしながら、側壁保護膜に水が接触すると、膜中からフッ素が抜け出して後に空洞(ボイド)を形成するために、半導体装置の電気的特性が低下するという問題があった。
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、Low−k膜に空洞を発生させることのない半導体装置の製造方法を提供することにある。
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
本発明の半導体装置の製造方法は、下層配線が形成された半導体基板の上にストッパー膜を形成する工程と、このストッパー膜の上に層間絶縁膜を形成する工程と、この層間絶縁膜の上に第1の絶縁膜を形成する工程と、この第1の絶縁膜の上に有機膜を形成する工程と、この有機膜の上にハードマスクとなる第2の絶縁膜を形成する工程と、この第2の絶縁膜の上にレジスト膜を形成する工程と、このレジスト膜を露光および現像してレジストパターンを形成する工程と、このレジストパターンをマスクとして第2の絶縁膜のドライエッチングを行い、ハードマスクを形成するとともに有機膜に達する開孔部を形成する工程と、レジストパターンおよび開孔部から露出している有機膜をアッシングによって除去し、開孔部から第1の絶縁膜を露出させる工程と、ハードマスクをエッチングマスクとして第1の絶縁膜、層間絶縁膜を順にドライエッチングし、開孔部からストッパー膜を露出させる工程と、有機膜をアッシングによって除去する工程と、ストッパー膜をドライエッチングして下層配線に達するビアホールを形成する工程とを有することを特徴とする。
本発明の半導体装置の製造方法において、層間絶縁膜は、比誘電率が3以下の低誘電率絶縁膜であってシリコンを含有するものとすることができる。
また、本発明の半導体装置の製造方法において、層間絶縁膜は、SiOC膜および多孔質SiO膜のいずれか一方とすることができる。
また、本発明の半導体装置の製造方法において、第1の絶縁膜は、SiO膜、SiC膜、Si膜、SiOC膜およびSiCN膜よりなる群から選ばれる1の膜とすることができる。
さらに、本発明の半導体装置の製造方法において、第2の絶縁膜は、SiO膜、SiC膜、Si膜、SiOC膜およびSiCN膜よりなる群から選ばれる1の膜とすることができる。
本発明によれば、レジスト膜ではなくハードマスクをマスクとして層間絶縁膜のエッチングを行うので、エッチング雰囲気中のフッ素に起因して層間絶縁膜に空洞が発生するのを防ぐことができる。
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
図1(a)〜(d)および図2(a)〜(e)は、本実施の形態における半導体装置の製造方法を示す断面図である。
まず、図1(a)に示すように、下層配線としての銅配線層1が形成された半導体基板2の上に、ストッパー膜3を形成する。
図1(a)において、銅配線層1は、バリアメタル膜4および銅層5を有している。尚、本実施の形態においては、銅配線層以外の他の導電層が形成されていてもよい。例えば、銅以外の他の金属の配線層または不純物ドーピング領域などが半導体基板に形成されていてもよい。
半導体基板2としては、例えばシリコン基板などを用いることができる。また、ストッパー膜3は、上に形成される層間絶縁膜とのエッチング選択比が大きい材料を用いることが好ましい。具体的には、層間絶縁膜の種類に応じて適宜決定されるが、例えば、SiC膜、Si(例えば、Si、Si、SiNなど。)膜、SiCN膜またはSiOC膜などを用いることができる。これらの膜は、CVD(Chemical Vapor Deposition,以下、CVDという。)法またはスパッタ法などによって成膜することができる。
次に、図1(b)に示すように、ストッパー膜3の上に層間絶縁膜6を形成する。
層間絶縁膜6は、比誘電率が3以下の低誘電率絶縁膜(Low−k膜)であって、シリコンを含有する材料からなる膜であることが好ましい。具体的には、SiOC膜または多孔質のSiO膜などを用いることができる。
ところで、従来は、層間絶縁膜の上にハードマスクを形成し、さらにその上にレジスト膜を形成していた。一方、本発明では、層間絶縁膜6の上に、第1の絶縁膜7、第1の有機膜8、第2の絶縁膜9および第2の有機膜10をこの順に形成する。ここで、第2の絶縁膜9はハードマスクとなる膜であり、第2の有機膜10はレジスト膜である。尚、本明細書においては、第1の有機膜を単に有機膜と称する場合もある。
第1の絶縁膜7および第2の絶縁膜9としては、1)シリコンを含有し、2)第1の有機膜8および第2の有機膜10とのエッチング選択比が大きく、3)パターニングの際に下層配線との位置合せが可能な透過率を有する材料からなるものを用いる。例えば、SiO、SiC、Si(例えば、Si、Si、SiNなど。)、SiOCまたはSiCNなどからなる膜を用いることができる。これらの膜はCVD法またはスパッタ法などによって形成することができる。第1の絶縁膜7と第2の絶縁膜9とは、同じ材料からなっていてもよいし、異なる材料からなっていてもよい。
第1の有機膜8および第2の有機膜10は、後述するように、アッシングによって除去可能な材料からなるものを用いる。例えば、炭素を主成分とする炭化水素系のポリマー膜を用いることができる。第1の有機膜8と第2の有機膜10とは、同じ材料からなっていてもよいし、異なる材料からなっていてもよい。但し、第2の有機膜としては、フォトリソグラフィ法によってパターニング可能な材料を用いる。具体的には、可視光や紫外線などに対して感光性のある材料を用いる。一方、第1の有機膜8は必ずしも感光性を有している必要はない。
例えば、図3および図4に示した従来の半導体装置の製造工程で使用されるハードマスク24と同じ材料を用いて、第1の絶縁膜7および第2の絶縁膜9を形成することができる。同様に、レジスト膜31と同じ材料を用いて、第1有機膜8および第2の有機膜10を形成することができる。換言すると、本発明は、従来の層間絶縁膜、ハードマスクおよびレジスト膜からなる積層構造に、さらに、ハードマスクおよびレジスト膜を積層した構造を有する。
次に、フォトリソグラフィ法によって第2の有機膜10を露光および現像し、図1(d)に示すレジストパターン11を形成する。ここで、第2の絶縁膜9は、レジストパターン11を形成する際に下地の第1の有機膜8がエッチングされるのを防ぐ役割を有する。
次に、レジストパターン11をマスクとして、第2の絶縁膜9をエッチングする。これにより、図2(a)に示す構造が得られる。図2(a)において、開孔部12の底部には第1の有機膜8が露出している。
次に、不要となったレジストパターン11とともに、開孔部12の底部に露出している第1の有機膜8をアッシングにより除去する。アッシングには、例えば、Oガス、NHガス、またはNガスとHガスとの混合ガスなどを用いることができる。この際、第1の有機膜8の下地には第1の絶縁膜7が形成されているので、アッシングによって層間絶縁膜6にダメージが及ぶのを防ぐことができる。すなわち、第1の絶縁膜7はキャップ層として機能する。
上記のアッシングを終えた後は、図2(b)に示す構造が得られる。図2(b)において、開孔部12の底部には第1の絶縁膜7が露出している。
続いて、第2の絶縁膜9をマスクとして、第1の絶縁膜7および層間絶縁膜6をエッチングする。すなわち、第2の絶縁膜9は、本発明においてハードマスクとして機能する。
このように、本発明は、レジスト膜ではなくハードマスクをマスクとして層間絶縁膜のエッチングを行うことを特徴としている。ここで、レジスト膜の主成分が炭素であるのに対し、ハードマスクの主成分はシリコンである。したがって、エッチング雰囲気中にはシリコンが多くなり、層間絶縁膜の側壁部にシリコン系のポリマーが堆積する。このシリコン系のポリマーは、炭素系のポリマーに比較してフッ素を取り込み難いという性質を有する。したがって、層間絶縁膜に空洞が発生するのを防ぐことができる。
上記のことをさらに図2を用いて説明する。図2(b)において、ハードマスクとしての第2の絶縁膜9をマスクとして第1の絶縁膜7をエッチングし、続いて層間絶縁膜6をエッチングする。層間絶縁膜6をエッチングする際には、第2の絶縁膜9も同時にエッチングされる。ここで、第2の絶縁膜9の主成分は炭素でなくシリコンであるので、層間絶縁膜6の側壁部にはシリコン系のポリマーが堆積して側壁保護膜(図示せず)を形成する。
一方、このエッチング工程においては、エッチングガスとしてフッ素を含有するガスが用いられる。例えば、オクタフルオロブテン(C)、窒素(N)およびアルゴン(Ar)からなる混合ガスや、テトラフルオロメタン(CF)、ジフルオロメタン(CH)、ネオン(Ne)およびアルゴン(Ar)からなる混合ガスなどを用いることができる。したがって、エッチング雰囲気中には多量のフッ素が存在している。しかしながら、このフッ素は、側壁保護膜を形成するシリコン系のポリマー膜の内部には入り込み難い。したがって、側壁保護膜に水が接触しても層間絶縁膜6に空洞が形成されることはなく、半導体装置の電気的特性の低下を防止することができる。
また、本発明においては、ハードマスクとしての第2の絶縁膜9と、キャップ層としての第1の絶縁膜7との間に第1の有機膜8が形成されている。ここで、第2の絶縁膜9、層間絶縁膜6および第1の絶縁膜7の間のエッチング選択比は同じであるか、または、それ程大きくない値で異なる程度である。したがって、第1の絶縁膜7および層間絶縁膜6をエッチングしている間に、第2の絶縁膜9もエッチングされて、開孔部12における第2の絶縁膜9の断面形状は逆テーパ形状を呈するようになる。これにより、開孔部12の寸法は所望の寸法よりも大きくなる。したがって、第2の絶縁膜9と第1の絶縁膜7との間に第1の有機膜8が存在しなければ、第1の絶縁膜7、さらには層間絶縁膜6も所定よりも大きい開口寸法で加工されることになる。
しかしながら、本発明によれば、第1の絶縁膜7と第2の絶縁膜9との間には第1の有機膜8が形成されており、第1の有機膜8と、第1の絶縁膜7および第2の絶縁膜9との間のエッチング選択比は大きいので、開孔部12において第2の絶縁膜9が逆テーパ形状になってもその影響が第1の絶縁膜7や層間絶縁膜6に及ぶことはなく、これらの膜を高い精度で加工することができる。
上記のエッチングは、ストッパー膜3に達した時点で自動的に停止する。尚、エッチングは、第1の絶縁膜7および層間絶縁膜6のエッチング終了とともに第2の絶縁膜9が消滅するような条件で行うことが好ましい。これにより、図2(c)に示す構造が得られる。図2(c)において、開孔部12にはストッパー膜3の一部が露出している。
次に、不要となった第1の有機膜8をアッシングによって除去した後、開孔部9に露出したストッパー膜3のエッチングを行い、図2(d)に示すビアホール13を形成する。図2(d)において、ビアホール13の底部には下層の銅配線層1の表面が露出している。
以上の工程によって層間絶縁膜6にビアホール13を形成した後は、フォトリソグラフィ法によってビアホール13の上に配線溝14を形成する。続いて、ビアホール13および配線溝14の内面にバリアメタル膜15を形成し、バリアメタル膜15を介してこれらの内部に銅層16の埋込みを行うことによって、ビアプラグ17および銅配線層18を形成する(図2(e))。この工程は、具体的には、次のようにして行うことができる。
まず、CVD法またはスパッタ法などによって、窒化チタン膜または窒化タンタル膜などのバリアメタル膜を成膜した後、この上にさらに銅層を成膜する。続いて、化学機械研磨(Chemical Mechanical Polishing,以下、CMPという。)法によって、銅層およびバリアメタル膜の研磨を行う。これにより、ビアホールおよび配線溝の内部にのみ、銅層およびバリアメタル膜が残るようにすることができる。
バリアメタル膜の形成および銅層の埋め込みは、他の方法によって行ってもよい。例えば、CVD法およびCMP法によってバリアメタルを配線溝の内部にのみ形成した後、硫酸銅(CuSO)をベースとした電解液を用いるめっき法によって、配線溝の内部に銅を埋め込んでもよい。
以上の工程によって、銅配線層1を有する半導体基板2の上に、ビアプラグ17および銅配線層18を形成することができる(図2(e))。ここで、銅配線層18は、ビアプラグ17を介して銅配線層1と電気的に接続している。
(a)〜(d)は、本実施の形態における半導体装置の製造工程を示す断面図である。 (a)〜(e)は、本実施の形態における半導体装置の製造工程を示す断面図である。 (a)〜(d)は、従来の半導体装置の製造工程を示す断面図である。 (a)〜(c)は、従来の半導体装置の製造工程を示す断面図である。
符号の説明
1,18,20,30 銅配線層
2 半導体基板
3,22 ストッパー膜
4,15,27 バリアメタル膜
5,16,28 銅層
6,23 層間絶縁膜
7 第1の絶縁膜
8 第1の有機膜
9 第2の絶縁膜
10 第2の有機膜
11 レジストパターン
12,32 開孔部
13,25,33 ビアホール
17,29 ビアプラグ
14,26 配線溝
21 シリコン基板
24 ハードマスク
31 レジスト膜

Claims (5)

  1. 下層配線が形成された半導体基板の上にストッパー膜を形成する工程と、
    前記ストッパー膜の上に層間絶縁膜を形成する工程と、
    前記層間絶縁膜の上に第1の絶縁膜を形成する工程と、
    前記第1の絶縁膜の上に有機膜を形成する工程と、
    前記有機膜の上にハードマスクとなる第2の絶縁膜を形成する工程と、
    前記第2の絶縁膜の上にレジスト膜を形成する工程と、
    前記レジスト膜を露光および現像してレジストパターンを形成する工程と、
    前記レジストパターンをマスクとして前記第2の絶縁膜のドライエッチングを行い、ハードマスクを形成するとともに前記有機膜に達する開孔部を形成する工程と、
    前記レジストパターンおよび前記開孔部から露出している前記有機膜をアッシングによって除去し、前記開孔部から前記第1の絶縁膜を露出させる工程と、
    前記ハードマスクをエッチングマスクとして前記第1の絶縁膜、前記層間絶縁膜を順にドライエッチングし、前記開孔部から前記ストッパー膜を露出させる工程と、
    前記有機膜をアッシングによって除去する工程と、
    前記ストッパー膜をドライエッチングして前記下層配線に達するビアホールを形成する工程とを有することを特徴とする半導体装置の製造方法。
  2. 前記層間絶縁膜は、比誘電率が3以下の低誘電率絶縁膜であってシリコンを含有する請求項1に記載の半導体装置の製造方法。
  3. 前記層間絶縁膜は、SiOC膜および多孔質SiO膜のいずれか一方である請求項2に記載の半導体装置の製造方法。
  4. 前記第1の絶縁膜は、SiO膜、SiC膜、Si膜、SiOC膜およびSiCN膜よりなる群から選ばれる1の膜である請求項1〜3のいずれか1に記載の半導体装置の製造方法。
  5. 前記第2の絶縁膜は、SiO膜、SiC膜、Si膜、SiOC膜およびSiCN膜よりなる群から選ばれる1の膜である請求項1〜4のいずれか1に記載の半導体装置の製造方法。
JP2003323356A 2003-09-16 2003-09-16 半導体装置の製造方法 Expired - Fee Related JP4220342B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2003323356A JP4220342B2 (ja) 2003-09-16 2003-09-16 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003323356A JP4220342B2 (ja) 2003-09-16 2003-09-16 半導体装置の製造方法

Publications (2)

Publication Number Publication Date
JP2005093606A true JP2005093606A (ja) 2005-04-07
JP4220342B2 JP4220342B2 (ja) 2009-02-04

Family

ID=34454458

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003323356A Expired - Fee Related JP4220342B2 (ja) 2003-09-16 2003-09-16 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JP4220342B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016535413A (ja) * 2013-08-29 2016-11-10 富士フイルム株式会社 有機層をリソグラフィでパターニングするための方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016535413A (ja) * 2013-08-29 2016-11-10 富士フイルム株式会社 有機層をリソグラフィでパターニングするための方法

Also Published As

Publication number Publication date
JP4220342B2 (ja) 2009-02-04

Similar Documents

Publication Publication Date Title
US6352917B1 (en) Reversed damascene process for multiple level metal interconnects
US8138082B2 (en) Method for forming metal interconnects in a dielectric material
US20160181144A1 (en) Method for manufacturing interconnect structures incorporating air gap spacers
US20020064941A1 (en) Composite silicon-metal nitride barrier to prevent formation of metal fluorides in copper damascene
JP2009004665A (ja) 半導体装置の製造方法
JP2006041519A (ja) デュアルダマシン配線の製造方法
US20060214298A1 (en) Dummy via for reducing proximity effect and method of using the same
US20090075470A1 (en) Method for Manufacturing Interconnect Structures Incorporating Air-Gap Spacers
US20070232048A1 (en) Damascene interconnection having a SiCOH low k layer
US20060240639A1 (en) Fine patterning method for semiconductor device
JP2006019480A (ja) 半導体装置の製造方法
CN110890315A (zh) 具有大马士革结构的半导体结构及其制备方法
US6900123B2 (en) BARC etch comprising a selective etch chemistry and a high polymerizing gas for CD control
JP2006128541A (ja) 電子デバイスの製造方法
JP5047504B2 (ja) ビアキャッピング保護膜を使用する半導体素子のデュアルダマシン配線の製造方法
JP4523351B2 (ja) 半導体装置の製造方法
US6632707B1 (en) Method for forming an interconnect structure using a CVD organic BARC to mitigate via poisoning
JP2006517059A (ja) 相互接続構造の金属エッチング方法およびそのような方法で得られた金属相互接続構造
JP4220342B2 (ja) 半導体装置の製造方法
KR100691105B1 (ko) 듀얼 다마신 공정을 이용한 구리 배선 형성 방법
JP2005005697A (ja) 半導体装置の製造方法
JP2004363447A (ja) 半導体装置およびその製造方法
JP3683570B2 (ja) 半導体装置の製造方法
US6642139B1 (en) Method for forming interconnection structure in an integration circuit
KR100598246B1 (ko) 반도체 소자의 다마신 패턴 형성 방법

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20050318

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060509

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080229

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080311

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080708

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20081002

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20081028

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20081113

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111121

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Ref document number: 4220342

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121121

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131121

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees