JP2012532451A - 低電力多重状態電子ヒューズ（ｅヒューズ）をプログラミング及び再プログラミングするための回路構造体及び方法 - Google Patents

低電力多重状態電子ヒューズ（ｅヒューズ）をプログラミング及び再プログラミングするための回路構造体及び方法 Download PDF

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Abstract

【課題】 低電力多重状態の電子ヒューズをプログラミング及び再プログラミングするための回路構造体及び方法を提供する。
【解決手段】 ｅヒューズのプログラミング／再プログラミング回路の実施形態を開示する。一実施形態において、ｅヒューズ（１５０）は、長い低原子拡散抵抗導体層（１２０）の同じ端部に両側（１２１、１２２）上に配置された２つの短い高原子拡散抵抗導体層（１１０、１３０）を有する。電圧源（１７０）を用いて端子（第１の端子＝１７０／１６１／１１０、第２の端子＝１７０／１６２／１３０、第３の端子＝１７０／１６３／導体層１２０の近位端１２３、及び第４の端子＝１７０／１６４／導電層１２０の遠位端１２４）に印加する電圧の極性及び随意的に大きさを変化させて、長い導体層内の電子の２方向の流れを制御し、これにより長い導体層と短い導体層との界面（１２５、１２６）における開路及び／又は短絡の形成を制御する。このような開路及び／又は短絡の形成を用いて異なるプログラミング状態（１１、０１、１０、００）を実現することができる。他の回路構造体の実施形態は、さらに多くのプログラミング状態を可能にするように、付加的な導体層及び付加的な端子を有するｅヒューズ（６５０）を組み込む。さらに、関連したｅヒューズのプログラミング及び再プログラミング方法の実施形態を開示する。
【選択図】 図１

Description

本発明の実施形態は、一般的に、電子ヒューズ（ｅヒューズ）に関し、より具体的には、低電力多重状態（multiple state）のｅヒューズをプログラミング及び再プログラミングするための回路構造体、及びこうしたｅヒューズをプログラミング及び再プログラミングするための関連した方法の実施形態に関する。
プログラム可能なヒューズ又はアンチヒューズ、例えば電気ヒューズ若しくはアンチヒューズ、又はレーザ・ヒューズ若しくはアンチヒューズは、冗長的な再使用可能で信頼性のある設計を実現するために、現代の集積回路用途にとって重要である。残念ながら、殆どのこうしたプログラム可能ヒューズ又はアンチヒューズは、一回しかプログラミングすることができない。即ち、これらは本質的に破壊的であるため、再プログラミングは不可能である。例えば、従来の電子ヒューズがプログラミングされる（即ち、飛ばされる）と、開路状態が生成され、これを反転させることはできない。同様に、従来のアンチヒューズがプログラミングされると、短絡状態が生成され、これを反転させることはできない。不揮発性ランダム・アクセス・メモリ（ＮＶＲＡＭ）は、多数回の再プログラミングが可能であり、プログラム可能ヒューズの代わりに機能をプログラミングするための、回路設計内に組み込むことができる浮遊ゲート機構を用いている。しかしながら、ＮＶＲＡＭ技術の使用は、プロセスの複雑さ及び製造コストを著しく増大させる。
従って、既存のプロセスにより容易に組み込むことができ、プログラミングが本質的に非破壊的（non-destructive）であり、プログラミング及び再プログラミングを実行するための回路構造体を伴う低電力多重状態ｅヒューズ、並びにこうしたｅヒューズをプログラミング及び再プログラミングするための関連した方法を提供することが有利となる。
上記のことを考慮して、低電力多重状態電子ヒューズ（即ち、ｅヒューズ）をプログラミング及再プログラミングするための回路構造体の実施形態が、本明細書で開示される。回路の一実施形態においてｅヒューズは、比較的長い導体層の同じ端部の両側上に配置された２つの比較的短い導体層を含むことができる。短い導体層は比較的高い原子拡散抵抗を有することができ（即ち、低い原子拡散性を示すことができ）、長い導体層は比較的低い原子拡散抵抗を有することができる（即ち、高い原子拡散性を示すことができる）。電圧源を長い導体層の両端に接続し、さらに短い導体層のそれぞれに接続して、ｅヒューズ構造体が４つの端子を有するようにすることができる。電圧源を選択的に制御して、異なる端子に印加する電圧の極性及び随意的に大きさを変化させることができる。異なる端子における電圧の極性（及び大きさ）を変化させることによって、長い導体層内の電子の２方向の流れを選択的に制御することができる。長い導体層内の電子の２方向の流れを制御することによって、長い導体層・短い導体層間の界面における非破壊的な開路及び短絡の形成を選択的に制御して多数の異なるプログラミング状態を実現することができる。回路の他の実施形態は、さらに多くのプログラミング状態を可能にするように付加的な導体層及び付加的な端子を組み込む。さらに、関連したｅヒューズのプログラミング及び再プログラミング方法の実施形態を開示する。
より具体的には、低電力多重状態電子ヒューズ（即ち、ｅヒューズ）をプログラミング及再プログラミングするための回路構造体の実施形態が、本明細書に開示される。
一実施形態において、回路構造体が、ｅヒューズを含むことができる。ｅヒューズは、第１の導体層と、第１の導体層上の第２の導体層と、第２の導体層上の第３の導体層とを含むことができる。第１の導体層及び第３の導体層のそれぞれは、第２の導体層と比べて比較的高い原子拡散抵抗を有することができる。回路構造体はさらに、電圧源と、端子を作成するための、電圧源とｅヒューズ上の種々の位置との間の電気接続とを含むことができる。具体的には、電圧源と第１の導体層との間の電気接続は、第１の端子を作成することができる。電圧源と第３の導体層との間の電気接続は、第２の端子を作成することができる。最後に、電圧源と第２の導体層の両端との間の電気接続は、それぞれ第３及び第４の端子を作成することができる。従って、この実施形態において、ｅヒューズは４つの別個の端子を有することができる。電圧源は選択的に制御可能であり、電気接続における（即ち、４つの端子における）電圧の極性及び随意的に電圧の大きさを変化させて第２の導体層内の電子の２方向の流れを選択的に制御することを可能にする。第２の導体層内の電子の２方向の流れを選択的に制御することによって、高原子拡散抵抗・低原子拡散抵抗間の界面（即ち、第２の導体層と第１及び第３の導体層との間の界面）における第２の導体層内での非破壊的な開路及び／又は短絡の形成を選択的に制御することができる。そのような開路及び／又は短絡の形成を選択的に制御することによって、ｅヒューズを４つの異なるプラグラミング状態のいずれか１つにプログラミング又は再プログラミングすることができる。
別の実施形態において、回路構造体は同様にｅヒューズを含むことができる。この実施形態においてｅヒューズは、より多くの高原子拡散抵抗・低原子拡散抵抗間の界面、より多くの端子、従ってより多くのプログラミング状態を可能にする、付加的な導体層を含むことができる。具体的には、ｅヒューズは、第１の導体層と、第１の導体層の上の第２の導体層と、第２の導体層の上の第３の導体層と、第３の導体層の上の第４の導体層とを含むことができる。第２の導体層及び第４の導体層のそれぞれは、第１の導体層及び第３の導体層と比べて比較的高い原子拡散抵抗を有することができる。この回路構造体はさらに、電圧源と、電圧源と第１の導体層の両端との間、電圧源と第３の導体層の両端との間、及び電圧源と第４の導体層との間の電気接続とを含むことができる。従って、この実施形態において、ｅヒューズは５つの別個の端子を有することができる。電圧源は選択的に制御可能であり、電気接続における（即ち、５つの端子における）電圧の極性及び随意的に電圧の大きさを変化させて第１及び第３の導体層内の電子の２方向の流れを選択的に制御することが可能になる。第１及び第３の導体層内の電子の２方向の流れを選択的に制御することによって、高原子拡散抵抗・低原子拡散抵抗間の界面における第１及び第３の導体層内（即ち、第２の導体層との界面における第１の導体層内、並びに、第２の導体層及び第４の導体層との界面における第３の導体層内）での非破壊的な開路及び／又は短絡の形成を選択的に制御することができる。前の実施形態と同様に、こうした開路及び／又は短絡の形成を選択的に制御することによって、ｅヒューズを多数の異なる状態のいずれか１つにプログラミング又は再プログラミングすることができる。
関連したｅヒューズのプログラミング及び再プログラミング方法の実施形態も本明細書で開示される。この方法の実施形態は、ｅヒューズを準備することと、電圧源をｅヒューズの異なる位置に電気的に接続することと、電圧源を選択的に制御して異なる位置における電圧の極性及び随意的に電圧の大きさを選択的に変化させることによって、ｅヒューズのプログラミング及び再プログラミングを実行することとを含むことができる。
一実施形態においてこの方法は、第１の導体層と、第１の導体層上の第２の導体層と、第２の導体層上の第３の導体層とを含むｅヒューズを準備することを含むことができる。第１の導体層及び第３の導体層のそれぞれは、第２の導体層と比べて比較的高い原子拡散抵抗を有することができる。次に、電気接続を、電圧源と第１の導体層との間に形成して第１の端子を作成し、電圧源と第３の導体層との間に形成して第２の端子を作成し、電圧源と第２の導体層の両端との間に形成してそれぞれ第３及び第４の端子を作成する。次に、電圧源を選択的に制御して電気接続における（即ち、４つの端子における）電圧極性を変化させ、第２の導体層内の電子の２方向の流れを選択的に制御することによって、ｅヒューズのプログラミング及び再プログラミング・プロセスを実行することができる。第２の導体層内の電子の２方向の流れを選択的に制御して、高原子拡散抵抗・低原子拡散抵抗間の界面における（即ち、第２の導体層と第１及び第３の導体層との間の界面における）第２の導体層内での非破壊的な開路及び／又は短絡を選択的に形成し、それによりｅヒューズを４つの異なるプログラミング状態のいずれか１つにプログラミング又は再プログラミングすることができる。
別の実施形態において本方法は、より多くの高原子拡散抵抗・低原子拡散抵抗間の界面、より多くの端子、従ってより多くのプログラミング状態を可能にする、付加的な導体層を有するｅヒューズを準備することを含むことができる。より具体的には、本方法の実施形態は、第１の導体層と、第１の導体層の上の第２の導体層と、第２の導体層の上の第３の導体層と、第３の導体層の上の第４の導体層とを含むｅヒューズを準備することを含むことができる。第２の導体層及び第４の導体層のそれぞれは、第１の導体層及び第３の導体層と比べて比較的高い原子拡散抵抗を有することができる。電気接続を、電圧源と第１の導体層の両端（即ち、第１の導体層の近位端及び遠位端）との間、電圧源と第３の導体層の両端（即ち、第３の導体層の近位端及び遠位端）との間、及び電圧源と第４の導体層との間に形成する。従って、この実施形態においては５つの別個の端子が作成される。次に、電圧源を選択に制御して電気接続における（即ち、５つの端子における）電圧極性を変化させ、第１及び第３の導体層内の電子の２方向の流れを選択的に制御することによって、ｅヒューズのプログラミング及び再プログラミング・プロセスを実行することができる。第１及び第３の導体層内の電子の２方向の流れを選択的に制御して、高原子拡散抵抗・低原子拡散抵抗間の界面における第１及び第３の導体層内（即ち、第２の導体層との界面における第１の導体層内、及び第２及び第４の導体層との界面における第３の導体層内）の非破壊的な開路及び／又は短絡を形成することができる。前の実施形態と同様に、こうした開路及び／又は短絡の形成を選択的に制御することによって、ｅヒューズを多数の異なる状態のいずれか１つにプログラミング又は再プログラミングすることができる。
本発明の実施形態は、必ずしも一定尺度で描かれてはいない添付図面に関連した以下の詳細な説明からより良く理解されるであろう。
１１プログラミング状態におけるｅヒューズを示す、ｅヒューズ・プログラミング及び再プログラミング回路の一実施形態の概略図である。 ０１プログラミング状態におけるｅヒューズを示す、図１のｅヒューズ・プログラミング及び再プログラミング回路の一実施形態の概略図である。 １１再プログラミング状態におけるｅヒューズを示す、図１のｅヒューズ・プログラミング及び再プログラミング回路の一実施形態の概略図である。 １０プログラミング状態におけるｅヒューズを示す、図１のｅヒューズ・プログラミング及び再プログラミング回路の一実施形態の概略図である。 ００プログラミング状態におけるｅヒューズを示す、図１のｅヒューズ・プログラミング及び再プログラミング回路の一実施形態の概略図である。 ｅヒューズ・プログラミング及び再プログラミング回路の別の実施形態の概略図である。 ｅヒューズ・プログラミング及び再プログラミング方法の一実施形態を示すフロー図である。 ｅヒューズ・プログラミング及び再プログラミング方法の別の実施形態を示すフロー図である。
本発明の実施形態並びにその種々の特徴及び利点を、添付の図面に示され、以下の説明で詳述される非限定的な実施形態に関連してより完全に説明する。
上記のことを考慮して、低電力多重状態電子ヒューズ（即ち、ｅヒューズ）をプログラミング及再プログラミングするための回路構造体の実施形態が、本明細書に開示される。回路の一実施形態において、ｅヒューズは、比較的長い導体層の同じ端部の両側上に配置された２つの比較的短い導体層を含むことができる。短い導体層は、比較的高い原子拡散抵抗を有することができ（即ち、低い原子拡散性を示すことができ）、長い導体層は、比較的低い原子拡散抵抗を有することができる（即ち、高い原子拡散性を示すことができる）。電圧源を長い導体層の両端に接続し、同じく短い導体層のそれぞれに接続して、ｅヒューズ構造体が４つの端子を有するようにすることができる。電圧源を選択的に制御して、異なる端子に印加される電圧の極性、及び随意的に大きさを変化させることができる。異なる端子における電圧の極性（及び大きさ）を変化させることによって、長い導体層内の電子の２方向の流れを選択的に制御することができる。長い導体層内の電子の２方向の流れを制御することによって、長い導体層・短い導体層間の界面における非破壊的な開路及び短絡の形成を選択的に制御して、複数の異なるプログラミング状態を実現することができる。回路の他の実施形態は、さらに多くのプログラミング状態を可能にするように、付加的な導体層及び付加的な端子を有するｅヒューズを組み込む。関連したｅヒューズのプログラミング及び再プログラミング方法の実施形態も開示される。
より具体的には、低電力多重状態の電子ヒューズ（即ち、ｅヒューズ）をプログラミング及再プログラミングするための回路構造体の実施形態が、本明細書に開示される。
図１を参照すると、回路構造体１００の一実施形態が、ｅヒューズ１５０、選択的に制御可能な電圧源１７０、及びｅヒューズ１５０と電圧源１７０の間の電気接続１６１−１６４を含むことができる。
ｅヒューズ１５０は、第１の導体層１１０と、第１の導体層１１０上の第２の導体層１２０と、第２の導体層１２０上の第３の導体層１３０とを含むことができる。第１の導体層１１０及び第３の導体層１３０は、第２の導体層１２０と比べて短くすることができ、さらに第２の導体層１２０の両側１２１、１２２上（即ち、上及び下）に、一方の端部１２３（即ち、近位端）に隣接して配置することができる。さらに、この実施形態において、第１の導体層１１０及び第３の導体層１３０のそれぞれは、第２の導体層１２０と比べて、比較的高い原子拡散抵抗を有する。具体的には、第２の導体層１２０は、低い原子拡散抵抗を示す（即ち、高い原子拡散性を示す）任意の適切な導電性材料を含むことができる。例えば、第２の導体層１２０は、銅又はアルミニウムを含むことができる。反対に、第１及び第３の導体層１１０、１３０は、高い原子拡散抵抗を示す任意の適切な導電性材料（即ち、低い原子拡散性を示す導電性拡散障壁材料）を含むことができる。例えば、第１及び第３の導体層は、コバルト、クロム、ルテニウム、タンタル、窒化タンタル、酸化インジウム、タングステン、窒化タングステン、チタン及び窒化チタン、又はそれらの任意の適切な合金を含むことができる。第１及び第３の導体層１１０、１３０は、同じ導電性拡散障壁材料又は異なる導電性拡散障壁材料を含むことができる。
電圧源１７０とｅヒューズ１５０上の種々の位置との間の電気接続１６１−１６４は、端子を形成する。具体的には、電圧源１７０と第１の導体層１１０との間の電気接続１６１は、第１の端子を形成する。電圧源１７０と第３の導体層１３０との間の電気接続１６２は、第２の端子を形成する。最後に、電圧源１７０と第２の導体層１２０の両端部（即ち、近位端１２３及び遠位端１２４）との間の電気接続は、それぞれ第３及び第４の端子を形成する。従って、この実施形態において、ｅヒューズ１５０は、４つの別個の端子を有する。
電圧源１７０は、選択的に制御可能であり（即ち、例えば、コントローラ１８０からの制御信号によって選択的に制御されるように適合され、選択的に制御されるように構成され）、電気接続１６１−１６４における（即ち、４つの端子における）電圧の極性及び随意的には電圧の大きさを変化させことができる。つまり、電圧源１７０は、通常の電圧極性スイッチング回路を含むことができる。当業者であれば、電圧極性スイッチング回路は周知のものであり、従って、読者がここに説明される実施形態の顕著な態様に集中するのを可能にするために、こうしたスイッチング回路の具体的な詳細が省略されることを認識するであろう。
電気接続１６１−１６３における電圧の極性及び随意的に電圧の大きさを選択的に変化させることによって、第２の導体層１２０内の電子の２方向の流れを選択的に制御することができる。第２の導体層１２０内の電子の２方向の流れを選択的に制御することによって、高原子拡散抵抗・低原子拡散抵抗間の界面１２５、１２６（即ち、第２の導体層１２０と第１の導体層１１０及び第３導体層１３０との間の界面１２５、１２６）における第２の導体層内での非破壊的な開路及び／又は短絡の形成を選択的に制御することができる。こうした開路及び／又は短絡の形成を選択的に制御することによって、４つの異なるプラグラミング状態のいずれか１つを有するように、ｅヒューズ１５０をプログラミング又は再プログラミングすることができる。これらの状態は、以下、１１、０１、１０、及び００と呼び、図１に示されるような状態１１は、どのような開路もなく、全ての端子１６１−１６４が電気的に接続される（即ち、第２の導体層１２０と、第１の導体層１１０及び第３の導体層１３０の両方との間の界面１２５−１２６に短絡が存在する）初期状態（即ち、ベースライン状態）を構成し、それぞれ図２、図４、及び図５に示されるような状態０１、１０、及び００は、第２の導体層１２０と第１の導体層１１０及び第３の導体層１３０との間の界面１２５、１２６に１つ又は複数の開路を有するプログラミング状態を構成する。
例えば、ｅヒューズ１５０を初期の１１状態から０１状態にプログラミングし、要求に応じて、再び１１状態に再プログラミングすることができる。具体的には、図２を参照すると、制御信号により、電圧源１７０が負電圧を第１の導体層１１０に（即ち、第１の端子１６１に）印加し、同時に正電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加することができる。これにより第２の導体層内の電子が、第１の導体層１１０と第２の導体層１２０との間の界面１２５から、第２の導体層１２０の遠位端１２４に向かって（即ち、第４の端子１６４に向かって）流れる２２０。この方向に流れる電子は、界面１２５から離れる、第２の導電体材料（即ち、第２の導体層１２０を構成する導電性材料）の原子拡散を引き起こし、従って開路２０１（即ち、ボイド）を生成する。この開路２０１は、端子１６１を他の端子１６２−１６４から効果的に切断する。電子は、界面１２６を横切って流れない。その結果、第２の導電体材料は、第３の導体層１３０と第２の導体層１２０の間の界面１２６に留まる（即ち、短絡が界面１２６にそのまま残る）。
図３に示すように、この０１状態を反転させるために、別の制御信号により、電圧源１７０が負電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加し、同時に正電圧を第２の導体層１２０の近位端１２３（即ち、第３の端子１６３）に印加することができる。これにより第２の導体層内の電子が、再び第２の導体層１２０の近位端１２３に向かって（即ち、第３の端子１６３に向かって）流れ３２０、これにより第２の導体層１２０を構成する導電性材料の原子拡散が生じ、ボイド２０１内が第２の導電体材料で充填され、第１の導体層１１０との界面１２５に短絡が再生成される（即ち、端子１６１が他の端子１６２−１６３に再結合される）。
同様に、ｅヒューズ１５０を初期の１１状態から１０状態にプログラミングし、要求に応じて、再び１１状態に再プログラミングすることができる。具体的には、図４を参照すると、制御信号により、電圧源１７０が負電圧を第３の導体層１３０に（即ち、第２の端子１６２に）印加し、同時に正電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加する。これにより第２の導体層１２０内の電子が、第３の導体層１３０と第２の導体層１２０との間の界面１２６から、第２の導体層１２０の遠位端１２４に向かって（即ち、第４の端子１６４に向かって）流れる４２０。この方向に流れる電子は、界面１２６から離れる、第２の導電体材料（即ち、第２の導体層１２０を構成する導電性材料）の原子拡散を引き起こし、従って開路４０３（即ち、ボイド）を生成する。この開路４０３は、端子１６２を他の端子１６１、１６３、１６４から効果的に切断する。電子は、界面１２５を横切って流れない。その結果、第２の導電体材料は、第１の導体層１１０と第２の導体層１２０との間の界面１２５に留まる（即ち、短絡が界面１２５にそのまま残る）。
図３に示すように、この１０状態を反転させるために、別の制御信号により、電圧源１７０が負電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加し、同時に正電圧を第２の導体層１２０の近位端１２３に（即ち、第３の端子１６３に）印加することができる。これにより第２の導体層１２０内の電子が、再び第２の導体層１２０の近位端１２３に向かって（即ち、第３の端子１６３に向かって）流れ３２０、これにより第２の導電体材料の原子拡散が生じ、ボイド４０３内が第２の導電体材料で充填され、第３の導体層１３０との界面１２６に短絡が再生成される（即ち、端子１６２が端子１６１及び１６３−１６４に再結合される）。
最後に、ｅヒューズ１５０を同様に初期の１１状態から００状態にプログラミングし、要求に応じて、再び１１状態に再プログラミングすることができる。具体的には、図５を参照すると、制御信号により、電圧源１７０が負電圧を第１の導体層１１０（即ち、第１の端子１６１）及び第３の導体層１３０（即ち、第２の端子１６２）に印加し、同時に正電圧を第２の導体層１２０の遠位端１２４（即ち、第４の端子１６４）に印加することができる。これにより第２の導体層１２０内の電子が、第２の導体層１２０と第１の導体層１１０及び第３の導体層１３０の両方との間の界面１２５及び１２６から（即ち、第１の端子１６１及び第２の端子１６２から）、第２の導体層１２０の遠位端１２４に向かって（即ち、第４の端子１６４に向かって）流れる５２０。このように流れる電子は、界面１２５及び１２６の両方において第２の導電体材料（即ち、第２の導体層１２０を構成する導電性材料）の原子拡散を引き起こし、従って開路５０１、５０３（即ち、ボイド）を生成する。これらの開路５０１、５０３は、端子１６１及び１６２の各々を他の端子１６３及び１６４から効果的に切断する。
図３に示すように、この００状態を反転させるために、別の制御信号により電圧源１７０が負電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加し、同時に正電圧を第２の導体層１２０の近位端１２３に（即ち、第３の端子１６３に）印加して、開路５０１、５０３内を充填し、これらの界面１２５、１２６において再び短絡を生成する（即ち、端子１６１及び１６２を再結合させる）ことができる。
これらのプログラミング及び再プログラミング・プロセス中、異なる端子における電圧の大きさを調整して、プログラミング及び／又は再プログラミング・プロセスを促進させ得ることに留意すべきである。
再び図１を参照すると、ｅヒューズ１５０において、第２の導体層１２０の近位端１２３における界面１２５、１２６のいずれかから、第２の導体層１２０の遠位端１２４における電気接続１６４までの距離１９１は、界面１２５、１２６におけるボイドの形成を可能にするのに十分な所定の距離にする必要があることに留意すべきである。具体的には、この距離１９１は、第２の導電体材料（即ち、第２の導体層を構成する導電性材料）の原子拡散特性、並びに、第２及び第３の導体層のサイズ（又は、より具体的には、界面のサイズ）に基づいて決定される臨界ボイド長（voiding length）よりも大きくすべきである。第２及び第３の導体層のサイズ（例えば、長さ及び幅）は、ｅヒューズを製造するのに用いる技術ノードによって実現可能な任意のサイズにすることができる。例示の目的のために、界面１２５及び１２６は、位置合わせされた状態で示されるが、界面１２５及び１２６は、Ｘ方向又はＺ方向にオフセットしてもよいことが予想される。
図６を参照すると、回路構造体６００の別の実施形態が、ｅヒューズ６５０、選択的に制御可能な電圧源６７０、及びｅヒューズ６５０と電圧源６７０との間の電気接続６６１−６６５を含むことができる。
ｅヒューズ６５０は、付加的な導体層を含み、より多くの高原子拡散抵抗・低原子拡散抵抗間の界面、より多くの端子、従ってより多くのプログラミング状態を可能にすることができる。例えば、ｅヒューズ６５０は、第１の導体層６１０と、第１の導体層６１０の上の第２の導体層６２０と、第２の導体層６２０の上の第３の導体層６３０と、第３の導体層６３０の上の第４の導体層６４０とを含むことができる。この実施形態において、第２及び第４の導体層６２０、６４０は、第１及び第３の導体層６１０、６３０と比べて短くすることができる。さらに、第２及び第４の導体層６２０、６４０を、第１及び第３の導体層６１０、６３０の近位端６１３、６３３に配置することができる。さらに、この実施形態において、第２の導体層６２０及び第４の導体層６４０の各々は、第１の導体層６１０及び第３の導体層６３０と比べて比較的高い原子拡散抵抗を有することができる。
具体的には、第１の導体層６１０及び第３の導体層６３０は、低い原子拡散抵抗を示す（即ち、高い拡散性を示す）任意の適切な導電性材料を含むことができる。例えば、第１及び第３の導体層６１０、６３０は、銅又はアルミニウムを含むことができる。第１及び第３の導体層６１０、６３０は、同じ材料又は異なる材料のいずれかで構成され得ることに留意すべきである。反対に、第２及び第４の導体層６２０、６４０は、高い原子拡散抵抗を示す任意の適切な導電性材料（即ち、低い拡散性を示す導電性拡散障壁材料）を含むことができる。例えば、第２及び第４の導体層６２０、６４０は、コバルト、クロム、ルテニウム、タンタル、窒化タンタル、酸化インジウム、タングステン、窒化タングステン、チタン及び窒化チタン、又はこれらの任意の適切な合金を含むことができる。第２及び第４の導体層６２０、６４０は、同じ導電性拡散障壁材料又は異なる導電性拡散障壁材料のいずれかで構成され得ることに留意すべきである。
電圧源６７０とｅヒューズ６５０上の種々の位置との間の電気接続６６１−６６５は、端子を形成する。これらの電気接続は、電圧源６７０と第１の導体層６１０の両端６１３、６１４（即ち、近位端及び遠位端）との間の電気接続６６１及び６６３、電圧源６７０と第３の導体層６３０の両端６３３、６３４（即ち、近位端及び遠位端）との間の電気接続６６４及び６６５、並びに、電圧源６７０と第４の導体層６４０との間の電気接続６６２を含む。従って、この実施形態において、ｅヒューズ６５０は、５つの別個の端子を有することができる。
電圧源６７０は、選択的に制御可能であり（即ち、例えばコントローラ６８０からの制御信号によって、選択的に制御されるように適合され、選択的に制御されるように構成され）、電気接続６６１−６６５における（即ち、５つの端子における）電圧の極性及び随意的には電圧の大きさを変化させることができる。つまり、電圧源６７０は、通常の電圧極性スイッチング回路を含むことができる。当業者であれば、電圧極性スイッチング回路は周知のものであり、従って、読者がここに説明される実施形態の顕著な態様に集中できるように、こうしたスイッチング回路の具体的な詳細は省略されることを認識するであろう。
端子６６１−６６５における電圧の極性及び随意的に大きさを変化させることによって、第１及び第３の導体層６１０及び６３０内の電子の２方向の流れを選択的に制御することができる。第１及び第３の導体層６１０、６３０内の電子の２方向の流れを選択的に制御することによって、高原子拡散抵抗・低原子拡散抵抗間の界面６１６、６３５、６３６における第１及び第３の導体層６１０、６３０内（即ち、第２の導体層６２０との界面における第１の導体層６１０内、並びに、それぞれ第２の導体層６２０及び第４の導体層６４０との界面６３５、６３６における第３の導体層６３０の内）の非破壊的な開路及び／又は短絡の形成を選択的に制御することができる。前の実施形態と同様に、こうした開路及び／又は短絡の形成を選択的に制御することによって、多数の異なる状態のいずれか１つを有するように、ｅヒューズ６５０をプログラミング又は再プログラミングすることができる。
図７及び図８を参照すると、関連したｅヒューズのプログラミング及び再プログラミング方法の実施形態もまた、本明細書に開示される。この方法の実施形態は、ｅヒューズを準備することと、電圧源をｅヒューズ上の異なる位置に電気的に接続することと、電圧源を選択的に制御して異なる位置における電圧の極性及び随意的に大きさを選択的に変化させることによって、ｅヒューズのプログラミング及び再プログラミング・プロセスを実行することとを含む。
具体的には、図７を参照すると、１つの方法の実施形態が、図１に示され、第１の回路構造体の実施形態１００に関して詳述されたｅヒューズ１５０を準備することを含むことができる（７０２）。ｅヒューズ１５０、及びより具体的には、通常の後工程（ＢＥＯＬ）処理中（即ち、メタライゼーション層の形成中）、周知の減法エッチング、ダマシン及びデュアル・ダマシン技術を用いて、半導体ウェハ上にｅヒューズ１５０を構成する異なる導体層１１０、１２０、１３０を形成することができ、読者がここに説明される実施形態の顕著な態様に集中できるように、その具体的な詳細は省略されることに留意すべきである。
次に、電気接続１６１−１６４を、電圧源１７０と第１の導体層１１０との間に形成して第１の端子を生成し、電圧源と第３の導体層１３０との間に形成して第２の端子を生成し、電圧源１７０と第２の導体層１２０の両端（即ち、近位端１２３及び遠位端１２４）との間に形成して、それぞれ第３の端子及び第４の端子を形成し、その結果、ｅヒューズは４つの別個の端子を有する（７０４）。
次に、電圧源１７０を選択的に制御して（即ち、コントローラ１８０からの制御信号を介して）４つの端子における電圧の極性及び随意的に大きさを変化させることを可能にし、第２の導体層１２０内の電子の２方向の流れを選択的に制御することによって、ｅヒューズのプログラミング及び再プログラミング・プロセスを実行することができる（７０６）。第２の導体層１２０内の電子の２方向の流れを選択的に制御して、高原子拡散抵抗・低原子拡散抵抗間の界面１２５、１２６において（即ち、第２の導体層１２０と第１の導体層１１０及び第３の導体層１３０との間の界面１２５、１２６において）第２の導体層１２０内に非破壊的な開路及び／又は短絡を選択的に形成することができ、それにより、４つの異なるプログラミング状態のいずれか１つを有するように、ｅヒューズ１５０をプログラミング又は再プログラミングすることができる。これらの状態は、以下、１１、０１、１０、及び００と呼び、状態１１は、どのような開路もなく、全ての端子が電気的に接続される（即ち、第２の導体層１２０と、第１の導体層１１０及び第３の導体層１３０の両方との間の界面１２５、１２６に短絡が存在する）初期状態（即ち、ベースライン状態）を構成し、それぞれ状態０１、１０、及び００は、第２の導体層１２０と第１の導体層１１０及び第３の導体層１３０との間の界面１２５、１２６に１つ又は複数の開路を有するプログラミング状態を構成する。
例えば、ｅヒューズ１５０を初期の１１状態から０１状態にプログラミングし、要求に応じて、再び１１状態に再プログラミングすることができる。具体的には、負電圧を第１の導体層１１０に（即ち、第１の端子１６１に）印加し、同時に正電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加することによって、第１のプログラミング・プロセスを実行することができる（７０７、図２を参照されたい）。これにより、第２の導体層１２０内の電子が、第１の導体層１１０と第２の導体層１２０との間の界面１２５から、第２の導体層１２０の遠位端１２４に向かって（即ち、第４の端子１６４に向かって）流れる２２０。この方向に流れる電子は、界面１２５において、第２の導電体材料（即ち、第２の導体層１２０を構成する導電性材料）の原子拡散を引き起こし、従って開路２０１（即ち、ボイド）を生成する。この開路２０１は、端子１６１を他の端子１６２−１６４から効果的に切断する。電子は、界面１２６を横切って流れない。その結果、第２の導電体材料は、第３の導体層１３０と第２の導体層１２０との間の界面１２６に留まる（即ち、短絡は界面１２６にそのまま残る）。この０１状態を反転させるために、負電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加し、同時に正電圧を第２の導体層１２０の近位端１２３に（即ち、第３の端子１６３に）印加することによって、第２のプログラミング・プロセスを実行することができる（７１３、図３を参照されたい）。これにより第２の導体層１２０内の電子が、再び第２の導体層１２０の近位端１２３に向かって（即ち、第３の端子１６３に向かって）流れ３２０、これにより第２の導電体材料の原子拡散が生じ、開路２０１内を充填して、第１の導体層１１０との界面１２５において短絡を再生成する（即ち、端子１６１を他の端子１６２−１６３に再結合する）。
同様に、ｅヒューズ１５０を初期の１１状態から１０状態にプログラミングし、要求に応じて、再び１１状態に再プログラミングすることができる。具体的には、負電圧を第３の導体層１３０に（即ち、第２の端子１６２に）印加し、同時に正電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加することによって、第１のプログラミング・プロセスを実行することができる（７０９、図４を参照されたい）。これにより第２の導体層１２０内の電子が、第３の導体層１３０と第２の導体層１２０との間の界面１２６から、第２の導体層１２０の遠位端１２４に向かって（即ち、第４の端子１６４に向かって）流れる。この方向に流れる電子は、界面１２６における、第２の導電体材料（即ち、第２の導体層１２０を構成する導電性材料）の原子拡散を引き起こし、従って開路４０３（即ち、ボイド）を生成する。この開路４０３は、端子１６２を他の端子１６１及び１６３−１６４から効果的に切断する。電子は、界面１２５を横切って流れない。その結果、第２の導電体材料は、第１の導体層１１０と第２の導体層１２０との間の界面１２５に留まる（即ち、短絡が界面１２５にそのまま残る）。この１０状態を反転させるために、負電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加し、同時に正電圧を第２の導体層１２０の近位端１２３に（即ち、第３の端子１６３に）印加することによって、第２のプログラミング・プロセスを実行することができる（７１３、図３を参照されたい）。これにより第２の導体層１２０内の電子が、再び第２の導体層１２０の近位端１２３に向かって（即ち、第３の端子１６３に向かって）流れ３２０、これにより第２の導電体材料の原子拡散が生じ、開路４０３が充填され、第３の導体層１３０との界面１２６において短絡が再生成される（即ち、端子１６２が端子１６１及び１６３−１６４に再結合される）。
最後に、ｅヒューズ１５０を同様に初期の１１状態から００状態にプログラミングし、要求に応じて、再び１１状態に再プログラミングすることができる。具体的には、負電圧を第１の導体層１１０（即ち、第１の端子１６１）及び第３の導体層１３０（即ち、第２の端子１６２）に印加し、同時に正電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加することによって、第１のプログラミング・ステップを実行することができる（７１１、図５を参照されたい）。これにより第２の導体層１２０内の電子が、第２の導体層１２０と第１の導体層１１０及び第３の導体層１３０の両方との間の界面１２５及び１２６から（即ち、第１の端子１６１及び第２の端子１６２から）、第２の導体層１２０の遠位端１２４に向かって（即ち、第４の端子１６４に向かって）流れる５２０。このように流れる電子は、界面１２５及び１２６から離れる、第２の導電体材料（即ち、第２の導体層１２０を構成する導電性材料）の原子拡散を引き起こし、従って開路５０１、５０３（即ち、ボイド）を生成する。これらの開路５０１、５０３は、端子１６１及び１６２の各々を他の端子から効果的に切断する。この００状態を反転させるために、負電圧を第２の導体層１２０の遠位端１２４に（即ち、第４の端子１６４に）印加し、同時に正電圧を第２の導体層１２０の近位端１２３に（即ち、第３の端子１６３に）印加することによって、第２のプログラミング・プロセスを実行して、開路５０１、５０３内を充填し、これらの界面１２５、１２６において短絡を再生成する（即ち、端子１６１及び１６２を再結合する）ことができる。
本方法の別の実施形態は、付加的な導体層を準備して、より多くの高原子拡散抵抗・低原子拡散抵抗間の界面、より多くの端子を可能にし、従ってより多くのプログラミング状態を可能にすることを含むことができる。具体的には、図８を参照すると、本方法の別の実施形態が、図６に示され、第１の回路構造体の実施形態６００に関して上で詳述したもののようなｅヒューズ６５０を準備することを含むことができる（８０２）。通常の後工程（ＢＥＯＬ）処理中（即ち、メタライゼーション層の形成中）、周知の減法エッチング、ダマシン及びデュアル・ダマシン技術を用いて、半導体ウェハ上に、ｅヒューズ６５０、及びより具体的にはｅヒューズ６５０を構成する異なる導体層６１０、６２０、６３０、及び６４０を形成することができ、これら技術の具体的詳細は、読者がここに説明される実施形態の顕著な態様に集中できるように省略されることに留意すべきである。
次に、電気接続６６１−６６５を、電圧源６７０と第１の導体層６１０の両端６１３、６１４（即ち、第１の導体層６１０の近位端６１３及び遠位端６１４）との間に形成してそれぞれ第１の端子及び第３の端子を生成し、電圧源と第４の導体層６４０との間に形成して第２の端子を生成し、電圧源６７０と第３の導体層６３０の両端６３３、６３４（即ち、第３の導体層６３０の近位端６３３及び遠位端６３４）との間に形成して第４及び第５の端子を生成することができる（８０４）。従って、この実施形態において、ｅヒューズは５つの別個の端子を有する。
次に、電圧源６７０を選択的に制御して（例えば、コントローラ６８０からの制御信号を介して）電気接続６６１−６６５における（即ち、５つの端子における）電圧の極性を変化させ、第１及び第３の導体層内の電子の２方向の流れを選択的に制御することによって、ｅヒューズのプログラミング及び再プログラミング・プロセスを実行することができる（８０６）。第１及び第３の導体層６１０、６３０内の電子の２方向の流れを選択的に制御して、高原子拡散抵抗・低原子拡散抵抗間の界面６１６、６３５、６３６において（即ち、第２の導体層６２０との界面６１６における第１の導体層６１０内、並びに、第２の導体層６２０との界面６３５及び第４の導体層６４０との界面６３６における第３の導体層６３０内）において、第１及び第３の導体層６１０、６３０内に非破壊的な開路及び／又は短絡を形成することができる。前の方法の実施形態と同様に、こうした開路及び／又は短絡の形成を選択的に制御することによって、多数の異なる状態のいずれか１つを有するように、ｅヒューズ６５０をプログラミング又は再プログラミングすることができる。
いずれかの導体層（例えば、図１の第２の導体層１２０又は図６の第１及び第３の導体層６１０及び６３０）に関して本明細書で用いられる「近位端」という語句は、他の導体層との１つ又は複数の界面に最も近い端部を指し、いずれかの導体層に関して本明細書で用いられる「遠位端」という語句の使用は、こうした界面から最も遠い端部を指すことを理解すべきである。さらに、以下の特許請求の範囲における全ての「手段又はステップと機能との組合せ（ミーンズ又はステップ・プラス・ファンクション）」要素の対応する構造、材料、行為及び均等物は、その機能を、明確に特許請求されているように他の特許請求された要素と組み合わせて実行するための、いかなる構造、材料又は行為をも含むことが意図されることを理解すべきである。さらに、本発明の上記の説明は、例示及び説明の目的で提示されたものであるが、網羅的であることを意図するものでもなく、又は本発明を開示された形態に限定することを意図するものでもない。本発明の範囲及び精神から逸脱することなく、多くの変更及び変形が、当業者には明らかであろう。実施形態は、本発明の原理及び実際の用途を最も良く説明するため、及び、当業者が本発明を種々の変更を有する種々の実施形態について企図される特定の使用に好適なものとして理解することを可能にするために、選択され、説明された。周知の構成要素及び処理技術は、本発明の実施形態を不必要に不明瞭にしないために、上記の説明においては省略されている。
最後に、上記の説明において用いられる用語は、特定の実施形態を説明する目的のためのものにすぎず、本発明を限定することを意図するものではないことも理解すべきである。例えば、本明細書で用いられるとき、単数形「１つの（ａ）」、「１つの（ａｎ）」及び「その（ｔｈｅ）」は、そうでないことが示されていない限り、複数形も含むことが意図されている。さらに、本明細書で用いられるとき、「含む（ｃｏｍｐｒｉｓｅｓ）」、「含んでいる（ｃｏｍｐｒｉｓｉｎｇ）」、及び／又は「組み込んでいる（ｉｎｃｏｒｐｏｔａｉｎｇ）」という用語は、提示された特徴、整数、ステップ、動作、要素、及び／又は構成要素の存在を特定するものであるが、１つ又は複数の他の特徴、整数、ステップ、動作、要素、構成要素、及び／又はそれらのグループの存在又は追加を排除するものではない。
従って、低電力多重状態の電子ヒューズ（即ち、ｅヒューズ）をプログラミング及び再プログラミングするための回路構造体の実施形態が、上記に開示される。回路の一実施形態において、ｅヒューズは、比較的長い導体層の同じ端部の両側上に配置された２つの比較的短い導体層を備えることができる。短い導体層は、比較的高い原子拡散抵抗を有することができ（即ち、低い原子拡散性を示すことができる）、長い導体層は、比較的低い原子拡散抵抗を有することができる（即ち、高い原子拡散性を示すことができる）。電圧源を長い導体層の両端に電気的に接続し、同じく短い導体層のそれぞれに接続して、ｅヒューズ構造体が４つの端子を有するようにすることができる。電圧源を選択的に制御して、異なる端子に印加する電圧の極性及び随意的に大きさを変化させることができる。異なる端子における電圧の極性（及び大きさ）を変化させることによって、長い導体層内の電子の２方向の流れを選択的に制御することができる。長い導体層内の電子の２方向の流れを制御することによって、長い導体層・短い導体層間の界面における非破壊的な開路及び／又は短絡の形成を選択的に制御して、複数の異なるプログラミング状態を実現することができる。回路の他の実施形態は、さらに多くのプログラミング状態を可能にするように、付加的な導体層及び付加的な端子を有するｅヒューズを組み込むことができる。関連したｅヒューズのプログラミング及び再プログラミング方法の実施形態も開示される。上述の実施形態は、低電力の非破壊的なプログラミング及び再プログラミングを可能にし、既存の後工程（ＢＥＯＬ）メタライゼーション・プロセスと完全に両立性があるという利点を有する。
１１、０１、１０、００：プログラミング状態
１００、６００：回路構造体
１１０、６１０：第１の導体層
１２０、６２０：第２の導体層
１２１、１２２：第２の導体層の両側
１２３、６１３、６３３：近位端
１２４，６１４、６３４：遠位端
１２５、１２６、６３５、６３６：界面
１３０、６３０：第３の導体層
１５０、６５０：ｅヒューズ
１６１、１６２、１６３、１６４、６６１、６６２、６６３、６６４、６６５：電気接続（端子）
１７０、６７０：電圧源
１８０、６８０：コントローラ
２０１、４０３、５０１、５０３：開路（ボイド）
６４０：第４の導体層

Claims (20)

  1. 第１の導体層と、
    前記第１の導体層上の第２の導体層と、
    前記第２の導体層上の第３の導体層と、
    を含むヒューズであって、前記第１の導体層及び前記第３の導体層の各々は前記第２の導体層に比べて比較的高い原子拡散抵抗を有する、ヒューズと、
    電圧源と、
    前記電圧源と前記第１の導体層との間、前記電圧源と前記第２の導体層の両端との間、及び前記電圧源と前記第３の導体層との間の電気接続であって、前記電圧源は選択的に制御可能であり、前記電気接続のうちの選択されたものにおける電圧極性を変化させて、前記第２の導体層内の電子の２方向の流れを選択的に制御し、それにより前記第１の導体層及び前記第３の導体層との界面における前記第２の導体層内での非破壊的な開路及び短絡のいずれかの形成を選択的に制御することができる、電気接続と、
    を含む回路構造体。
  2. 前記第２の導体層は近位端と、前記近位端とは反対側の遠位端とを有し、前記第１の導体層及び前記第３の導体層の各々は、前記第２の導体層に比べて短く、さらに前記第２の導体層の前記近位端の両側上にこれに隣接して配置される、請求項１に記載の回路構造体。
  3. 前記電圧源はさらに、前記電気接続のうちの選択されたものにおける電圧の大きさを変化させることができるように選択的に制御可能である、請求項１に記載の回路構造体。
  4. 前記電圧源は、負電圧を前記第３の導体層に印加し、同時に正電圧を前記第２の導体層の前記遠位端に印加して、前記第３の導体層との界面に開路を生成し、
    前記電圧源はさらに、負電圧を前記第２の導体層の前記遠位端に印加し、同時に正電圧を前記第２の導体層の前記近位端に印加して前記開路を充填し、前記第３の導体層との前記界面に短絡を再生成する、請求項２に記載の回路構造体。
  5. 前記電圧源は、負電圧を前記第１の導体層に印加し、同時に正電圧を前記第２の導体層の前記遠位端に印加して前記第１の導体層との界面に開路を生成し、
    前記電圧源はさらに、負電圧を前記第２の導体層の前記遠位端に印加し、同時に正電圧を前記第２の導体層の前記近位端に印加して前記開路を充填し、前記第１の導体層との前記界面に短絡を再生成する、請求項２に記載の回路構造体。
  6. 前記電圧源は、負電圧を前記第１の導体層及び前記第３の導体層に印加し、同時に正電圧を前記第２の導体層の前記遠位端に印加して前記界面に開路を生成し、
    前記電圧源はさらに、負電圧を前記第２の導体層の前記遠位端に印加し、同時に正電圧を前記第２の導体層の前記近位端に印加して前記回路を充填し、前記界面に短絡を再生成する、請求項２に記載の回路構造体。
  7. 前記第２の導体層は銅及びアルミニウムのいずれかを含む、請求項１に記載の回路構造体。
  8. 前記第１の導体層及び前記第３の導体層の各々は導電性拡散障壁材料を含む、請求項１に記載の回路構造体。
  9. 前記導電性拡散障壁材料は、コバルト、クロム、ルテニウム、タンタル、窒化タンタル、酸化インジウム、タングステン、窒化タングステン、チタン及び窒化チタンのうちのいずれかを含む、請求項８に記載の回路構造体。
  10. 第１の導体層と、
    前記第１の導体層の上の第２の導体層と、
    前記第２の導体層の上の第３の導体層と、
    前記第３の導体層の上の第４の導体層と、
    を含むヒューズであって、前記第２の導体層及び前記第４の導体層の各々は前記第１の導体層及び前記第３の導体層に比べて比較的高い原子拡散抵抗を有する、ヒューズと、
    電圧源と、
    前記電圧源と前記第１の導体層の両端との間、前記電圧源と前記第３の導体層の両端との間、及び前記電圧源と前記第４の導体層との間の電気接続であって、前記電圧源は選択的に制御可能であり、前記電気接続における電圧極性を変化させて前記第１の導体層及び前記第３の導体層内の電子の２方向の流れを選択的に制御し、それにより前記第２の導体層との界面における前記第１の導体層内、並びに、前記第２の導体層及び前記第４の導体層との界面における前記第３の導体層内での非破壊的な開路及び短絡のいずれかの形成を選択的に制御することができる、電気接続と、
    を含む回路構造体。
  11. 前記第２の導体層及び前記第４の導体層の各々は、前記第１の導体層及び前記第３の導体層に比べて短い、請求項１０に記載の回路構造体。
  12. 前記電圧源はさらに、前記電気接続のうちの選択されたものにおける電圧の大きさを変化させることができるように選択的に制御可能である、請求項１０に記載の回路構造体。
  13. 前記第１の導体層及び前記第３の導体層の各々は銅及びアルミニウムのいずれかを含む、請求項１０に記載の回路構造体。
  14. 前記第２の導体層及び前記第４の導体層の各々は導電性拡散障壁材料を含む、請求項１０に記載の回路構造体。
  15. 前記導電性拡散障壁材料は、コバルト、クロム、ルテニウム、タンタル、窒化タンタル、酸化インジウム、タングステン、窒化タングステン、チタン及び窒化チタンのうちのいずれかを含む、請求項１４に記載の回路構造体。
  16. ヒューズのプログラミング及び再プログラミング方法であって、
    第１の導体層と、前記第１の導体層上の第２の導体層と、前記第２の導体層上の第３の導体層とを含むヒューズを準備することであって、前記第１の導体層及び前記第３の導体層の各々は前記第２の導体層に比べて比較的高い原子拡散抵抗を有し、前記第２の導体層は近位端と、前記近位端とは反対側の遠位端とを有し、前記第１の導体層及び前記第３の導体層は前記第２の導体層に比べて短く、かつ、前記第２の導体層の前記近位端の両側上にこれに隣接して配置される、準備することと、
    電圧源と前記第１の導体層との間、前記電圧源と前記第２の導体層の両端との間、及び前記電圧源と前記第３の導体層との間に電気接続を形成することと、
    前記電圧源を選択的に制御して前記電気接続における電圧極性を変化させ、前記第２の導体層内の電子の２方向の流れを選択的に制御し、それにより前記第１の導体層及び前記第３の導体層との界面における前記第２の導体層内での非破壊的な開路及び短絡のいずれかの形成を選択的に制御することによって、プログラミング及び再プログラミング・プロセスを実行することと、
    を含む方法。
  17. 前記プログラミング及び再プログラミング・プロセスを実行することは、
    負電圧を前記第３の導体層に印加し、同時に正電圧を前記第２の導体層の前記遠位端に印加して前記第３の導体層との界面に開路を生成することによって、第１のプログラミング・プロセスを実行することと、
    正電圧を前記第２の導体層の前記近位端に印加し、同時に負電圧を前記第２の導体層の前記遠位端に印加して前記開路を充填し、前記第３の導体層との前記界面に短絡を生成することによって、第２のプログラミング・プロセスを実行することと、
    をさらに含む、請求項１６に記載の方法。
  18. 前記プログラミング及び再プログラミング・プロセスを実行することは、
    負電圧を前記第１の導体層に印加し、同時に正電圧を前記第２の導体層の前記遠位端に印加して前記第１の導体層との界面に開路を生成することによって、第１のプログラミング・プロセスを実行することと、
    負電圧を前記第２の導体層の前記遠位端に印加し、同時に正電圧を前記第２の導体層の前記近位端に印加して前記開路を充填し、前記第１の導体層との前記界面に短絡を生成することによって、第２のプログラミング・プロセスを実行することと、
    をさらに含む、請求項１６に記載の方法。
  19. 前記プログラミング及び前記再プログラミング・プロセスを実行することは、
    負電圧を前記第１の導体層及び前記第３の導体層に印加し、同時に正電圧を前記第２の導体層の前記遠位端に印加して前記界面に前記開路を生成することによって、第１のプログラミング・プロセスを実行することと、
    負電圧を前記第２の導体層の前記遠位端に印加し、同時に正電圧を前記第２の導体層の前記近位端に印加して前記開路を充填し、前記界面に前記短絡を生成することによって、第２のプログラミング・プロセスを実行することと、
    をさらに含む、請求項１６に記載の方法。
  20. ヒューズのプログラミング及び再プログラミング方法であって、
    第１の導体層と、前記第１の導体層の上の第２の導体層と、前記第２の導体層の上の第３の導体層と、前記第３の導体層の上の第４の導体層とを含むヒューズを準備することであって、前記第２の導体層及び前記第４の導体層の各々は前記第１の導体層及び前記第３の導体層に比べて比較的高い原子拡散抵抗を有する、準備することと、
    電圧源と前記第１の導体層の両端との間、前記電圧源と前記第３の導体層の両端との間、及び前記電圧源と前記第４の導体層との間に電気接続を形成することと、
    前記電圧源を選択的に制御して前記電気接続における電圧極性を変化させ、前記第１の導体層及び前記第３の導体層内の電子の２方向の流れを選択的に制御し、それにより前記第２の導体層との界面における前記第１の導体層内、並びに、前記第２の導体層及び前記第４の導体層との界面における前記第３の導体層内での非破壊的な開路及び短絡のいずれかの形成を選択的に制御することによって、プログラミング及び再プログラミング・プロセスを実行することと、
    を含む方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9269432B2 (en) * 2014-01-09 2016-02-23 Micron Technology, Inc. Memory systems and memory programming methods
JP6122921B2 (ja) * 2015-08-31 2017-04-26 本田技研工業株式会社 鞍乗り型車両
US10971447B2 (en) * 2019-06-24 2021-04-06 International Business Machines Corporation BEOL electrical fuse

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613465A (ja) * 1992-06-25 1994-01-21 Seiko Epson Corp 半導体装置
JPH07312390A (ja) * 1994-01-12 1995-11-28 Texas Instr Inc <Ti> リプログラマブル電気回路及びリプログラマブル性を可能にするための接続変更方法
JP2001237380A (ja) * 2000-02-25 2001-08-31 Matsushita Electric Ind Co Ltd 可変抵抗素子およびそれを用いた半導体装置
JP2007305693A (ja) * 2006-05-09 2007-11-22 Nec Electronics Corp 半導体装置および電気ヒューズの切断方法
JP2008053717A (ja) * 2006-08-25 2008-03-06 Internatl Business Mach Corp <Ibm> 耐熱シ−ルド低電力ｐｃｍベース再プログラム可能ｅｆｕｓｅデバイス
US7388273B2 (en) * 2005-06-14 2008-06-17 International Business Machines Corporation Reprogrammable fuse structure and method
US20090045484A1 (en) * 2007-08-16 2009-02-19 International Business Machines Corporation Methods and systems involving electrically reprogrammable fuses

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5937515A (en) * 1995-04-25 1999-08-17 Johnson; Morgan T. Reconfigurable circuit fabrication method
US6100746A (en) * 1998-05-18 2000-08-08 Vanguard International Semiconductor Corporation Electrically programmable fuse
US5966339A (en) * 1998-06-02 1999-10-12 International Business Machines Corporation Programmable/reprogrammable fuse
US6609070B1 (en) * 1998-06-19 2003-08-19 Rodi Systems Corp Fluid treatment apparatus
US7459763B1 (en) * 2001-10-02 2008-12-02 Actel Corporation Reprogrammable metal-to-metal antifuse employing carbon-containing antifuse material
US7227170B2 (en) * 2003-03-10 2007-06-05 Energy Conversion Devices, Inc. Multiple bit chalcogenide storage device
US7863798B2 (en) * 2004-10-04 2011-01-04 The Regents Of The University Of California Nanocrystal powered nanomotor
US7298639B2 (en) * 2005-05-04 2007-11-20 International Business Machines Corporation Reprogrammable electrical fuse
US20070262413A1 (en) * 2006-05-11 2007-11-15 Booth Roger A Jr E-fuse and method for fabricating e-fuses integrating polysilicon resistor masks
US7732893B2 (en) * 2007-03-07 2010-06-08 International Business Machines Corporation Electrical fuse structure for higher post-programming resistance

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613465A (ja) * 1992-06-25 1994-01-21 Seiko Epson Corp 半導体装置
JPH07312390A (ja) * 1994-01-12 1995-11-28 Texas Instr Inc <Ti> リプログラマブル電気回路及びリプログラマブル性を可能にするための接続変更方法
JP2001237380A (ja) * 2000-02-25 2001-08-31 Matsushita Electric Ind Co Ltd 可変抵抗素子およびそれを用いた半導体装置
US7388273B2 (en) * 2005-06-14 2008-06-17 International Business Machines Corporation Reprogrammable fuse structure and method
JP2007305693A (ja) * 2006-05-09 2007-11-22 Nec Electronics Corp 半導体装置および電気ヒューズの切断方法
JP2008053717A (ja) * 2006-08-25 2008-03-06 Internatl Business Mach Corp <Ibm> 耐熱シ−ルド低電力ｐｃｍベース再プログラム可能ｅｆｕｓｅデバイス
US20090045484A1 (en) * 2007-08-16 2009-02-19 International Business Machines Corporation Methods and systems involving electrically reprogrammable fuses

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