JP6589509B2 - 半導体装置 - Google Patents

Description

本発明は、動作電流が流される２つの電極が半導体層における同一の面側に設けられた半導体装置の構造に関する。

ソース電極（第１主電極）とドレイン電極（第２主電極）の間に流れる大電流のスイッチング動作を行う半導体装置（パワー半導体素子）は、その動作電流の流れる方向や電極構成に応じて、縦型の半導体装置と横型の半導体装置に大別される。縦型の半導体装置においては、ソース電極とドレイン電極が、それぞれ半導体層における２つの主面（表面、裏面）側にそれぞれ形成され、半導体層における膜厚方向に動作電流が流れる。一方、横型の半導体装置においては、ソース電極とドレイン電極は、共に半導体層における一方の主面（表面）側に形成される。

こうした半導体装置として、ＩＩＩ族窒化物半導体（ＧａＮ等）を用いたＨＥＭＴ（高電子移動度トランジスタ）が知られている。ヘテロ接合界面に沿って動作電流を流すＨＥＭＴは、通常は横型の素子とされ、ソース電極（第１主電極）、ドレイン電極（第２主電極）、及び動作電流のオン・オフ制御に用いられるゲート電極は、全て半導体層の表面側に設けられる。

ここで、一般に、オン時に大電流を流すためには、多数のＨＥＭＴ素子（半導体素子）を半導体層中に配列して形成し、各ＨＥＭＴ素子それぞれにおいて形成された小さなソース電極、ドレイン電極、ゲート電極（個別ソース電極、個別ドレイン電極、個別ゲート電極）が、上層に形成された大きなソース電極、ドレイン電極、ゲート電極に接続され、外部との間の電気的接続は、この上層のソース電極、ドレイン電極、ゲート電極に対して行われる。これによって、全てのＨＥＭＴ素子が並列に接続されて動作し、ソース電極とドレイン電極間に大電流を流すことができる。

この際、各ＨＥＭＴ素子が一様に動作する（動作電流が一様に流れる）ように、下層の個別ソース電極、個別ドレイン電極や、上層のソース電極、ドレイン電極は構成される。一方、動作時に通常はソース電極は接地電位、ゲート電極はオン・オフ制御に応じた低電位（１０Ｖ以下）とされるのに対して、ドレイン電極は数１００Ｖ以上の高電位とされる。このため、このようにソース電極とドレイン電極を半導体層における同一の側に形成した場合には、オフ時におけるドレイン電極とソース電極、ゲート電極との間の耐圧が充分高いことが要求される。

特許文献１には、横型の半導体装置（パワーＭＯＳＦＥＴ）において、こうした要求を満たす電極構成が記載されている。この構造においては、ソース電極、ドレイン電極が互いに入り組んだ櫛形とされ、ソース電極においてボンディングワイヤが接続されるパッド部、ドレイン電極においてボンディングワイヤが接続されるパッド部は、半導体層の表面において離間するように、異なる端部側に設けられる。実際にはこうした半導体装置はパッケージに搭載され、ソース電極のパッド部はパッケージにおけるソース端子に、ドレイン電極のパッド部はパッケージにおけるドレイン端子に、それぞれボンディングワイヤによって接続される。

ここで、ソース電極のパッド部とドレイン電極のパッド部は活性領域（動作電流が流される領域）の外側に形成され、動作電流を大きくするためには、活性領域の面積は大きく設定される。これらのパッド部が活性領域を挟んで離間していると、ソース電極、ドレイン電極はパッド部の並んだ方向で長くなる。このため、ソース電極、ドレイン電極自身の配線抵抗が大きくなり、面内における各素子を均一に動作させることが困難になる。また、両端部に大きなパッド部を設けることにより、チップ面積が更に大きくなる。このため、上記のような大きなパッド部を設けず、活性領域上において複数の箇所にボンディングワイヤを接続できる構成とすれば、同じ面積の活性領域かつ小さなチップ面積で、各素子に均一な動作を行わせることができる。こうした構成を具備する半導体装置２００の最表面の平面図を図４に、そのＢ−Ｂ方向の断面図、そのＣ−Ｃ方向の断面図、そのＤ−Ｄ方向の断面図を図５（ａ）、（ｂ）、（ｃ）に、それぞれ示す。

図４に示されるように、この半導体装置２００の表面においては、図中上下方向（一方向）に延伸するソース電極１１が複数本並行に形成され、櫛形のドレイン電極１２において同様に上下方向に延伸する櫛歯の部分とソース電極１１が互いに入り組むように形成されている。このため、ソース電極１１における上下方向に延伸する部分とドレイン電極における上下方向に延伸する部分とが互いに近接して対向する。動作時に低電位が維持されるゲート電極１３は、これらの配列の端部に小さな面積で設けられている。なお、図４においては、ソース電極１１、ドレイン電極１２における櫛歯の部分がそれぞれ４本ずつ設けられているが、実際にはこれらの本数はより多く設定され、図４はこれを簡略化して示している。

図５（ａ）（ｂ）の断面構造に示されるように、この半導体装置２００においては、基板２０の上に、半導体層２１として、ノンドープＧａＮ層２１Ａ、ＡｌＧａＮ層２１Ｂが順次形成されている。基板２０としては、シリコン基板を用いることができ、その表面にはＧａＮやＡｌＧａＮ等からなるバッファ層（図示せず）が形成されている。ＡｌＧａＮ層２１Ｂの上には、個別ソース電極３１、個別ドレイン電極３２が形成され、個別ソース電極３１と個別ドレイン電極３２の間に個別ゲート電極３３が形成される。近接する一組の個別ソース電極３１、個別ドレイン電極３２、個別ゲート電極３３によって、個々のＨＥＭＴ素子が構成され、個別ソース電極３１と個別ドレイン電極３２の間のＡｌＧａＮ層２１Ｂ／ノンドープＧａＮ層２１Ａ界面に流れる２次元電子ガスのオン・オフが個別ゲート電極３３に印加された電圧によって制御される。なお、図５（ｃ）においては、半導体層２１以下の構造の記載は省略されている。

図５（ａ）（ｂ）に示されるように、前記の通り、多数組の個別ソース電極３１、個別ドレイン電極３２、個別ゲート電極３３が周期的に配列して形成され、シリコン酸化膜等で構成される絶縁性の層間絶縁層３４が、全ての個別ソース電極３１、個別ドレイン電極３２、個別ゲート電極３３を覆って形成される。図５（ａ）に示されるように、全ての個別ドレイン電極３２は、層間絶縁層３４中に設けられたドレイン電極接続用ビア配線（ビア配線）３２Ａを介して上層のドレイン電極１２に接続され、図５（ｂ）に示されるように、全ての個別ソース電極３１は、層間絶縁層３４中に設けられたソース電極接続用ビア配線（ビア配線）３１Ａを介して上層のソース電極１１に接続される。記載は省略されているが、全ての個別ゲート電極３３も同様にビア配線や他の配線を介してゲート電極１３に接続される。こうした構造によって、図４に示された領域中において形成された全てのＨＥＭＴ素子の動作を一様に行わせ、一様に動作電流を流すことができる。実際の製品においては、この半導体装置２００はパッケージに搭載され、パッケージにおけるソース端子、ドレイン端子、ゲート端子がそれぞれソース電極１１、ドレイン電極１２、ゲート電極１３とボンディングワイヤを介して接続され、その動作は、ソース端子、ドレイン端子、ゲート端子への電気的接続によって行われる。

ここで、前記の通り、動作時（オフ時）において、ソース電極１１とドレイン電極１２との間で高電圧による絶縁破壊（放電）が発生しないことが要求される。図４の構成において、近接して対向するソース電極１１とドレイン電極１２の間の間隔（図５（ｃ）におけるＬ）は一般的には数１０μｍ以上とされ、厚さＬの層間絶縁層３４（シリコン酸化膜）の耐圧は、ソース電極１１とドレイン電極１２の間に印加される高電圧よりも充分高い。このため、ここで抑制すべき放電は、ソース電極１１とドレイン電極１２とが最近接距離となる箇所における絶縁破壊によって起こる放電ではなく、表面を介する経路で電流が流れる沿面放電である。

この沿面放電を抑制するために、ソース電極１１、ドレイン電極１２の表面の大部分は、厚い絶縁層（シリコン酸化膜、シリコン窒化膜）からなる保護膜４０で覆われ、保護膜４０におけるボンディングワイヤが接続されるための部分のみが開口されている。この開口部が、図４において、ソース電極１１に対してはソース開口部４０Ａであり、ドレイン電極１２に対してはドレイン開口部４０Ｂである。沿面放電を抑制するためには、ソース開口部４０Ａ、ドレイン開口部４０Ｂの開口面積は小さいことが好ましいため、この開口面積は、ボンディングワイヤの接続を充分に行うことができる範囲内で小さく設定される。また、この場合、沿面放電はソース開口部４０Ａとドレイン開口部４０Ｂの間で発生しやすくなるため、ソース開口部４０Ａとドレイン開口部４０Ｂの間隔は広くとることが好ましい。このため、図４において、ソース開口部４０Ａは一様に下側（一方の側）、ドレイン開口部４０Ｂは一様に上側（他方の側）に設けられている。なお、図４においては、保護膜４０は記載されず、これに設けられたソース開口部４０Ａ、ドレイン開口部４０Ｂのみが示されている。なお、ゲート電極１３の上にも同様にゲート開口部４０Ｃが設けられ、ソース電極１１との間の電位差が小さいゲート電極１３（ゲート開口部４０Ｃ）はソース電極１１に近接し、ドレイン電極１２からは離間して設けられる。

パッケージにおけるソース端子と各ソース開口部４０Ａとの間、パッケージにおけるドレイン端子と各ドレイン開口部４０Ｂとの間にそれぞれボンディングワイヤを接続することにより、ソース端子と各ソース電極１１の間、ドレイン端子と各ドレイン電極１２の間の抵抗を充分小さくすることができ、ソース端子とドレイン端子との間に多くのボンディングワイヤを介して大電流を流して動作させることができる。ゲート電極１３に対しても、同様に電圧を印加することができる。

実際にこの半導体装置２００を製造するにあたっては、基板２０を構成する１枚の大径のウェハ上に図４、５の構成（単体の半導体装置２００）が多数配列して形成され、その後に単体の半導体装置２００が切断分離されてから、各々がパッケージに搭載される。この切断分離前におけるウェハの状態で各半導体装置２００の動作試験を行うために、図４に示されるように、このウェハの状態で、前記のボンディングワイヤの代わりに、プローバの探針Ｐをソース開口部４０Ａ、ドレイン開口部４０Ｂ、ゲート開口部４０Ｃに直接当て、使用時と同様に電圧を印加して動作をさせる検査が通常は行われている。大電流を流すために、図４に示されるように、前記のボンディングワイヤの場合と同様に、ソース電極１１、ドレイン電極１２のそれぞれに対して多数の探針Ｐが同時に使用される。これによって、ウェハ内の各半導体装置２００が良品、不良品であるかを判定し、良品と判定された半導体装置２００のみを切断分離後にパッケージに搭載し、製品とすることができる。

特開２０００−３４０５８０号公報

実際にウェハの状態において図４の構造で探針Ｐを介して電圧を印加して動作試験を行ったところ、保護膜４０が形成されたにも関わらず、ソース開口部４０Ａとこれに横方向で隣接するドレイン電極１２、ドレイン開口部４０Ｂとこれに横方向で隣接するソース電極１１の間で、放電が発生する場合が多かった。図４において、平面視におけるこの放電経路がＱとして示されている。この放電も、隣接するソース電極１１、ドレイン電極１２を最短距離で結ぶ間の層間絶縁層３４や保護膜４０の内部では発生しておらず、ソース開口部４０Ａ、ドレイン開口部４０Ｂ内における保護膜４０の側壁等を介して表面を電流が流れる沿面放電であることが確認できた。

この沿面放電が発生する原因として推定されるのは、まず、保護膜４０において局所的に耐圧の低くなる箇所が形成されることである。この場合、ソース開口部４０Ａ、ドレイン開口部４０Ｂ内における保護膜４０の側壁から保護膜４０の表面を介して、この耐圧の低い箇所を介した経路で放電が発生する。図５（ｃ）においては単純化されて示されているが、実際には、保護膜４０は、パターニングされたソース電極１１、ドレイン電極１２の端部上では局所的に薄くなる。また、実際にはソース電極接続用ビア配線３１Ａ、ドレイン電極接続用ビア配線３２Ａに起因する凹凸がソース電極１１、ドレイン電極１２に形成されるため、この凹凸に起因した膜厚の不均一も保護膜４０に発生する。更に、こうした段差や凹凸に起因して保護膜４０の膜厚が変動するだけではなく、空孔が内部に発生する等の膜質の変動も保護膜４０において発生する。このように保護膜４０の膜厚あるいは膜質が不均一となった箇所がこうした局所的に耐圧の低くなった箇所となり、この沿面放電の経路には、こうした耐圧の低くなった箇所が含まれると推定される。また、ソース開口部４０Ａ、ドレイン開口部４０Ｂからその外側に向かって広がる電界も実際には一様ではなく、電界強度が比較的高くなった領域とこうした耐圧の低下した領域とが重複した場合に、放電が発生すると考えられる。

製品としてパッケージ内に上記の半導体装置２００が搭載される際において接続されるボンディングワイヤと上記の探針Ｐの形態は同様である。しかしながら、パッケージ内においては、ボンディングワイヤも含んだ全体の構造は絶縁耐圧の高いモールド樹脂で封止されるため、沿面放電は発生しにくくなっている。一方、上記の探針Ｐを用いた動作試験（検査）は大気中で行われる。このため、上記の放電は、実際の製品のパッケージ内においては発生しにくく、ウェハ状態での動作試験（検査）時に特に発生しやすかった。

シリコン酸化膜やシリコン窒化膜で構成される保護膜４０をこうした不均一性が問題にならない程度に充分厚く均一にソース電極１１、ドレイン電極１２上に形成することは困難である。このため、その代わりに塗布で形成することが可能な絶縁性のポリイミドを厚く保護膜４０上に形成したところ、上記の放電を抑制することができた。

しかしながら、このようなポリイミド層を形成するためには、ポリイミドの塗布工程、キュア工程、これをパターニングして開口部を形成するための露光現像工程等が必要になるため、製造工程が複雑となり、低コストでこの半導体装置を製造することが困難であった。

すなわち、検査時に電極間で放電を発生しにくい安価な半導体装置を得ることは困難であった。

本発明は、かかる問題点に鑑みてなされたものであり、上記問題点を解決する発明を提供することを目的とする。

本発明は、上記課題を解決すべく、以下に掲げる構成とした。
本発明の半導体装置は、半導体層の一方の主面側において、一方向に延伸する第１主電極と、前記一方向に延伸して前記第１主電極と対向する第２主電極とを具備し、前記第１主電極及び前記第２主電極を含む前記半導体層の前記一方の主面側を覆う絶縁性の保護膜が形成され、前記第１主電極上において局所的に前記保護膜が除去されることによって前記第１主電極を局所的に外気に露出させる第１開口部、前記第２主電極上において局所的に前記保護膜が除去されることによって前記第２主電極を局所的に外気に露出させる第２開口部を介して前記第１主電極と前記第２主電極との間に電流が流されて動作する半導体装置であって、前記保護膜の下において周囲と絶縁された導電体で構成された浮遊電極が、平面視において、前記第１開口部と前記一方向と垂直な方向で隣接するように前記第２主電極と前記第１主電極との間、前記第２開口部と前記一方向と垂直な方向で隣接するように前記第１主電極と前記第２主電極との間に、それぞれ形成されたことを特徴とする。
本発明の半導体装置は、平面視における前記第１主電極と前記第２主電極との間で前記浮遊電極が形成されていない領域における最大電界強度が、前記浮遊電極の周囲の絶縁層の絶縁破壊強度を超えないように設けられたことを特徴とする。
本発明の半導体装置は、平面視において、前記浮遊電極は、隣接する前記第１主電極と前記第２主電極との間の前記一方向に垂直な方向における中間点を含む領域に形成されたことを特徴とする。
本発明の半導体装置は、平面視において、前記浮遊電極は、隣接する前記第１主電極と前記第２主電極との間において複数形成されたことを特徴とする。
本発明の半導体装置は、前記第１主電極と前記第２主電極とが前記一方向に延伸して互いに対向する箇所を複数具備し、前記第１開口部、前記第２開口部は、前記箇所における前記第１主電極上、前記箇所における前記第２主電極上に、それぞれ離散的に複数形成されたことを特徴とする。
本発明の半導体装置は、平面視において、前記浮遊電極は、前記第１開口部に隣接した領域から前記第２開口部に隣接した領域にかけて前記一方向に沿って連続的に形成されたことを特徴とする。
本発明の半導体装置は、平面視において、前記浮遊電極は、複数の前記第１開口部に隣接した領域のそれぞれ、複数の前記第２開口部に隣接した領域のそれぞれにおいて、離散的に形成されたことを特徴とする。
本発明の半導体装置は、前記半導体層の前記一方の主面上で、平面視において、複数の前記第１開口部が全て一方の側に形成され、複数の前記第２開口部が全て前記一方の側と反対の他方の側に形成されたことを特徴とする。
本発明の半導体装置において、前記半導体層に、個別第１電極と個別第２電極間に電流が流されて動作する半導体素子が複数形成され、複数の前記個別第１電極及び複数の前記個別第２電極を覆う層間絶縁層を具備し、前記第１主電極、前記第２主電極、前記浮遊電極、及び前記保護膜は前記層間絶縁層の上に形成され、前記第１主電極、前記第２主電極は、前記層間絶縁層中に形成されたビア配線を介して複数の前記個別第１主電極、複数の前記個別第２主電極とそれぞれ接続されたことを特徴とする。
本発明の半導体装置において、前記第１主電極、前記第２主電極、及び前記浮遊電極は略同一平面上に形成され、前記第１主電極、前記第２主電極、前記浮遊電極のそれぞれの厚さは略同一とされたことを特徴とする。
本発明の半導体装置は、前記第１主電極と前記第２主電極の間に流れる電流のオン・オフを制御するゲート電極を具備することを特徴とする。
本発明の半導体装置において、前記半導体層はＩＩＩ族窒化物半導体で構成され、前記第１主電極がソース電極、ドレイン電極のうちの一方、前記第２主電極がソース電極、ドレイン電極のうちの他方とされた高電子移動度トランジスタ（ＨＥＭＴ）であることを特徴とする。
本発明の半導体装置は、前記ゲート電極が、前記半導体層の前記一方の主面側において、前記保護膜の下に形成され、前記浮遊電極が、平面視において、前記ドレイン電極に対応した前記第１主電極、前記第２主電極のうちの一方と前記ゲート電極との間に形成されたことを特徴とする。

本発明は以上のように構成されているので、検査時に電極間で放電を発生しにくい安価な半導体装置を得ることができる。

本発明の実施の形態に係る半導体装置の上面図である。 本発明の実施の形態に係る半導体装置のＡ−Ａ方向の断面図である。 本発明の実施の形態に係る半導体装置の変形例の上面図である。 従来の半導体装置の一例の上面図である。 従来の半導体装置の一例のＢ−Ｂ方向（ａ）、Ｃ−Ｃ方向（ｂ）、Ｄ−Ｄ方向（ｃ）の断面図である。

以下、本発明の実施の形態となる半導体装置について説明する。図１は、この半導体装置１００の上面図であり、図２は、そのＡ−Ａ方向の断面図である。また、図１におけるＢ−Ｂ方向、Ｃ−Ｃ方向の断面図は、前記の図５（ａ）（ｂ）と同様である。図２は、従来の半導体装置２００における図５（ｃ）の構造に対応する。

この半導体装置１００は横型であり、多数のＨＥＭＴ素子（半導体素子）によって構成されている。前記の半導体装置２００と同様に、基板２０、ノンドープＧａＮ層２１Ａ、ＡｌＧａＮ層２１Ｂが順次形成された半導体層２１が用いられている。ＡｌＧａＮ層２１Ｂの上には、個別ソース電極３１、個別ドレイン電極３２が形成され、個別ソース電極３１と個別ドレイン電極３２の間に個別ゲート電極３３が形成される。個別ソース電極３１、個別ドレイン電極３２はＡｌＧａＮ層２１Ｂとオーミック接触する材料で構成され、個別ソース電極３１と個別ドレイン電極３２間の電流のオン・オフは、個別ゲート電極３３に印加された電圧によって制御される。近接する一組の個別ソース電極３１、個別ドレイン電極３２、個別ゲート電極３３によって単体のＨＥＭＴ素子が形成され、全ての個別ソース電極３１が層間絶縁層３４中に形成されたソース電極接続用ビア配線（ビア配線）３１Ａを介して上層のソース電極（第１主電極）１１に接続され、全ての個別ドレイン電極３２が、層間絶縁層３４中に設けられたドレイン電極接続用ビア配線（ビア配線）３２Ａを介して上層のドレイン電極（第２主電極）１２に接続されること、全ての個別ゲート電極３３がゲート電極１３に接続されることも同様である。また、ソース電極１１、ドレイン電極１２、ゲート電極１３を覆って保護膜４０が形成され、ソース電極１１上の保護膜４０中にソース開口部（第１開口部）４０Ａ、ドレイン電極１２上の保護膜４０中にドレイン開口部（第２開口部）４０Ｂ、ゲート電極１３上の保護膜４０中にゲート開口部４０Ｃが設けられることも同様である。図１においては、保護膜４０の記載は省略され、ソース開口部４０Ａ、ドレイン開口部４０Ｂ、ゲート開口部４０Ｃのみが示されている。

ただし、図１、２に示されるように、前記の半導体装置２００とは異なり、この半導体装置１００においては、平面視において、保護膜４０中に形成されたソース開口部４０Ａと隣接する箇所におけるソース電極１１とドレイン電極１２の間、ドレイン開口部４０Ｂと隣接する箇所におけるドレイン電極１２とソース電極１１の間、のそれぞれの中間位置に、浮遊電極５０が設けられている。また、浮遊電極５０は、平面視におけるソース電極１１とドレイン電極１２の間の空隙において、ソース電極１１とドレイン電極１２の中間点に沿って形成されている。このため、浮遊電極５０は、ソース電極１１を囲み、更に浮遊電極５０の外側をドレイン電極１２が囲むような形態とされる。このため、図１に示されるように、図中上下方向に延伸して対向するソース電極１１、ドレイン電極１２の間においては、この延伸方向（一方向）と平行に延伸するように浮遊電極５０は形成され、図４における放電経路Ｑが発生する箇所において、放電経路Ｑと垂直に形成されている。浮遊電極５０は、ソース電極１１、ドレイン電極１２、ゲート電極１３とは異なり、層間絶縁層３４、保護膜４０によってその周囲が全て絶縁されているため、常に浮遊電位となる。

層間絶縁層３４は厚さ４μｍ程度のシリコン酸化膜で、個別ソース電極３１、個別ドレイン電極３２、個別ゲート電極３３を上層から絶縁できるように、ＣＶＤ等によって形成される。ソース電極接続用ビア配線（ビア配線）３１Ａ、ドレイン電極接続用ビア配線（ビア配線）３２Ａは、個別ソース電極３１、個別ドレイン電極３２上の層間絶縁層３４を部分的に開口し、その内部をタングステン（Ｗ）等で構成された金属層で埋め込むことによって形成される。

また、ソース電極１１等には直接ボンディングワイヤが接続される、あるいはウェハ状態での検査時に探針Ｐが直接接するため、ソース電極１１、ドレイン電極１２、ゲート電極１３は充分に厚く、例えば厚さ５μｍ程度のＡｌで構成される。ただし、その最下部には、密着性を高めるためにＴｉ等で構成された薄膜層も設けられる。

従来の半導体装置２００において、ソース電極１１、ドレイン電極１２、ゲート電極１３は、層間絶縁層３４上に一様な厚い金属層を形成した後で、そのパターニングを行う（フォトレジストの露光・現像後に金属層の部分的なエッチングを行う）ことによって形成される。この際、同時に浮遊電極５０も形成することができるため、浮遊電極５０を形成するための特別な工程は不要であり、半導体装置２００、１００を製造するに際して、異なるのはこの際のマスクパターンだけとなる。このため、この半導体装置１００を従来の半導体装置２００と同等のコストで製造することができ、この半導体装置１００を安価に製造することができる。この場合、ソース電極１１、ドレイン電極１２、ゲート電極１３、及び浮遊電極５０は、同一層として形成される。すなわち、これらの電極は略同一平面上に形成され、その厚さは同等となる。

保護膜４０は、ドレイン電極１２とソース電極１１、ゲート電極１３との間の沿面放電を抑制するために、これらの電極を覆うように、厚さ２μｍ程度のシリコン酸化膜、シリコン窒化膜等で構成される。前記の通りソース電極１１等は厚く形成されるため、保護膜４０は、特に被覆性の良好なＣＶＤ法を用いて形成され、ＴＥＯＳ（テトラエトキシシラン）等を原料に用いたものが好ましく用いられる。ソース開口部４０Ａ、ドレイン開口部４０Ｂは、前記のソース電極１１等をパターニングして形成したのと同様に、一様に形成された保護膜４０を部分的にエッチングすることによって形成される。

上記の浮遊電極５０の効果について説明する。まず、浮遊電極５０が形成されない図４、５の構造の半導体装置２００において、ソース電極１１とドレイン電極１２の間隔Ｌ＝５０μｍとし、探針Ｐを介してオフ時においてソース電極１１、ドレイン電極１２間に６００Ｖの電圧を印加したところ、図４に示された放電経路Ｑで放電（沿面放電）が発生することが確認された。この際のソース電極１１・ドレイン電極１２間の直接的な電界強度（０．１２ＭＶ／ｃｍ）は、層間絶縁層３４や保護膜４０を構成するシリコン酸化膜等の絶縁破壊強度よりも充分に低い。また、図４の放電経路Ｑとして示されるように、放電は、ソース開口部４０Ａ内で露出したソース電極１１、ドレイン開口部４０Ｂ内で露出したドレイン電極１２と、これらに隣接し保護膜４０で覆われたドレイン電極１２、ソース電極１１との間でそれぞれ発生した。

ソース電極１１、ドレイン電極１２等の構成を同一として、浮遊電極５０（幅５μｍ）を、ソース電極１１とドレイン電極１２の中間点に沿って形成した上記の半導体装置１００を製造したところ、同様の検査時にソース電極１１、ドレイン電極１２間に６００Ｖの電圧を印加しても、放電は発生しなかった。

図１、２において、左右方向（ソース電極１１等の延伸方向と垂直な方向）では、浮遊電極５０を形成することにより浮遊電極５０の幅Ｍの間は電位が一定となるため、電界は、浮遊電極５０の左右の領域においてのみ生ずる。このため、浮遊電極５０の左右の幅（Ｌ−Ｍ）／２）の領域における層間絶縁層３４あるいは保護膜４０中の電界強度は、浮遊電極５０が存在しない場合（Ｍ＝０）と比べて高くなっているにも関わらず、放電が抑制されている。このため、図４の構造において発生した放電は、ソース電極１１、ドレイン電極１２間の層間絶縁層３４あるいは保護膜４０の直接的な絶縁破壊によるものではなく、沿面放電であることが明らかであり、この沿面放電がこの半導体装置１００では抑制されたと考えられる。

図１、２の構成の浮遊電極５０を形成することにより、ソース開口部４０Ａ、ドレイン開口部４０Ｂに隣接するソース電極１１・ドレイン電極１２間の領域においては、ソース電極１１・ドレイン電極１２の中間点付近の電位が長手方向（ソース電極１１の外周に沿った方向）にわたり一定となる。このため、ソース開口部４０Ａ、ドレイン開口部４０Ｂの側方において、沿面方向における電位がソース電極１１・ドレイン電極１２の長手方向にわたり一様となり、局所的に電界強度が大きくなる領域が発生することが抑制されることが、放電が発生しにくくなった原因と考えられる。

また、浮遊電極５０がソース電極１１・ドレイン電極１２間に形成されることにより、その上の保護膜４０の下地あるいは保護膜４０自身の平坦性が向上することも明らかである。このため、保護膜４０の膜厚、膜質の均一性が高まり、局所的に耐圧が低くなる領域が形成されにくくなることも、放電が発生しにくくなった原因として考えられる。

ここで、浮遊電極５０の電位がソース電極１１、ドレイン電極１２、ゲート電極１３のいずれかと同一、あるいは連動する場合には、浮遊電極５０を介した新たな放電経路が形成される可能性がある。このため、浮遊電極５０は、その周囲と絶縁されていることが必要であり、その周囲が保護膜４０、層間絶縁層３４で囲まれることが好ましい。

このように、浮遊電極５０を設けることにより、検査時における放電を抑制することができ、ウェハ状態における動作試験を適性に行うことができる。一方、前記のとおり、浮遊電極５０を設けることにより、図２における浮遊電極５０の左右の領域における電界強度は高まるため、ソース電極１１あるいはドレイン電極１２と、浮遊電極５０との間の領域では放電が発生しやすくなる。このため、図２におけるＬ（ソース電極１１とドレイン電極１２の間隔）とＭ（浮遊電極５０の幅）は、この領域における電界強度が層間絶縁層３４や保護膜４０の絶縁破壊強度（絶縁破壊を発生する電界強度）を超えないように設定すればよい。前記の通り、層間絶縁層３４や保護膜４０の材料としては、シリコン酸化膜やシリコン窒化膜が用いられる。これらの材料の絶縁破壊強度は、膜質等に大きく依存するが、概ね８ＭＶ／ｃｍを超える程度である。図２の構成においては、ソース電極１１とドレイン電極１２の間において、浮遊電極５０が存在する領域では電界強度は零、浮遊電極５０が存在しない領域では電界強度は一様となる。ソース電極１１とドレイン電極１２の間に印加される動作時の最大電圧をＶｍａｘとすれば、図２の構成においては、ソース電極１１とドレイン電極１２の間の浮遊電極５０が存在しない領域における動作時の最大電界強度は、Ｖｍａｘ／（Ｌ−Ｍ）となり、この値が上記の層間絶縁層３４や保護膜４０の絶縁破壊強度よりも充分小さく、例えば５ＭＶ／ｃｍを超えないように、浮遊電極５０の幅Ｍは設定される。

また、図２においては、浮遊電極５０がソース電極１１とドレイン電極１２の中間点に設けられているが、中間点に位置しない場合でも、少なくともソース開口部４０Ａ、ドレイン開口部４０Ｂの側方において、ソース電極１１・ドレイン電極１２の長手方向にわたって電位分布を一様とする効果があることは明らかである。このため、浮遊電極５０をソース電極１１とドレイン電極１２の中間点に設ける必要はない。この場合においても、浮遊電極５０が存在しない領域における電界強度は一様となるため、Ｖｍａｘ／（Ｌ−Ｍ）に対する制限は、上記と同様である。

ただし、浮遊電極５０を中間点に設ける場合には、製造が特に容易であり、かつソース電極１１とドレイン電極１２の間の全体的な構造を図１、２における左右方向に対称とすることができるため、保護膜４０等を均一に形成しやすくなり、局所的な絶縁破壊の原因となる不均一性が特に発生しにくい。このため、浮遊電極５０を中間点を含む領域に設けた図１、２の構成が特に好ましい。

一方、上記の例では、ソース電極１１とドレイン電極１２の間に浮遊電極５０が１本のみ設けられていたが、ソース電極１１とドレイン電極１２の間において複数本の浮遊電極を平行に設けても同様の効果を奏することは明らかである。この場合には、浮遊電極をソース電極とドレイン電極の中間点に設けなくとも、全体的な構造を左右対称とすることができ、保護膜４０の均一性をより高めることができる。また、この場合には、平面視においてソース電極・ドレイン電極間で電位が一定となる領域が浮遊電極の本数に応じて増えるため、電界強度が局所的に大きな領域が発生することを抑制する効果も、特に大きくなる。一方、この際、浮遊電極の占める面積（浮遊電極の幅の合計）が大きくなった場合には、ソース電極とドレイン電極の間で浮遊電極が形成されていない領域における動作時の最大電界強度が高くなるため、浮遊電極の本数や幅は、この最大電界強度が上記と同様に許容される範囲内で適宜設定される。

また、前記の通り、図４における放電経路Ｑはソース開口部４０Ａ、ドレイン開口部４０Ｂに隣接した領域でのみ形成されるため、浮遊電極５０は、ソース開口部４０Ａ、ドレイン開口部４０Ｂに隣接した領域においてのみ形成すれば充分である。しかしながら、図１に示されるように、浮遊電極５０をソース電極１１の外周に沿ってソース電極１１を囲むように連続的に構成することにより、ソース電極１１の外周に沿って電位分布をより広い範囲で均一化することができるため、放電防止の効果はより大きくなる。

一方、浮遊電極５０をこのように長く形成した場合には、例えば製造時のゴミ等に起因してソース電極１１、ドレイン電極１２や浮遊電極５０のパターンに欠陥が発生し、この箇所で放電が発生しやすくなるおそれがある。このため、上記の半導体装置１００の変形例の構成として、図３にその上面図を示すように、必要最小限の部分、すなわちソース開口部４０Ａ、ドレイン開口部４０Ｂに隣接した領域のみに局所的に浮遊電極５０を形成してもよい。この場合には、分断された浮遊電極５０が、多数形成される。こうした場合においても、金属層のエッチングのパターンを変更するのみで、上記と同様に、ソース電極１１、ドレイン電極１２、浮遊電極５０を同様に形成することができる。

なお、図１、３等の構成において、ソース電極（第１主電極）１１及び個別ソース電極３１と、ドレイン電極（第２主電極）１２及び個別ドレイン電極３２の位置関係を入れ替えても、同様の効果を奏することは明らかである。この場合においても、ゲート電極は、高電位側となるドレイン電極から離間させ低電位側となるソース電極側に近接させて設けることが好ましい。

また、上記の構成では、ソース電極１１、ドレイン電極１２、浮遊電極５０が同一の金属層を用いて同一工程で形成されるものとしたが、例えば浮遊電極５０をソース電極１１、ドレイン電極１１と別工程で別の層として形成しても、同様の構造が実現できる限りにおいて、同様に放電を抑制できるという効果を奏することは明らかである。ただし、ソース電極１１、ドレイン電極１２、浮遊電極５０を同一の金属パターンを用いて同一層に形成する場合には、その製造コストが特に安価となる。また、この場合には、同一平面上に同じ厚さのソース電極１１、ドレイン電極１２、浮遊電極５０が配列するため、保護膜の均一性を高めるという点でも、特に有効である。

また、上記の半導体装置１００は、ＩＩＩ族窒化物半導体（ＧａＮ系）を用いたＨＥＭＴであったが、同様に横型の半導体装置であり、半導体層における表面（一方の主面）側に大電流が流される２つの電極（第１主電極、第２主電極）が設けられれば、上記の構成が有効であることは明らかである。このため、例えばシリコン（Ｓｉ）や炭化珪素（ＳｉＣ）で半導体層が形成された横型のパワーＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）に対しても同様の構成を適用することができる。この際、パワーＭＯＳＦＥＴやＩＧＢＴのチャネル型（ｎチャネル、ｐチャネル）によらずに、上記の構成は有効である。

あるいは、動作電流の制御のために用いられる電極（ゲート電極）が設けられない場合でも、第１主電極と第２主電極との間に電流が流される限りにおいて、同様の構成は有効であり、例えばｐｎ接合ダイオードやショットキーバリアダイオード（ＳＢＤ）等においても、上記の構成は有効である。ゲート電極が用いられる場合には、図１、３に示されるように、第１主電極、第２主電極のうちゲート電極との間の電位差が大きな側とゲート電極との間に浮遊電極を設けることが好ましい。

１００、２００ 半導体装置（ＨＥＭＴ）
１１ ソース電極（第１主電極）
１２ ドレイン電極（第２主電極）
１３ ゲート電極
２０ 基板
２１ 半導体層
２１Ａ ノンドープＧａＮ層
２１Ｂ ＡｌＧａＮ層
３１ 個別ソース電極
３１Ａ ソース電極接続用ビア配線（ビア配線）
３２ 個別ドレイン電極
３２Ａ ドレイン電極接続用ビア配線（ビア配線）
３３ 個別ゲート電極
３４ 層間絶縁層
４０ 保護膜
４０Ａ ソース開口部（第１開口部）
４０Ｂ ドレイン開口部（第２開口部）
４０Ｃ ゲート開口部
５０ 浮遊電極
Ｐ 探針
Ｑ 放電経路

Claims (13)

1. 半導体層の一方の主面側において、一方向に延伸する第１主電極と、前記一方向に延伸して前記第１主電極と対向する第２主電極とを具備し、前記第１主電極及び前記第２主電極を含む前記半導体層の前記一方の主面側を覆う絶縁性の保護膜が形成され、前記第１主電極上において局所的に前記保護膜が除去されることによって前記第１主電極を局所的に外気に露出させる第１開口部、前記第２主電極上において局所的に前記保護膜が除去されることによって前記第２主電極を局所的に外気に露出させる第２開口部を介して前記第１主電極と前記第２主電極との間に電流が流されて動作する半導体装置であって、
   前記保護膜の下において周囲と絶縁された導電体で構成された浮遊電極が、平面視において、前記第１開口部と前記一方向と垂直な方向で隣接するように前記第２主電極と前記第１主電極との間、前記第２開口部と前記一方向と垂直な方向で隣接するように前記第１主電極と前記第２主電極との間に、それぞれ形成されたことを特徴とする半導体装置。
2. 平面視における前記第１主電極と前記第２主電極との間で前記浮遊電極が形成されていない領域における最大電界強度が、前記浮遊電極の周囲の絶縁層の絶縁破壊強度を超えないように設けられたことを特徴とする請求項１に記載の半導体装置。
3. 平面視において、前記浮遊電極は、隣接する前記第１主電極と前記第２主電極との間の前記一方向に垂直な方向における中間点を含む領域に形成されたことを特徴とする請求項１又は２に記載の半導体装置。
4. 平面視において、前記浮遊電極は、隣接する前記第１主電極と前記第２主電極との間において複数形成されたことを特徴とする請求項１又は２に記載の半導体装置。
5. 前記第１主電極と前記第２主電極とが前記一方向に延伸して互いに対向する箇所を複数具備し、
   前記第１開口部、前記第２開口部は、前記箇所における前記第１主電極上、前記箇所における前記第２主電極上に、それぞれ離散的に複数形成されたことを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
6. 平面視において、前記浮遊電極は、前記第１開口部に隣接した領域から前記第２開口部に隣接した領域にかけて前記一方向に沿って連続的に形成されたことを特徴とする請求項５に記載の半導体装置。
7. 平面視において、前記浮遊電極は、複数の前記第１開口部に隣接した領域のそれぞれ、複数の前記第２開口部に隣接した領域のそれぞれにおいて、離散的に形成されたことを特徴とする請求項５に記載の半導体装置。
8. 前記半導体層の前記一方の主面上で、平面視において、複数の前記第１開口部が全て一方の側に形成され、複数の前記第２開口部が全て前記一方の側と反対の他方の側に形成されたことを特徴とする請求項５から請求項７までのいずれか１項に記載の半導体装置。
9. 前記半導体層に、個別第１電極と個別第２電極間に電流が流されて動作する半導体素子が複数形成され、
   複数の前記個別第１電極及び複数の前記個別第２電極を覆う層間絶縁層を具備し、
   前記第１主電極、前記第２主電極、前記浮遊電極、及び前記保護膜は前記層間絶縁層の上に形成され、
   前記第１主電極、前記第２主電極は、前記層間絶縁層中に形成されたビア配線を介して複数の前記個別第１主電極、複数の前記個別第２主電極とそれぞれ接続されたことを特徴とする請求項１から請求項８までのいずれか１項に記載の半導体装置。
10. 前記第１主電極、前記第２主電極、及び前記浮遊電極は略同一平面上に形成され、前記第１主電極、前記第２主電極、前記浮遊電極のそれぞれの厚さは略同一とされたことを特徴とする請求項９に記載の半導体装置。
11. 前記第１主電極と前記第２主電極の間に流れる電流のオン・オフを制御するゲート電極を具備することを特徴とする請求項１から請求項１０までのいずれか１項に記載の半導体装置。
12. 前記半導体層はＩＩＩ族窒化物半導体で構成され、前記第１主電極がソース電極、ドレイン電極のうちの一方、前記第２主電極がソース電極、ドレイン電極のうちの他方とされた高電子移動度トランジスタ（ＨＥＭＴ）であることを特徴とする請求項１１に記載の半導体装置。
13. 前記ゲート電極が、前記半導体層の前記一方の主面側において、前記保護膜の下に形成され、
    前記浮遊電極が、平面視において、前記ドレイン電極に対応した前記第１主電極、前記第２主電極のうちの一方と前記ゲート電極との間に形成されたことを特徴とする請求項１２に記載の半導体装置。

Images