JP2000353752A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2000353752A JP2000353752A JP11163242A JP16324299A JP2000353752A JP 2000353752 A JP2000353752 A JP 2000353752A JP 11163242 A JP11163242 A JP 11163242A JP 16324299 A JP16324299 A JP 16324299A JP 2000353752 A JP2000353752 A JP 2000353752A
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Abstract
(57)【要約】
【課題】パワーＩＣにおいて、高集積化と低コスト化を
図ること。 【解決手段】シリコン基板１０１上に、熱酸化膜１０
２、ゲート酸化膜１０３、ゲートＰｏｌｙ−Ｓｉ配線１
０４、さらに層間絶縁膜となるＣＶＤ酸化膜１０５を順
次積層した上に、インラインマルチチャンバースパッタ
法による一括工程で、ＣＶＤ酸化膜上の第１メタル層
（第１導電膜）である第１Ａｌ−Ｓｉ層１０６、第２メ
タル層（第２導電膜）であるＴｉ層１０７、第３メタル
層（第３導電膜）である第２Ａｌ−Ｓｉ層１０８を形成
し、Ｔｉ層１０７をエッチングストッパーとして、厚膜
メタルを必要としない制御用ＩＣ部上の第２Ａｌ−Ｓｉ
層１０８をエッチングする。
図ること。 【解決手段】シリコン基板１０１上に、熱酸化膜１０
２、ゲート酸化膜１０３、ゲートＰｏｌｙ−Ｓｉ配線１
０４、さらに層間絶縁膜となるＣＶＤ酸化膜１０５を順
次積層した上に、インラインマルチチャンバースパッタ
法による一括工程で、ＣＶＤ酸化膜上の第１メタル層
（第１導電膜）である第１Ａｌ−Ｓｉ層１０６、第２メ
タル層（第２導電膜）であるＴｉ層１０７、第３メタル
層（第３導電膜）である第２Ａｌ−Ｓｉ層１０８を形成
し、Ｔｉ層１０７をエッチングストッパーとして、厚膜
メタルを必要としない制御用ＩＣ部上の第２Ａｌ−Ｓｉ
層１０８をエッチングする。
Description
【０００１】
【発明の属する技術分野】この発明は、パワーデバイス
部と制御用ＩＣ部を同一の半導体基板に集積したパワー
ＩＣなどの半導体装置に関し、特に、その配線構造に関
する。
部と制御用ＩＣ部を同一の半導体基板に集積したパワー
ＩＣなどの半導体装置に関し、特に、その配線構造に関
する。
【０００２】
【従来の技術】パワーデバイス部とそのパワーデバイス
部を制御する制御用ＩＣ部を同一半導体基板に集積した
パワーＩＣにおいて、パワーデバイス部および制御用Ｉ
Ｃ部の配線には単層配線構造と多層配線構造の２種類の
構造が採用されている。この制御用ＩＣ部は、パワーデ
バイスを駆動する機能と保護する機能などを有してい
る。
部を制御する制御用ＩＣ部を同一半導体基板に集積した
パワーＩＣにおいて、パワーデバイス部および制御用Ｉ
Ｃ部の配線には単層配線構造と多層配線構造の２種類の
構造が採用されている。この制御用ＩＣ部は、パワーデ
バイスを駆動する機能と保護する機能などを有してい
る。
【０００３】図１３から図１５は、従来の単層配線構造
の製造工程を工程順に示した製造工程断面図である。図
１３は、シリコン基板３０１上に膜厚８００ｎｍの熱酸
化膜３０２、膜厚５０ｎｍのゲート酸化膜３０３、膜厚
０．５μｍのゲートＰｏｌｙ−Ｓｉ配線３０４、さらに
層間絶縁膜となる膜厚１．０μｍのＣＶＤ酸化膜３０５
を順次積層した上に、スパッタにより膜厚３μｍのＡｌ
−Ｓｉ層を成膜した工程断面図である。
の製造工程を工程順に示した製造工程断面図である。図
１３は、シリコン基板３０１上に膜厚８００ｎｍの熱酸
化膜３０２、膜厚５０ｎｍのゲート酸化膜３０３、膜厚
０．５μｍのゲートＰｏｌｙ−Ｓｉ配線３０４、さらに
層間絶縁膜となる膜厚１．０μｍのＣＶＤ酸化膜３０５
を順次積層した上に、スパッタにより膜厚３μｍのＡｌ
−Ｓｉ層を成膜した工程断面図である。
【０００４】図１４は、Ａｌ−Ｓｉ層３０６上に、フォ
トレジスト３０９のパターニングを行った後、燐酸と硝
酸と酢酸の混合エッチング液でＡｌ−Ｓｉ層３０６の配
線加工と、ＣＦ4 プラズマのドライエッチングによりＳ
ｉ析出物除去した工程断面図である。図１５は、アッシ
ングによりフォトレジスト３０９を除去した工程断面図
である。
トレジスト３０９のパターニングを行った後、燐酸と硝
酸と酢酸の混合エッチング液でＡｌ−Ｓｉ層３０６の配
線加工と、ＣＦ4 プラズマのドライエッチングによりＳ
ｉ析出物除去した工程断面図である。図１５は、アッシ
ングによりフォトレジスト３０９を除去した工程断面図
である。
【０００５】前記が従来の単層配線プロセスでのパワー
ＩＣのメタル配線形成工程である。この単層配線構造の
製造プロセスでは、メタル配線下の層間絶縁膜であるＣ
ＶＤ酸化膜のエッチング後からパッシベーション膜成膜
までのメタル配線箇所に係わる工程数は、メタル層スパ
ッタ工程１回、フォトエッチング工程１回、メタル層の
熱処理工程１回である。
ＩＣのメタル配線形成工程である。この単層配線構造の
製造プロセスでは、メタル配線下の層間絶縁膜であるＣ
ＶＤ酸化膜のエッチング後からパッシベーション膜成膜
までのメタル配線箇所に係わる工程数は、メタル層スパ
ッタ工程１回、フォトエッチング工程１回、メタル層の
熱処理工程１回である。
【０００６】この単層配線構造においては、制御用ＩＣ
部においても燐酸と硝酸と酢酸の混合エッチング液によ
り等方的にウエットエッチングされるために、膜厚相当
のサイドエッチングが生じる。このため、制御用ＩＣ部
の高集積化の妨げになる。
部においても燐酸と硝酸と酢酸の混合エッチング液によ
り等方的にウエットエッチングされるために、膜厚相当
のサイドエッチングが生じる。このため、制御用ＩＣ部
の高集積化の妨げになる。
【０００７】制御用ＩＣ部の高密度集積に向けた対策と
して、多層配線構造がある。この多層配線構造は、制御
用ＩＣ部の配線を薄いメタル層（第１メタル層：第１導
電膜）で形成した後、エッチングストッパの役割もする
層間絶縁膜を挿入し、その後、パワーデバイス部の電極
となる厚い膜厚のメタル層（第２メタル層：第２導電
膜）を形成する方法が主流である。
して、多層配線構造がある。この多層配線構造は、制御
用ＩＣ部の配線を薄いメタル層（第１メタル層：第１導
電膜）で形成した後、エッチングストッパの役割もする
層間絶縁膜を挿入し、その後、パワーデバイス部の電極
となる厚い膜厚のメタル層（第２メタル層：第２導電
膜）を形成する方法が主流である。
【０００８】図１６から図２５は、従来の多層配線構造
の製造工程を工程順に示した製造工程断面図である。図
１６は、シリコン基板４０１上に、膜厚８００ｎｍの熱
酸化膜４０２、膜厚５０ｎｍのゲート酸化膜４０３、膜
厚０．５μｍのゲートＰｏｌｙ−Ｓｉ配線４０４、さら
に層間絶縁膜となる膜厚１．０μｍの第１ＣＶＤ酸化膜
４０５を順次積層した上に、スパッタにより第１メタル
層となる膜厚１．０μｍの第１Ａｌ−Ｓｉ層４０６を成
膜した工程断面図である。
の製造工程を工程順に示した製造工程断面図である。図
１６は、シリコン基板４０１上に、膜厚８００ｎｍの熱
酸化膜４０２、膜厚５０ｎｍのゲート酸化膜４０３、膜
厚０．５μｍのゲートＰｏｌｙ−Ｓｉ配線４０４、さら
に層間絶縁膜となる膜厚１．０μｍの第１ＣＶＤ酸化膜
４０５を順次積層した上に、スパッタにより第１メタル
層となる膜厚１．０μｍの第１Ａｌ−Ｓｉ層４０６を成
膜した工程断面図である。
【０００９】図１７は、第１Ａｌ−Ｓｉ層４０６のパタ
ーン形成のために、フォトレジスタ４０７によりパター
ニングを行った工程断面図である。図１８は、フォトレ
ジスト４０７のパターンにより、ドライエッチングによ
り第１Ａｌ−Ｓｉ層４０６のパターン形成を行った後、
アッシングによりフォトレジスト４０７を除去した工程
断面図である。
ーン形成のために、フォトレジスタ４０７によりパター
ニングを行った工程断面図である。図１８は、フォトレ
ジスト４０７のパターンにより、ドライエッチングによ
り第１Ａｌ−Ｓｉ層４０６のパターン形成を行った後、
アッシングによりフォトレジスト４０７を除去した工程
断面図である。
【００１０】図１９は、第１Ａｌ−Ｓｉ層４０６のパタ
ーン形成の後、メタル間の層間絶縁膜となる第２ＣＶＤ
酸化膜４０８を成膜した工程断面図である。図２０は、
第２ＣＶＤ酸化膜４０８のパターン形成のために、フォ
トレジスト４０９によりパターニングを行った工程断面
図である。
ーン形成の後、メタル間の層間絶縁膜となる第２ＣＶＤ
酸化膜４０８を成膜した工程断面図である。図２０は、
第２ＣＶＤ酸化膜４０８のパターン形成のために、フォ
トレジスト４０９によりパターニングを行った工程断面
図である。
【００１１】図２１は、フォトレジスト４０９のパター
ンにより、第２ＣＶＤ酸化膜４０８のパターン形成をド
ライエッチングで行った後、アッシングによりフォトレ
ジスト４０９を除去した工程断面図である。
ンにより、第２ＣＶＤ酸化膜４０８のパターン形成をド
ライエッチングで行った後、アッシングによりフォトレ
ジスト４０９を除去した工程断面図である。
【００１２】図２２は、第２ＣＶＤ酸化膜４０８のパタ
ーン形成の後、パワーデバイス部の電極を形成するため
に、第２メタル層となる膜厚２．０μｍの第２Ａｌ−Ｓ
ｉ層４１０をスパッタにより成膜した工程断面図であ
る。図２３は、第２Ａｌ−Ｓｉ層４１０のパターン形成
のために、フォトレジスト４１１によりパターニングを
行った工程断面図である。
ーン形成の後、パワーデバイス部の電極を形成するため
に、第２メタル層となる膜厚２．０μｍの第２Ａｌ−Ｓ
ｉ層４１０をスパッタにより成膜した工程断面図であ
る。図２３は、第２Ａｌ−Ｓｉ層４１０のパターン形成
のために、フォトレジスト４１１によりパターニングを
行った工程断面図である。
【００１３】図２４は、フォトレジスト４１１のパター
ンにより、燐酸と硝酸と酢酸の混合エッチング液で第２
Ａｌ−Ｓｉ層４１０のパターン形成と、ＣＦ4 プラズマ
のドライエッチングにより、Ｓｉ析出物除去を行った
後、アッシングによりフォトレジスト４１１を除去した
工程断面図である。
ンにより、燐酸と硝酸と酢酸の混合エッチング液で第２
Ａｌ−Ｓｉ層４１０のパターン形成と、ＣＦ4 プラズマ
のドライエッチングにより、Ｓｉ析出物除去を行った
後、アッシングによりフォトレジスト４１１を除去した
工程断面図である。
【００１４】この従来の多層配線構造の製造工程では、
メタル配線下の層間絶縁膜であるＣＶＤ酸化膜のエッチ
ングからパッシベーション膜の成膜までのメタル配線箇
所に係わる工程数は、メタル層スパッタ工程２回、層間
絶縁膜用ＣＶＤ酸化膜成膜工程（またはＳＯＧ塗布工程
とその熱処理工程）１回、フォトエッチング工程３回
（各層毎に行うため）、メタル層の熱処理工程最低１回
である。前記の単層配線構造または多層配線構造の選択
は、パワーＩＣの集積度や製造コストを勘案して行われ
る。
メタル配線下の層間絶縁膜であるＣＶＤ酸化膜のエッチ
ングからパッシベーション膜の成膜までのメタル配線箇
所に係わる工程数は、メタル層スパッタ工程２回、層間
絶縁膜用ＣＶＤ酸化膜成膜工程（またはＳＯＧ塗布工程
とその熱処理工程）１回、フォトエッチング工程３回
（各層毎に行うため）、メタル層の熱処理工程最低１回
である。前記の単層配線構造または多層配線構造の選択
は、パワーＩＣの集積度や製造コストを勘案して行われ
る。
【００１５】
【発明が解決しようとする課題】前記のように、従来の
単層配線構造では、工程数は少ないが、高集積度が困難
である。また、従来の多層配線構造では、高集積度は達
成できるがエッチンングストッパの役割をする層間絶縁
膜に係わる工程が加わり、工程数が多くなり、製造コス
トが高くなるという課題がある。この発明の目的は、前
記の課題を解決して、高集積化と低コスト化を図ること
ができる半導体装置とその製造方法を提供することにあ
る。
単層配線構造では、工程数は少ないが、高集積度が困難
である。また、従来の多層配線構造では、高集積度は達
成できるがエッチンングストッパの役割をする層間絶縁
膜に係わる工程が加わり、工程数が多くなり、製造コス
トが高くなるという課題がある。この発明の目的は、前
記の課題を解決して、高集積化と低コスト化を図ること
ができる半導体装置とその製造方法を提供することにあ
る。
【００１６】
【課題を解決するための手段】前記の目的を達成するた
めに、主電流を流すパワーデバイス部と、該パワーデバ
イス部を制御する制御用ＩＣ（集積回路）部を有するパ
ワーＩＣで構成される半導体装置であって、前記パワー
デバイス部および前記制御用ＩＣ部を同一の半導体基板
に形成し、該パワーデバイス部の主電極を前記半導体基
板上に第１導電膜、第２導電膜および第３導電膜の順に
積層して形成し、前記制御用ＩＣ部の制御電極を前記半
導体基板上に前記第１導電膜および前記第２導電膜の順
に積層する構成とする。前記第２導電膜の材質をＴｉも
しくはＷとするとよい。
めに、主電流を流すパワーデバイス部と、該パワーデバ
イス部を制御する制御用ＩＣ（集積回路）部を有するパ
ワーＩＣで構成される半導体装置であって、前記パワー
デバイス部および前記制御用ＩＣ部を同一の半導体基板
に形成し、該パワーデバイス部の主電極を前記半導体基
板上に第１導電膜、第２導電膜および第３導電膜の順に
積層して形成し、前記制御用ＩＣ部の制御電極を前記半
導体基板上に前記第１導電膜および前記第２導電膜の順
に積層する構成とする。前記第２導電膜の材質をＴｉも
しくはＷとするとよい。
【００１７】主電流を流すパワーデバイス部と、該パワ
ーデバイス部を制御する制御用ＩＣ（集積回路）部を有
するパワーＩＣで構成される半導体装置の製造方法にお
いて、パワーデバイス部と制御用ＩＣ部を形成する半導
体基板上に、第１導電膜を形成する工程と、第１導電膜
上に第２導電膜を形成する工程と、第２導電膜上に第３
導電膜を形成する工程と、制御用ＩＣ部上の第３導電膜
を除去する工程とを含む製造工程とする。
ーデバイス部を制御する制御用ＩＣ（集積回路）部を有
するパワーＩＣで構成される半導体装置の製造方法にお
いて、パワーデバイス部と制御用ＩＣ部を形成する半導
体基板上に、第１導電膜を形成する工程と、第１導電膜
上に第２導電膜を形成する工程と、第２導電膜上に第３
導電膜を形成する工程と、制御用ＩＣ部上の第３導電膜
を除去する工程とを含む製造工程とする。
【００１８】第１導電膜および第３導電膜がＡｌ膜、Ａ
ｌ−Ｓｉ膜およびＡｌ−Ｓｉ−Ｃｕ膜のいずれか一つ
で、第２導電膜がＴｉ膜、Ｗ膜およびＣｒ膜のいずれか
一つであるとよい。
ｌ−Ｓｉ膜およびＡｌ−Ｓｉ−Ｃｕ膜のいずれか一つ
で、第２導電膜がＴｉ膜、Ｗ膜およびＣｒ膜のいずれか
一つであるとよい。
【００１９】第１導電膜、第２導電膜および第３導電膜
がインラインマルチチャンバースパッタ法の一括処理工
程で形成され、第２導電膜がＴｉ膜もしくはＷ膜である
とよい。
がインラインマルチチャンバースパッタ法の一括処理工
程で形成され、第２導電膜がＴｉ膜もしくはＷ膜である
とよい。
【００２０】第１導電膜、第２導電膜および第３導電膜
が個別の処理工程で形成され、第２導電膜がＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）法で形
成されるＷ膜もしくはＣｒ膜であるとよい。
が個別の処理工程で形成され、第２導電膜がＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）法で形
成されるＷ膜もしくはＣｒ膜であるとよい。
【００２１】
【発明の実施の形態】図１から図５は、この発明の第１
実施例の半導体装置の製造工程を工程順に示した工程断
面図である。図１は、シリコン基板１０１上に、膜厚８
００ｎｍの熱酸化膜１０２、膜厚５０ｎｍのゲート酸化
膜１０３、膜厚０．５μｍのゲートＰｏｌｙ−Ｓｉ配線
１０４、さらに層間絶縁膜となる膜厚１．０μｍのＣＶ
Ｄ酸化膜１０５を順次積層した上に、インラインマルチ
チャンバースパッタ法による一括工程で、３層のメタル
層を連続的に成膜した工程断面図である。３層のメタル
層の積層構造は、ＣＶＤ酸化膜上の第１メタル層（第１
導電膜）が膜厚１．０μｍの第１Ａｌ−Ｓｉ層１０６、
第２メタル層（第２導電膜）が膜厚０．１μｍのＴｉ層
１０７、第３メタル層（第３導電膜）が膜厚２．０μｍ
の第２Ａｌ−Ｓｉ層１０８である。前記のＡｌ−Ｓｉ層
１０６、１０８はＡｌ層またはＡｌ−Ｓｉ−Ｃｕ層でも
よく、Ｔｉ層１０７はＷ層でも構わない。尚、Ｐｏｌｙ
−Ｓｉはポリシリコン、ＣＶＤ酸化膜はＣＶＤ法で形成
した酸化膜、Ａｌ−Ｓｉはアルミ・シリコン、Ｔｉはチ
タン、Ｗはタングステン、Ａｌはアルミニウム、Ａｌ−
Ｓｉ−Ｃｕはアルミ・シリコン・銅のことである。ま
た、半導体基板に形成されたパワーデバイス部のウエル
領域、ソース領域、ドレイン領域などや制御用ＩＣ部の
各種拡散領域は省略されている。
実施例の半導体装置の製造工程を工程順に示した工程断
面図である。図１は、シリコン基板１０１上に、膜厚８
００ｎｍの熱酸化膜１０２、膜厚５０ｎｍのゲート酸化
膜１０３、膜厚０．５μｍのゲートＰｏｌｙ−Ｓｉ配線
１０４、さらに層間絶縁膜となる膜厚１．０μｍのＣＶ
Ｄ酸化膜１０５を順次積層した上に、インラインマルチ
チャンバースパッタ法による一括工程で、３層のメタル
層を連続的に成膜した工程断面図である。３層のメタル
層の積層構造は、ＣＶＤ酸化膜上の第１メタル層（第１
導電膜）が膜厚１．０μｍの第１Ａｌ−Ｓｉ層１０６、
第２メタル層（第２導電膜）が膜厚０．１μｍのＴｉ層
１０７、第３メタル層（第３導電膜）が膜厚２．０μｍ
の第２Ａｌ−Ｓｉ層１０８である。前記のＡｌ−Ｓｉ層
１０６、１０８はＡｌ層またはＡｌ−Ｓｉ−Ｃｕ層でも
よく、Ｔｉ層１０７はＷ層でも構わない。尚、Ｐｏｌｙ
−Ｓｉはポリシリコン、ＣＶＤ酸化膜はＣＶＤ法で形成
した酸化膜、Ａｌ−Ｓｉはアルミ・シリコン、Ｔｉはチ
タン、Ｗはタングステン、Ａｌはアルミニウム、Ａｌ−
Ｓｉ−Ｃｕはアルミ・シリコン・銅のことである。ま
た、半導体基板に形成されたパワーデバイス部のウエル
領域、ソース領域、ドレイン領域などや制御用ＩＣ部の
各種拡散領域は省略されている。
【００２２】図２は、インラインマルチチャンバースパ
ッタ法により成膜した３層のメタル層において、パワー
デバイス部のパターン形成を行うために、第２Ａｌ−Ｓ
ｉ層１０８上に、フォトレジスト１０９のパターニング
を行なった工程断面図である。
ッタ法により成膜した３層のメタル層において、パワー
デバイス部のパターン形成を行うために、第２Ａｌ−Ｓ
ｉ層１０８上に、フォトレジスト１０９のパターニング
を行なった工程断面図である。
【００２３】図３は、フォトレジスト１０９のパターン
により、燐酸と硝酸と酢酸の混合エッチング液で第２Ａ
ｌ−Ｓｉ層１０８のパターン形成と、ＣＦ4 プラズマの
ドライエッチングによるＳｉ析出物除去を行った後、ア
ッシングによりフォトレジスト１０９を除去した工程断
面図である。燐酸と硝酸と酢酸の混合エッチング液はＴ
ｉに対して、溶解性をもたないために、Ｔｉ層１０７は
ウエットエッチング時のストッパ層となる。また、厚膜
メタルを必要としない制御用ＩＣ部（以下、単にＩＣ部
という）では第２Ａｌ−Ｓｉ層１０８はすべてエッチン
グされる。
により、燐酸と硝酸と酢酸の混合エッチング液で第２Ａ
ｌ−Ｓｉ層１０８のパターン形成と、ＣＦ4 プラズマの
ドライエッチングによるＳｉ析出物除去を行った後、ア
ッシングによりフォトレジスト１０９を除去した工程断
面図である。燐酸と硝酸と酢酸の混合エッチング液はＴ
ｉに対して、溶解性をもたないために、Ｔｉ層１０７は
ウエットエッチング時のストッパ層となる。また、厚膜
メタルを必要としない制御用ＩＣ部（以下、単にＩＣ部
という）では第２Ａｌ−Ｓｉ層１０８はすべてエッチン
グされる。
【００２４】図４は、パワーデバイス部のパターン形成
を行った後、ＩＣ部のパターン形成を行うため、フォト
レジスト１１０のパターニングを行った工程断面図であ
る。ＩＣ部の配線加工を行う際は、パワーデバイス部の
メタル電極部は残しとなるため、前述のフォトレジスト
１０９により形成されたパワーデバイス部の第２Ａｌ−
Ｓｉ層１０８はすべてフォトレジスト１１０で覆われ
る。
を行った後、ＩＣ部のパターン形成を行うため、フォト
レジスト１１０のパターニングを行った工程断面図であ
る。ＩＣ部の配線加工を行う際は、パワーデバイス部の
メタル電極部は残しとなるため、前述のフォトレジスト
１０９により形成されたパワーデバイス部の第２Ａｌ−
Ｓｉ層１０８はすべてフォトレジスト１１０で覆われ
る。
【００２５】図５は、フォトレジスト１１０のパターン
により、ドライエッチングによりＩＣ部のパターン形成
を行った後、アッシング（灰化）により、フォトレジス
ト１１０を除去した工程断面図である。この工程断面図
は半導体装置の要部断面図となる。塩素系プラズマのド
ライエッチングを用いることによって、第１Ａｌ−Ｓｉ
層１０６とＴｉ層１０７を同時にエッチングする。この
工程断面図が本発明の半導体装置の配線箇所の要部断面
図となる。
により、ドライエッチングによりＩＣ部のパターン形成
を行った後、アッシング（灰化）により、フォトレジス
ト１１０を除去した工程断面図である。この工程断面図
は半導体装置の要部断面図となる。塩素系プラズマのド
ライエッチングを用いることによって、第１Ａｌ−Ｓｉ
層１０６とＴｉ層１０７を同時にエッチングする。この
工程断面図が本発明の半導体装置の配線箇所の要部断面
図となる。
【００２６】前記の第１実施例において、インラインマ
ルチチャンバースパッタにより３層のメタル層を一括工
程で成膜した場合、メタル配線下の層間絶縁膜となるＣ
ＶＤ酸化膜のエッチングからパッシベーション膜までの
工程数は、メタル層スパッタ工程１回（一括工程のため
に工程は１回となる）、フォトエッチング工程２回、メ
タルの熱処理工程１回となる。この場合、従来技術の多
層配線構造と比べて、メタル層スパッタ工程１回、フォ
トエッチング工程１回、層間絶縁用ＣＶＤ酸化膜成膜工
程（もしくはＳＯＧ塗布と熱処理）１回で、合計３工程
（層間絶縁膜がＳＯＧの場合は４工程）の削減となり、
且つ、パワーデバイス部とＩＣ部で膜厚の異なるメタル
配線ができるために、ＩＣ部の配線構造を微細化でき
て、ＩＣ部の集積度を上げることができる。
ルチチャンバースパッタにより３層のメタル層を一括工
程で成膜した場合、メタル配線下の層間絶縁膜となるＣ
ＶＤ酸化膜のエッチングからパッシベーション膜までの
工程数は、メタル層スパッタ工程１回（一括工程のため
に工程は１回となる）、フォトエッチング工程２回、メ
タルの熱処理工程１回となる。この場合、従来技術の多
層配線構造と比べて、メタル層スパッタ工程１回、フォ
トエッチング工程１回、層間絶縁用ＣＶＤ酸化膜成膜工
程（もしくはＳＯＧ塗布と熱処理）１回で、合計３工程
（層間絶縁膜がＳＯＧの場合は４工程）の削減となり、
且つ、パワーデバイス部とＩＣ部で膜厚の異なるメタル
配線ができるために、ＩＣ部の配線構造を微細化でき
て、ＩＣ部の集積度を上げることができる。
【００２７】図６から図１２は、この発明の第２実施例
の半導体装置の製造工程を工程順に示した工程断面図で
ある。図６は、シリコン基板２０１上に、膜厚８００ｎ
ｍの熱酸化膜２０２、膜厚５０ｎｍのゲート酸化膜２０
３、膜厚０．５μｍのゲートＰｏｌｙ−Ｓｉ配線２０
４、さらに層間絶縁膜となる膜厚１．０μｍのＣＶＤ酸
化膜２０５を順次積層した上に、スパッタによりＣＶＤ
酸化膜上の第１メタル層（第１導電膜）となる膜厚１．
０μｍのＡｌ−Ｓｉ−Ｃｕ層２０６を成膜した工程断面
図である。前記のＡｌ−Ｓｉ−Ｃｕ膜２０６はＡｌ層ま
たはＡｌ−Ｓｉ層でも構わない。また、半導体基板に形
成されたパワーデバイス部のウエル領域、ソース領域、
ドレイン領域などや制御用ＩＣ部の各種拡散領域は省略
されている。
の半導体装置の製造工程を工程順に示した工程断面図で
ある。図６は、シリコン基板２０１上に、膜厚８００ｎ
ｍの熱酸化膜２０２、膜厚５０ｎｍのゲート酸化膜２０
３、膜厚０．５μｍのゲートＰｏｌｙ−Ｓｉ配線２０
４、さらに層間絶縁膜となる膜厚１．０μｍのＣＶＤ酸
化膜２０５を順次積層した上に、スパッタによりＣＶＤ
酸化膜上の第１メタル層（第１導電膜）となる膜厚１．
０μｍのＡｌ−Ｓｉ−Ｃｕ層２０６を成膜した工程断面
図である。前記のＡｌ−Ｓｉ−Ｃｕ膜２０６はＡｌ層ま
たはＡｌ−Ｓｉ層でも構わない。また、半導体基板に形
成されたパワーデバイス部のウエル領域、ソース領域、
ドレイン領域などや制御用ＩＣ部の各種拡散領域は省略
されている。
【００２８】図７は、スパッタにより第１メタル層を成
膜した後に、メタルＣＶＤ（メタルをＣＶＤ法で形成す
ること）により第２メタル層（第２導電膜）となる膜厚
０．１μｍのＷ層２０７を成膜した工程断面図である。
前記のＷ層２０７はＣｒ層でも構わない。
膜した後に、メタルＣＶＤ（メタルをＣＶＤ法で形成す
ること）により第２メタル層（第２導電膜）となる膜厚
０．１μｍのＷ層２０７を成膜した工程断面図である。
前記のＷ層２０７はＣｒ層でも構わない。
【００２９】図８は、メタルＣＶＤにより第２メタル層
を成膜した後に、スパッタにより、第３メタル層（第３
導電膜）となる膜厚３．０μｍのＡｌ−Ｓｉ層２０８上
に、フォトレジスト２０９のパターニングを行った工程
断面図である。
を成膜した後に、スパッタにより、第３メタル層（第３
導電膜）となる膜厚３．０μｍのＡｌ−Ｓｉ層２０８上
に、フォトレジスト２０９のパターニングを行った工程
断面図である。
【００３０】図９は、先の２回のスパッタ工程と１回の
メタルＣＶＤ工程の計３回の別々の工程により成膜した
３層のメタル層において、パワーデバイス部のパターン
形成を行うため、Ａｌ−Ｓｉ層２０８上に、フォトレジ
スト２０９のパターニングを行った工程断面図である。
メタルＣＶＤ工程の計３回の別々の工程により成膜した
３層のメタル層において、パワーデバイス部のパターン
形成を行うため、Ａｌ−Ｓｉ層２０８上に、フォトレジ
スト２０９のパターニングを行った工程断面図である。
【００３１】図１０は、フォトレジスト２０９のパター
ンにより、燐酸と硝酸と酢酸の混合エッチング液でＡｌ
−Ｓｉ層２０８のパターン形成と、ＣＦ4 プラズマのド
ライエッチングによるＳｉ析出物除去を行った後、アッ
シングに対して、溶解性を持たないため、Ｗ層２０７は
ウエットエッチング時のストッパ層となる。また、膜厚
メタルを必要としないＩＣ部ではＡｌ−Ｓｉ層２０８は
すべてエッチングされる。
ンにより、燐酸と硝酸と酢酸の混合エッチング液でＡｌ
−Ｓｉ層２０８のパターン形成と、ＣＦ4 プラズマのド
ライエッチングによるＳｉ析出物除去を行った後、アッ
シングに対して、溶解性を持たないため、Ｗ層２０７は
ウエットエッチング時のストッパ層となる。また、膜厚
メタルを必要としないＩＣ部ではＡｌ−Ｓｉ層２０８は
すべてエッチングされる。
【００３２】図１１は、パワーデバイス部のパターン形
成を行った後、ＩＣ部のパターン形成を行うため、フォ
トレジスト２１０のパターニングを行った工程断面図で
ある。ＩＣ部の配線加工を行う際には、パワーデバイス
部のメタル電極部は残しとなるため、前記のフォトレジ
スト２０９により形成されたパワーデバイス部のＡｌ−
Ｓｉ層２０８はすべてフォトレジスト２１０で覆われ
る。
成を行った後、ＩＣ部のパターン形成を行うため、フォ
トレジスト２１０のパターニングを行った工程断面図で
ある。ＩＣ部の配線加工を行う際には、パワーデバイス
部のメタル電極部は残しとなるため、前記のフォトレジ
スト２０９により形成されたパワーデバイス部のＡｌ−
Ｓｉ層２０８はすべてフォトレジスト２１０で覆われ
る。
【００３３】図１２は、フォトレジスト２１０のパター
ンにより、ドライエッチングによりＩＣ部のパターン形
成を行った後、アッシングによりフォトレジスト２１０
を除去した工程断面図である。塩素系プラズマのドライ
エッチングを用いることによって、Ａｌ−Ｓｉ−Ｃｕ層
２０６とＷ層２０７を同時にエッチングする。この工程
断面図が本発明の半導体装置の配線箇所の要部断面図と
なる。
ンにより、ドライエッチングによりＩＣ部のパターン形
成を行った後、アッシングによりフォトレジスト２１０
を除去した工程断面図である。塩素系プラズマのドライ
エッチングを用いることによって、Ａｌ−Ｓｉ−Ｃｕ層
２０６とＷ層２０７を同時にエッチングする。この工程
断面図が本発明の半導体装置の配線箇所の要部断面図と
なる。
【００３４】前記の第２実施例において、３層のメタル
層をスパッタとメタルＣＶＤによる３回の工程でメタル
層を成膜した場合、メタル配線下の層間絶縁膜となるＣ
ＶＤ酸化膜のエッチング後からパッシベーション膜の成
膜までのメタル配線部分の工程数は、メタル層スパッタ
工程２回、メタルＣＶＤ工程１回、フォトエッチング工
程２回、メタル層の熱処理１回となる。この場合、従来
技術の多層配線構造と比べて、メタルＣＶＤ工程が１回
増えるが、フォトエッチング工程１回、層間絶縁膜用Ｃ
ＶＤ酸化膜成膜工程（もしくはＳＯＧ塗布と熱処理）１
回で合計２工程（層間絶縁膜がＳＯＧの場合は３工程）
の削減となる。この製造工程では、エッチングストッパ
をさせる層間絶縁膜が不要となるため、メタル配線周辺
に係わるプロセスを簡略化でき、また、パワーデバイス
部とＩＣ部で膜厚の異なるメタル配線ができるために、
ＩＣ部の集積度を上げることができる。その結果、製造
コストの削減ができる。
層をスパッタとメタルＣＶＤによる３回の工程でメタル
層を成膜した場合、メタル配線下の層間絶縁膜となるＣ
ＶＤ酸化膜のエッチング後からパッシベーション膜の成
膜までのメタル配線部分の工程数は、メタル層スパッタ
工程２回、メタルＣＶＤ工程１回、フォトエッチング工
程２回、メタル層の熱処理１回となる。この場合、従来
技術の多層配線構造と比べて、メタルＣＶＤ工程が１回
増えるが、フォトエッチング工程１回、層間絶縁膜用Ｃ
ＶＤ酸化膜成膜工程（もしくはＳＯＧ塗布と熱処理）１
回で合計２工程（層間絶縁膜がＳＯＧの場合は３工程）
の削減となる。この製造工程では、エッチングストッパ
をさせる層間絶縁膜が不要となるため、メタル配線周辺
に係わるプロセスを簡略化でき、また、パワーデバイス
部とＩＣ部で膜厚の異なるメタル配線ができるために、
ＩＣ部の集積度を上げることができる。その結果、製造
コストの削減ができる。
【００３５】
【発明の効果】この発明によれば、エッチングストッパ
用の層間絶縁膜をメタル層で置き換えることで、メタル
配線周辺に係わる工数を削減でき、また、パワーデバイ
ス部とＩＣ部で膜厚の異なるメタル配線ができるため
に、ＩＣ部の集積度を上げることができる。その結果、
製造コストの削減ができる。
用の層間絶縁膜をメタル層で置き換えることで、メタル
配線周辺に係わる工数を削減でき、また、パワーデバイ
ス部とＩＣ部で膜厚の異なるメタル配線ができるため
に、ＩＣ部の集積度を上げることができる。その結果、
製造コストの削減ができる。
【図１】この発明の第１実施例の半導体装置の工程断面
図
図
【図２】図１に続く、第１実施例の半導体装置の工程断
面図
面図
【図３】図２に続く、第１実施例の半導体装置の工程断
面図
面図
【図４】図３に続く、第１実施例の半導体装置の工程断
面図
面図
【図５】図４に続く、第１実施例の半導体装置の工程断
面図
面図
【図６】この発明の第２実施例の半導体装置の工程断面
図
図
【図７】図６に続く、第２実施例の半導体装置の工程断
面図
面図
【図８】図７に続く、第２実施例の半導体装置の工程断
面図
面図
【図９】図８に続く、第２実施例の半導体装置の工程断
面図
面図
【図１０】図９に続く、第２実施例の半導体装置の工程
断面図
断面図
【図１１】図１０に続く、第２実施例の半導体装置の工
程断面図
程断面図
【図１２】図１１に続く、第２実施例の半導体装置の工
程断面図
程断面図
【図１３】従来の単層配線構造の工程断面図
【図１４】図１３に続く、単層配線構造の工程断面図
【図１５】図１４に続く、単層配線構造の工程断面図
【図１６】従来の多層配線構造の工程断面図
【図１７】図１６に続く、多層配線構造の工程断面図
【図１８】図１７に続く、多層配線構造の工程断面図
【図１９】図１８に続く、多層配線構造の工程断面図
【図２０】図１９に続く、多層配線構造の工程断面図
【図２１】図２０に続く、多層配線構造の工程断面図
【図２２】図２１に続く、多層配線構造の工程断面図
【図２３】図２２に続く、多層配線構造の工程断面図
【図２４】図２３に続く、多層配線構造の工程断面図
１０１ シリコン基板 １０２ 熱酸化膜 １０３ ゲート酸化膜 １０４ ゲートＰｏｌｙ−Ｓｉ配線 １０５ ＣＶＤ酸化膜 １０６ 第１Ａｌ−Ｓｉ層 １０７ Ｔｉ層 １０８ 第２Ａｌ−Ｓｉ層 １０９ フォトレジスト １１０ フォトレジスト ２０１ シリコン基板 ２０２ 熱酸化膜 ２０３ ゲート酸化膜 ２０４ ゲートＰｏｌｙ−Ｓｉ配線 ２０５ ＣＶＤ酸化膜 ２０６ 第１Ａｌ−Ｓｉ−Ｃｕ層 ２０７ Ｗ層 ２０８ 第２Ａｌ−Ｓｉ層 ２０９ フォトレジスト ２１０ フォトレジスト ３０１ シリコン基板 ３０２ 熱酸化膜 ３０３ ゲート酸化膜 ３０４ ゲートＰｏｌｙ−Ｓｉ配線 ３０５ ＣＶＤ酸化膜 ３０６ Ａｌ−Ｓｉ層 ３０９ フォトレジスト ４０１ シリコン基板 ４０２ 熱酸化膜 ４０３ ゲート酸化膜 ４０４ ゲートＰｏｌｙ−Ｓｉ配線 ４０５ 第１ＣＶＤ酸化膜 ４０６ 第１Ａｌ−Ｓｉ層 ４０７ フォトレジスト ４０８ 第２ＣＶＤ層 ４０９ フォトレジスト ４１０ 第２Ａｌ−Ｓｉ層 ４１１ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F033 HH07 HH08 HH09 HH18 HH19 JJ01 JJ08 JJ09 JJ18 JJ19 KK01 KK04 MM05 MM08 MM09 MM28 PP06 PP15 QQ08 QQ10 QQ11 QQ19 QQ23 QQ73 QQ98 RR02 RR04 RR09 SS11 SS22 SS25 SS27 WW02 XX00 XX03 XX33 XX34 5F048 AA01 AA09 AB10 AC06 BA01 BB05 BF02 BF07 BF11 BF12 BF15 BF16
Claims (6)
- 【請求項１】主電流を流すパワーデバイス部と、該パワ
ーデバイス部を制御する制御用ＩＣ（集積回路）部を有
するパワーＩＣで構成される半導体装置であって、前記
パワーデバイス部および前記制御用ＩＣ部が同一の半導
体基板に形成され、該パワーデバイス部の主電極が前記
半導体基板上に第１導電膜、第２導電膜および第３導電
膜の順に積層されて形成され、前記制御用ＩＣ部の制御
電極が前記半導体基板上に前記第１導電膜および前記第
２導電膜の順に積層されて形成されることを特徴とする
半導体装置。 - 【請求項２】前記第２導電膜の材質がＴｉ、ＷおよびＣ
ｒのいずれか一つであることを特徴とする請求項１に記
載の半導体装置。 - 【請求項３】主電流を流すパワーデバイス部と、該パワ
ーデバイス部を制御する制御用ＩＣ（集積回路）部を有
するパワーＩＣで構成される半導体装置の製造方法にお
いて、 パワーデバイス部と制御用ＩＣ部が形成される半導体基
板上に、第１導電膜を形成する工程と、第１導電膜上に
第２導電膜を形成する工程と、第２導電膜上に第３導電
膜を形成する工程と、制御用ＩＣ部上の第３導電膜を除
去する工程とを含む半導体装置の製造方法。 - 【請求項４】第１導電膜および第３導電膜がＡｌ膜、Ａ
ｌ−Ｓｉ膜およびＡｌ−Ｓｉ−Ｃｕ膜のいずれか一つ
で、第２導電膜がＴｉ膜、Ｗ膜およびＣｒ膜のいずれか
一つであることを特徴とする請求項３に記載の半導体装
置の製造方法。 - 【請求項５】第１導電膜、第２導電膜および第３導電膜
がインラインマルチチャンバースパッタ法の一括処理工
程で形成され、第２導電膜がＴｉ膜もしくはＷ膜である
ことを特徴とする請求項４に記載の半導体装置の製造方
法。 - 【請求項６】第１導電膜、第２導電膜および第３導電膜
が個別の処理工程で形成され、第２導電膜がＣＶＤ（Ｃ
ｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔ）法で形
成されるＷ膜もしくはＣｒ膜であることを特徴とする請
求項４に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163242A JP2000353752A (ja) | 1999-06-10 | 1999-06-10 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11163242A JP2000353752A (ja) | 1999-06-10 | 1999-06-10 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000353752A true JP2000353752A (ja) | 2000-12-19 |
Family
ID=15770062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11163242A Pending JP2000353752A (ja) | 1999-06-10 | 1999-06-10 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000353752A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7550837B2 (en) | 2001-09-07 | 2009-06-23 | Ricoh Company, Ltd. | Semiconductor device and voltage regulator |
-
1999
- 1999-06-10 JP JP11163242A patent/JP2000353752A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7550837B2 (en) | 2001-09-07 | 2009-06-23 | Ricoh Company, Ltd. | Semiconductor device and voltage regulator |
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