CN107731851A - 半导体装置 - Google Patents

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Abstract

本发明涉及半导体装置。在半导体装置中，抑制噪声经由密封环的传播。半导体装置(SM1)具备形成于包围电路形成区域的密封环区域(1C)的环状的密封环(SR)。密封环(SR)具有BOX层(BX)、n型半导体层(NR)以及由多层的布线(MR1、MR2、MR3、MR4、MR5)构成的环状的电极部(ESR)，电极部(ESR)经由插销电极(PL)而与n型半导体层(NR)电连接。

Description

半导体装置
技术领域
本发明涉及半导体装置，例如适用于使用SOI(Silicon on Insulator，绝缘体上硅结构)基板的半导体装置。
背景技术
在专利第4689224号说明书(专利文献1)中，记载了如下半导体装置：具有包围逻辑部以及模拟部外周的环状的密封环，作为切断从逻辑部经由密封环到达模拟部的路径的导通的非导通部发挥功能的pn结部设置于密封环区域中。
专利文献1：专利第4689224号公报
发明内容
为了防止半导体芯片的碎裂(chipping)或者提高半导体芯片的耐湿性，在半导体芯片的边缘部附近，配置由多层的布线构成的被称为密封环的保护构造。但是，密封环由于具有非常低的阻抗，所以存在当对密封环施加噪声时噪声传播到半导体芯片整体这样的课题。
其他课题和新的特征根据本说明书的记述以及附图将更加明确。
一个实施方式的半导体装置具备电路形成区域、包围电路形成区域的外周的密封环区域以及形成于密封环区域的环状的密封环。另外，密封环区域具有包括半导体基板、半导体基板上的BOX层及BOX层上的半导体层的SOI基板以及设置于半导体层上的层间绝缘膜，密封环具有埋设于层间绝缘膜的由导电膜构成的环状的电极部、半导体层以及BOX层，电极部与半导体层电连接。
根据一个实施方式，能够在使用SOI基板的半导体装置中，抑制噪声经由密封环的传播。
附图说明
图1是实施方式1的半导体装置的剖面图。
图2是示出实施方式1的半导体装置的制造工序的剖面图。
图3是接着图2的半导体装置的制造工序中的剖面图。
图4是接着图3的半导体装置的制造工序中的剖面图。
图5是接着图4的半导体装置的制造工序中的剖面图。
图6是接着图5的半导体装置的制造工序中的剖面图。
图7是实施方式1的第1变形例的半导体装置的剖面图。
图8是实施方式1的第2变形例的半导体装置的剖面图。
图9是实施方式1的第3变形例的半导体装置的剖面图。
图10是实施方式1的第4变形例的半导体装置的剖面图。
图11是实施方式1的第5变形例的半导体装置的剖面图。
图12是实施方式1的第6变形例的半导体装置的剖面图。
图13是实施方式2的半导体装置的俯视图。
图14是沿着图13的A-A线的密封环的剖面图。
图15是实施方式3的半导体装置的俯视图。
图16是沿着图15的B-B线的密封环的剖面图。
图17是实施方式4的半导体装置的俯视图。
图18是沿着图17的C-C线的密封环的剖面图。
图19是实施方式4的变形例的密封环的剖面图。
(符号说明)
1A：SOI区域；1B：体区域；1C：密封环区域；AC：模拟电路部；BN：n沟道型体晶体管；BP：p沟道型体晶体管；BX：BOX层；CT：连接孔；DC：数字电路部；DF：切割面；DNW：埋入n型阱；EP：外延层；ESR：电极部；GEBn、GEBp、GESn、GESp：栅电极；GIBn、GIBp、GISn、GISp：栅极绝缘膜；IL1～IL5：第1～第5层间绝缘膜；M1～M5、MR1～MR5：布线；MS：硅化物层；NB：源极/漏极用半导体区域；NB1：n型延伸层；NB2：n型扩散层；NR：n型半导体层；NRR：n型扩散层；NS：源极/漏极用半导体区域；NS1：n型延伸层；NS2：n型扩散层；NSL：n型半导体层；NWB、NWR、NWS：n型阱；PB：源极/漏极用半导体区域；PB1：p型延伸层；PB2：p型扩散层；PE：焊盘电极；PL：插销电极；PO：多晶硅膜；PR：p型半导体层；PRR：p型扩散层；PS：源极/漏极用半导体区域；PS1：p型延伸层；PS2：p型扩散层；PSL：p型半导体层；PSN：绝缘膜；PWB、PWR、PWS：p型阱；RF：保护膜；SB：半导体基板；SL：半导体层；SM1、SM1a、SM1b、SM1c、SM1d、SM1e、SM1f：半导体装置；SM2、SM3、SM4：半导体装置；SN：n沟道型SOI晶体管；SP：p沟道型SOI晶体管；SR：密封环；SR1：第1密封环电极；SR2：第2密封环电极；SR3：第3密封环电极；SRB、SRC：种子环的一部分；STI：元件分离部；SWB、SWS：侧壁间隔物；VA1～VA4：第1～第4导电膜。
具体实施方式
在以下的实施方式中，为了方便说明，在需要时分割成多个部分或者实施方式来进行说明，但除了在特别明示的情况下，它们并非相互无关，而存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。
另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示的情况和从原理上明确被限定于特定的数量的情况等下，不限于该特定的数量，也可以在特定的数量以上或以下。
进而，在以下的实施方式中，其结构要素(也包括要素步骤等)除了在特别明示的情况和从原理上明确认为是必需的情况等下，不一定是必需的，这自不待言。
另外，在提到“由A构成”、“由A组成”、“具有A”、“包括A”时，除了特别明示出仅是该要素的意思的情况等以外，当然不排除它以外的要素。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别明示的情况以及被认为原理上并非明确如此的情况等以外，包括实质上与其形状等近似或者类似的情况等。这关于上述数值以及范围也是同样的。
另外，在用于说明以下的实施方式的全部附图中，具有同一功能的部分原则上附加同一符号，省略其重复的说明。另外，在剖面图以及俯视图中，各部位的大小并非与实际设备对应，为了使附图容易理解，有时将特定的部位相对较大地显示。另外，即使在剖面图和俯视图对应的情况下，为了使附图容易理解，也有时将特定的部位相对较大地显示。另外，即使是剖面图，为了使附图容易观察，也有时省略阴影线，即使是俯视图，为了使附图容易观察，也有时附加阴影线。
以下，根据附图，详细说明本实施方式。
(实施方式1)
《半导体装置的结构》
使用图1，说明本实施方式1的半导体装置的结构。图1是说明本实施方式1的半导体装置的剖面图，例示形成于半导体装置的电路形成区域的SOI(Silicon On Insulator，绝缘体上硅结构)晶体管及体晶体管以及形成于包围电路形成区域的密封环区域的环状的密封环。
在本实施方式1中，将形成MOS(Metal Oxide Semiconductor，金属氧化物半导体)构造的SOI晶体管(n沟道型SOI晶体管SN以及p沟道型SOI晶体管SP)的区域称为SOI区域1A，将形成MOS构造的体晶体管(n沟道型体晶体管BN以及p沟道型体晶体管BP)的区域称为体区域1B。另外，将形成密封环SR的区域称为密封环区域1C。另外，在本实施方式1中，半导体装置SM1具有5层布线，但层数不限于此。
(1)关于SOI晶体管的结构
在以下的说明中，将MOS构造的n沟道型SOI晶体管简记为n型SOI晶体管，将MOS构造的p沟道型SOI晶体管简记为p型SOI晶体管。
n型SOI晶体管SN以及p型SOI晶体管SP形成于包括由p型的单晶硅构成的半导体基板SB、形成于半导体基板SB上的例如由氧化硅构成的BOX(Buried Oxide，隐埋氧化物)层(还称为埋入绝缘层)BX以及形成于BOX层BX上的由单晶硅构成的半导体层(还称为SOI层或者硅层)SL的SOI基板的主面。BOX层BX的厚度是例如10～20nm左右，半导体层SL的厚度是例如10～20nm左右。
首先，说明n型SOI晶体管SN。n型SOI晶体管SN通过形成于半导体基板SB的元件分离部STI而与相邻的元件形成区域(还称为活性区域)分离(绝缘)，在形成n型SOI晶体管SN的半导体基板SB，形成有p型阱PWS。另外，在形成n型SOI晶体管SN的半导体层SL导入p型杂质，形成有p型半导体层PSL。
在p型半导体层PSL上形成有栅极绝缘膜GISn，在栅极绝缘膜GISn上形成有栅电极GESn。栅极绝缘膜GISn由例如氧化硅或者氧氮化硅构成，栅电极GESn由例如多晶硅构成。栅电极GESn的下方的p型半导体层PSL为n型SOI晶体管SN的沟道。
在栅电极GESn的侧壁，形成有由绝缘材料构成的侧壁间隔物SWS，虽然省略图示，在p型半导体层PSL的未被栅电极GESn以及侧壁间隔物SWS覆盖的区域上，选择性地形成有外延层。
在栅电极GESn的两侧(栅极长度方向的两侧)的p型半导体层PSL以及外延层，形成有n型SOI晶体管SN的n型导电性的源极/漏极用半导体区域NS。
在栅电极GESn的上部以及源极/漏极用半导体区域NS的上部(表层部)，形成有作为金属和半导体的反应层(化合物层)的硅化物层MS。
在SOI基板上，以覆盖栅电极GESn、侧壁间隔物SWS以及硅化物层MS等的方式，形成有第1层间绝缘膜IL1。在第1层间绝缘膜IL1上，形成有第1层的布线M1，通过在形成于第1层间绝缘膜IL1的连接孔CT的内部埋入的插销电极PL，布线M1与栅电极GESn、源极/漏极用半导体区域NS等电连接。布线M1由例如铜或者铝等构成，插销电极PL由例如钨等构成。
进而，在布线M1的上方，分别隔着第2层间绝缘膜IL2、第3层间绝缘膜IL3、第4层间绝缘膜IL4以及第5层间绝缘膜IL5地形成有第2层的布线M2、第3层的布线M3、第4层的布线M4以及第5层的布线M5。进而，最上层的布线M5被绝缘膜PSN以及保护膜RF覆盖。绝缘膜PSN由例如氮化硅等构成，保护膜RF由例如感光性聚酰亚胺等构成。
接下来，说明p型SOI晶体管SP。p型SOI晶体管SP通过形成于半导体基板SB的元件分离部STI而与相邻的元件形成区域分离，在形成p型SOI晶体管SP的半导体基板SB，形成有n型阱NWS。另外，在形成p型SOI晶体管SP的半导体层SL导入n型杂质，形成有n型半导体层NSL。
在n型半导体层NSL上形成有栅极绝缘膜GISp，在栅极绝缘膜GISp上形成有栅电极GESp。栅极绝缘膜GISp由例如氧化硅或者氧氮化硅构成，栅电极GESp由例如多晶硅构成。栅电极GESp的下方的n型半导体层NSL为p型SOI晶体管SP的沟道。
在栅电极GESp的侧壁，形成有由绝缘材料构成的侧壁间隔物SWS，虽然省略图示，在n型半导体层NSL的未被栅电极GESp以及侧壁间隔物SWS覆盖的区域上，选择性地形成有外延层。
在栅电极GESp的两侧(栅极长度方向的两侧)的n型半导体层NSL以及外延层，形成有p型SOI晶体管SP的p型导电性的源极/漏极用半导体区域PS。
在栅电极GESp的上部以及源极/漏极用半导体区域PS的上部(表层部)，形成有作为金属和半导体的反应层的硅化物层MS。
在SOI基板上，与上述n型SOI晶体管SN同样地，以覆盖栅电极GESp、侧壁间隔物SWS以及硅化物层MS等的方式，形成有第1层间绝缘膜IL1。进而，形成有第2层间绝缘膜IL2～第5层间绝缘膜IL5以及第1层的布线M1～第5层的布线M5，最上层的布线M5被绝缘膜PSN以及保护膜RF覆盖。
(2)关于体晶体管的结构
在以下的说明中，将MOS构造的n沟道型体晶体管简记为n型体晶体管，将MOS构造的p沟道型体晶体管简记为p型体晶体管。
n型体晶体管BN以及p型体晶体管BP形成于由p型的单晶硅构成的半导体基板SB的主面。
首先，说明n型体晶体管BN。n型体晶体管BN通过形成于半导体基板SB的元件分离部STI而与相邻的元件形成区域分离，在形成n型体晶体管BN的半导体基板SB，形成有p型阱PWB。
在半导体基板SB(p型阱PWB)上形成有栅极绝缘膜GIBn，在栅极绝缘膜GIBn上形成有栅电极GEBn。栅极绝缘膜GIBn由例如氧化硅或者氧氮化硅构成，栅电极GEBn由例如多晶硅构成。栅电极GEBn的下方的半导体基板SB为n型体晶体管BN的沟道。
在栅电极GEBn的侧壁，形成有由绝缘材料构成的侧壁间隔物SWB。
在栅电极GEBn的两侧(栅极长度方向的两侧)的半导体基板SB，形成有n型体晶体管BN的n型导电性的源极/漏极用半导体区域NB。源极/漏极用半导体区域NB具有由相对低浓度的n型延伸层和相对高浓度的n型扩散层构成的、所谓LDD(Lightly Doped Drain，轻掺杂漏极)构造。
在栅电极GEBn的上部以及源极/漏极用半导体区域NB的上部(表层部)，形成有作为金属和半导体的反应层的硅化物层MS。
在半导体基板SB上，与上述n型SOI晶体管SN同样地，以覆盖栅电极GEBn、侧壁间隔物SWB以及硅化物层MS等的方式，形成有第1层间绝缘膜IL1。进而，形成有第2层间绝缘膜IL2～第5层间绝缘膜IL5以及第1层的布线M1～第5层的布线M5，最上层的布线M5被绝缘膜PSN以及保护膜RF覆盖。
接下来，说明p型体晶体管BP。p型体晶体管BP通过形成于半导体基板SB的元件分离部STI而与相邻的元件形成区域分离，在形成p型体晶体管BP的半导体基板SB，形成有n型阱NWB。
在半导体基板SB(n型阱NWB)上形成有栅极绝缘膜GIBp，在栅极绝缘膜GIBp上形成有栅电极GEBp。栅极绝缘膜GIBp由例如氧化硅或者氧氮化硅构成，栅电极GEBp由例如多晶硅构成。栅电极GEBp的下方的半导体基板SB为p型体晶体管BP的沟道。
在栅电极GEBp的侧壁，形成有由绝缘材料构成的侧壁间隔物SWB。
在栅电极GEBp的两侧(栅极长度方向的两侧)的半导体基板SB，形成有p型体晶体管BP的p型导电性的源极/漏极用半导体区域PB。源极/漏极用半导体区域PB具有由相对低浓度的p型延伸层和相对高浓度的p型扩散层构成的、所谓LDD构造。
在栅电极GEBp的上部以及源极/漏极用半导体区域PB的上部(表层部)，形成有作为金属和半导体的反应层的硅化物层MS。
在半导体基板SB上，与上述n型SOI晶体管SN同样地，以覆盖栅电极GEBp、侧壁间隔物SWB以及硅化物层MS等的方式，形成有第1层间绝缘膜IL1。进而，形成有第2层间绝缘膜IL2～第5层间绝缘膜IL5以及第1层的布线M1～第5层的布线M5，最上层的布线M5被绝缘膜PSN以及保护膜RF覆盖。
(3)关于密封环的结构
密封环SR包括在由p型的单晶硅构成的半导体基板SB上形成的BOX层BX、形成于BOX层BX上的由n型的单晶硅构成的n型半导体层NR以及隔着在n型半导体层NR的上部(表层部)形成的硅化物层MS而与n型半导体层NR电连接的电极部ESR。
在半导体基板SB，形成有从其主面起具有预定的深度的p型阱PWR。p型阱PWR的杂质浓度被设定为比半导体基板SB的杂质浓度高。
BOX层BX以及n型半导体层NR通过形成于半导体基板SB的元件分离部STI而与相邻的元件形成区域分离。BOX层BX的厚度是例如10～20nm左右，n型半导体层NR的厚度是例如10～20nm左右。
电极部ESR被形成为包围电路形成区域，具有将第1层的布线MR1～第5层的布线MR5从下层依次电连接而成的构造。
以下，具体地说明电极部ESR的结构。
以覆盖硅化物层MS的方式，形成有第1层间绝缘膜IL1。在第1层间绝缘膜IL1上，形成有双重地包围电路形成区域的环状的第1层的布线MR1。在内侧(电路形成区域侧)配置的环状的布线MR1以及在外侧(与电路形成区域相反的一侧)配置的环状的布线MR1通过在形成于第1层间绝缘膜IL1的连接孔CT的内部埋入的插销电极PL，与硅化物层MS电连接。布线MR1是与形成于电路形成区域的布线M1相同的层。
进而，双重地包围电路形成区域的环状的布线MR1被第2层间绝缘膜IL2覆盖，在第2层间绝缘膜IL2上，形成有双重地包围电路形成区域的环状的第2层的布线MR2。在内侧配置的环状的布线MR2以及在外侧配置的环状的布线MR2经由在形成于第2层间绝缘膜IL2的导通孔的内部埋入的第1导电膜VA1，与在内侧配置的环状的布线MR1以及在外侧配置的环状的布线MR1分别电连接。布线MR2是与形成于电路形成区域的布线M2相同的层。
同样地，双重地包围电路形成区域的环状的布线MR2被第3层间绝缘膜IL3覆盖，在第3层间绝缘膜IL3上，形成有双重地包围电路形成区域的环状的第3层的布线MR3。在内侧配置的环状的布线MR3以及在外侧配置的环状的布线MR3经由在形成于第3层间绝缘膜IL3的导通孔的内部埋入的第2导电膜VA2，与在内侧配置的环状的布线MR2以及在外侧配置的环状的布线MR2分别电连接。布线MR3是与形成于电路形成区域的布线M3相同的层。
同样地，双重地包围电路形成区域的环状的布线MR3被第4层间绝缘膜IL4覆盖，在第4层间绝缘膜IL4上，形成有双重地包围电路形成区域的环状的第4层的布线MR4。在内侧配置的环状的布线MR4以及在外侧配置的环状的布线MR4经由在形成于第4层间绝缘膜IL4的导通孔的内部埋入的第3导电膜VA3，与在内侧配置的环状的布线MR3以及在外侧配置的环状的布线MR3分别电连接。布线MR4是与形成于电路形成区域的布线M4相同的层。
同样地，双重地包围电路形成区域的环状的布线MR4被第5层间绝缘膜IL5覆盖，在第5层间绝缘膜IL5上，形成有双重地包围电路形成区域的环状的第5层的布线MR5。在内侧配置的环状的布线MR5以及在外侧配置的环状的布线MR5经由在形成于第5层间绝缘膜IL5的导通孔的内部埋入的第4导电膜VA4，与在内侧配置的环状的布线MR4以及在外侧配置的环状的布线MR4分别电连接。布线MR5是与形成于电路形成区域的布线M5相同的层。最上层的布线MR5被绝缘膜PSN以及保护膜RF覆盖。
因此，在内侧配置的布线MR1、MR2、MR3、MR4、MR5被电连接，构成环状的第1密封环电极SR1，在外侧配置的布线MR1、MR2、MR3、MR4、MR5被电连接，构成环状的第2密封环电极SR2。即，电极部ESR包括第1密封环电极SR1以及第2密封环电极SR2。另外，包括第1密封环电极SR1以及第2密封环电极SR2的电极部ESR经由硅化物层MS以及插销电极PL而与n型半导体层NR电连接。
此外，在本实施方式1中，将密封环SR的电极部ESR做成通过环状的第1密封环电极SR1和第2密封环电极SR2双重地包围电路形成区域的构造，但不限于此，例如也可以做成三重地包围电路形成区域的构造。
(4)关于密封环的特征以及效果
在本实施方式1的密封环SR中，如上所述，包括第1密封环电极SR1以及第2密封环电极SR2的电极部ESR经由硅化物层MS以及插销电极PL而与n型半导体层NR电连接。另外，n型半导体层NR形成于BOX层BX上。因此，在包括第1密封环电极SR1以及第2密封环电极SR2的电极部ESR与p型的半导体基板SB之间，存在n型半导体层NR、BOX层BX以及p型阱PWR。
由此，在密封环SR的电极部ESR与半导体基板SB之间，串联连接由n型半导体层NR、BOX层BX以及p型阱PWR构成的电容，电极部ESR与半导体基板SB之间的阻抗变大，所以能够抑制对密封环SR的电极部ESR施加了的噪声向半导体基板SB的传播。
在上述专利文献1记载的半导体装置中，在保护环(相当于本实施方式1中的密封环SR的电极部ESR)与p型的半导体基板之间，存在2个pn结部。通过在这些pn结部的接合界面附近形成载流子耗尽层而产生电容，使阻抗增加。通过这样形成pn结部，也能够抑制噪声。但是，在高频动作区域中阻抗变小，所以容易拾取噪声，有可能发生噪声的传播。
但是，在本实施方式1的密封环SR中，在n型半导体层NR与p型阱PWR之间连接BOX层BX，所以在高频动作区域中，阻抗也不变小，所以能够抑制噪声的传播。
《半导体装置的制造方法》
使用图2～图6，说明本实施方式1的半导体装置的制造方法。图2～图6是说明本实施方式1的半导体装置的制造工序的剖面图。
首先，如图2所示，准备包括半导体基板SB、形成于半导体基板SB上的BOX层BX以及形成于BOX层BX上的半导体层SL的SOI基板。半导体基板SB是由单晶Si(硅)构成的支撑基板，BOX层BX由氧化硅构成，半导体层SL由具有1～10Ωcm左右的电阻的单晶硅构成。BOX层BX的厚度是例如10～20nm左右，半导体层SL的厚度是例如10～20nm左右。
接下来，在SOI基板，形成由具有STI(Shallow Trench Isolation，浅沟隔绝层)构造的绝缘膜构成的元件分离部STI。元件分离部STI是使SOI基板的多个活性区域彼此分离的惰性区域。即，活性区域的俯视时的形状通过被元件分离部STI包围而规定。另外，以使SOI区域1A、体区域1B与密封环区域1C之间相互分离的方式，形成有多个元件分离部STI，分别在SOI区域1A以及体区域1B中，以使相邻的元件形成区域之间分离的方式，形成有多个元件分离部STI。
接下来，通过将p型杂质进行离子注入到形成n型SOI晶体管SN的SOI区域1A的半导体基板SB，选择性地形成p型阱PWS。此时，省略图示，形成n型SOI晶体管SN的阈值电压控制扩散区域。同样地，通过将n型杂质进行离子注入到形成p型SOI晶体管SP的SOI区域1A的半导体基板SB，选择性地形成n型阱NWS。此时，省略图示，形成p型SOI晶体管SP的阈值电压控制扩散区域。
接下来，通过将p型杂质进行离子注入到形成n型体晶体管BN的体区域1B的半导体基板SB，选择性地形成p型阱PWB。此时，省略图示，形成n型体晶体管BN的阈值电压控制扩散区域。同样地，通过将n型杂质进行离子注入到形成p型体晶体管BP的体区域1B的半导体基板SB，选择性地形成n型阱NWB。此时，省略图示，形成p型体晶体管BP的阈值电压控制扩散区域。
接下来，通过将p型杂质进行离子注入到密封环区域1C的半导体基板SB，选择性地形成p型阱PWR。
接下来，当在SOI区域1A以及密封环区域1C形成抗蚀剂图案之后，通过例如干蚀刻法，将BOX层BX作为阻挡层而选择性地去除体区域1B的半导体层SL。之后，去除抗蚀剂图案，通过例如氢氟酸清洗来去除体区域1B的BOX层BX。
在经由以上工序形成的SOI区域1A、体区域1B以及密封环区域1C中，在SOI区域1A以及密封环区域1C的半导体层SL表面与体区域1B的半导体基板SB的表面之间产生高低差。但是，该高低差是20nm左右，在后面的制造工序中，能够防止高低差部分的加工残留或者断线，所以能够在同一制造工序中形成SOI晶体管和体晶体管。
接下来，通过将p型杂质进行离子注入到形成n型SOI晶体管SN的SOI区域1A的半导体层SL，选择性地形成p型半导体层PSL。同样地，通过将n型杂质进行离子注入到形成p型SOI晶体管SP的SOI区域1A的半导体层SL，选择性地形成n型半导体层NSL。
接下来，如图3所示，在SOI区域1A中形成n型SOI晶体管SN的栅极绝缘膜GISn以及p型SOI晶体管SP的栅极绝缘膜GISp，在体区域1B中形成n型体晶体管BN的栅极绝缘膜GIBn以及p型体晶体管BP的栅极绝缘膜GIBp。栅极绝缘膜GISn、GISp的厚度是例如2～3nm左右，栅极绝缘膜GIBn、GIBp的厚度是例如7～8nm左右。
之后，通过例如CVD(Chemical Vapor Deposition，化学气相沉积)法，在栅极绝缘膜GISn、GISp、GIBn、GIBp上，依次层叠多晶硅膜PO以及氮化硅膜(省略图示)。多晶硅膜PO的厚度是例如40nm左右，氮化硅膜的厚度是例如30nm左右。
接下来，通过将抗蚀剂图案作为掩模的各向异性干蚀刻法，依次加工氮化硅膜以及多晶硅膜PO。由此，通过在SOI区域1A中形成n型SOI晶体管SN的由多晶硅膜PO构成的栅电极GESn，形成p型SOI晶体管SP的由多晶硅膜PO构成的栅电极GESp。同时，在体区域1B中形成n型体晶体管BN的由多晶硅膜PO构成的栅电极GEBn，形成p型体晶体管BP的由多晶硅膜PO构成的栅电极GEBp。
接下来，将n型杂质、例如As(砷)进行离子注入到体区域1B的形成n型体晶体管BN的区域的半导体基板SB。由此，自匹配地形成n型体晶体管BN的n型延伸层NB1。此时，也可以在n型延伸层NB1的沟道侧，形成p型光晕区域。通过在n型体晶体管BN中设置p型光晕区域，能够抑制n型延伸层NB1向沟道方向的扩散。
接下来，将p型杂质、例如BF2(氟化硼)进行离子注入到体区域1B的形成p型体晶体管BP的区域的半导体基板SB。由此，自匹配地形成p型体晶体管BP的p型延伸层PB1。此时，也可以在p型延伸层PB1的沟道侧形成n型光晕区域。通过在p型体晶体管BP中设置n型光晕区域，能够抑制p型延伸层PB1向沟道方向的扩散。
接下来，在n型SOI晶体管SN的栅电极GESn的侧壁以及p型SOI晶体管SP的栅电极GESp的侧壁，形成侧壁间隔物(省略图示)。接下来，在SOI区域1A的露出的p型半导体层PSL及n型半导体层NSL以及密封环区域1C的半导体层SL上，通过例如选择外延生长法，选择性地形成由Si(硅)或者SiGe(硅锗)构成的堆积单晶层、即外延层EP。
之后，选择性地去除侧壁间隔物以及栅电极GEBn、GEBp、GESn、GESp上的氮化硅膜。
接下来，如图4所示，将n型杂质、例如As(砷)进行离子注入到SOI区域1A的形成n型SOI晶体管SN的区域的p型半导体层PSL。由此，自匹配地形成n型SOI晶体管SN的n型延伸层NS1。
接下来，将p型杂质、例如BF2(氟化硼)进行离子注入到SOI区域1A的形成p型SOI晶体管SP的区域的n型半导体层NSL。由此，自匹配地形成p型SOI晶体管SP的p型延伸层PS1。
接下来，在n型SOI晶体管SN的栅电极GESn的侧壁以及p型SOI晶体管SP的栅电极GESp的侧壁，形成侧壁间隔物SWS，在n型体晶体管BN的栅电极GEBn的侧壁以及p型体晶体管BP的栅电极GEBp的侧壁，形成侧壁间隔物SWB。
接下来，将n型杂质、例如As(砷)进行离子注入到SOI区域1A、体区域1B以及密封环区域1C。由此，自匹配地形成n型SOI晶体管SN的n型扩散层NS2以及n型体晶体管BN的n型扩散层NB2。即，在n型SOI晶体管SN中，对外延层EP以及其下方的p型半导体层PSL注入n型杂质，形成n型扩散层NS2，在n型体晶体管BN中，对半导体基板SB注入n型杂质，形成n型扩散层NB2。此时，在栅电极GESn、GEBn下的沟道区域中不注入n型杂质。
由此，在n型SOI晶体管SN中，形成包括n型延伸层NS1以及n型扩散层NS2的源极/漏极用半导体区域NS，在n型体晶体管BN中，形成包括n型延伸层NB1以及n型扩散层NB2的源极/漏极用半导体区域NB。
进而，在该离子注入中，对密封环区域1C的半导体层SL导入n型杂质，形成n型半导体层NR。
接下来，将p型杂质、例如BF2(氟化硼)进行离子注入到SOI区域1A以及体区域1B中。由此，自匹配地形成p型SOI晶体管SP的p型扩散层PS2以及p型体晶体管BP的p型扩散层PB2。即，在p型SOI晶体管SP中，对外延层EP以及其下方的n型半导体层NSL注入p型杂质，形成p型扩散层PS2，在p型体晶体管BP中，对半导体基板SB注入p型杂质，形成p型扩散层PB2。此时，对栅电极GESp、GEBp下的沟道区域不注入p型杂质。
由此，在p型SOI晶体管SP中，形成包括p型延伸层PS1以及p型扩散层PS2的源极/漏极用半导体区域PS，在p型体晶体管BP中，形成包括p型延伸层PB1以及p型扩散层PB2的源极/漏极用半导体区域PB。
接下来，通过例如RTA(Rapid Thermal Anneal，快速热退火)法，使离子注入了的杂质活性化并且热扩散。
接下来，如图5所示，形成硅化物层MS。在SOI区域1A中，在n型SOI晶体管SN的栅电极GESn及源极/漏极用半导体区域NS各自的上部以及p型SOI晶体管SP的栅电极GESp及源极/漏极用半导体区域PS各自的上部，形成硅化物层MS。另外，在体区域1B中，在n型体晶体管BN的栅电极GEBn及源极/漏极用半导体区域NB各自的上部以及p型体晶体管BP的栅电极GEBp及源极/漏极用半导体区域PB各自的上部，形成硅化物层MS。另外，在密封环区域1C中，在n型半导体层NR的上部，形成硅化物层MS。
通过上述工序，在SOI区域1A中，形成具有栅电极GESn和源极/漏极用半导体区域NS的n型SOI晶体管SN以及具有栅电极GESp和源极/漏极用半导体区域PS的p型SOI晶体管SP。另外，在体区域1B中，形成具有栅电极GEBn和源极/漏极用半导体区域NB的n型体晶体管BN以及具有栅电极GEBp和源极/漏极用半导体区域PB的p型体晶体管BP。
接下来，以覆盖SOI区域1A、体区域1B以及密封环区域1C的方式，在半导体基板SB上形成第1层间绝缘膜IL1之后，使第1层间绝缘膜IL1的上表面平坦化。
接下来，形成贯通第1层间绝缘膜IL1的连接孔CT。在SOI区域1A中，形成达到在n型SOI晶体管SN的栅电极GESn及源极/漏极用半导体区域NS以及p型SOI晶体管SP的栅电极GESp及源极/漏极用半导体区域PS各自的上部形成的硅化物层MS的连接孔CT。另外，在体区域1B中，形成达到在n型体晶体管BN的栅电极GEBn及源极/漏极用半导体区域NB以及p型体晶体管BP的栅电极GEBp及源极/漏极用半导体区域PB各自的上部形成的硅化物层MS的连接孔CT。另外，在密封环区域1C中，形成达到在n型半导体层NR的上部形成的硅化物层MS的连接孔CT。
接下来，在包括连接孔CT的内部的第1层间绝缘膜IL1上，通过例如溅射法，依次形成例如包含Ti(钛)的阻隔导体膜和W(钨)膜。之后，通过例如CMP(Chemical MechanicalPolishing，化学机械研磨)法，去除第1层间绝缘膜IL1上的阻隔导体膜以及W(钨)膜，在连接孔CT的内部，形成以W(钨)膜为主导体膜的柱状的插销电极PL。
接下来，通过在第1层间绝缘膜IL1上以及插销电极PL上形成金属膜、例如Cu(铜)或者Al(铝)等之后，对该金属膜进行加工，形成与插销电极PL电连接的第1层的布线M1、MR1。
接下来，如图6所示，以覆盖布线M1、MR1的方式，在第1层间绝缘膜IL1上形成第2层间绝缘膜IL2之后，使第2层间绝缘膜IL2的上表面平坦化。
接下来，在形成贯通第2层间绝缘膜IL2而到达布线M1、MR1的导通孔之后，在导通孔的内部，形成以例如W(钨)膜为主导体膜的第1导电膜VA1。接下来，在第2层间绝缘膜IL2上，形成与第1导电膜VA1电连接的由金属膜构成的第2层的布线M2、MR2。
进而，以覆盖布线M2、MR2的方式，在第2层间绝缘膜IL2上形成第3层间绝缘膜IL3，在形成贯通该第3层间绝缘膜IL3而到达布线M2、MR2的导通孔之后，在导通孔的内部，形成以例如W(钨)膜为主导体膜的第2导电膜VA2。接下来，在第3层间绝缘膜IL3上，形成与第2导电膜VA2电连接的由金属膜构成的第3层的布线M3、MR3。
进而，以覆盖布线M3、MR3的方式，在第3层间绝缘膜IL3上形成第4层间绝缘膜IL4，在形成贯通该第4层间绝缘膜IL4而达到布线M3、MR3的导通孔之后，在导通孔的内部，形成以例如W(钨)膜为主导体膜的第3导电膜VA3。接下来，在第4层间绝缘膜IL4上，形成与第3导电膜VA3电连接的由金属膜构成的第4层的布线M4、MR4。
进而，以覆盖布线M4、MR4的方式，在第4层间绝缘膜IL4上形成第5层间绝缘膜IL5，在形成贯通该第5层间绝缘膜IL5而到达布线M4、MR4的导通孔之后，在导通孔的内部，形成以例如W(钨)膜为主导体膜的第4导电膜VA4。接下来，在第5层间绝缘膜IL5上，形成与第4导电膜VA4电连接的由金属膜构成的第5层的布线M5、MR5以及焊盘电极PE。
通过上述工序，在SOI区域1A以及体区域1B中，形成多层布线。另外，在密封环区域1C中，形成密封环SR的电极部ESR。
接下来，在以覆盖布线M5、MR5以及焊盘电极PE的方式，形成例如由氮化硅构成的绝缘膜PSN之后，去除作为与外部的连接部分的焊盘电极PE上的绝缘膜PSN，使焊盘电极PE的上表面露出。接下来，以使焊盘电极PE的上表面露出的方式，在绝缘膜PSN上形成保护膜RF。保护膜RF由例如感光性聚酰亚胺等构成。
通过以上工序，本实施方式1的半导体装置SM1大致完成。
这样，根据本实施方式1，在密封环SR的电极部ESR与半导体基板SB之间，串联连接由n型半导体层NR、BOX层BX以及p型阱PWR构成的电容，所以电极部ESR与半导体基板SB之间的阻抗变大，能够抑制对密封环SR的电极部ESR施加的噪声向半导体基板SB的传播。
《变形例》
以下，说明本实施方式1的变形例(第1变形例～第6变形例)的半导体装置的结构。
(a)第1变形例
使用图7，说明本实施方式1的第1变形例的半导体装置的结构。图7是说明本实施方式1的第1变形例的半导体装置的剖面图。
本实施方式1的第1变形例的半导体装置SM1a与上述半导体装置SM1的不同点在于密封环SR的电极部ESR与半导体基板SB之间的结构，在于在半导体基板SB与p型阱PWR之间有没有埋入n型阱DNW。
如图7所示，在半导体装置SM1a中，在包括第1密封环电极SR1以及第2密封环电极SR2的电极部ESR与半导体基板SB之间，存在n型半导体层NR、BOX层BX、p型阱PWR以及埋入n型阱DNW。埋入n型阱DNW通过例如向半导体基板SB离子注入n型杂质，比p型阱PWR的深度深地形成，埋入n型阱DNW的杂质浓度被设定为比半导体基板SB的杂质浓度高。
由此，在电极部ESR与半导体基板SB之间，并联连接包括n型半导体层NR、BOX层BX及p型阱PWR的第1电容、通过由p型阱PWR与埋入n型阱DNW之间的pn结部形成的耗尽层产生的第2电容以及通过由埋入n型阱DNW与半导体基板SB之间的pn结部形成的耗尽层产生的第3电容。
其结果，相比于半导体装置SM1，密封环区域1C中的电容变得更小，电极部ESR与半导体基板SB之间的阻抗变大，所以能够抑制对密封环SR的电极部ESR施加的噪声向半导体基板SB的传播。
(b)第2变形例
使用图8，说明本实施方式1的第2变形例的半导体装置的结构。图8是说明本实施方式1的第2变形例的半导体装置的剖面图。
本实施方式1的第2变形例的半导体装置SM1b与上述半导体装置SM1的不同点在于密封环SR的电极部ESR与半导体基板SB之间的结构。
如图8所示，在半导体装置SM1b中，在包括第1密封环电极SR1以及第2密封环电极SR2的电极部ESR与半导体基板SB之间，存在n型半导体层NR、BOX层BX、p型扩散层PRR以及n型阱NWR。n型阱NWR是通过例如向半导体基板SB离子注入n型杂质而形成的。另外，p型扩散层PRR通过例如向半导体基板SB离子注入p型杂质而比n型阱NWR的深度浅地形成，p型扩散层PRR的杂质浓度被设定为比n型阱NWR以及半导体基板SB的杂质浓度高。
由此，在电极部ESR与半导体基板SB之间，并联连接包括n型半导体层NR、BOX层BX及p型扩散层PRR的第1电容、通过由p型扩散层PRR与n型阱NWR之间的pn结部形成的耗尽层产生的第2电容以及通过由n型阱NWR与半导体基板SB之间的pn结部形成的耗尽层产生的第3电容。
其结果，相比于半导体装置SM1，密封环区域1C中的电容变得更小，电极部ESR与半导体基板SB之间的阻抗变大，所以能够抑制对密封环SR的电极部ESR施加的噪声向半导体基板SB的传播。
(c)第3变形例
使用图9，说明本实施方式1的第3变形例的半导体装置的结构。图9是说明本实施方式1的第3变形例的半导体装置的剖面图。
本实施方式1的第3变形例的半导体装置SM1c与上述半导体装置SM1的不同点在于密封环SR的电极部ESR与半导体基板SB之间的结构。
如图9所示，在半导体装置SM1c中，在包括第1密封环电极SR1以及第2密封环电极SR2的电极部ESR与半导体基板SB之间，存在p型半导体层PR、BOX层BX以及n型阱NWR。p型半导体层PR是通过将p型杂质进行离子注入到例如半导体层SL而形成的。
由此，在电极部ESR与半导体基板SB之间，并联连接包括p型半导体层PR、BOX层BX以及n型阱区域NWR的第1电容以及通过由n型阱区域NWR与半导体基板SB之间的pn结部形成的耗尽层产生的第2电容。
其结果，相比于半导体装置SM1，密封环区域1C中的电容变得更小，电极部ESR与半导体基板SB之间的阻抗变大，所以能够抑制对密封环SR的电极部ESR施加的噪声向半导体基板SB的传播。
(d)第4变形例
使用图10，说明本实施方式1的第4变形例的半导体装置的结构。图10是说明本实施方式1的第4变形例的半导体装置的剖面图。
本实施方式1的第4变形例的半导体装置SM1d与上述半导体装置SM1的不同点在于密封环SR的电极部ESR与半导体基板SB之间的结构。
如图10所示，在半导体装置SM1d中，在包括第1密封环电极SR1以及第2密封环电极SR2的电极部ESR与半导体基板SB之间，存在n型半导体层NR、BOX层BX以及n型阱NWR。
由此，在电极部ESR与半导体基板SB之间，并联连接包括n型半导体层NR、BOX层BX以及n型阱区域NWR的第1电容以及通过由n型阱区域NWR与半导体基板SB之间的pn结部形成的耗尽层产生的第2电容。
其结果，相比于半导体装置SM1，密封环区域1C中的电容变得更小，电极部ESR与半导体基板SB之间的阻抗变大，所以能够抑制对密封环SR的电极部ESR施加的噪声向半导体基板SB的传播。
(e)第5变形例
使用图11，说明本实施方式1的第5变形例的半导体装置的结构。图11是说明本实施方式1的第5变形例的半导体装置的剖面图。
本实施方式1的第5变形例的半导体装置SM1e与上述半导体装置SM1的不同点在于密封环SR的电极部ESR与半导体基板SB之间的结构。
如图11所示，在半导体装置SM1e中，在包括第1密封环电极SR1以及第2密封环电极SR2的电极部ESR与半导体基板SB之间，存在p型半导体层PR、BOX层BX以及p型阱PWR。p型半导体层PR是通过将p型杂质进行离子注入到例如半导体层SL而形成的。
由此，在电极部ESR与半导体基板SB之间，形成包括p型半导体层PR、BOX层BX以及p型阱PWR的第1电容。
其结果，能够得到与半导体装置SM1等同的电容，能够抑制对密封环SR的电极部ESR施加的噪声传播到半导体基板SB。
(f)第6变形例
使用图12，说明本实施方式1的第6变形例的半导体装置的结构。图12是说明本实施方式1的第6变形例的半导体装置的剖面图。
本实施方式1的第6变形例的半导体装置SM1f与上述半导体装置SM1的不同点在于密封环SR的电极部ESR与半导体基板SB之间的结构。
如图12所示，在半导体装置SM1f中，在包括第1密封环电极SR1以及第2密封环电极SR2的电极部ESR与半导体基板SB之间，存在p型半导体层PR、BOX层BX、p型阱PWR以及埋入n型阱DNW。p型半导体层PR是通过将p型杂质进行离子注入到例如半导体层SL而形成的。另外，埋入n型阱DNW通过例如向半导体基板SB离子注入n型杂质，比p型阱PWR的深度深地形成，埋入n型阱DNW的杂质浓度被设定为比半导体基板SB的杂质浓度高。
由此，在电极部ESR与半导体基板SB之间，并联连接包括p型半导体层PR、BOX层BX及p型阱PWR的第1电容、通过由p型阱PWR与埋入n型阱DNW之间的pn结部形成的耗尽层产生的第2电容以及通过由埋入n型阱DNW与半导体基板SB之间的pn结部形成的耗尽层产生的第3电容。
其结果，相比于半导体装置SM1，密封环区域1C中的电容变得更小，电极部ESR与半导体基板SB之间的阻抗变大，所以能够抑制对密封环SR的电极部ESR施加的噪声向半导体基板SB的传播。
(实施方式2)
《半导体装置的结构》
使用图13以及图14，说明本实施方式2的半导体装置的结构。图13是说明本实施方式2的半导体装置的俯视图。图14是沿着图13的A-A线的剖面图。
如图13所示，本实施方式2的半导体装置SM2在俯视时是矩形形状，具有形成有数字电路部DC以及模拟电路部AC等的电路形成区域，包围电路形成区域的环状的密封环SR沿着半导体装置SM2的切割面DF地设置。
密封环SR采用例如上述实施方式1的变形例3所述的构造(参照图9)。即，如图9所示，密封环SR包括连接有第1层的布线MR1至第5层的布线MR5的电极部ESR、p型半导体层PR、BOX层BX以及n型阱NWR，电极部ESR经由在贯通第1层间绝缘膜IL1的连接孔CT的内部埋入的插销电极PL以及硅化物层MS，与p型半导体层PR电连接。
此外，密封环SR的构造不限于此，也可以是例如上述实施方式1记载的密封环SR(参照图1)或者变形例1、2、4、5、6记载的密封环SR(参照图7、8、10、11、12)。
但是，如图14所示，在抗噪声能力弱的电路、例如模拟电路部AC的附近配置的密封环SR的一部分SRC，未形成插销电极PL。这样，通过设置未用插销电极PL连接电极部ESR和p型半导体层PR的部分SRC，能够增大电阻而使阻抗增大。因此，通过该部分SRC，能够防止施加到密封环SR的噪声传播到半导体基板SB。
此外，由于有可能出现因不形成插销电极PL而导致的耐水性等可靠性的劣化，所以不形成插销电极PL的部分SRC仅配置于如模拟电路AC那样抗噪声能力弱的电路的附近。
(实施方式3)
《半导体装置的结构》
使用图15以及图16，说明本实施方式3的半导体装置的结构。图15是说明本实施方式3的半导体装置的俯视图。图16是沿着图15的B-B线的剖面图。
如图15所示，本实施方式3的半导体装置SM3在俯视时是矩形形状，包围电路形成区域的环状的密封环SR沿着半导体装置SM3的切割面DF地设置。
密封环SR采用例如上述实施方式1的变形例3所述的构造(参照图9)。即，如图9所示，密封环SR包括连接有第1层的布线MR1至第5层的布线MR5的电极部ESR、p型半导体层PR、BOX层BX以及n型阱NWR，电极部ESR经由在贯通第1层间绝缘膜IL1的连接孔CT的内部埋入的插销电极PL以及硅化物层MS，与p型半导体层PR电连接。
此外，密封环SR的构造不限于此，也可以是例如上述实施方式1记载的密封环SR(参照图1)或者变形例1、2、4、5、6记载的密封环SR(参照图7、8、10、11、12)。
但是，如图16所示，在接近半导体装置SM3的4个角部的密封环SR的一部分SRB，未形成BOX层BX。
在制造半导体装置SM3时，电荷滞留于BOX层BX，隔着BOX层BX，在电极部ESB侧与半导体基板SB侧之间，电位差变大，有可能BOX层BX被破坏。但是，在本实施方式3中，通过使滞留于BOX层BX的电荷在不形成BOX层BX的密封环SR的一部分SRB流向半导体基板SB，电荷不易滞留于BOX层BX，能够防止BOX层BX的破坏。
此外，由于有可能出现因不形成BOX层BX而导致的阻抗的降低，所以在本实施方式3中，将不形成BOX层BX的部分SRB设置于半导体装置SM3的接近4个角部的部分。
另外，在本实施方式3中，将不形成BOX层BX的部分SRB设置于半导体装置SM3的接近4个角部的部分，但也可以设置于例如接近1个角部、2个角部或者3个角部的部分，另外，不限定于角部，也可以是例如远离抗噪声能力弱的模拟电路AC的与切割面DF平行的部分。
(实施方式4)
《半导体装置的结构》
使用图17以及图18，说明本实施方式4的半导体装置的结构。图17是说明本实施方式4的半导体装置的俯视图。图18是沿着图17的C-C线的剖面图。
例如上述实施方式1的密封环SR具有包括在俯视时配置于内侧(电路形成区域侧)的环状的第1密封环电极SR1以及在俯视时配置于外侧(与电路形成区域相反的一侧)的环状的第2密封环电极SR2的、双重地包围电路形成区域的环状构造。
如图17所示，本实施方式4的半导体装置SM4在俯视时是矩形形状，包围电路形成区域的环状的密封环SR沿着半导体装置SM4的切割面DF地设置。
但是，如图17以及图18所示，本实施方式4的密封环SR具有包括配置于内侧的环状的第1密封环电极SR1、配置于外侧的环状的第2密封环电极SR2以及在第1密封环电极SR1与第2密封环电极SR2之间配置的环状的第3密封环电极SR3的、三重地包围电路形成区域的环状构造。
形成第1密封环电极SR1以及第3密封环电极SR3的密封环的第1部分采用例如上述实施方式1的变形例1所述的构造(参照图7)。即，如图7所示，密封环SR的第1部分包括第1屏蔽环电极SR1及第3屏蔽环电极SR3、n型半导体层NR、BOX层BX、p型阱PWR以及埋入n型阱DNW。另外，第1密封环电极SR1以及第3密封环电极SR3经由在贯通第1层间绝缘膜IL1的连接孔CT的内部埋入的插销电极PL以及硅化物层MS，与n型半导体层NR电连接。
此外，密封环SR的第1部分的构造不限于此，也可以是例如上述实施方式1记载的密封环SR(参照图1)或者变形例2、3、4、5、6记载的密封环SR(参照图8、9、10、11、12)。
但是，形成第2密封环电极SR2的密封环的第2部分包括n型扩散层NRR、p型阱PWR以及埋入n型阱DNW，第2密封环电极SR2经由在贯通第1层间绝缘膜IL1的连接孔CT的内部埋入的插销电极PL以及硅化物层MS，与n型扩散层NRR电连接。即，在第2密封环电极SR2与半导体基板SB之间，未设置BOX层BX。
在制造半导体装置SM4时，电荷滞留于BOX层BX，隔着BOX层BX，在电极部ESB侧与半导体基板SB侧之间电位差变大，有可能BOX层BX被破坏。但是，本实施方式4中，通过使滞留于BOX层BX的电荷经由不形成BOX层BX的第2部分流向半导体基板SB，电荷不易滞留于BOX层BX，能够防止BOX层BX的破坏。
《变形例》
使用图19，说明本实施方式4的变形例的半导体装置的结构。图19是说明本实施方式4的变形例的半导体装置的剖面图。
也可以如图19所示，在形成有BOX层BX的第1部分与不形成BOX层BX的第2部分之间，形成元件分离部STI，即使是这样的构造，也能够使滞留于BOX层BX的电荷经由不形成BOX层BX的第2部分流向半导体基板SB，所以电荷不易滞留于BOX层BX，能够防止BOX层BX的破坏。
以上，根据实施方式，具体说明了由本发明者完成的发明，但本发明不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。

Claims (16)

1.一种半导体装置，具备：
第1区域；
第2区域，包围所述第1区域的外周；以及
环状的密封环，形成于所述第2区域，
所述半导体装置的特征在于，
所述第2区域具有：
SOI基板，包括第1导电类型的半导体基板、所述半导体基板上的埋入绝缘膜及所述埋入绝缘膜上的半导体层；以及
层间绝缘膜，设置于所述半导体层上，
所述密封环具有：
环状的电极部，埋设于所述层间绝缘膜，并且由导电膜构成；
所述半导体层；以及
所述埋入绝缘膜，
所述电极部与所述半导体层电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
在所述半导体层的表层部设置有硅化物层。
3.根据权利要求1所述的半导体装置，其特征在于，
所述密封环还具有第1阱，该第1阱具有从所述半导体基板与所述埋入绝缘膜的界面起的第1深度，并设置于所述半导体基板，
所述半导体层是与所述第1导电类型不同的第2导电类型，
所述第1阱是所述第1导电类型。
4.根据权利要求3所述的半导体装置，其特征在于，
所述密封环还具有包围所述第1阱的底面的所述第2导电类型的第1埋入阱。
5.根据权利要求1所述的半导体装置，其特征在于，
所述密封环还具有：
第2阱，具有从所述半导体基板与所述埋入绝缘膜的界面起的第2深度，并设置于所述半导体基板；以及
半导体区域，具有从所述半导体基板与所述埋入绝缘膜的界面起的比所述第2深度浅的第3深度，并设置于所述半导体基板，
所述半导体层以及所述第2阱是与所述第1导电类型不同的第2导电类型，
所述半导体区域是所述第1导电类型。
6.根据权利要求1所述的半导体装置，其特征在于，
所述密封环还具有第3阱，该第3阱具有从所述半导体基板与所述埋入绝缘膜的界面起的第4深度，并设置于所述半导体基板，
所述半导体层是所述第1导电类型，
所述第3阱是与所述第1导电类型不同的第2导电类型。
7.根据权利要求1所述的半导体装置，其特征在于，
所述密封环还具有第4阱，该第4阱具有从所述半导体基板与所述埋入绝缘膜的界面起的第5深度，并设置于所述半导体基板，
所述半导体层以及所述第4阱是与所述第1导电类型不同的第2导电类型。
8.根据权利要求1所述的半导体装置，其特征在于，
所述密封环还具有第5阱，该第5阱具有从所述半导体基板与所述埋入绝缘膜的界面起的第6深度，并设置于所述半导体基板，
所述半导体层以及所述第5阱是所述第1导电类型。
9.根据权利要求8所述的半导体装置，其特征在于，
所述密封环还具有包围所述第5阱的底面的与所述第1导电类型不同的第2导电类型的第2埋入阱。
10.根据权利要求1所述的半导体装置，其特征在于，
在所述密封环的一部分，所述电极部不与所述半导体层连接。
11.根据权利要求1所述的半导体装置，其特征在于，
在所述第1区域中，形成有模拟电路，
在接近所述模拟电路的所述密封环的一部分，所述电极部不与所述半导体层连接。
12.根据权利要求1所述的半导体装置，其特征在于，
在所述密封环的一部分，未形成所述埋入绝缘膜，所述半导体层与所述半导体基板连接。
13.根据权利要求1所述的半导体装置，其特征在于，
所述半导体基板在俯视时是四边形形状，
所述密封环沿着所述半导体基板的周缘设置，
在接近所述半导体基板的角部的所述密封环的一部分，未形成所述埋入绝缘膜，所述半导体层与所述半导体基板连接。
14.根据权利要求1所述的半导体装置，其特征在于，
所述电极部包括：
环状的第1密封环电极，设置于所述第1区域侧；
环状的第2密封环电极，与所述第1密封环电极隔开，设置于与所述第1区域相反的一侧；以及
环状的第3密封环电极，与所述第1密封环电极及所述第2密封环电极隔开，设置于所述第1密封环电极与所述第2密封环电极之间，
在所述第1密封环电极以及所述第3密封环电极的正下方，配置所述埋入绝缘膜，在所述第2密封环电极的正下方，未配置所述埋入绝缘膜。
15.根据权利要求14所述的半导体装置，其特征在于，
所述第1密封环电极以及所述第3密封环电极与在所述埋入绝缘膜上的所述半导体层的表层部设置的第1硅化物层连接，
所述第2密封环电极与设置于所述半导体基板的表层部的第2硅化物层连接。
16.根据权利要求14所述的半导体装置，其特征在于，
在设置所述第1密封环电极以及所述第3密封环电极的区域与设置所述第2密封环电极的区域之间，设置有元件分离部。
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