JP2018026499A - 半導体装置 - Google Patents

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Abstract

【課題】半導体装置において、シールリングを介したノイズの伝播を抑制する。
【解決手段】半導体装置ＳＭ１は、回路形成領域を取り囲むシールリング領域１Ｃに形成された環状のシールリングＳＲを備える。シールリングＳＲは、ＢＯＸ層ＢＸと、ｎ型半導体層ＮＲと、複数層の配線ＭＲ１、ＭＲ２，ＭＲ３，ＭＲ４，ＭＲ５から構成される環状の電極部ＥＳＲと、を有し、電極部ＥＳＲは、プラグ電極ＰＬを介してｎ型半導体層ＮＲと電気的に接続する。
【選択図】図１

Description

本発明は半導体装置に関し、例えばＳＯＩ（Silicon on Insulator）基板を用いた半導体装置に好適に利用できるものである。
ロジック部およびアナログ部外周を取り囲む環状のシールリングを有し、ロジック部からシールリングを経由してアナログ部に至る経路の導通を遮断する非導通部として機能するｐｎ接合部が、シールリング領域中に設けられた半導体装置が、特許第４６８９２２４号明細書（特許文献１）に記載されている。
特許第４６８９２２４号公報
半導体チップのチッピングを防止するまたは半導体チップの耐湿性を向上させるため、半導体チップのエッジ部近傍に、複数層の配線により構成されるシールリングと呼ばれる保護構造が配置される。しかし、シールリングは、非常に低いインピーダンスを有するため、シールリングにノイズが印加されると、ノイズが半導体チップ全体に伝播するという課題がある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、回路形成領域と、回路形成領域の外周を囲むシールリング領域と、シールリング領域に形成された環状のシールリングとを備える。そして、シールリング領域は、半導体基板、半導体基板上のＢＯＸ層およびＢＯＸ層上の半導体層から構成されるＳＯＩ基板と、半導体層上に設けられた層間絶縁膜とを有し、シールリングは、層間絶縁膜に埋設された導電膜により構成される環状の電極部と、半導体層と、ＢＯＸ層とを有し、電極部は半導体層と電気的に接続している。
一実施の形態によれば、ＳＯＩ基板を用いた半導体装置において、シールリングを介したノイズの伝播を抑制することができる。
実施の形態１による半導体装置の断面図である。 実施の形態１による半導体装置の製造工程を示す断面図である。 図２に続く、半導体装置の製造工程中の断面図である。 図３に続く、半導体装置の製造工程中の断面図である。 図４に続く、半導体装置の製造工程中の断面図である。 図５に続く、半導体装置の製造工程中の断面図である。 実施の形態１の第１変形例による半導体装置の断面図である。 実施の形態１の第２変形例による半導体装置の断面図である。 実施の形態１の第３変形例による半導体装置の断面図である。 実施の形態１の第４変形例による半導体装置の断面図である。 実施の形態１の第５変形例による半導体装置の断面図である。 実施の形態１の第６変形例による半導体装置の断面図である。 実施の形態２による半導体装置の平面図である。 図１３のＡ−Ａ線に沿ったシールリングの断面図である。 実施の形態３による半導体装置の平面図である。 図１５のＢ−Ｂ線に沿ったシールリングの断面図である。 実施の形態４による半導体装置の平面図である。 図１７のＣ−Ｃ線に沿ったシールリングの断面図である。 実施の形態４の変形例によるシールリングの断面図である。
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
以下、本実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
≪半導体装置の構成≫
本実施の形態１による半導体装置の構成について図１を用いて説明する。図１は、本実施の形態１による半導体装置を説明する断面図であり、半導体装置の回路形成領域に形成されたＳＯＩ（Silicon On Insulator）トランジスタおよびバルクトランジスタ、並びに回路形成領域を取り囲むシールリング領域に形成された環状のシールリングを例示する。
本実施の形態１では、ＭＯＳ（Metal Oxide Semiconductor）構造のＳＯＩトランジスタ（ｎチャネル型ＳＯＩトランジスタＳＮおよびｐチャネル型ＳＯＩトランジスタＳＰ）が形成される領域をＳＯＩ領域１Ａと呼び、ＭＯＳ構造のバルクトランジスタ（ｎチャネル型バルクトランジスタＢＮおよびｐチャネル型バルクトランジスタＢＰ）が形成される領域をバルク領域１Ｂと呼ぶ。また、シールリングＳＲが形成される領域をシールリング領域１Ｃと呼ぶ。また、本実施の形態１では、半導体装置ＳＭ１は、５層の配線を有しているが、層数はこれに限定されるものではない。
（１）ＳＯＩトランジスタの構成について
以下の説明では、ＭＯＳ構造のｎチャネル型ＳＯＩトランジスタをｎ型ＳＯＩトランジスタと略し、ＭＯＳ構造のｐチャネル型ＳＯＩトランジスタをｐ型ＳＯＩトランジスタと略して、記載する。
ｎ型ＳＯＩトランジスタＳＮおよびｐ型ＳＯＩトランジスタＳＰは、ｐ型の単結晶シリコンからなる半導体基板ＳＢと、半導体基板ＳＢ上に形成された、例えば酸化シリコンからなるＢＯＸ（Buried Oxide）層（埋め込み絶縁層とも言う。）ＢＸと、ＢＯＸ層ＢＸ上に形成された単結晶シリコンからなる半導体層（ＳＯＩ層またはシリコン層とも言う。）ＳＬと、からなるＳＯＩ基板の主面に形成されている。ＢＯＸ層ＢＸの厚さは、例えば１０〜２０ｎｍ程度、半導体層ＳＬの厚さは、例えば１０〜２０ｎｍ程度である。
まず、ｎ型ＳＯＩトランジスタＳＮについて説明する。ｎ型ＳＯＩトランジスタＳＮは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって隣り合う素子形成領域（活性領域とも言う。）と分離（絶縁）されており、ｎ型ＳＯＩトランジスタＳＮが形成される半導体基板ＳＢには、ｐ型ウェルＰＷＳが形成されている。また、ｎ型ＳＯＩトランジスタＳＮが形成される半導体層ＳＬにはｐ型不純物が導入されて、ｐ型半導体層ＰＳＬが形成されている。
ｐ型半導体層ＰＳＬ上にゲート絶縁膜ＧＩＳｎが形成され、ゲート絶縁膜ＧＩＳｎ上にゲート電極ＧＥＳｎが形成されている。ゲート絶縁膜ＧＩＳｎは、例えば酸化シリコンまたは酸窒化シリコンからなり、ゲート電極ＧＥＳｎは、例えば多結晶シリコンからなる。ゲート電極ＧＥＳｎの下方のｐ型半導体層ＰＳＬが、ｎ型ＳＯＩトランジスタＳＮのチャネルとなる。
ゲート電極ＧＥＳｎの側壁には、絶縁材料から構成されるサイドウォールスペーサＳＷＳが形成されており、図示は省略するが、ｐ型半導体層ＰＳＬのうち、ゲート電極ＧＥＳｎおよびサイドウォールスペーサＳＷＳで覆われていない領域上に、エピタキシャル層が選択的に形成されている。
ゲート電極ＧＥＳｎの両側（ゲート長方向の両側）のｐ型半導体層ＰＳＬおよびエピタキシャル層には、ｎ型ＳＯＩトランジスタＳＮのｎ型導電性のソース・ドレイン用半導体領域ＮＳが形成されている。
ゲート電極ＧＥＳｎの上部およびソース・ドレイン用半導体領域ＮＳの上部（表層部）には、金属と半導体との反応層（化合物層）であるシリサイド層ＭＳが形成されている。
ＳＯＩ基板上には、ゲート電極ＧＥＳｎ、サイドウォールスペーサＳＷＳおよびシリサイド層ＭＳなどを覆うように、第１層間絶縁膜ＩＬ１が形成されている。第１層間絶縁膜ＩＬ１上には、第１層目の配線Ｍ１が形成されており、第１層間絶縁膜ＩＬ１に形成された接続孔ＣＴの内部に埋め込まれたプラグ電極ＰＬによって、配線Ｍ１は、ゲート電極ＧＥＳｎ、ソース・ドレイン用半導体領域ＮＳなどと電気的に接続されている。配線Ｍ１は、例えば銅またはアルミニウムなどからなり、プラグ電極ＰＬは、例えばタングステンなどからなる。
さらに、配線Ｍ１の上方には、第２層目の配線Ｍ２、第３層目の配線Ｍ３、第４層目の配線Ｍ４および第５層目の配線Ｍ５が、それぞれ第２層間絶縁膜ＩＬ２、第３層間絶縁膜ＩＬ３、第４層間絶縁膜ＩＬ４および第５層間絶縁膜ＩＬ５を介して形成されている。さらに、最上層の配線Ｍ５は、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。絶縁膜ＰＳＮは、例えば窒化シリコンなどからなり、保護膜ＲＦは、例えば感光性ポリイミドなどからなる。
次に、ｐ型ＳＯＩトランジスタＳＰについて説明する。ｐ型ＳＯＩトランジスタＳＰは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって隣り合う素子形成領域と分離されており、ｐ型ＳＯＩトランジスタＳＰが形成される半導体基板ＳＢには、ｎ型ウェルＮＷＳが形成されている。また、ｐ型ＳＯＩトランジスタＳＰが形成される半導体層ＳＬにはｎ型不純物が導入されて、ｎ型半導体層ＮＳＬが形成されている。
ｎ型半導体層ＮＳＬ上にゲート絶縁膜ＧＩＳｐが形成され、ゲート絶縁膜ＧＩＳｐ上にゲート電極ＧＥＳｐが形成されている。ゲート絶縁膜ＧＩＳｐは、例えば酸化シリコンまたは酸窒化シリコンからなり、ゲート電極ＧＥＳｐは、例えば多結晶シリコンからなる。ゲート電極ＧＥＳｐの下方のｎ型半導体層ＮＳＬが、ｐ型ＳＯＩトランジスタＳＰのチャネルとなる。
ゲート電極ＧＥＳｐの側壁には、絶縁材料から構成されるサイドウォールスペーサＳＷＳが形成されており、図示は省略するが、ｎ型半導体層ＮＳＬのうち、ゲート電極ＧＥＳｐおよびサイドウォールスペーサＳＷＳで覆われていない領域上に、エピタキシャル層が選択的に形成されている。
ゲート電極ＧＥＳｐの両側（ゲート長方向の両側）のｎ型半導体層ＮＳＬおよびエピタキシャル層には、ｐ型ＳＯＩトランジスタＳＰのｐ型導電性のソース・ドレイン用半導体領域ＰＳが形成されている。
ゲート電極ＧＥＳｐの上部およびソース・ドレイン用半導体領域ＰＳの上部（表層部）には、金属と半導体との反応層であるシリサイド層ＭＳが形成されている。
ＳＯＩ基板上には、前述のｎ型ＳＯＩトランジスタＳＮと同様に、ゲート電極ＧＥＳｐ、サイドウォールスペーサＳＷＳおよびシリサイド層ＭＳなどを覆うように、第１層間絶縁膜ＩＬ１が形成されている。さらに、第２層間絶縁膜ＩＬ２〜第５層間絶縁膜ＩＬ５および第１層目の配線Ｍ１〜第５層目の配線Ｍ５が形成されており、最上層の配線Ｍ５は、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。
（２）バルクトランジスタの構成について
以下の説明では、ＭＯＳ構造のｎチャネル型バルクトランジスタをｎ型バルクトランジスタと略し、ＭＯＳ構造のｐチャネル型バルクトランジスタをｐ型バルクトランジスタと略して、記載する。
ｎ型バルクトランジスタＢＮおよびｐ型バルクトランジスタＢＰは、ｐ型の単結晶シリコンからなる半導体基板ＳＢの主面に形成されている。
まず、ｎ型バルクトランジスタＢＮについて説明する。ｎ型バルクトランジスタＢＮは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって隣り合う素子形成領域と分離されており、ｎ型バルクトランジスタＢＮが形成される半導体基板ＳＢには、ｐ型ウェルＰＷＢが形成されている。
半導体基板ＳＢ（ｐ型ウェルＰＷＢ）上にゲート絶縁膜ＧＩＢｎが形成され、ゲート絶縁膜ＧＩＢｎ上にゲート電極ＧＥＢｎが形成されている。ゲート絶縁膜ＧＩＢｎは、例えば酸化シリコンまたは酸窒化シリコンからなり、ゲート電極ＧＥＢｎは、例えば多結晶シリコンからなる。ゲート電極ＧＥＢｎの下方の半導体基板ＳＢが、ｎ型バルクトランジスタＢＮのチャネルとなる。
ゲート電極ＧＥＢｎの側壁には、絶縁材料から構成されるサイドウォールスペーサＳＷＢが形成されている。
ゲート電極ＧＥＢｎの両側（ゲート長方向の両側）の半導体基板ＳＢには、ｎ型バルクトランジスタＢＮのｎ型導電性のソース・ドレイン用半導体領域ＮＢが形成されている。ソース・ドレイン用半導体領域ＮＢは、相対的に低濃度のｎ型エクステンション層と相対的に高濃度のｎ型拡散層により構成される、いわゆるＬＤＤ（Lightly Doped Drain）構造を有している。
ゲート電極ＧＥＢｎの上部およびソース・ドレイン用半導体領域ＮＢの上部（表層部）には、金属と半導体との反応層であるシリサイド層ＭＳが形成されている。
半導体基板ＳＢ上には、前述のｎ型ＳＯＩトランジスタＳＮと同様に、ゲート電極ＧＥＢｎ、サイドウォールスペーサＳＷＢおよびシリサイド層ＭＳなどを覆うように、第１層間絶縁膜ＩＬ１が形成されている。さらに、第２層間絶縁膜ＩＬ２〜第５層間絶縁膜ＩＬ５および第１層目の配線Ｍ１〜第５層目の配線Ｍ５が形成されており、最上層の配線Ｍ５は、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。
次に、ｐ型バルクトランジスタＢＰについて説明する。ｐ型バルクトランジスタＢＰは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって隣り合う素子形成領域と分離されており、ｐ型バルクトランジスタＢＰが形成される半導体基板ＳＢには、ｎ型ウェルＮＷＢが形成されている。
半導体基板ＳＢ（ｎ型ウェルＮＷＢ）上にゲート絶縁膜ＧＩＢｐが形成され、ゲート絶縁膜ＧＩＢｐ上にゲート電極ＧＥＢｐが形成されている。ゲート絶縁膜ＧＩＢｐは、例えば酸化シリコンまたは酸窒化シリコンからなり、ゲート電極ＧＥＢｐは、例えば多結晶シリコンからなる。ゲート電極ＧＥＢｐの下方の半導体基板ＳＢが、ｐ型バルクトランジスタＢＰのチャネルとなる。
ゲート電極ＧＥＢｐの側壁には、絶縁材料から構成されるサイドウォールスペーサＳＷＢが形成されている。
ゲート電極ＧＥＢｐの両側（ゲート長方向の両側）の半導体基板ＳＢには、ｐ型バルクトランジスタＢＰのｐ型導電性のソース・ドレイン用半導体領域ＰＢが形成されている。ソース・ドライン用半導体領域ＰＢは、相対的に低濃度のｐ型エクステンション層と相対的に高濃度のｐ型拡散層により構成される、いわゆるＬＤＤ構造を有している。
ゲート電極ＧＥＢｐの上部およびソース・ドレイン用半導体領域ＰＢの上部（表層部）には、金属と半導体との反応層であるシリサイド層ＭＳが形成されている。
半導体基板ＳＢ上には、前述のｎ型ＳＯＩトランジスタＳＮと同様に、ゲート電極ＧＥＢｐ、サイドウォールスペーサＳＷＢおよびシリサイド層ＭＳなどを覆うように、第１層間絶縁膜ＩＬ１が形成されている。さらに、第２層間絶縁膜ＩＬ２〜第５層間絶縁膜ＩＬ５および第１層目の配線Ｍ１〜第５層目の配線Ｍ５が形成されており、最上層の配線Ｍ５は、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。
（３）シールリングの構成について
シールリングＳＲは、ｐ型の単結晶シリコンからなる半導体基板ＳＢ上に形成されたＢＯＸ層ＢＸと、ＢＯＸ層ＢＸ上に形成されたｎ型の単結晶シリコンからなるｎ型半導体層ＮＲと、ｎ型半導体層ＮＲの上部（表層部）に形成されたシリサイド層ＭＳを介してｎ型半導体層ＮＲと電気的に接続する電極部ＥＳＲとから構成される。
半導体基板ＳＢには、その主面から所定の深さを有するｐ型ウェルＰＷＲが形成されている。ｐ型ウェルＰＷＲの不純物濃度は、半導体基板ＳＢの不純物濃度よりも高く設定されている。
ＢＯＸ層ＢＸおよびｎ型半導体層ＮＲは、半導体基板ＳＢに形成された素子分離部ＳＴＩによって隣り合う素子形成領域と分離されている。ＢＯＸ層ＢＸの厚さは、例えば１０〜２０ｎｍ程度、ｎ型半導体層ＮＲの厚さは、例えば１０〜２０ｎｍ程度である。
電極部ＥＳＲは、回路形成領域を取り囲むように形成され、第１層目の配線ＭＲ１〜第５層目の配線ＭＲ５を下層から順に電気的に接続した構造を有している。
以下、電極部ＥＳＲの構成について具体的に説明する。
シリサイド層ＭＳを覆うように、第１層間絶縁膜ＩＬ１が形成されている。第１層間絶縁膜ＩＬ１上には、回路形成領域を二重に取り囲む環状の第１層目の配線ＭＲ１が形成されている。内側（回路形成領域側）に配置される環状の配線ＭＲ１および外側（回路形成領域と反対側）に配置される環状の配線ＭＲ１は、第１層間絶縁膜ＩＬ１に形成された接続孔ＣＴの内部に埋め込まれたプラグ電極ＰＬによって、シリサイド層ＭＳと電気的に接続している。配線ＭＲ１は、回路形成領域に形成された配線Ｍ１と同層である。
さらに、回路形成領域を二重に取り囲む環状の配線ＭＲ１は、第２層間絶縁膜ＩＬ２に覆われており、第２層間絶縁膜ＩＬ２上には、回路形成領域を二重に取り囲む環状の第２層目の配線ＭＲ２が形成されている。内側に配置される環状の配線ＭＲ２および外側に配置される環状の配線ＭＲ２は、第２層間絶縁膜ＩＬ２に形成されたビアホールの内部に埋め込まれた第１導電膜ＶＡ１を介して、内側に配置される環状の配線ＭＲ１および外側に配置される環状の配線ＭＲ１とそれぞれ電気的に接続している。配線ＭＲ２は、回路形成領域に形成された配線Ｍ２と同層である。
同様に、回路形成領域を二重に取り囲む環状の配線ＭＲ２は、第３層間絶縁膜ＩＬ３に覆われており、第３層間絶縁膜ＩＬ３上には、回路形成領域を二重に取り囲む環状の第３層目の配線ＭＲ３が形成されている。内側に配置される環状の配線ＭＲ３および外側に配置される環状の配線ＭＲ３は、第３層間絶縁膜ＩＬ３に形成されたビアホールの内部に埋め込まれた第２導電膜ＶＡ２を介して、内側に配置される環状の配線ＭＲ２および外側に配置される環状の配線ＭＲ２とそれぞれ電気的に接続している。配線ＭＲ３は、回路形成領域に形成された配線Ｍ３と同層である。
同様に、回路形成領域を二重に取り囲む環状の配線ＭＲ３は、第４層間絶縁膜ＩＬ４に覆われており、第４層間絶縁膜ＩＬ４上には、回路形成領域を二重に取り囲む環状の第４層目の配線ＭＲ４が形成されている。内側に配置される環状の配線ＭＲ４および外側に配置される環状の配線ＭＲ４は、第４層間絶縁膜ＩＬ４に形成されたビアホールの内部に埋め込まれた第３導電膜ＶＡ３を介して、内側に配置される環状の配線ＭＲ３および外側に配置される環状の配線ＭＲ３とそれぞれ電気的に接続している。配線ＭＲ４は、回路形成領域に形成された配線Ｍ４と同層である。
同様に、回路形成領域を二重に取り囲む環状の配線ＭＲ４は、第５層間絶縁膜ＩＬ５に覆われており、第５層間絶縁膜ＩＬ５上には、回路形成領域を二重に取り囲む環状の第５層目の配線ＭＲ５が形成されている。内側に配置される環状の配線ＭＲ５および外側に配置される環状の配線ＭＲ５は、第５層間絶縁膜ＩＬ５に形成されたビアホールの内部に埋め込まれた第４導電膜ＶＡ４を介して、内側に配置される環状の配線ＭＲ４および外側に配置される環状の配線ＭＲ４とそれぞれ電気的に接続している。配線ＭＲ５は、回路形成領域に形成された配線Ｍ５と同層である。最上層の配線ＭＲ５は、絶縁膜ＰＳＮおよび保護膜ＲＦにより覆われている。
従って、内側に配置された配線ＭＲ１，ＭＲ２，ＭＲ３，ＭＲ４，ＭＲ５は電気的に接続されて、環状の第１シールリング電極ＳＲ１を構成し、外側に配置された配線ＭＲ１，ＭＲ２，ＭＲ３，ＭＲ４，ＭＲ５は電気的に接続されて、環状の第２シールリング電極ＳＲ２を構成する。すなわち、電極部ＥＳＲは、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される。そして、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される電極部ＥＳＲは、シリサイド層ＭＳおよびプラグ電極ＰＬを介してｎ型半導体層ＮＲと電気的に接続している。
なお、本実施の形態１では、シールリングＳＲの電極部ＥＳＲを、環状の第１シールリング電極ＳＲ１と第２シールリング電極ＳＲ２とによって回路形成領域を二重に取り囲む構造としたが、これに限定されるものではなく、例えば回路形成領域を三重に取り囲む構造としてもよい。
（４）シールリングの特徴および効果について
本実施の形態１によるシールリングＳＲでは、前述したように、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される電極部ＥＳＲは、シリサイド層ＭＳおよびプラグ電極ＰＬを介してｎ型半導体層ＮＲと電気的に接続する。そして、ｎ型半導体層ＮＲはＢＯＸ層ＢＸ上に形成されている。従って、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される電極部ＥＳＲと、ｐ型の半導体基板ＳＢとの間には、ｎ型半導体層ＮＲ、ＢＯＸ層ＢＸおよびｐ型ウェルＰＷＲが存在することになる。
これにより、シールリングＳＲの電極部ＥＳＲと半導体基板ＳＢとの間に、ｎ型半導体層ＮＲ、ＢＯＸ層ＢＸおよびｐ型ウェルＰＷＲからなる容量が直列に接続されて、電極部ＥＳＲと半導体基板ＳＢとの間のインピーダンスが大きくなるので、シールリングＳＲの電極部ＥＳＲに印加されたノイズの半導体基板ＳＢへの伝播を抑制することができる。
前述の特許文献１に記載された半導体装置では、ガードリング（本実施の形態１におけるシールリングＳＲの電極部ＥＳＲに該当）とｐ型の半導体基板との間に、２つのｐｎ接合部が存在している。これらｐｎ接合部の接合界面近傍においてキャリア空乏層を形成し、容量を発生させることによって、インピーダンスを増加させている。このようにｐｎ接合部を形成することによってもノイズを抑制することはできる。しかし、高周波動作領域ではインピーダンスが小さくなるため、ノイズを拾いやすくなり、ノイズの伝播が懸念される。
しかし、本実施の形態１によるシールリングＳＲでは、ＢＯＸ層ＢＸをｎ型半導体層ＮＲとｐ型ウェルＰＷＲとの間に接続していることから、高周波動作領域においても、インピーダンスは小さくならないので、ノイズの伝播を抑制することができる。
≪半導体装置の製造方法≫
本実施の形態１による半導体装置の製造方法について図２〜図６を用いて説明する。図２〜図６は、本実施の形態１による半導体装置の製造工程を説明する断面図である。
まず、図２に示すように、半導体基板ＳＢ、半導体基板ＳＢ上に形成されたＢＯＸ層ＢＸおよびＢＯＸ層ＢＸ上に形成された半導体層ＳＬからなるＳＯＩ基板を用意する。半導体基板ＳＢは単結晶Ｓｉ（シリコン）からなる支持基板であり、ＢＯＸ層ＢＸは酸化シリコンからなり、半導体層ＳＬは１〜１０Ωｃｍ程度の抵抗を有する単結晶シリコンからなる。ＢＯＸ層ＢＸの厚さは、例えば１０〜２０ｎｍ程度であり、半導体層ＳＬの厚さは、例えば１０〜２０ｎｍ程度である。
次に、ＳＯＩ基板に、ＳＴＩ（Shallow Trench Isolation）構造を有する絶縁膜からなる素子分離部ＳＴＩを形成する。素子分離部ＳＴＩは、ＳＯＩ基板の複数の活性領域同士を分離する不活性領域である。つまり、活性領域の平面視における形状は、素子分離部ＳＴＩに囲まれることで規定されている。また、ＳＯＩ領域１Ａと、バルク領域１Ｂと、シールリング領域１Ｃとの間を互いに分離するように複数の素子分離部ＳＴＩが形成されており、ＳＯＩ領域１Ａおよびバルク領域１Ｂのそれぞれにおいては、隣り合う素子形成領域の間を分離するように複数の素子分離部ＳＴＩが形成されている。
次に、ｎ型ＳＯＩトランジスタＳＮを形成するＳＯＩ領域１Ａの半導体基板ＳＢにｐ型不純物をイオン注入することにより、選択的にｐ型ウェルＰＷＳを形成する。この際、図示は省略するが、ｎ型ＳＯＩトランジスタＳＮのしきい電圧制御拡散領域を形成する。同様に、ｐ型ＳＯＩトランジスタＳＰを形成するＳＯＩ領域１Ａの半導体基板ＳＢにｎ型不純物をイオン注入することにより、選択的にｎ型ウェルＮＷＳを形成する。この際、図示は省略するが、ｐ型ＳＯＩトランジスタＳＰのしきい電圧制御拡散領域を形成する。
次に、ｎ型バルクトランジスタＢＮを形成するバルク領域１Ｂの半導体基板ＳＢにｐ型不純物をイオン注入することにより、選択的にｐ型ウェルＰＷＢを形成する。この際、図示は省略するが、ｎ型バルクトランジスタＢＮのしきい電圧制御拡散領域を形成する。同様に、ｐ型バルクトランジスタＢＰを形成するバルク領域１Ｂの半導体基板ＳＢにｎ型不純物をイオン注入することにより、選択的にｎ型ウェルＮＷＢを形成する。この際、図示は省略するが、ｐ型バルクトランジスタＢＰのしきい電圧制御拡散領域を形成する。
次に、シールリング領域１Ｃの半導体基板ＳＢにｐ型不純物をイオン注入することにより、選択的にｐ型ウェルＰＷＲを形成する。
次に、ＳＯＩ領域１Ａおよびシールリング領域１Ｃにレジストパターンを形成した後、例えばドライエッチング法によりＢＯＸ層ＢＸをストッパーとしてバルク領域１Ｂの半導体層ＳＬを選択的に除去する。その後、レジストパターンを除去し、例えばフッ酸洗浄によりバルク領域１ＢのＢＯＸ層ＢＸを除去する。
以上の工程を経て形成されたＳＯＩ領域１Ａ、バルク領域１Ｂおよびシールリング領域１Ｃにおいては、ＳＯＩ領域１Ａおよびシールリング領域１Ｃの半導体層ＳＬ表面と、バルク領域１Ｂの半導体基板ＳＢの表面との間に段差が生じる。しかし、その段差は２０ｎｍ程度であり、後の製造工程において、段差部分における加工残りまたは断線を防止することができるので、ＳＯＩトランジスタとバルクトランジスタとを同一の製造工程で形成することが可能となる。
次に、ｎ型ＳＯＩトランジスタＳＮを形成するＳＯＩ領域１Ａの半導体層ＳＬにｐ型不純物をイオン注入することにより、選択的にｐ型半導体層ＰＳＬを形成する。同様に、ｐ型ＳＯＩトランジスタＳＰを形成するＳＯＩ領域１Ａの半導体層ＳＬにｎ型不純物をイオン注入することにより、選択的にｎ型半導体層ＮＳＬを形成する。
次に、図３に示すように、ＳＯＩ領域１Ａにｎ型ＳＯＩトランジスタＳＮのゲート絶縁膜ＧＩＳｎおよびｐ型ＳＯＩトランジスタＳＰのゲート絶縁膜ＧＩＳｐを形成し、バルク領域１Ｂにｎ型バルクトランジスタＢＮのゲート絶縁膜ＧＩＢｎおよびｐ型バルクトランジスタＢＰのゲート絶縁膜ＧＩＢｐを形成する。ゲート絶縁膜ＧＩＳｎ，ＧＩＳｐの厚さは、例えば２〜３ｎｍ程度、ゲート絶縁膜ＧＩＢｎ，ＧＩＢｐの厚さは、例えば７〜８ｎｍ程度である。
その後、例えばＣＶＤ（Chemical Vapor Deposition）法によりゲート絶縁膜ＧＩＳｎ，ＧＩＳｐ，ＧＩＢｎ，ＧＩＢｐ上に、多結晶シリコン膜ＰＯおよび窒化シリコン膜（図示は省略）を順に積層する。多結晶シリコン膜ＰＯの厚さは、例えば４０ｎｍ程度、窒化シリコン膜の厚さは、例えば３０ｎｍ程度である。
次に、レジストパターンをマスクとした異方性ドライエッチング法により窒化シリコン膜および多結晶シリコン膜ＰＯを順に加工する。これにより、ＳＯＩ領域１Ａにｎ型ＳＯＩトランジスタＳＮの多結晶シリコン膜ＰＯからなるゲート電極ＧＥＳｎを形成し、ｐ型ＳＯＩトランジスタＳＰの多結晶シリコン膜ＰＯからなるゲート電極ＧＥＳｐを形成する。同時に、バルク領域１Ｂにｎ型バルクトランジスタＢＮの多結晶シリコン膜ＰＯからなるゲート電極ＧＥＢｎを形成し、ｐ型バルクトランジスタＢＰの多結晶シリコン膜ＰＯからなるゲート電極ＧＥＢｐを形成する。
次に、バルク領域１Ｂのｎ型バルクトランジスタＢＮを形成する領域の半導体基板ＳＢにｎ型不純物、例えばＡｓ（ヒ素）をイオン注入する。これにより、自己整合的にｎ型バルクトランジスタＢＮのｎ型エクステンション層ＮＢ１を形成する。この際、ｎ型エクステンション層ＮＢ１のチャネル側にｐ型ハロー領域を形成してもよい。ｎ型バルクトランジスタＢＮでは、ｐ型ハロー領域を設けることにより、ｎ型エクステンション層ＮＢ１のチャネル方向への拡散を抑制することができる。
次に、バルク領域１Ｂのｐ型バルクトランジスタＢＰを形成する領域の半導体基板ＳＢにｐ型不純物、例えばＢＦ２（フッ化ボロン）をイオン注入する。これにより、自己整合的にｐ型バルクトランジスタＢＰのｐ型エクステンション層ＰＢ１を形成する。この際、ｐ型エクステンション層ＰＢ１のチャネル側にｎ型ハロー領域を形成してもよい。ｐ型バルクトランジスタＢＰでは、ｎ型ハロー領域を設けることにより、ｐ型エクステンション層ＰＢ１のチャネル方向への拡散を抑制することができる。
次に、ｎ型ＳＯＩトランジスタＳＮのゲート電極ＧＥＳｎの側壁およびｐ型ＳＯＩトランジスタＳＰのゲート電極ＧＥＳｐの側壁にサイドウォールスペーサ（図示は省略）を形成する。続いて、ＳＯＩ領域１Ａの露出したｐ型半導体層ＰＳＬおよびｎ型半導体層ＮＳＬ並びにシールリング領域１Ｃの半導体層ＳＬ上に、例えば選択エピタキシャル成長法により、Ｓｉ（シリコン）またはＳｉＧｅ（シリコンゲルマニウム）からなる積み上げ単結晶層、すなわちエピタキシャル層ＥＰを選択的に形成する。
その後、サイドウォールスペーサおよびゲート電極ＧＥＢｎ，ＧＥＢｐ，ＧＥＳｎ，ＧＥＳｐ上の窒化シリコン膜を選択的に除去する。
次に、図４に示すように、ＳＯＩ領域１Ａのｎ型ＳＯＩトランジスタＳＮを形成する領域のｐ型半導体層ＰＳＬにｎ型不純物、例えばＡｓ（ヒ素）をイオン注入する。これにより、自己整合的にｎ型ＳＯＩトランジスタＳＮのｎ型エクステンション層ＮＳ１を形成する。
次に、ＳＯＩ領域１Ａのｐ型ＳＯＩトランジスタＳＰを形成する領域のｎ型半導体層ＮＳＬにｐ型不純物、例えばＢＦ２（フッ化ボロン）をイオン注入する。これにより、自己整合的にｐ型ＳＯＩトランジスタＳＰのｐ型エクステンション層ＰＳ１を形成する。
次に、ｎ型ＳＯＩトランジスタＳＮのゲート電極ＧＥＳｎの側壁およびｐ型ＳＯＩトランジスタＳＰのゲート電極ＧＥＳｐの側壁にサイドウォールスペーサＳＷＳを形成し、ｎ型バルクトランジスタＢＮのゲート電極ＧＥＢｎの側壁およびｐ型バルクトランジスタＢＰのゲート電極ＧＥＢｐの側壁にサイドウォールスペーサＳＷＢを形成する。
次に、ＳＯＩ領域１Ａ、バルク領域１Ｂおよびシールリング領域１Ｃにｎ型不純物、例えばＡｓ（ヒ素）をイオン注入する。これにより、自己整合的にｎ型ＳＯＩトランジスタＳＮのｎ型拡散層ＮＳ２およびｎ型バルクトランジスタＢＮのｎ型拡散層ＮＢ２が形成される。すなわち、ｎ型ＳＯＩトランジスタＳＮでは、エピタキシャル層ＥＰおよびその下のｐ型半導体層ＰＳＬにｎ型不純物が注入されて、ｎ型拡散層ＮＳ２が形成され、ｎ型バルクトランジスタＢＮでは、半導体基板ＳＢにｎ型不純物が注入されて、ｎ型拡散層ＮＢ２が形成される。このとき、ゲート電極ＧＥＳｎ，ＧＥＢｎ下のチャネル領域にはｎ型不純物は注入されない。
これにより、ｎ型ＳＯＩトランジスタＳＮでは、ｎ型エクステンション層ＮＳ１およびｎ型拡散層ＮＳ２からなるソース・ドレイン用半導体領域ＮＳが形成され、ｎ型バルクトランジスタＢＮでは、ｎ型エクステンション層ＮＢ１およびｎ型拡散層ＮＢ２からなるソース・ドレイン用半導体領域ＮＢが形成される。
さらに、このイオン注入において、シールリング領域１Ｃの半導体層ＳＬにｎ型不純物が導入されて、ｎ型半導体層ＮＲが形成される。
次に、ＳＯＩ領域１Ａおよびバルク領域１Ｂにｐ型不純物、例えばＢＦ２（フッ化ボロン）をイオン注入する。これにより、自己整合的にｐ型ＳＯＩトランジスタＳＰのｐ型拡散層ＰＳ２およびｐ型バルクトランジスタＢＰのｐ型拡散層ＰＢ２が形成される。すなわち、ｐ型ＳＯＩトランジスタＳＰでは、エピタキシャル層ＥＰおよびその下のｎ型半導体層ＮＳＬにｐ型不純物が注入されて、ｐ型拡散層ＰＳ２が形成され、ｐ型バルクトランジスタＢＰでは、半導体基板ＳＢにｐ型不純物が注入されて、ｐ型拡散層ＰＢ２が形成される。このとき、ゲート電極ＧＥＳｐ，ＧＥＢｐ下のチャネル領域にはｐ型不純物は注入されない。
これにより、ｐ型ＳＯＩトランジスタＳＰでは、ｐ型エクステンション層ＰＳ１およびｐ型拡散層ＰＳ２からなるソース・ドレイン用半導体領域ＰＳが形成され、ｐ型バルクトランジスタＢＰでは、ｐ型エクステンション層ＰＢ１およびｐ型拡散層ＰＢ２からなるソース・ドレイン用半導体領域ＰＢが形成される。
次に、例えばＲＴＡ（Rapid Thermal Anneal）法により、イオン注入された不純物を活性化させ、かつ、熱拡散させる。
次に、図５に示すように、シリサイド層ＭＳを形成する。ＳＯＩ領域１Ａでは、ｎ型ＳＯＩトランジスタＳＮのゲート電極ＧＥＳｎおよびソース・ドレイン用半導体領域ＮＳのそれぞれの上部並びにｐ型ＳＯＩトランジスタＳＰのゲート電極ＧＥＳｐおよびソース・ドレイン用半導体領域ＰＳのそれぞれの上部にシリサイド層ＭＳを形成する。また、バルク領域１Ｂでは、ｎ型バルクトランジスタＢＮのゲート電極ＧＥＢｎおよびソース・ドレイン用半導体領域ＮＢのそれぞれの上部並びにｐ型バルクトランジスタＢＰのゲート電極ＧＥＢｐおよびソース・ドレイン用半導体領域ＰＢのそれぞれの上部にシリサイド層ＭＳを形成する。また、シールリング領域１Ｃでは、ｎ型半導体層ＮＲの上部にシリサイド層ＭＳを形成する。
上記の工程により、ＳＯＩ領域１Ａには、ゲート電極ＧＥＳｎとソース・ドレイン用半導体領域ＮＳとを有するｎ型ＳＯＩトランジスタＳＮおよびゲート電極ＧＥＳｐとソース・ドレイン用半導体領域ＰＳとを有するｐ型ＳＯＩトランジスタＳＰが形成される。また、バルク領域１Ｂには、ゲート電極ＧＥＢｎとソース・ドレイン用半導体領域ＮＢとを有するｎ型バルクトランジスタＢＮおよびゲート電極ＧＥＢｐとソース・ドレイン用半導体領域ＰＢとを有するｐ型バルクトランジスタＢＰが形成される。
次に、ＳＯＩ領域１Ａ、バルク領域１Ｂおよびシールリング領域１Ｃを覆うように、半導体基板ＳＢ上に、第１層間絶縁膜ＩＬ１を形成した後、第１層間絶縁膜ＩＬ１の上面を平坦化する。
次に、第１層間絶縁膜ＩＬ１を貫通する接続孔ＣＴを形成する。ＳＯＩ領域１Ａには、ｎ型ＳＯＩトランジスタＳＮのゲート電極ＧＥＳｎおよびソース・ドレイン用半導体領域ＮＳ並びにｐ型ＳＯＩトランジスタＳＰのゲート電極ＧＥＳｐおよびソース・ドレイン用半導体領域ＰＳのそれぞれの上部に形成されたシリサイド層ＭＳに達する接続孔ＣＴが形成される。また、バルク領域１Ｂには、ｎ型バルクトランジスタＢＮのゲート電極ＧＥＢｎおよびソース・ドレイン用半導体領域ＮＢ並びにｐ型バルクトランジスタＢＰのゲート電極ＧＥＢｐおよびソース・ドレイン用半導体領域ＰＢのそれぞれの上部に形成されたシリサイド層ＭＳに達する接続孔ＣＴが形成される。また、シールリング領域１Ｃには、ｎ型半導体層ＮＲの上部に形成されたシリサイド層ＭＳに達する接続孔ＣＴが形成される。
次に、接続孔ＣＴの内部を含む第１層間絶縁膜ＩＬ１上に、例えばスパッタリング法により、例えばＴｉ（チタン）を含むバリア導体膜とＷ（タングステン）膜とを順次形成する。その後、例えばＣＭＰ（Chemical Mechanical Polishing）法により第１層間絶縁膜ＩＬ１上のバリア導体膜およびＷ（タングステン）膜を除去して、接続孔ＣＴの内部にＷ（タングステン）膜を主導体膜とする柱状のプラグ電極ＰＬを形成する。
続いて、第１層間絶縁膜ＩＬ１上およびプラグ電極ＰＬ上に金属膜、例えばＣｕ（銅）またはＡｌ（アルミニウム）などを形成した後、この金属膜を加工することにより、プラグ電極ＰＬと電気的に接続する第１層目の配線Ｍ１，ＭＲ１を形成する。
次に、図６に示すように、配線Ｍ１，ＭＲ１を覆うように、第１層間絶縁膜ＩＬ１上に第２層間絶縁膜ＩＬ２を形成した後、第２層間絶縁膜ＩＬ２の上面を平坦化する。
次に、第２層間絶縁膜ＩＬ２を貫通して配線Ｍ１，ＭＲ１に達するビアホールを形成した後、ビアホールの内部に、例えばＷ（タングステン）膜を主導体膜とする第１導電膜ＶＡ１を形成する。続いて、第２層間絶縁膜ＩＬ２上に、第１導電膜ＶＡ１と電気的に接続する、金属膜からなる第２層目の配線Ｍ２，ＭＲ２を形成する。
さらに、配線Ｍ２，ＭＲ２を覆うように、第２層間絶縁膜ＩＬ２上に第３層間絶縁膜ＩＬ３を形成し、この第３層間絶縁膜ＩＬ３を貫通して配線Ｍ２，ＭＲ２に達するビアホールを形成した後、ビアホールの内部に、例えばＷ（タングステン）膜を主導体膜とする第２導電膜ＶＡ２を形成する。続いて、第３層間絶縁膜ＩＬ３上に、第２導電膜ＶＡ２と電気的に接続する、金属膜からなる第３層目の配線Ｍ３，ＭＲ３を形成する。
さらに、配線Ｍ３，ＭＲ３を覆うように、第３層間絶縁膜ＩＬ３上に第４層間絶縁膜ＩＬ４を形成し、この第４層間絶縁膜ＩＬ４を貫通して配線Ｍ３，ＭＲ３に達するビアホールを形成した後、ビアホールの内部に、例えばＷ（タングステン）膜を主導体膜とする第３導電膜ＶＡ３を形成する。続いて、第４層間絶縁膜ＩＬ４上に、第３導電膜ＶＡ３と電気的に接続する、金属膜からなる第４層目の配線Ｍ４，ＭＲ４を形成する。
さらに、配線Ｍ４，ＭＲ４を覆うように、第４層間絶縁膜ＩＬ４上に第５層間絶縁膜ＩＬ５を形成し、この第５層間絶縁膜ＩＬ５を貫通して配線Ｍ４，ＭＲ４に達するビアホールを形成した後、ビアホールの内部に、例えばＷ（タングステン）膜を主導体膜とする第４導電膜ＶＡ４を形成する。続いて、第５層間絶縁膜ＩＬ５上に、第４導電膜ＶＡ４と電気的に接続する、金属膜からなる第５層目の配線Ｍ５，ＭＲ５およびパッド電極ＰＥを形成する。
上記の工程により、ＳＯＩ領域１Ａおよびバルク領域１Ｂには、多層配線が形成される。また、シールリング領域１Ｃには、シールリングＳＲの電極部ＥＳＲが形成される。
次に、配線Ｍ５，ＭＲ５およびパッド電極ＰＥを覆うように、例えば窒化シリコンからなる絶縁膜ＰＳＮを形成した後、外部との接続部分となるパッド電極ＰＥ上の絶縁膜ＰＳＮを除去して、パッド電極ＰＥの上面を露出させる。続いて、パッド電極ＰＥの上面が露出するように、絶縁膜ＰＳＮ上に保護膜ＲＦを形成する。保護膜ＲＦは、例えば感光性ポリイミドなどからなる。
以上の工程により、本実施の形態１による半導体装置ＳＭ１が略完成する。
このように、本実施の形態１によれば、シールリングＳＲの電極部ＥＳＲと半導体基板ＳＢとの間に、ｎ型半導体層ＮＲ、ＢＯＸ層ＢＸおよびｐ型ウェルＰＷＲからなる容量が直列に接続されるので、電極部ＥＳＲと半導体基板ＳＢとの間のインピーダンスが大きくなり、シールリングＳＲの電極部ＥＳＲに印加されたノイズの半導体基板ＳＢへの伝播を抑制することができる。
≪変形例≫
以下、本実施の形態１の変形例（第１変形例〜第６変形例）による半導体装置の構成について説明する。
（ａ）第１変形例
本実施の形態１の第１変形例による半導体装置の構成について図７を用いて説明する。図７は、本実施の形態１の第１変形例による半導体装置を説明する断面図である。
本実施の形態１の第１変形例による半導体装置ＳＭ１ａと、前述の半導体装置ＳＭ１との相違点は、シールリングＳＲの電極部ＥＳＲと半導体基板ＳＢとの間の構成であって、半導体基板ＳＢとｐ型ウェルＰＷＲとの間の埋め込みｎ型ウェルＤＮＷの有無である。
図７に示すように、半導体装置ＳＭ１ａでは、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される電極部ＥＳＲと、半導体基板ＳＢとの間に、ｎ型半導体層ＮＲ、ＢＯＸ層ＢＸ、ｐ型ウェルＰＷＲおよび埋め込みｎ型ウェルＤＮＷが存在している。埋め込みｎ型ウェルＤＮＷは、例えば半導体基板ＳＢへｎ型不純物をイオン注入することにより、ｐ型ウェルＰＷＲの深さよりも深く形成され、埋め込みｎ型ウェルＤＮＷの不純物濃度は、半導体基板ＳＢの不純物濃度よりも高く設定されている。
これにより、電極部ＥＳＲと半導体基板ＳＢとの間に、ｎ型半導体層ＮＲ、ＢＯＸ層ＢＸおよびｐ型ウェルＰＷＲからなる第１容量と、ｐ型ウェルＰＷＲと埋め込みｎ型ウェルＤＮＷとの間のｐｎ接合部で形成される空乏層により生じる第２容量と、埋め込みｎ型ウェルＤＮＷと半導体基板ＳＢとの間のｐｎ接合部で形成される空乏層により生じる第３容量と、が並列に接続される。
その結果、半導体装置ＳＭ１よりも、さらに、シールリング領域１Ｃにおける容量が小さくなり、電極部ＥＳＲと半導体基板ＳＢとの間のインピーダンスが大きくなるので、シールリングＳＲの電極部ＥＳＲに印加されたノイズの半導体基板ＳＢへの伝播を抑制することができる。
（ｂ）第２変形例
本実施の形態１の第２変形例による半導体装置の構成について図８を用いて説明する。図８は、本実施の形態１の第２変形例による半導体装置を説明する断面図である。
本実施の形態１の第２変形例による半導体装置ＳＭ１ｂと、前述の半導体装置ＳＭ１との相違点は、シールリングＳＲの電極部ＥＳＲと半導体基板ＳＢとの間の構成である。
図８に示すように、半導体装置ＳＭ１ｂでは、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される電極部ＥＳＲと、半導体基板ＳＢとの間に、ｎ型半導体層ＮＲ、ＢＯＸ層ＢＸ、ｐ型拡散層ＰＲＲおよびｎ型ウェルＮＷＲが存在している。ｎ型ウェルＮＷＲは、例えば半導体基板ＳＢへｎ型不純物をイオン注入することにより形成される。また、ｐ型拡散層ＰＲＲは、例えば半導体基板ＳＢへｐ型不純物をイオン注入することにより、ｎ型ウェルＮＷＲの深さよりも浅く形成され、ｐ型拡散層ＰＲＲの不純物濃度は、ｎ型ウェルＮＷＲおよび半導体基板ＳＢの不純物濃度よりも高く設定されている。
これにより、電極部ＥＳＲと半導体基板ＳＢとの間に、ｎ型半導体層ＮＲ、ＢＯＸ層ＢＸおよびｐ型拡散層ＰＲＲからなる第１容量と、ｐ型拡散層ＰＲＲとｎ型ウェルＮＷＲとの間のｐｎ接合部で形成される空乏層により生じる第２容量と、ｎ型ウェルＮＷＲと半導体基板ＳＢとの間のｐｎ接合部で形成される空乏層により生じる第３容量と、が並列に接続される。
その結果、半導体装置ＳＭ１よりも、さらに、シールリング領域１Ｃにおける容量が小さくなり、電極部ＥＳＲと半導体基板ＳＢとの間のインピーダンスが大きくなるので、シールリングＳＲの電極部ＥＳＲに印加されたノイズの半導体基板ＳＢへの伝播を抑制することができる。
（ｃ）第３変形例
本実施の形態１の第３変形例による半導体装置の構成について図９を用いて説明する。図９は、本実施の形態１の第３変形例による半導体装置を説明する断面図である。
本実施の形態１の第３変形例による半導体装置ＳＭ１ｃと、前述の半導体装置ＳＭ１との相違点は、シールリングＳＲの電極部ＥＳＲと半導体基板ＳＢとの間の構成である。
図９に示すように、半導体装置ＳＭ１ｃでは、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される電極部ＥＳＲと、半導体基板ＳＢとの間に、ｐ型半導体層ＰＲ、ＢＯＸ層ＢＸおよびｎ型ウェルＮＷＲが存在している。ｐ型半導体層ＰＲは、例えば半導体層ＳＬにｐ型不純物をイオン注入することにより形成される。
これにより、電極部ＥＳＲと半導体基板ＳＢとの間に、ｐ型半導体層ＰＲ、ＢＯＸ層ＢＸおよびｎ型ウェル領域ＮＷＲからなる第１容量と、ｎ型ウェル領域ＮＷＲと半導体基板ＳＢとの間のｐｎ接合部で形成される空乏層により生じる第２容量と、が並列に接続される。
その結果、半導体装置ＳＭ１よりも、さらに、シールリング領域１Ｃにおける容量が小さくなり、電極部ＥＳＲと半導体基板ＳＢとの間のインピーダンスが大きくなるので、シールリングＳＲの電極部ＥＳＲに印加されたノイズの半導体基板ＳＢへの伝播を抑制することができる。
（ｄ）第４変形例
本実施の形態１の第４変形例による半導体装置の構成について図１０を用いて説明する。図１０は、本実施の形態１の第４変形例による半導体装置を説明する断面図である。
本実施の形態１の第４変形例による半導体装置ＳＭ１ｄと、前述の半導体装置ＳＭ１との相違点は、シールリングＳＲの電極部ＥＳＲと半導体基板ＳＢとの間の構成である。
図１０に示すように、半導体装置ＳＭ１ｄでは、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される電極部ＥＳＲと、半導体基板ＳＢとの間に、ｎ型半導体層ＮＲ、ＢＯＸ層ＢＸおよびｎ型ウェルＮＷＲが存在している。
これにより、電極部ＥＳＲと半導体基板ＳＢとの間に、ｎ型半導体層ＮＲ、ＢＯＸ層ＢＸおよびｎ型ウェル領域ＮＷＲからなる第１容量と、ｎ型ウェル領域ＮＷＲと半導体基板ＳＢとの間のｐｎ接合部で形成される空乏層により生じる第２容量と、が並列に接続される。
その結果、半導体装置ＳＭ１よりも、さらに、シールリング領域１Ｃにおける容量が小さくなり、電極部ＥＳＲと半導体基板ＳＢとの間のインピーダンスが大きくなるので、シールリングＳＲの電極部ＥＳＲに印加されたノイズの半導体基板ＳＢへの伝播を抑制することができる。
（ｅ）第５変形例
本実施の形態１の第５変形例による半導体装置の構成について図１１を用いて説明する。図１１は、本実施の形態１の第５変形例による半導体装置を説明する断面図である。
本実施の形態１の第５変形例による半導体装置ＳＭ１ｅと、前述の半導体装置ＳＭ１との相違点は、シールリングＳＲの電極部ＥＳＲと半導体基板ＳＢとの間の構成である。
図１１に示すように、半導体装置ＳＭ１ｅでは、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される電極部ＥＳＲと、半導体基板ＳＢとの間に、ｐ型半導体層ＰＲ、ＢＯＸ層ＢＸおよびｐ型ウェルＰＷＲが存在している。ｐ型半導体層ＰＲは、例えば半導体層ＳＬにｐ型不純物をイオン注入することにより形成される。
これにより、電極部ＥＳＲと半導体基板ＳＢとの間に、ｐ型半導体層ＰＲ、ＢＯＸ層ＢＸおよびｐ型ウェルＰＷＲからなる第１容量が形成される。
その結果、半導体装置ＳＭ１と同等の容量を得ることができて、シールリングＳＲの電極部ＥＳＲに印加されたノイズが、半導体基板ＳＢに伝播するのを抑制することができる。
（ｆ）第６変形例
本実施の形態１の第６変形例による半導体装置の構成について図１２を用いて説明する。図１２は、本実施の形態１の第６変形例による半導体装置を説明する断面図である。
本実施の形態１の第６変形例による半導体装置ＳＭ１ｆと、前述の半導体装置ＳＭ１との相違点は、シールリングＳＲの電極部ＥＳＲと半導体基板ＳＢとの間の構成である。
図１２に示すように、半導体装置ＳＭ１ｆでは、第１シールリング電極ＳＲ１および第２シールリング電極ＳＲ２から構成される電極部ＥＳＲと、半導体基板ＳＢとの間に、ｐ型半導体層ＰＲ、ＢＯＸ層ＢＸ、ｐ型ウェルＰＷＲおよび埋め込みｎ型ウェルＤＮＷが存在している。ｐ型半導体層ＰＲは、例えば半導体層ＳＬにｐ型不純物をイオン注入することにより形成される。また、埋め込みｎ型ウェルＤＮＷは、例えば半導体基板ＳＢへｎ型不純物をイオン注入することにより、ｐ型ウェルＰＷＲの深さよりも深く形成され、埋め込みｎ型ウェルＤＮＷの不純物濃度は、半導体基板ＳＢの不純物濃度よりも高く設定されている。
これにより、電極部ＥＳＲと半導体基板ＳＢとの間に、ｐ型半導体層ＰＲ、ＢＯＸ層ＢＸおよびｐ型ウェルＰＷＲからなる第１容量と、ｐ型ウェルＰＷＲと埋め込みｎ型ウェルＤＮＷとの間のｐｎ接合部で形成される空乏層により生じる第２容量と、埋め込みｎ型ウェルＤＮＷと半導体基板ＳＢとの間のｐｎ接合部で形成される空乏層により生じる第３容量と、が並列に接続される。
その結果、半導体装置ＳＭ１よりも、さらに、シールリング領域１Ｃにおける容量が小さくなり、電極部ＥＳＲと半導体基板ＳＢとの間のインピーダンスが大きくなるので、シールリングＳＲの電極部ＥＳＲに印加されたノイズの半導体基板ＳＢへの伝播を抑制することができる。
（実施の形態２）
≪半導体装置の構成≫
本実施の形態２による半導体装置の構成について図１３および図１４を用いて説明する。図１３は、本実施の形態２による半導体装置を説明する平面図である。図１４は、図１３のＡ−Ａ線に沿った断面図である。
図１３に示すように、本実施の形態２による半導体装置ＳＭ２は、平面視において矩形形状であって、デジタル回路部ＤＣおよびアナログ回路部ＡＣなどが形成された回路形成領域を有し、回路形成領域を取り囲む環状のシールリングＳＲが、半導体装置ＳＭ２のダイシング面ＤＦに沿って設けられている。
シールリングＳＲは、例えば前述の実施の形態１の変形例３に示した構造（図９参照）を採用している。すなわち、図９に示したように、シールリングＳＲは、第１層目の配線ＭＲ１から第５層目の配線ＭＲ５を接続した電極部ＥＳＲと、ｐ型半導体層ＰＲと、ＢＯＸ層ＢＸと、ｎ型ウェルＮＷＲと、から構成され、電極部ＥＳＲは、第１層間絶縁膜ＩＬ１を貫通する接続孔ＣＴの内部に埋め込まれたプラグ電極ＰＬおよびシリサイド層ＭＳを介して、ｐ型半導体層ＰＲと電気的に接続されている。
なお、シールリングＳＲの構造はこれに限定されるものではなく、例えば前述の実施の形態１に記載したシールリングＳＲ（図１参照）または変形例１、２、４、５、６に記載したシールリングＳＲ（図７、８、１０、１１、１２参照）であってもよい。
しかし、図１４に示すように、ノイズに弱い回路、例えばアナログ回路部ＡＣの近くに配置されたシールリングＳＲの一部分ＳＲＣにはプラグ電極ＰＬが形成されていない。このように、電極部ＥＳＲとｐ型半導体層ＰＲとをプラブ電極ＰＬで接続しない部分ＳＲＣを設けることにより、抵抗を大きくしてインピーダンスを増大させることができる。従って、この部分ＳＲＣでは、シールリングＳＲに印加されたノイズが、半導体基板ＳＢに伝播しないようにすることができる。
なお、プラグ電極ＰＬを形成しないことによる耐水性などの信頼性の劣化が懸念されるため、プラグ電極ＰＬを形成しない部分ＳＲＣは、アナログ回路ＡＣのようにノイズに弱い回路の近くにのみに配置している。
（実施の形態３）
≪半導体装置の構成≫
本実施の形態３による半導体装置の構成について図１５および図１６を用いて説明する。図１５は、本実施の形態３による半導体装置を説明する平面図である。図１６は、図１５のＢ−Ｂ線に沿った断面図である。
図１５に示すように、本実施の形態３による半導体装置ＳＭ３は、平面視において矩形形状であって、回路形成領域を取り囲む環状のシールリングＳＲが、半導体装置ＳＭ３のダイシング面ＤＦに沿って設けられている。
シールリングＳＲは、例えば前述の実施の形態１の変形例３に示した構造（図９参照）を採用している。すなわち、図９に示したように、シールリングＳＲは、第１層目の配線ＭＲ１から第５層目の配線ＭＲ５を接続した電極部ＥＳＲと、ｐ型半導体層ＰＲと、ＢＯＸ層ＢＸと、ｎ型ウェルＮＷＲと、から構成され、電極部ＥＳＲは、第１層間絶縁膜ＩＬ１を貫通する接続孔ＣＴの内部に埋め込まれたプラグ電極ＰＬおよびシリサイド層ＭＳを介して、ｐ型半導体層ＰＲと電気的に接続されている。
なお、シールリングＳＲの構造はこれに限定されるものではなく、例えば前述の実施の形態１に記載したシールリングＳＲ（図１参照）または変形例１、２、４、５、６に記載したシールリングＳＲ（図７、８、１０、１１、１２参照）であってもよい。
しかし、図１６に示すように、半導体装置ＳＭ３の４つの角部に近接するシールリングＳＲの一部分ＳＲＢには、ＢＯＸ層ＢＸが形成されていない。
半導体装置ＳＭ３の製造時において、ＢＯＸ層ＢＸに電荷が溜まり、ＢＯＸ層ＢＸを挟んで電極部ＥＳＢ側と半導体基板ＳＢ側との間で電位差が大きくなり、ＢＯＸ層ＢＸが破壊する恐れがある。しかし、本実施の形態３では、ＢＯＸ層ＢＸに溜まった電荷を、ＢＯＸ層ＢＸを形成しないシールリングＳＲの一部分ＳＲＢにおいて半導体基板ＳＢへ流すことにより、ＢＯＸ層ＢＸに電荷が溜まり難くなり、ＢＯＸ層ＢＸの破壊を防止することができる。
なお、ＢＯＸ層ＢＸを形成しないことによるインピーダンスの低下が懸念されため、本実施の形態３では、ＢＯＸ層ＢＸを形成しない部分ＳＲＢを、半導体装置ＳＭ３の４つの角部に近接する部分に設けている。
また、本実施の形態３では、ＢＯＸ層ＢＸを形成しない部分ＳＲＢを、半導体装置ＳＭ３の４つの角部に近接する部分に設けているが、例えば１つの角部、２つ角部または３つの角部に近接する部分に設けてもよく、また、角部に限定されず、例えばノイズに弱いアナログ回路ＡＣから離れた、ダイシング面ＤＦと平行する部分であってもよい。
（実施の形態４）
≪半導体装置の構成≫
本実施の形態４による半導体装置の構成について図１７および図１８を用いて説明する。図１７は、本実施の形態４による半導体装置を説明する平面図である。図１８は、図１７のＣ−Ｃ線に沿った断面図である。
例えば前述の実施の形態１によるシールリングＳＲは、平面視において内側（回路形成領域側）に配置された環状の第１シールリング電極ＳＲ１と、平面視において外側（回路形成領域と反対側）に配置された環状の第２シールリング電極ＳＲ２とから構成された、回路形成領域を二重に取り囲む環状構造を有している。
図１７に示すように、本実施の形態４による半導体装置ＳＭ４は、平面視において矩形形状であって、回路形成領域を取り囲む環状のシールリングＳＲが、半導体装置ＳＭ４のダイシング面ＤＦに沿って設けられている。
しかし、本実施の形態４によるシールリングＳＲは、図１７および図１８に示すように、内側に配置された環状の第１シールリング電極ＳＲ１と、外側に配置された環状の第２シールリング電極ＳＲ２と、第１シールリング電極ＳＲ１と第２シールリング電極ＳＲ２との間に配置された環状の第３シールリング電極ＳＲ３と、から構成された、回路形成領域を三重に取り囲む環状構造を有している。
第１シールリング電極ＳＲ１および第３シールリング電極ＳＲ３が形成されるシールリングの第１部分は、例えば前述の実施の形態１の変形例１に示した構造（図７参照）を採用している。すなわち、図７に示したように、シールリングＳＲの第１部分は、第１シールドリング電極ＳＲ１および第３シールドリング電極ＳＲ３と、ｎ型半導体層ＮＲと、ＢＯＸ層ＢＸと、ｐ型ウェルＰＷＲと、埋め込みｎ型ウェルＤＮＷと、から構成される。そして、第１シールリング電極ＳＲ１および第３シールリング電極ＳＲ３は、第１層間絶縁膜ＩＬ１を貫通する接続孔ＣＴの内部に埋め込まれたプラグ電極ＰＬおよびシリサイド層ＭＳを介してｎ型半導体層ＮＲと電気的に接続されている。
なお、シールリングＳＲの第１部分の構造はこれに限定されるものではなく、例えば前述の実施の形態１に記載したシールリングＳＲ（図１参照）または変形例２、３、４、５、６に記載したシールリングＳＲ（図８、９、１０、１１、１２参照）であってもよい。
しかし、第２シールリング電極ＳＲ２が形成されるシールリングの第２部分は、ｎ型拡散層ＮＲＲと、ｐ型ウェルＰＷＲと、埋め込みｎ型ウェルＤＮＷと、から構成され、第２シールリング電極ＳＲ２は、第１層間絶縁膜ＩＬ１を貫通する接続孔ＣＴの内部に埋め込まれたプラグ電極ＰＬおよびシリサイド層ＭＳを介してｎ型拡散層ＮＲＲと電気的に接続されている。すなわち、第２シールリング電極ＳＲ２と半導体基板ＳＢとの間には、ＢＯＸ層ＢＸが設けられていない。
半導体装置ＳＭ４の製造時において、ＢＯＸ層ＢＸに電荷が溜まり、ＢＯＸ層ＢＸを挟んで電極部ＥＳＢ側と半導体基板ＳＢ側との間で電位差が大きくなり、ＢＯＸ層ＢＸが破壊する恐れがある。しかし、本実施の形態４では、ＢＯＸ層ＢＸに溜まった電荷を、ＢＯＸ層ＢＸを形成しない第２部分を介して半導体基板ＳＢへ流すことにより、ＢＯＸ層ＢＸに電荷が溜まり難くなり、ＢＯＸ層ＢＸの破壊を防止することができる。
≪変形例≫
本実施の形態４の変形例による半導体装置の構成について図１９を用いて説明する。図１９は、本実施の形態４の変形例による半導体装置を説明する断面図である。
図１９に示すように、ＢＯＸ層ＢＸを形成した第１部分と、ＢＯＸ層ＢＸを形成しない第２部分との間に、素子分離部ＳＴＩを形成してもよく、このような構造であっても、ＢＯＸ層ＢＸに溜まった電荷を、ＢＯＸ層ＢＸを形成しない第２部分を介して半導体基板ＳＢへ流すことができるので、ＢＯＸ層ＢＸに電荷が溜まり難くなり、ＢＯＸ層ＢＸの破壊を防止することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ ＳＯＩ領域
１Ｂ バルク領域
１Ｃ シールリング領域
ＡＣ アナログ回路部
ＢＮ ｎチャネル型バルクトランジスタ
ＢＰ ｐチャネル型バルクトランジスタ
ＢＸ ＢＯＸ層
ＣＴ 接続孔
ＤＣ デジタル回路部
ＤＦ ダイシング面
ＤＮＷ 埋め込みｎ型ウェル
ＥＰ エピタキシャル層
ＥＳＲ 電極部
ＧＥＢｎ，ＧＥＢｐ，ＧＥＳｎ，ＧＥＳｐ ゲート電極
ＧＩＢｎ，ＧＩＢｐ，ＧＩＳｎ，ＧＩＳｐ ゲート絶縁膜
ＩＬ１〜ＩＬ５ 第１〜第５層間絶縁膜
Ｍ１〜Ｍ５，ＭＲ１〜ＭＲ５ 配線
ＭＳ シリサイド層
ＮＢ ソース・ドレイン用半導体領域
ＮＢ１ ｎ型エクステンション層
ＮＢ２ ｎ型拡散層
ＮＲ ｎ型半導体層
ＮＲＲ ｎ型拡散層
ＮＳ ソース・ドレイン用半導体領域
ＮＳ１ ｎ型エクステンション層
ＮＳ２ ｎ型拡散層
ＮＳＬ ｎ型半導体層
ＮＷＢ，ＮＷＲ，ＮＷＳ ｎ型ウェル
ＰＢ ソース・ドレイン用半導体領域
ＰＢ１ ｐ型エクステンション層
ＰＢ２ ｐ型拡散層
ＰＥ パッド電極
ＰＬ プラグ電極
ＰＯ 多結晶シリコン膜
ＰＲ ｐ型半導体層
ＰＲＲ ｐ型拡散層
ＰＳ ソース・ドレイン用半導体領域
ＰＳ１ ｐ型エクステンション層
ＰＳ２ ｐ型拡散層
ＰＳＬ ｐ型半導体層
ＰＳＮ 絶縁膜
ＰＷＢ，ＰＷＲ，ＰＷＳ ｐ型ウェル
ＲＦ 保護膜
ＳＢ 半導体基板
ＳＬ 半導体層
ＳＭ１，ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ，ＳＭ１ｄ，ＳＭ１ｅ，ＳＭ１ｆ 半導体装置
ＳＭ２，ＳＭ３，ＳＭ４ 半導体装置
ＳＮ ｎチャネル型ＳＯＩトランジスタ
ＳＰ ｐチャネル型ＳＯＩトランジスタ
ＳＲ シールリング
ＳＲ１ 第１シールリング電極
ＳＲ２ 第２シールリング電極
ＳＲ３ 第３シールリング電極
ＳＲＢ，ＳＲＣ シードリングの一部
ＳＴＩ 素子分離部
ＳＷＢ，ＳＷＳ サイドウォールスペーサ
ＶＡ１〜ＶＡ４ 第１〜第４導電膜

Claims (16)

  1. 第１領域と、
    前記第１領域の外周を囲む第２領域と、
    前記第２領域に形成された環状のシールリングと、
    を備える半導体装置であって、
    前記第２領域は、
    第１導電型の半導体基板、前記半導体基板上の埋め込み絶縁膜および前記埋め込み絶縁膜上の半導体層とから構成されるＳＯＩ基板と、
    前記半導体層上に設けられた層間絶縁膜と、
    を有し、
    前記シールリングは、
    前記層間絶縁膜に埋設された導電膜からなる環状の電極部と、
    前記半導体層と、
    前記埋め込み絶縁膜と、
    を有し、
    前記電極部は前記半導体層と電気的に接続している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体層の表層部にシリサイド層が設けられている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記シールリングは、前記半導体基板と前記埋め込み絶縁膜との界面から第１深さを有して、前記半導体基板に設けられた第１ウェルをさらに有し、
    前記半導体層は、前記第１導電型と異なる第２導電型であり、
    前記第１ウェルは、前記第１導電型である、半導体装置。
  4. 請求項３記載の半導体装置において、
    前記シールリングは、前記第１ウェルの底面を取り囲む、前記第２導電型の第１埋め込みウェルをさらに有する、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記シールリングは、前記半導体基板と前記埋め込み絶縁膜との界面から第２深さを有して、前記半導体基板に設けられた第２ウェルと、前記半導体基板と前記埋め込み絶縁膜との界面から、前記第２深さよりも浅い第３深さを有して、前記半導体基板に設けられた半導体領域と、をさらに有し、
    前記半導体層および前記第２ウェルは、前記第１導電型と異なる第２導電型であり、
    前記半導体領域は、前記第１導電型である、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記シールリングは、前記半導体基板と前記埋め込み絶縁膜との界面から第４深さを有して、前記半導体基板に設けられた第３ウェルをさらに有し、
    前記半導体層は、前記第１導電型であり、
    前記第３ウェルは、前記第１導電型と異なる第２導電型である、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記シールリングは、前記半導体基板と前記埋め込み絶縁膜との界面から第５深さを有して、前記半導体基板に設けられた第４ウェルをさらに有し、
    前記半導体層および前記第４ウェルは、前記第１導電型と異なる第２導電型である、半導体装置。
  8. 請求項１記載の半導体装置において、
    前記シールリングは、前記半導体基板と前記埋め込み絶縁膜との界面から第６深さを有して、前記半導体基板に設けられた第５ウェルをさらに有し、
    前記半導体層および前記第５ウェルは、前記第１導電型である、半導体装置。
  9. 請求項８記載の半導体装置において、
    前記シールリングは、前記第５ウェルの底面を取り囲む、前記第１導電型と異なる第２導電型の第２埋め込みウェルをさらに有する、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記シールリングの一部では、前記電極部が前記半導体層と接続していない、半導体装置。
  11. 請求項１記載の半導体装置において、
    前記第１領域には、アナログ回路が形成されており、
    前記アナログ回路に近接する前記シールリングの一部では、前記電極部が前記半導体層と接続していない、半導体装置。
  12. 請求項１記載の半導体装置において、
    前記シールリングの一部では、前記埋め込み絶縁膜が形成されておらず、前記半導体層が前記半導体基板に接続する、半導体装置。
  13. 請求項１記載の半導体装置において、
    前記半導体基板は平面視において四角形状であり、
    前記シールリングは、前記半導体基板の周縁に沿って設けられており、
    前記半導体基板の角部に近接する前記シールリングの一部では、前記埋め込み絶縁膜が形成されておらず、前記半導体層が前記半導体基板に接続する、半導体装置。
  14. 請求項１記載の半導体装置において、
    前記電極部は、前記第１領域側に設けられた環状の第１シールリング電極と、前記第１シールリング電極と離間して、前記第１領域と反対側に設けられた環状の第２シールリング電極と、前記第１シールリング電極および前記第２シールリング電極と離間して、前記第１シールリング電極と前記第２シールリング電極との間に設けられた環状の第３シールリング電極と、から構成され、
    前記第１シールリング電極および前記第３シールリング電極の直下には、前記埋め込み絶縁膜が配置され、前記第２シールリング電極の直下には、前記埋め込み絶縁膜が配置されていない、半導体装置。
  15. 請求項１４記載の半導体装置において、
    前記第１シールリング電極および前記第３シールリング電極は、前記埋め込み絶縁膜上の前記半導体層の表層部に設けられた第１シリサイド層と接続し、
    前記第２シールリング電極は、前記半導体基板の表層部に設けられた第２シリサイド層と接続する、半導体装置。
  16. 請求項１４記載の半導体装置において、
    前記第１シールリング電極および前記第３シールリング電極が設けられる領域と、前記第２シールリング電極が設けられる領域との間に、素子分離部が設けられている、半導体装置。
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