JPH01265555A - ラッチアップ防止手段をもつ半導体装置 - Google Patents
ラッチアップ防止手段をもつ半導体装置Info
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- JPH01265555A JPH01265555A JP63094090A JP9409088A JPH01265555A JP H01265555 A JPH01265555 A JP H01265555A JP 63094090 A JP63094090 A JP 63094090A JP 9409088 A JP9409088 A JP 9409088A JP H01265555 A JPH01265555 A JP H01265555A
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- Japan
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- well
- circuit part
- circuit section
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- 230000003449 preventive effect Effects 0.000 title 1
- 239000000758 substrate Substances 0.000 abstract description 5
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- 238000002955 isolation Methods 0.000 abstract description 2
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はＣＭＯ８回路を含む集積回路装置に関し、特に
ＣＭＯ５回路のラッチアップ防止手段を備えた半導体集
積回路装置に関するものである。
ＣＭＯ５回路のラッチアップ防止手段を備えた半導体集
積回路装置に関するものである。
（従来技術）
ＣＭＯ８構造回路ではＰＭＯＳトランジスタとＮＭｏ５
トランジスタの間に寄生するトランジスタによってラッ
チアップ現象が発生し、過電流が流れることがある。そ
のため、なんらかのラッチアップ対策が必要となる。
トランジスタの間に寄生するトランジスタによってラッ
チアップ現象が発生し、過電流が流れることがある。そ
のため、なんらかのラッチアップ対策が必要となる。
第４図にＣＭＯ８型半導体集積回路装置の一例を示す。
図の右側部分に内部回路部が示され、右側部分に入出力
回路部が示されている。
回路部が示されている。
内部回路部では、Ｐ−型シリコン基板１にＮ型拡散領域
２，２とその間のチャネル領域上にゲート酸化膜を介し
て設けられたゲート電極とによってＮＭＯＳトランジス
タが形成され、Ｎ−型ウェル３中にはＰ型拡散領域４，
４とその間のチャネル領域上にゲート酸化膜を介して設
けられたゲート電極とによってＰＭＯＳトランジスタが
形成されている。このＮＭＯＳトランジスタとＰＭＯＳ
トランジスタがインバータを構成するように接続されて
いる。
２，２とその間のチャネル領域上にゲート酸化膜を介し
て設けられたゲート電極とによってＮＭＯＳトランジス
タが形成され、Ｎ−型ウェル３中にはＰ型拡散領域４，
４とその間のチャネル領域上にゲート酸化膜を介して設
けられたゲート電極とによってＰＭＯＳトランジスタが
形成されている。このＮＭＯＳトランジスタとＰＭＯＳ
トランジスタがインバータを構成するように接続されて
いる。
入出力回路部においても同様にして、シリコン基板１に
Ｎ型拡散領域５，５とその間のチャネル領域上にゲート
酸化膜を介して設けられたゲート電極とによってＮＭＯ
Ｓトランジスタが形成され、Ｎ−型ウェル６中にはＰ型
拡散領域７，７とその間のチャネル領域上にゲート酸化
膜を介して設けられたゲート電極とによってＰＭＯＳト
ランジスタが形成されている。このＮＭＯＳトランジス
タとＰＭＯＳトランジスタもインバータを構成するよう
に接続されている。８は出力パッド、９は出力パッド８
に接続されるＮ−型ウェルである。
Ｎ型拡散領域５，５とその間のチャネル領域上にゲート
酸化膜を介して設けられたゲート電極とによってＮＭＯ
Ｓトランジスタが形成され、Ｎ−型ウェル６中にはＰ型
拡散領域７，７とその間のチャネル領域上にゲート酸化
膜を介して設けられたゲート電極とによってＰＭＯＳト
ランジスタが形成されている。このＮＭＯＳトランジス
タとＰＭＯＳトランジスタもインバータを構成するよう
に接続されている。８は出力パッド、９は出力パッド８
に接続されるＮ−型ウェルである。
内部回路部に示されるように、ＰＭＯＳトランジスタと
ＮＭＯＳトランジスタの間に寄生トランジスタＴｒ１．
Ｔｒ２が存在し、これらの寄生トランジスタＴｒ□、Ｔ
ｒ２がサイリスタ構造となるため、入出力回路部からの
高電圧信号によってこのサイリスタがオン状態となり、
過電流が流れる。
ＮＭＯＳトランジスタの間に寄生トランジスタＴｒ１．
Ｔｒ２が存在し、これらの寄生トランジスタＴｒ□、Ｔ
ｒ２がサイリスタ構造となるため、入出力回路部からの
高電圧信号によってこのサイリスタがオン状態となり、
過電流が流れる。
これがラッチアップ現象である。
従来のラッチアップ防止対策としては、入出力回路部に
おいてはＰＭＯＳトランジスタとＮＭＯＳトランジスタ
の間の距離を離し、内部回路部は入出力回路部から離し
ている。その場合、各々の距離は１００〜１５０μｍと
いうように大きく取らなければならないため、チップ面
積が大きくなる問題がある。
おいてはＰＭＯＳトランジスタとＮＭＯＳトランジスタ
の間の距離を離し、内部回路部は入出力回路部から離し
ている。その場合、各々の距離は１００〜１５０μｍと
いうように大きく取らなければならないため、チップ面
積が大きくなる問題がある。
また、その距離は経験的に決められるため、プロセスご
とに異なり、確実なラッチアップ防止対策とはいえない
。
とに異なり、確実なラッチアップ防止対策とはいえない
。
（目的）
本発明は入出力回路と内部回路部との間隔を短かくする
ことができるラッチアップ防止手段を備えた半導体集積
回路装置を提供することを目的とするものである。
ことができるラッチアップ防止手段を備えた半導体集積
回路装置を提供することを目的とするものである。
（構成）
本発明では内部回路部と入出力回路部の間を埋込み層と
ウェルによって分離する。
ウェルによって分離する。
内部回路部は、信号が直接入力される入出力回路から分
離されるので、ラッチアップ現象のトリガ信号となる高
電圧信号が内部回路部に伝わらなくなり、ラッチアップ
現象を防止することができる。
離されるので、ラッチアップ現象のトリガ信号となる高
電圧信号が内部回路部に伝わらなくなり、ラッチアップ
現象を防止することができる。
以下、実施例について具体的に説明する。
第１図は一実施例を表わす。
Ｐ−型シリコン基板１上にＰ−型エピタキシャル層１０
が形成されている。入出力回路部と内部回路部の下部に
はＮ＋＋埋込み層１１が形成されている。
が形成されている。入出力回路部と内部回路部の下部に
はＮ＋＋埋込み層１１が形成されている。
入出力回路部と内部回路部の間には分離用のＮ−型ウェ
ル１２が設けられている。また、入出力回路部において
も出力パッド８につながるＮ−型ウェル９とＭＯ８Ｉ−
ランジスタの間にはＮ−型ウェル１３が形成されて、こ
れらのＭＯＳトランジスタをウェル９から分離している
。
ル１２が設けられている。また、入出力回路部において
も出力パッド８につながるＮ−型ウェル９とＭＯ８Ｉ−
ランジスタの間にはＮ−型ウェル１３が形成されて、こ
れらのＭＯＳトランジスタをウェル９から分離している
。
ウェル１２と埋込み暦１１によって内部回路部が入出力
回路部から分離されることにより、高電圧のトリガ信号
が内部回路部へ入らないようになる。入出力回路部にお
いてはＰＭＯＳトランジスタとＮＭＯＳトランジスタの
間を広くすることによりラツアップ対策を講じている。
回路部から分離されることにより、高電圧のトリガ信号
が内部回路部へ入らないようになる。入出力回路部にお
いてはＰＭＯＳトランジスタとＮＭＯＳトランジスタの
間を広くすることによりラツアップ対策を講じている。
第２図は他の実施例を表わしたものである。
第１図の実施例と比較すると、埋込み層が入出力回路部
の埋込みｆ５１１ ａと内部回路部の埋込みＭｌｌｂと
に分離されている。
の埋込みｆ５１１ ａと内部回路部の埋込みＭｌｌｂと
に分離されている。
内部回路部はウェル１２と埋込み層１１ｂによって取り
囲まれ、入出力回路部からの分離が一層十分に行なわれ
るようになり、トリガ信号が一暦入りにくくなる。
囲まれ、入出力回路部からの分離が一層十分に行なわれ
るようになり、トリガ信号が一暦入りにくくなる。
第３図はさらに他の実施例を表わしたものである。
第２図の実施例と比較すると、さらに入出力回路部にお
いても埋込み層が埋込み層１１ｃと埋込み層ｌｉｄとに
分離され、さらに入出力回路部のＮＭＯＳトランジスタ
とＰＭＯＳトランジスタの間にＮ−型ウェル１４が形成
されて両ＭＯＳトランジスタを分離している。
いても埋込み層が埋込み層１１ｃと埋込み層ｌｉｄとに
分離され、さらに入出力回路部のＮＭＯＳトランジスタ
とＰＭＯＳトランジスタの間にＮ−型ウェル１４が形成
されて両ＭＯＳトランジスタを分離している。
入出力回路部では、ＮＭＯＳトランジスタは埋込み層１
１ｄとウェル１３，１４によってＰＭＯＳトランジスタ
からも出力パッド８につながるウェル９からも分離され
ている。
１ｄとウェル１３，１４によってＰＭＯＳトランジスタ
からも出力パッド８につながるウェル９からも分離され
ている。
第３図では、内部回路部だけではなく、入出力回路部に
おいてもラッチアップ防止のためにＰＭＯＳトランジス
タとＮＭＯ８）−ランジスタを大きく引き離す必要がな
くなる。
おいてもラッチアップ防止のためにＰＭＯＳトランジス
タとＮＭＯ８）−ランジスタを大きく引き離す必要がな
くなる。
（効果）
本発明では内部回路部と入出力回路部の間を埋込み層と
ウェルによって分離したので、ラッチアップ耐圧が向上
する。
ウェルによって分離したので、ラッチアップ耐圧が向上
する。
分離用のウェルの幅は２０〜３０μｍでよい。
これに対してウェルによらないでラッチアップ現象を防
止しようとすれば、入出力回路部と内部回路部の間を１
００〜１５０μｍ程度離さなければならないので１本発
明ではチップ面積を小さくすることができる。
止しようとすれば、入出力回路部と内部回路部の間を１
００〜１５０μｍ程度離さなければならないので１本発
明ではチップ面積を小さくすることができる。
第１図、第２図及び第３図はそれぞれ本発明の実施例を
示す概略断面図、第４図は従来のＣＭＯ８回路を示す概
略断面図である。 １・・・・・・シリコン基板、１０・・・・・・エピタ
キシャル層、１１．ｌｌａ、ｌｌｂ、ｌｌｃ、１ｌｄ−
・−・埋込み層、１２，１３．１４・・・・・・分離用
ウェル。
示す概略断面図、第４図は従来のＣＭＯ８回路を示す概
略断面図である。 １・・・・・・シリコン基板、１０・・・・・・エピタ
キシャル層、１１．ｌｌａ、ｌｌｂ、ｌｌｃ、１ｌｄ−
・−・埋込み層、１２，１３．１４・・・・・・分離用
ウェル。
Claims (1)
- （１）ＣＭＯＳ構造の内部回路をもつ半導体装置におい
て、内部回路部と入出力回路部の間を埋込み層とウェル
によって分離したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094090A JPH01265555A (ja) | 1988-04-15 | 1988-04-15 | ラッチアップ防止手段をもつ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63094090A JPH01265555A (ja) | 1988-04-15 | 1988-04-15 | ラッチアップ防止手段をもつ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01265555A true JPH01265555A (ja) | 1989-10-23 |
Family
ID=14100758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63094090A Pending JPH01265555A (ja) | 1988-04-15 | 1988-04-15 | ラッチアップ防止手段をもつ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01265555A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753956A (en) * | 1996-01-11 | 1998-05-19 | Micron Technology, Inc. | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry |
| JP2007523481A (ja) * | 2004-02-17 | 2007-08-16 | シリコン・スペース・テクノロジー・コーポレイション | 埋め込みガードリング及び耐放射線性分離構造並びにその製造方法 |
| US8252642B2 (en) | 2005-10-14 | 2012-08-28 | Silicon Space Technology Corp. | Fabrication methods for radiation hardened isolation structures |
| JP2014207433A (ja) * | 2013-03-19 | 2014-10-30 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
-
1988
- 1988-04-15 JP JP63094090A patent/JPH01265555A/ja active Pending
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5753956A (en) * | 1996-01-11 | 1998-05-19 | Micron Technology, Inc. | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry |
| US5950079A (en) * | 1996-01-11 | 1999-09-07 | Micron Technology, Inc. | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry |
| US6064098A (en) * | 1996-01-11 | 2000-05-16 | Micron Technology, Inc. | Semiconductor processing methods of forming complementary metal oxide semiconductor memory and other circuitry, and memory and other circuitry |
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| US8497195B2 (en) | 2004-02-17 | 2013-07-30 | Silicon Space Technology Corporation | Method for radiation hardening a semiconductor device |
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| US10038058B2 (en) | 2016-05-07 | 2018-07-31 | Silicon Space Technology Corporation | FinFET device structure and method for forming same |
| US10615260B1 (en) | 2016-05-07 | 2020-04-07 | Silicon Space Technology Corporation | Method for forming FinFET device structure |
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