KR20020001511A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

BiCMOS 프로세스에 있어서, 바이폴러 트랜지스터의 표면 재결합 전류의 증대에 의한 저전류에서의 hFE의 저하를 방지하고, 외부 베이스 영역을 이미터 다결정 실리콘에 대하여 자기 정합(自己整合)적으로 형성함으로써 미세화가 가능한 반도체 장치의 제조 방법을 제공한다.
제1 반도체 소자의 진성(眞性) 베이스 영역(15)을 형성 후, 진성 베이스 영역(15) 위의 일부 이미터 형성 영역에 개구부(33ca)를 가지는 절연막(32)을 형성하고, 당해 개구부(33ca)를 가지는 절연막(32)에 제1 반도체 소자의 이미터 전극(24) 형성 및 보호막(35) 형성을 행한다. 다음에, 게이트 전극 측부에 사이드 월 절연막을 남기고, 동시에 이미터 전극 아래의 일부에 이미터 영역 형성용 절연막을 남기면서 절연막을 제거하고, 또한 반도체 기판 표층에 이미터 전극에 대하여 자기 정합적으로 진성 베이스 영역에 접하는 외부 베이스 영역을 형성한다.

Description

반도체 장치의 제조 방법 {METHOD OF PRODUCTION OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치의 제조 방법에 관한 것이며, 특히 BiCMOS 트랜지스터를 가지는 반도체 장치의 제조 방법에 관한 것이다.
최근 전자 기기의 소형화, 경량화 및 소비 전력의 저감이 진행되는 데 따라, 반도체 장치의 고집적화 및 미세화에 대한 요구가 높아지고 있다. 그래서, 저소비 전력과 고집적화라고 하는 특성을 가지는 CMOS와, 큰 구동력과 고속성이라고 하는 특성을 가지는 바이폴러 트랜지스터를 조합한 바이폴러 CMOS(BiCMOS)의 개발이 활발하게 이루어지고 있다.
종래의 방법에 의해 제조되는 BiCMOS 트랜지스터의 단면도를 도 13에 나타냈다.
도 13에 나타낸 것 같이, p형 반도체 기판(1) 위에 n형 에피택시얼층(2)이 형성되고, n형 에피택시얼층(2)의 표면에는, LOCOS 기술에 의해 소자 분리절연막(3)이 형성되어 있다.
npn 바이폴러 트랜지스터 형성 영역에는, n형 컬렉터 영역이 되는 n형 에피택시얼층(2)의 하층에 n형 컬렉터 매입(埋入) 영역(4)이 형성되고, n형 컬렉터 매입 영역(4)의 상층에 베이스 바로 아래의 불순물 농도를 증대시키기 위한 SIC(Selective Ion Implantation of Collector) 영역(17)이 형성되어 있다.
n형 에피택시얼층(2)의 표층에는, p형 불순물을 함유하는 진성(眞性) 베이스 영역(15)과, 진성 베이스 영역(15)보다도 더욱 고농도의 p형 불순물을 함유하고, 저(低)저항화된 베이스 인출의 외부 베이스 영역(16)이 접속하여 형성되어 있다.
p형 베이스 영역(15, 16) 위에는, 실리콘 산화막(33)이 형성되어 있다. 실리콘 산화막(33)에 형성된 개구부(33a) 및 실리콘 산화막(33) 위에 이미터 다결정(多結晶) 실리콘(24)이 형성되어 있다. 이미터 다결정 실리콘(24) 하부의 진성 베이스 영역(15) 표층에 n형 이미터 영역(25)이 형성되어 있다.
또, n형 컬렉터 매입 영역(4) 위의 n형 에피택시얼층(2)의 일부에 p형 베이스 영역(15, 16)과 떨어져서, n형 컬렉터 플러그 영역(6) 및 n형 컬렉터 인출 영역(6a)이 형성되어 있다.
pMOS 트랜지스터 형성 영역에는, p형 반도체 기판(1)과 분리하기 위한 n형 분리 영역(5)이 형성되고, 또한 n형 에피택시얼층(2)에 n형 웰(7)이 형성되어 있다. 또, nMOS 트랜지스터 부분에는, p형 웰(8)이 형성되어 있다.
pMOS 및 nMOS 트랜지스터 형성 영역에는, 각각 n형 웰(7) 및 p형 웰(8)의 표층에 LDD 영역(11, 13)을 가지는 소스 ·드레인 영역(12, 14)이 형성되어 있다.
또, 각 소스 ·드레인 영역(12, 14) 사이에 게이트 산화막(31a, 31b)을 통해 게이트 전극(22, 23)이 형성되고, 게이트 전극(22, 23)의 측부에 사이드 월 절연막(32a, 32b)이 각각 형성되어 있다.
게이트 전극(22, 23)을 피복하여 전면(全面)에 실리콘 산화막(33)이 형성되어 있고, 또 각 트랜지스터를 피복하여 전면에 층간 절연막(34)이 형성되고, 실리콘 산화막(33) 및 층간 절연막(34)에는 pMOS 및 nMOS 트랜지스터의 소스 ·드레인 영역(12, 14)과, npn 바이폴러 트랜지스터의 외부 베이스 영역(16)과 이미터 전극(24), 및 컬렉터 인출 영역(6a)에 달하는 콘택트 홀(41, 42, 43, 44, 45, 46, 47)이 형성되고, 당해 콘택트 홀의 내부 및 상부에는 배선층(51, 52, 53, 54, 55, 56, 57)이 형성되어 있다.
상기 구조의 반도체 장치 제조 방법의 일례에 대하여 설명한다.
먼저, 도 14 (a)에 나타낸 것 같이, 예를 들면, p형 실리콘 반도체 기판(1)을 열산화법에 의해 산화하여, 표면에 산화막을 형성하고, 당해 산화막 상부에 리소그래피 기술에 의해, 상기 실리콘 반도체 기판(1) 상의 npn 바이폴러 트랜지스터 형성 영역과 pMOS 트랜지스터 형성 영역에 개구를 가지는 패턴의 레지스트막(R1)을 형성한다.
그리고, 이 레지스트막(R1)을 마스크로 하여, 산화막의 패터닝을 행하고, npn 바이폴러 트랜지스터 형성 영역과 pMOS 트랜지스터 형성 영역에 개구부를 가지는 산화막(36)을 형성한다.
다음에, 도 14 (b)에 나타낸 것 같이, 레지스트막(R1)을 제거한 후, 산화 안티몬(Sb2O3)의 고체 소스를 사용한 열확산 처리에 의해, 상기 산화막(36)에 형성된 개구부를 통해 실리콘 반도체 기판(1) 중에 안티몬을 확산시켜, 예를 들면, n형 컬렉터 매입 영역(4), 및 p형 반도체 기판(1)과 분리하기 위한 n형 분리 영역(5)을 형성한다.
다음에, 도 15 (c)에 나타낸 것 같이, 예를 들면, 웨트 에칭에 의해 산화막(36)을 제거한 후, 에피택시얼 성장법에 의해 실리콘 반도체 기판(1) 위에 n형 에피택시얼층(2)을 형성한다.
다음에, 도 15 (d)에 나타낸 것 같이, LOCOS 프로세스에 의해 n형 에피택시얼층(2)에 소자 분리 절연막(3)을 형성한다.
이 소자 분리 절연막(3)의 형성 공정에서는, 예를 들면, n형 에피택시얼층(2)의 표면에 열산화법에 의해 산화 실리콘막(3a)을 형성하고, 당해 산화 실리콘막(3a) 상의 소자 분리 절연막 형성 영역 이외의 영역에 도시하지 않은 질화 실리콘막을 형성하고, 당해 질화 실리콘막을 내(耐)산화성 마스크로 사용하고, n형 에피택시얼층(2)의 표면을 열산화하여 소자 분리 절연막(3)을 형성한다. 그 후, 질화 실리콘막을 에칭 제거함으로써 소자 분리 절연막(3)이 형성된다.
다음에, 도 16 (e)에 나타낸 것 같이, npn 바이폴러 트랜지스터 형성 영역에서의 n형 컬렉터 플러그 영역을 형성하는 영역에 개구를 가지는 레지스트막(R2)을 형성한 후, 당해 레지스트막(R2)을 마스크로 하여, 예를 들면, n형 분순물인 인을 이온 주입함으로써, n형 에피택시얼층(2)에, n형 컬렉터 매입 영역(4)에 접속하는n형 컬렉터 플러그 영역(6)을 형성한다.
그 후, 레지스트막(R2)을 제거한다.
다음에, 도 16 (f)에 나타낸 것 같이, n형 에피택시얼층(2) 위에 pMOS 트랜지스터 형성 영역에 개구부를 가지는 레지스트막(R3)을 리소그래피 기술을 사용하여 형성하고, n형 불순물인, 예를 들면, 인을 이온 주입함으로써, n형 웰(7)을 형성한다. 그 후, 레지스트막(R3)을 제거한다.
다음에, 도 17 (g)에 나타낸 것 같이, n형 에피택시얼층(2) 상에 nMOS 트랜지스터 형성 영역과, nMOS 및 pMOS 트랜지스터와 npn 바이폴러 트랜지스터 형성 영역 사이의 소자 분리 영역의 일부에 개구를 가지는 레지스트막(R4)을 리소그래피 기술을 사용하여 형성하고, 예를 들면, p형 불순물인 붕소를 이온 주입함으로써, 소자 분리 영역을 겸용한 p형 웰(8)을 형성한다.
다음에, 도 17 (h)에 나타낸 것 같이, 레지스트막(R4)을 제거한 후, 예를 들면, 웨트 에칭에 의해 산화막(3a)을 제거하고, 예를 들면, 열산화법에 의해 게이트 산화막(31)을 형성한다.
다음에, 도 18 (i)에 나타낸 것 같이, nMOS 및 pMOS 트랜지스터 형성 영역에 게이트 전극(22, 23)을 형성한다.
다음에, 도 18 (j)에 나타낸 것 같이, 리소그래피 기술에 의해 pMOS 형성 영역에 개구를 가지는 레지스트막(R5)을 형성하고, 레지스트막(R5)을 마스크로 하여 p형 불순물인, 예를 들면, 2불화 붕소(BF2+)를 이온 주입함으로써, 게이트 전극(22)의 양측부의 n형 웰(7) 중에 p형 LDD 영역(11)을 형성한다.
그 후, 레지스트막(R5)을 제거한다.
다음에, 도 19 (k)에 나타낸 것 같이, 리소그래피 기술에 의해, nMOS 트랜지스터 형성 영역에 개구를 가지는 레지스트막(R6)을 형성하고, 레지스트막(R6)을 마스크로 하여 n형 불순물인, 예를 들면, 비소(As+)를 이온 주입함으로써, 게이트 전극(23)의 양측부의 p형 웰(8) 중에 n형 LDD 영역(13)을 형성한다.
그 후, 레지스트막(R6)을 제거한다.
다음에, 도 19 (l)에 나타낸 것 같이, 리소그래피 기술에 의해 npn 바이폴러 트랜지스터의 진성 베이스 형성 영역에 개구를 가지는 레지스트막(R7)을 형성하고, 레지스트막(R7)을 마스크로 하여 p형 불순물인, 예를 들면 2불화 붕소를 이온 주입함으로써, 진성 베이스 영역(15)을 형성한다.
또한, 레지스트막(R7)을 마스크로 하여 n형 불순물인, 예를 들면, 인을 이온 주입함으로써, 베이스 바로 아래의 컬렉터 불순물 농도를 증대시키기 위한 SIC(Selective Ion Implantation of Collector) 영역(17)을 형성한다.
그 후, 레지스트막(R7)을 제거한다.
다음에, 도 20 (m)에 나타낸 것 같이, CVD법에 의해 각 트랜지스터를 피복하고 전면에 산화 실리콘을 퇴적시켜 사이드 월용 절연막(32)을 형성한다.
다음에, 도 20 (n)에 나타낸 것 같이, 예를 들면, RIE에 의해 사이드 월용 절연막(32)을 에칭 제거하고, 각 게이트 전극(22, 23)의 측부에 사이드 월절연막(32a, 32b)을 형성한다.
다음에, 도 21 (o)에 나타낸 것 같이, nMOS 트랜지스터 형성 영역, 및 npn 바이폴러 트랜지스터의 컬렉터 인출 영역에 개구를 가지는 레지스트막(R8)을 리소그래피 기술을 사용하여 형성하고, n형의 불순물로서, 예를 들면, 비소를 이온 주입함으로써 nMOS 트랜지스터의 소스 ·드레인 영역(14) 및 npn 바이폴러 트랜지스터의 컬렉터 인출 영역(6a)을 형성한다.
그 후, 레지스트막(R8)을 제거한다.
다음에, 도 21 (p)에 나타낸 것 같이, pMOS 트랜지스터 형성 영역, 및 npn 바이폴러 트랜지스터의 외부 베이스 형성 영역에 개구를 가지는 레지스트막(R9)을 리소그래피 기술을 사용하여 형성하고, p형의 불순물로서, 예를 들면, 2불화 붕소를 이온 주입함으로써, pMOS 트랜지스터의 소스 ·드레인 영역(12) 및 npn 바이폴러 트랜지스터의 외부 베이스 영역(16)을 형성한다.
그 후, 레지스트막(R9)을 제거한다.
다음에, 도 22 (q)에 나타낸 것 같이, 산화 실리콘막(33)을 전면에 퇴적시키고, 산화 실리콘막(33)의 상부에 이미터 형성 영역에 개구를 가지는 레지스트막(R10)을 리소그래피 기술을 사용하여 형성하고, 레지스트막(R10)을 마스크로 하여 RIE에 의해 산화 실리콘막(33)에 이미터 형성용 개구부(33a)를 형성한다.
그 후, 레지스트막(R10)을 제거한다.
다음에, 도 22 (r)에 나타낸 것 같이, LPCVD(Low Pressure Chemical VaporDeposition)법에 의해 개구부(33a) 내를 포함하는 전면에 이미터 다결정 실리콘으로 되는 n형 불순물의 비소가 고농도로 도핑된 이미터 다결정 실리콘용 층(24a)을 형성한다.
다음에, 도 23 (s)에 나타낸 것 같이, 이미터 다결정 실리콘용 층(24a) 상에 리소그래피 기술에 의해 npn 바이폴러 트랜지스터의 이미터 다결정 실리콘의 패턴을 가지는 레지스트막(R11)을 형성하고, 당해 레지스트막(R11)을 마스크로 하여 이미터 다결정 실리콘용 층(24a)에 에칭을 행하여 이미터 다결정 실리콘(24)을 형성한다.
그 후, 레지스트막(R11)을 제거한다.
다음에, 도 23 (t)에 나타낸 것 같이, 예를 들면, RTA(Rapid Thermal Anneal)를 행하고, pMOS 및 nMOS의 소스 ·드레인 영역(12, 14)에 도입된 불순물을 활성화시킨다. 또, 이 열처리에 의해 이미터 다결정 실리콘(24)으로부터 실리콘 산화막(33)의 개구부(33a)를 통해 p형 진성 베이스 영역(15)에 불순물이 확산되어 n형 이미터 영역(25)이 형성된다.
그 후, 전면에 붕소 인 실리케이트 유리(BPSG)를 퇴적시켜, 층간 절연막(34)을 형성한다.
또, 층간 절연막(34) 상에 도시하지 않은 레지스트막을 형성하고, 당해 레지스트막을 마스크로 하여 층간 절연막(34) 및 산화 실리콘막(33)에, pMOS 트랜지스터의 소스 드레인 영역(12)에 달하는 개구부(41, 42), nMOS 트랜지스터의 소스 ·드레인 영역(14)에 달하는 개구부(43, 44), npn 바이폴러 트랜지스터의 외부 베이스 영역(16)에 달하는 개구부(45), 이미터 다결정 실리콘(24)에 달하는 개구부(46), 컬렉터 인출 영역(6a)에 달하는 개구부(47)를 형성한다.
이후의 공정으로서는, 각 개구부(41~47)의 내부에 예를 들면 텅스텐을 퇴적시켜 도시하지 않은 텅스텐 플러그를 형성하고, 당해 텅스턴 플러그를 통해 pMOS 트랜지스터의 소스 ·드레인 영역(12)에 접속하는 배선(51, 52), nMOS 트랜지스터의 소스 ·드레인 영역(14)에 접속하는 배선(53, 54), npn 바이폴러 트랜지스터의 외부 베이스 영역(16)에 접속하는 배선(55), 이미터 다결정 실리콘(24)에 접속하는 배선(56), 컬렉터 인출 영역(6a)에 접속하는 배선(57)을 형성함으로써 도 13에 나타낸 반도체 장치에 이른다.
상기 종래 기술에 의한 BiCMOS를 가지는 반도체 장치의 제조 방법에서는, 도 20 (n)에 나타낸 것 같이, nMOS 및 pMOS 트랜지스터의 사이드 월 절연막(32a, 32b)의 형성을 사이드 월용 절연막(32)을 RIE에 의해 에칭 제거함으로써 행한다. 이 때, 소자 분리 절연막(3)의 영역과 게이트 전극(22, 23)의 영역 이외는, 실리콘 부분(에피택시얼층(2))이 노출되어 있기 때문에, RIE에 의해 실리콘 부분에의 손상이 주어진다.
pMOS 및 nMOS 트랜지스터 형성 영역에서는, 사이드 월 절연막 형성 시에 실리콘 부분이 노출되는 영역은 소스 ·드레인 영역이다. 이 소스 ·드레인 영역은 고농도 불순물이 도입되는 영역이기 때문에, 실리콘 부분이 노출되는 것의 영향은 적다.
그러나, 바이폴러 트랜지스터 형성 영역에서는, 실리콘 부분이 노출된 영역에 이미터 영역이 형성되기 때문에, 표면 재결합 전류의 증가에 따른 저전류에서의 hFE(전류 증폭률)의 저하에 의해 신뢰성이 악화된다고 하는 문제가 있다.
이 바이폴러 트랜지스터 형성 영역에서 표면 재결합 전류가 증가됨에 따른 저전류에서의 hFE의 저하는 일반적으로 알려져 있으며, 이 표면 재결합 전류는 기판 표면에서의 결정의 불연속성이나 그 밖의 결함으로부터 발생하는 표면 준위(表面準位)를 통해 행해지는 캐리어의 재결합이 원인이기 때문에, 표면의 처리 상태에 강한 영향을 받는다.
따라서, 바이폴러 트랜지스터의 활성 영역으로 되는 이미터 형성 영역, 및 이미터와 p형 외부 베이스 영역 사이에는 RIE 손상을 주지 않는 것이 중요하다.
또, 종래에는 도 22 (q)에 나타낸 것 같이, 이미터 다결정 실리콘을 형성하기 위해 레지스트막(R10)에 의해 산화 실리콘막(33)에 개구를 형성하는 공정에서, 이미터 영역(25)이 형성되는 개구부(33a)와 그 좌우의 외부 베이스 영역(16)의 위치 맞춤을 고려할 필요가 있다.
즉, 이미터 영역(25)과 외부 베이스 영역(16)과의 거리가 너무 짧으면 내압의 저하나, 이미터 영역(25)과 진성 및 외부 베이스 영역(15, 16)의 접합 용량의 증가라고 하는 불이익이 발생하고, 또 이미터 영역(25)과 외부 베이스 영역(16)과의 거리가 너무 길면 베이스 저항의 증대라고 하는 불이익을 초래하기 때문에, 이미터 영역(25)과 외부 베이스 영역(16) 사이의 거리의 최적화가 중요하게 된다.
이들 문제와, 레지스트막의 위치 맞춤의 어긋남을 고려하여, 어느 정도의 마진을 가지게 하기 위해, 보통 이미터 영역(25)과 외부 베이스 영역(16) 사이의 거리를 비교적 크게 취하게 된다.
구체적으로는, 예를 들면, 도 21 (p)에서의 이미터 다결정 실리콘 형성 영역을 레지스트막(R9)으로 보호하고, 외부 베이스 영역(16)을 형성하는 공정에서는, 이미터 다결정 실리콘 형성 영역을 보호하는 부분의 레지스트막(R9)의 폭을 크게 형성하고, 도 22 이후의 공정에서 이 크게 보호한 영역에 레지스트막(R10)의 위치 맞춤을 행하여, 이미터 다결정 실리콘을 형성하게 되지만, 이러한 마진의 필요성에 의해, 이미터 영역(25)과 외부 베이스 영역(16) 사이의 거리가 비교적 커지기 때문에 BiCMOS의 미세화에 한계가 있다.
본 발명은 상기 문제점을 감안하여 이루어진 것이며, 따라서, 본 발명은 BiCMOS 프로세스에서 바이폴러 트랜지스터의 표면 재결합 전류의 증대에 의한 저전류에서의 hFF의 저하를 방지하고, 외부 베이스 영역을 이미터 다결정 실리콘에 대하여 자기 정합적으로 형성함으로써 미세화가 가능한 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 본 발명의 반도체 장치 제조 방법에 의해 제조되는 BiCMOS 트랜지스터의 단면도이다.
도 2는 본 발명의 반도체 장치의 제조 방법의 제조 공정을 나타내는 단면도이며, (a)는 산화막에의 개구부의 형성 공정까지, (b)는 n형 컬렉터 매입(埋入) 영역 및 n형 분리 영역의 형성 공정까지를 나타낸다.
도 3은 도 2의 계속 공정을 나타내는 단면도이며, (c)는 에피택시얼층의 형성 공정까지, (d)는 소자 분리 절연막의 형성 공정까지를 나타낸다.
도 4는 도 3의 계속 공정을 나타내는 단면도이며, (e)는 n형 컬렉터 플러그 영역의 형성 공정까지, (f)는 n형 웰의 형성 공정까지를 나타낸다.
도 5는 도 4의 계속 공정을 나타내는 단면도이며, (g)는 p형 웰의 형성 공정까지, (h)는 게이트 절연막의 형성 공정까지를 나타낸다.
도 6은 도 5의 계속 공정을 나타내는 단면도이며, (i)는 게이트 전극의 형성공정까지, (j)는 p형 LDD 영역의 형성 공정까지를 나타낸다.
도 7은 도 6의 계속 공정을 나타내는 단면도이며, (k)는 n형 LDD 영역의 형성 공정까지, (l)은 진성 베이스 영역 및 SIC 영역의 형성 공정까지를 나타낸다.
도 8은 도 7의 계속 공정을 나타내는 단면도이며, (m)은 사이드 월용 절연막의 형성 공정까지, (n)은 이미터 형성을 위한 개구부의 형성 공정까지를 나타낸다.
도 9는 도 8의 계속 공정을 나타내는 단면도이며, (o)는 반사 방지막의 형성 공정까지, (p)는 이미터 다결정 실리콘층의 형성 공정까지를 나타낸다.
도 10은 도 9의 계속 공정을 나타내는 단면도이며, (q)는 사이드 월 절연막의 형성 공정까지, (r)은 nMOS 트랜지스터의 소스 ·드레인 영역 및 n형 컬렉터 인출 영역의 형성 공정까지를 나타낸다.
도 11은 도 10의 계속 공정을 나타내는 단면도이며, (s)는 pMOS 트랜지스터의 소스 ·드레인 영역 형성 공정까지, (t)는 배선용 개구부의 형성 공정까지를 나타낸다.
도 12는 본 실시 형태에 관한 반도체 장치 제조 방법의 다른 예이다.
도 13은 종래의 제조 방법에 의해 제조되는 BiCMOS 트랜지스터의 단면도이다.
도 14는 종래의 BiCMOS 트랜지스터의 제조 방법에 의한 제조 공정을 나타내는 단면도이며, (a)는 산화막에의 개구부 형성 공정까지, (b)는 n형 컬렉터 매입 영역 및 n형 분리 영역의 형성 공정까지를 나타낸다.
도 15는 도 14의 계속 공정을 나타내는 단면도이며, (c)는 n형 에피택시얼층의 형성 공정까지, (d)는 소자 분리 절연막의 형성 공정까지를 나타낸다.
도 16은 도 15의 계속 공정을 나타내는 단면도이며, (e)는 n형 컬렉터 플러그 영역의 형성 공정까지, (f)는 n형 웰의 형성 공정까지를 나타낸다.
도 17은 도 16의 계속 공정을 나타내는 단면도이며, (g)는 p형 웰의 형성 공정까지, (h)는 게이트 절연막의 형성 공정까지를 나타낸다.
도 18은 도 17의 계속 공정을 나타내는 단면도이며, (i)는 게이트 전극의 형성 공정까지, (j)는 p형 LDD 영역의 형성 공정까지를 나타낸다.
도 19는 도 18의 계속 공정을 나타내는 단면도이며, (k)는 n형 LDD 영역의 형성 공정까지, (l)은 진성 베이스 영역 및 SIC 영역의 형성 공정까지를 나타낸다.
도 20은 도 19의 계속 공정을 나타내는 단면도이며, (m)은 사이드 월용 절연막의 형성 공정까지, (n)은 사이드 월 절연막 형성 공정까지를 나타낸다.
도 21은 도 20의 계속 공정을 나타내는 단면도이며, (o)는 nMOS 트랜지스터의 소스 ·드레인 영역 및 n형 컬렉터 인출 영역의 형성 공정까지, (p)는 pMOS 트랜지스터의 소스 ·드레인 영역, 및 외부 베이스 영역의 형성 공정까지를 나타낸다.
도 22는 도 21의 계속 공정을 나타내는 단면도이며, (q)는 이미터 형성을 위한 산화막의 형성 공정까지, (r)은 이미터 다결정 실리콘용 층의 형성 공정까지를 나타낸다.
도 23은 도 22의 계속 공정을 나타내는 단면도이며, (s)는 이미터 다결정 실리콘의 형성 공정까지, (t)는 층간 절연막에의 배선용 개구부의 형성 공정까지를 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
1: p형 반도체 기판, 2: n형 에피택시얼층, 3: 소자 분리 절연막, 4: n형 컬렉터 매입 영역, 5: n형 분리 영역, 6: 컬렉터 플러그 영역, 7: n형 웰, 8: p형웰, 11: p형 LDD 영역, 12: p형 소스 ·드레인 영역, 13: n형 LDD 영역, 14: n형 소스 ·드레인 영역, 15: 진성 베이스 영역, 16: 외부 베이스 영역, 17: SIC 영역, 22, 23: 게이트 전극, 24: 이미터 다결정 실리콘, 25: 이미터 영역, 31, 31a, 31b: 게이트 절연막, 32, 32a, 32b: 사이드 월 절연막, 32c: 실리콘 산화막, 32ca: 개구부, 33: 실리콘 산화막, 33a: 개구부, 34: 층간 절연막, 41, 42, 43, 44, 45, 46, 47: 배선용 개구부, 51, 52, 53, 54, 55, 56, 57: 배선.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치의 제조 방법은 제1 영역에 컬렉터 영역과 이미터 영역과 진성 베이스 영역을 가지는 제1 반도체 소자를 형성하고, 제2 영역에 소스 ·드레인 영역과 게이트 전극을 가지고, 당해 게이트 전극의 측부에 사이드 월 절연막을 가지는 제2 반도체 소자를 형성하는 반도체 장치의 제조 방법으로서, 상기 제1 영역의 반도체 기판에 상기 컬렉터 영역을 형성하는공정과, 상기 제2 영역의 반도체 기판 위에 상기 게이트 전극을 형성하는 공정과, 상기 제1 영역의 상기 반도체 기판에 상기 진성 베이스 영역을 형성하는 공정과, 상기 제1 및 제2 영역의 상기 반도체 기판 위에, 상기 진성 베이스 영역 위의 이미터 형성 영역에 개구부를 가지는 절연막을 형성하는 공정과, 상기 제1 영역의 상기 절연막의 상기 개구부 내 및 상기 개구부 근방에 이미터 전극을 형성하는 공정과, 상기 제1 영역의 상기 이미터 전극에의 불순물의 도입을 억지하는 보호막을 형성하는 공정과, 상기 이미터 전극을 마스크로 하여 상기 게이트 전극 측부에 사이드 월 절연막을 남기고, 상기 이미터 전극 아래의 일부에 이미터 영역 형성용 절연막을 남기면서 상기 제1 및 상기 제2 영역의 상기 절연막을 제거하는 공정과, 상기 제1 영역의 상기 반도체 기판에, 상기 이미터 전극에 대하여 자기 정합적으로 상기 진성 베이스 영역에 접하는 외부 베이스 영역을 형성하는 공정과, 상기 사이드 월 절연막을 마스크로 하여 상기 제2 영역의 상기 반도체 기판에 상기 소스 ·드레인 영역을 형성하는 공정과, 상기 이미터 전극으로부터 상기 이미터 영역 형성용 절연막의 상기 개구부를 통해 상기 진성 베이스 영역에 불순물을 확산시켜, 상기 개구부 하부의 상기 제1 영역의 상기 반도체 기판에 상기 진성 베이스 영역에 접하는 상기 이미터 영역을 형성하는 공정을 가진다.
상기 본 발명의 반도체 장치의 제조 방법에 의하면, 제1 반도체 소자의 진성 베이스 영역을 형성 후, 진성 베이스 영역 위의 이미터 형성 영역에 개구부를 가지는 절연막을 형성하고, 당해 개구부를 가지는 절연막에 제1 반도체 소자의 이미터 전극의 형성 및 보호막을 형성한다.
다음에, 이미터 전극을 마스크로 하여, 게이트 전극 측부에 사이드 월 절연막을 남기고, 이미터 전극 아래의 일부에 이미터 영역 형성용 절연막을 남기면서 제1 및 제2 영역의 절연막을 제거한다.
다음에, 제1 영역의 반도체 기판에, 이미터 전극에 대하여 자기 정합적으로 진성 베이스 영역에 접하는 외부 베이스 영역을 형성하게 된다.
따라서, 사이드 월 절연막을 형성할 때에는, 이미터 전극 하부의 이미터 영역 형성용 절연막이 남기 때문에, 제1 반도체 소자의 활성 영역인 이미터 영역과, 이미터 영역과 외부 베이스 영역 사이의 반도체 기판에는 사이드 월 절연막 형성 시의 손상을 주지 않고 사이드 월 절연막을 형성할 수 있다.
또, 이미터 전극에 대하여 자기 정합적으로 외부 베이스 영역을 형성할 수 있고, 또한 이미터 전극 상부에 보호막을 형성하고 있음에 따라, 외부 베이스 영역 형성을 위한 불순물이 이미터 전극 중에 도입되는 데 따른 특성 변동을 방지할 수 있다.
또, 바람직하게는, 상기 진성 베이스 영역을 형성하는 공정에 있어서는, 상기 제1 영역에서 상기 반도체 기판에 불순물을 이온 주입하여 상기 진성 베이스 영역을 형성하는 동시에, 상기 제2 영역에서도 상기 불순물을 이온 주입하여 상기 게이트 전극 측부의 상기 반도체 기판에 상기 소스 ·드레인 영역에 함유되는 도전성 불순물보다도 저농도의 도전성 불순물의 확산층을 형성한다.
이에 따라, 제1 반도체 소자의 진성 베이스 영역을 형성하는 공정에 있어서, 동시에, 제2 반도체 소자의 저농도 확산층을 형성할 수 있기 때문에 제조 공정을삭감할 수 있다.
바람직하게는, 상기 진성 베이스 영역을 형성하는 공정 후, 상기 절연막을 형성하는 공정 전에, 상기 제1 영역에서 상기 진성 베이스 영역 아래의 상기 컬렉터 영역의 불순물 농도를 증대시키기 위한 불순물층을 형성하는 공정을 추가로 가지고, 당해 불순물층을 형성하는 공정에 있어서, 상기 제2 영역에서 상기 저농도 확산층 아래에 당해 저농도 확산층과는 상이한 도전성 불순물을 함유하는 포켓 영역을 형성한다.
이에 따라, 제1 반도체 소자의 베이스 영역 아래의 컬렉터 영역의 불순물 농도를 증대시키기 위한 불순물층을 형성하는 공정에 있어서, 동시에, 제2 반도체 소자의 예를 들면, 단채널 효과 방지를 위한 포켓 영역을 형성할 수 있기 때문에, 제조 공정을 삭감할 수 있다.
바람직하게는, 상기 외부 베이스 영역을 형성하는 공정 및 상기 소스 ·드레인 영역을 형성하는 공정에 있어서는, 상기 제1 영역에서 상기 반도체 기판에 불순물을 이온 주입하여 상기 외부 베이스 영역을 형성하는 동시에, 상기 제2 영역에서도 상기 불순물을 이온 주입하여 상기 소스 ·드레인 영역을 형성한다.
이에 따라, 제1 반도체 소자의 외부 베이스 영역을 형성하는 공정에 있어서, 동시에, 제2 반도체 소자의 소스 ·드레인 영역도 형성하기 때문에, 제조 공정을 삭감할 수 있다.
예를 들면, 상기 이미터 전극을 형성하는 공정 및 상기 보호막을 형성하는 공정은 상기 절연막의 상기 개구부 내 및 상기 절연막 위에 이미터용 도전체층을형성하는 공정과, 상기 이미터용 도전체층 위에 상기 보호막용 막을 형성하는 공정과, 상기 이미터 전극을 형성하는 영역의 상기 보호막용 막 위에 마스크층을 형성하고, 당해 마스크층을 마스크로 하여 상기 이미터용 도전체층 및 상기 보호막용 막을 제거하여, 상기 이미터 전극 및 상기 보호막을 형성한다.
이하, 본 발명의 반도체 장치 제조 방법의 실시 형태에 대하여, 도면을 참조하여 설명한다.
도 1은 본 발명의 반도체 장치 제조 방법에 의해 제조되는 BiCMOS 트랜지스터의 단면도이다.
도 1에 나타낸 것 같이, p형 반도체 기판(1) 위에 n형 에피택시얼층(2)이 형성되고, n형 에피택시얼층(2)의 표면에는, LOCOS 기술에 의해 소자 분리 절연막(3)이 형성되어 있다.
npn 바이폴러 트랜지스터 형성 영역에는, n형 컬렉터 영역으로 되는 n형 에피택시얼층(2)의 하층에 n형 컬렉터 매입 영역(4)이 형성되고, n형 컬렉터 매입 영역(4)의 상층에, 베이스 바로 아래의 컬렉터 불순물 농도를 증대시키기 위한 SIC(Selective Ion Implantation of Collector) 영역(17)이 형성되어 있다.
n형 에피택시얼층(2)의 표층에 p형 불순물을 함유하는 진성 베이스 영역(15)과, 진성 베이스 영역(15)보다도 더욱 고농도의 p형 불순물을 함유하고, 저저항화된 베이스 인출의 외부 베이스 영역(16)이 접속하여 형성되어 있다.
p형 진성 베이스 영역(15) 위의 일부에, 실리콘 산화막(32c)이 형성되어 있다. 실리콘 산화막(32c)에 형성된 개구부(32ca) 및 실리콘 산화막(32c) 위에 이미터 다결정 실리콘(24)이 형성되어 있다. 이미터 다결정 실리콘(24) 위에는 반사 방지막(35)이 형성되어 있고, 또 이미터 다결정 실리콘(24) 하부의 진성 베이스 영역(15) 표층에 n형 이미터 영역(25)이 형성되어 있다.
또, n형 컬렉터 매입 영역(4) 위의 n형 에피택시얼층(2)의 일부에 p형 베이스 영역(15, 16)과 떨어져서, n형 컬렉터 플러그 영역(6) 및 n형 컬렉터 인출 영역(6a)이 형성되어 있다.
pMOS 트랜지스터 형성 영역에는, p형 반도체 기판(1)과 분리하기 위해 n형 분리 영역(5)이 형성되고, 또한 n형 에피택시얼층(2)에 n형 웰(7)이 형성되어 있다. 또, nMOS 트랜지스터 형성 영역에는, p형 웰(8)이 형성되어 있다.
각 pMOS 및 nMOS 트랜지스터 형성 영역에는, n형 웰(7) 및 p형 웰(8)의 표층에 LDD 영역(11, 13)을 가지는 소스 ·드레인 영역(12, 14)이 형성되어 있다.
또, 각 소스 ·드레인 영역(12, 14) 사이에 게이트 산화막(31a, 31b)을 통해 게이트 전극(22, 23)이 형성되고, 게이트 전극(22, 23)의 측부에 사이드 월 절연막(32a, 32b)이 각각 형성되어 있다.
각 트랜지스터를 피복하여 전면에 층간 절연막(34)이 형성되고, 층간 절연막(34)에는 pMOS 및 nMOS 트랜지스터의 소스 ·드레인 영역(12, 14)과, npn 바이폴러 트랜지스터의 외부 베이스 영역(16)과 이미터 전극(24), 및 컬렉터 인출 영역(6a)에 달하는 콘택트 홀(41, 42, 43, 44, 45, 46, 47)이 형성되고, 당해 콘택트 홀의 내부 및 상부에는 배선층(51, 52, 53, 54, 55, 56, 57)이 형성되어 있다.
상기 구조의 반도체 장치 제조 방법에 대하여 설명한다.
먼저, 도 2 (a)에 나타낸 것 같이, 예를 들면, p형 실리콘 반도체 기판(1)을 열산화법에 의해 산화하여, 표면에 산화막(36)을, 예를 들면, 300nm의 두께로 형성한다. 그리고, 레지스트 도포 및 리소그래피 기술에 의해, 상기 실리콘 반도체 기판(1) 위의 npn 바이 폴러 트랜지스터 형성 영역과 pMOS 트랜지스터 형성 영역에 개구를 가지는 패턴의 레지스트막(R1)을 형성한다.
그리고, 이 레지스트막(R1)을 마스크로 하여, 예를 들면, 불산을 사용한 웨트 에칭에 의해 실리콘 반도체 기판(1)의 표면에 형성된 산화막(36)에 npn 바이폴러 트랜지스터 형성 영역과 pMOS 트랜지스터 형성 영역에 개구부를 형성한다.
다음에, 도 2 (b)에 나타낸 것 같이, 레지스트막(R1)을 예를 들면, 과산화 수소와 황산과의 혼합액을 사용하여 제거한 후, 산화 안티몬(Sb2O3)의 고체 소스를 사용한 1200℃, 60분 간의 열확산 처리에 의해 상기 산화막(36)에 형성된 개구부를 통해 실리콘 반도체 기판(1) 중에 안티몬을 확산시켜, 예를 들면, n형 컬렉터 매입 영역(4), 및 p형 반도체 기판(1)과 분리하기 위한 n형 분리 영역(5)을 형성한다.
다음에, 도 3 (c)에 나타낸 것 같이, 예를 들면, 불산을 사용한 웨트 에칭에 의해 산화막(36)을 제거한 후, 에피택시얼 성장법에 의해, 실리콘 반도체 기판(1) 위에, 예를 들면, 막 두께 1㎛이며, 저항률이 1Ωcm로 되는 n형 에피택시얼층(2)을 형성한다.
다음에, 도 3 (d)에 나타낸 것 같이, LOCOS 프로세스에 의해 n형 에피택시얼층(2)에 소자 분리 절연막(3)을 형성한다.
이 소자 분리 절연막(3)의 형성 공정에서는, 예를 들면, n형 에피택시얼층(2)의 표면을 열산화법에 의해 산화하여, 예를 들면, 막 두께 30nm의 산화 실리콘막(3a)을 형성한다.
또한 감압 화학적 기상 성장법(LPCVD법: Low Pressure Chemical Vapor Deposition)에 의해, 상기 산화 실리콘막(3a)에 도시하지 않은 질화 실리콘막을, 예를 들면, 100nm의 두께로 형성한다.
그리고, 당해 질화 실리콘막 위에 소자 분리 절연막 형성 영역에 개구를 가지는 패턴의 도시하지 않은 레지스트막을 형성하고, 당해 레지스트막을 마스크로 하여 소자 분리 절연막 형성 영역에서의 질화 실리콘막을 RIE(반응성 이온 에칭: Reaction ion etching)에 의해 제거한다.
그 후, 소자 분리 절연막 형성 영역 이외의 영역에 형성된 질화 실리콘막을 내산화성 마스크로 사용하고, 1050℃의 웨트 산소 분위기 중에서 n형 에피택시얼층(2)의 표면을 열산화하여, 예를 들면, 막 두께 450nm의 소자 분리 절연막(3)을 형성한다. 그 후, 질화 실리콘막을, 예를 들면, 150℃의 열 인산을 사용하여 선택적으로 에칭 제거함으로써 소자 분리 절연막(3)이 형성된다.
다음에, 도 4 (e)에 나타낸 것 같이, n형 에피택시얼층(2)에 npn 바이폴러 트랜지스터 형성 영역의 n형 컬렉터 매입 영역(4)에 접속하는 n형 컬렉터 플러그 영역(6)을 형성한다.
n형 컬렉터 플러그 영역(6)의 형성은 당해 n형 컬렉터 플러그 영역(6)을 형성하는 영역에 개구를 가지는 레지스트막(R2)을 형성한 후, 당해 레지스트막(R2)을마스크로 하여, 이온 에너지 500KeV, 도즈량 2 ×1012atoms/㎠, 및 이온 에너지 70KeV, 도즈량 7 ×1015atoms/㎠의 조건으로 연속해서 n형 불순물인 인을 이온 주입함으로써 행해진다. 그 후, 레지스트 박리 기술에 의해 레지스트막(R2)을 제거한다.
다음에, 도 4 (f)에 나타낸 것 같이, n형 에피택시얼층(2) 상에 pMOS 트랜지스터 형성 영역에 개구를 가지는 레지스트막(R3)을 리소그래피 기술을 사용하여 형성하고, n형 불순물인, 예를 들면, 인(P+)를 이온 에너지 600keV, 도즈량 5 ×1012atoms/㎠의 조건과, 이온 에너지 300keV, 도즈량 3 ×1012atoms/㎠의 조건으로 계속해서 이온 주입을 행함으로써, n형 웰(7)을 형성한다. 또한, 임계값 제어용으로서 p형 불순물인, 예를 들면, 붕소(B+)를 이온 에너지 20keV, 도즈량 5 ×1012atoms/㎠의 조건으로 이온을 주입한다. 그 후 레지스트막(R3)을 제거한다.
다음에, 도 5 (g)에 나타낸 것 같이, n형 에피택시얼층(2) 상에 nMOS 트랜지스터 형성 영역과, pMOS 및 nMOS 트랜지스터와 npn 바이폴러 트랜지스터 형성 영역 사이의 소자 분리 영역의 일부에 개구를 가지는 레지스트막(R4)을 리소그래피 기술을 사용하여 형성하고, 예를 들면, p형 불순물인 붕소를 이온 에너지 800keV, 도즈량 5 ×1012atoms/㎠의 조건과, 이온 에너지 350keV, 도즈량 5 ×1012atoms/㎠의 조건과, 이온 에너지 100keV, 도즈량 5 ×1012atoms/㎠의 조건으로 연속해서 이온을주입함으로써, 소자 분리 영역을 겸용한 p형 웰(8)을 형성한다.
또한, 임계값 제어용으로, 예를 들면, n형 불순물의 인을 이온 에너지 20keV, 도즈량 2 ×1012atoms/㎠의 조건으로 이온을 주입한다.
다음에, 도 5 (h)에 나타낸 것 같이, 레지스트막(R4)을 제거한 후, 불산(HF)을 사용한 웨트 에칭에 의해, 산화막(3a)을 제거하고, 예를 들면, 850℃의 웨트 산소 분위기 중에서의 5분간의 열산화에 의해, 예를 들면, 막 두께 5nm의 게이트 절연막(31)을 형성한다.
다음에, 도 6 (i)에 나타낸 것 같이, nMOS 및 pMOS 트랜지스터 형성 영역에 게이트 전극(22, 23)을 형성한다.
당해 게이트 전극(22, 23)의 형성 공정에서는, 예를 들면, LPCVD법에 의해 도시하지 않은 다결정 실리콘막을, 예를 들면, 100nm의 두께로 형성하고, 예를 들면, 3염화 산화 인(POCl3)을 사용한 프리디포지션법에 의해 다결정 실리콘막에 인을 고농도로 도입한다.
그 후, 예를 들면, CVD(Chemical Vapor Deposition)법에 의해, 도시하지 않은 텅스텐막을, 예를 들면, 100nm의 두께로 형성하고, 리소그래피 기술에 의해 pMOS 및 nMOS 트랜지스터의 게이트 전극 패턴을 가지는 도시하지 않은 레지스트막을 형성하고, RIE에 의해 게이트 전극부 이외의 텅스텐막 및 다결정 실리콘막을 에칭 제거한다. 그 결과, 다결정 실리콘막과 텅스텐 막에 의해 구성되는 게이트 전극(22, 23)이 형성되게 된다.
다음에, 도 6 (j)에 나타낸 것 같이, 리소그래피 기술에 의해 pMOS 트랜지스터 형성 영역에 개구를 가지는 레지스트막(R5)을 형성하고, 레지스트막(R5)을 마스크로 하여 p형 불순물인, 예를 들면, 2불화 붕소(BF2+)를 이온 에너지 25keV, 도즈량 2 ×1013atoms/㎠의 조건으로 이온 주입함으로써, 게이트 전극(22)의 양측부에서의 에피택시얼층(2)의 n형 웰(7) 중에 p형 LDD 영역(11)을 형성한다.
또, 계속해서, p형 LDD 영역(11)의 하부에 단채널 효과 방지를 위해, n형 불순물인, 예를 들면, 비소(As+)를 이온 에너지 300keV, 도즈량 1.5 ×1013atoms/㎠의 조건으로 이온 주입함으로써, p형 LDD 영역(11)의 하부에 n형 웰(7)의 일부로 되는 도시하지 않은 n형 포켓을 형성한다.
그 후, 레지스트막(R5)을 제거한다.
다음에, 도 7 (k)에 나타낸 것 같이, 리소그래피 기술에 의해 nMOS 트랜지스터 형성 영역에 개구를 가지는 레지스트막(R6)을 형성하고, 레지스트막(R6)을 마스크로 하여 n형 불순물인, 예를 들면, 비소(As+)를 이온 에너지 60keV, 도즈량 3.5 ×1013atoms/㎠의 조건으로 이온 주입함으로써, 게이트 전극(23)의 양측부에서의 에피택시얼층(2)의 p형 웰(8) 중에 n형 LDD 영역(13)을 형성한다.
또, 계속해서, n형 LDD 영역(13)의 하부에 단채널 효과 방지를 위해, p형 불순물인, 예를 들면, 붕소(B+)를 이온 에너지 30keV, 도즈량 1.2 ×1013atoms/㎠의 조건으로 이온 주입함으로써, n형 LDD 영역(13)의 하부에 p형 웰(8)의 일부로 되는 도시하지 않은 p형 포켓을 형성한다.
그 후, 레지스트막(R6)을 제거한다.
다음에, 도 7 (l)에 나타낸 것 같이, 리소그래피 기술에 의해 npn 바이폴러 트랜지스터의 진성 베이스 형성 영역에 개구를 가지는 레지스트막(R7)을 형성하고, 레지스트막(R7)을 마스크로 하여 p형 불순물인, 예를 들면, 2불화 붕소를 이온 에너지 30keV, 도즈량 5 ×1013atoms/㎠의 조건으로 이온 주입함으로써, 진성 베이스 영역(15)을 형성한다. 그리고, 이 진성 베이스 영역(15)은 나중에 형성되는 외부 베이스 영역과 진성 베이스 영역 사이의 링크 베이스 영역도 겸하고 있다.
또한, 레지스트막(R7)을 마스크로 하고, n형 불순물인, 예를 들면, 인을 이온 에너지 120keV, 도즈량 2 ×1012atoms/㎠의 조건, 및 이온 에너지 360keV, 도즈량 3 ×1012atoms/㎠의 조건으로 연속해서 이온 주입함으로써, 진성 베이스 영역(15)의 바로 아래의 컬렉터 불순물 농도를 증대시키기 위한 SIC(Selective Ion Implantation of Collector) 영역(17)을 형성한다.
그리고, 당해 공정에서 npn 바이폴러 트랜지스터의 진성 베이스 영역(15)은 나중에 형성하는 이미터 폴리실리콘의 사이즈와 동일한 정도의 사이즈로 괜찮다.
다음에, 도 8 (m)에 나타낸 것 같이, CVD법에 의해 각 트랜지스터를 피복하여 전면에 산화 실리콘을, 예를 들면, 막 두께 200nm로 퇴적시켜 사이드 월용 절연막(32)을 형성한다.
다음에, 도 8 (n)에 나타낸 것 같이, 사이드 월용 절연막(32)의 상부에 이미터 형성 영역에 개구를 가지는 도시하지 않은 레지스트막을 리소그래피 기술을 사용하여 형성하고, 당해 레지스트막을 마스크로 하여, 예를 들면, RIE에 의해 사이드 월용 절연막(32) 및 게이트 절연막(31)에 이미터 형성용 개구부(32ca)를 형성한다.
다음에, 도 9 (o)에 나타낸 것 같이, LPCVD법에 의해 개구부(33ca) 내를 포함하는 사이드 월용 절연막(32)의 전면에 n형 불순물인 비소가 고농도로 도핑된 다결정 실리콘을, 예를 들면, 막 두께 150nm로 퇴적시켜 이미터 다결정 실리콘용 층(24a)을 형성한다.
또한, 당해 이미터 다결정 실리콘용 층(24a)을 피복하고 전면에, 예를 들면, CVD법에 의해 실리콘 산화막을, 예를 들면, 막 두께 10nm로 퇴적시키고, 또한 실리콘 질화 산화막을 CVD법에 의해 막 두께 110nm로 퇴적시켜 반사 방지막(35a)을 형성한다.
다음에, 도 9 (p)에 나타낸 것 같이, 이미터 다결정 실리콘용 층(24a) 위에 리소그래피 기술에 의해 npn 바이폴러 트랜지스터의 이미터 다결정 실리콘의 패턴을 가지는 레지스트막(R8)을 형성하고, 당해 레지스트막(R8)을 마스크로 하여, 예를 들면, RIE에 의해 반사 방지막(35a) 및 이미터 다결정 실리콘용 층(24a)의 패터닝을 행하여, 반사 방지막(35) 및 이미터 다결정 실리콘(24)을 형성한다.
다음에, 도 10 (q)에 나타낸 것 같이, 레지스트막(R8)을 마스크로 하여, 예를 들면, RIE에 의해 사이드 월용 절연막(32) 및 게이트 절연막(31)을 에칭 제거하고, 게이트 전극(22, 23)의 측부에 사이드 월 절연막(32a, 32b)을 형성한다. 그리고, 이 때 이미터 다결정 실리콘(24) 일부의 하부에도, 사이드 월용 절연막인 산화 실리콘막(32c)이 남게 된다. 또, 게이트 전극(22, 23)의 하부에 게이트 절연막(31a, 31b)이 형성된다. 그 후, 레지스트막(R8)을 제거한다.
그리고, 도면 중 사이드 월 절연막(32a, 32b) 및 산화 실리콘막(32c) 하부의 게이트 절연막은 사이드 월 절연막 및 산화 실리콘막과 일체화시켜 나타내고 있다.
다음에, 나중의 공정에서 행해지는 이온 주입의 완충용으로서, 예를 들면, CVD법에 의해, 도시하지 않은 실리콘 산화막을, 예를 들면, 10nm 정도 퇴적시키고, 열산화법에 의해 당해 산화 실리콘막을 12nm 정도로 성장시킨다.
다음에, 도 10 (r)에 나타낸 것 같이, nMOS 트랜지스터 형성 영역, 및 npn 바이폴러 트랜지스터의 n형 컬렉터 플러그 영역(6)에 개구를 가지는 레지스트막(R9)을 리소그래피 기술을 사용하여 형성하고, n형의 불순물로서, 예를 들면, 비소를 이온 에너지 35keV, 도즈량 5 ×1015atoms/㎠의 조건으로 이온 주입함으로써, nMOS 트랜지스터의 소스 ·드레인 영역(14)과, npn 바이폴러 트랜지스터의 n형 컬렉터 인출 영역(6a)을 형성한다.
다음에, 도 11 (s)에 나타낸 것 같이, pMOS 트랜지스터 형성 영역, 및 npn 바이폴러 트랜지스터의 외부 베이스 영역에 개구를 가지는 레지스트막(R10)을 리소그래피 기술을 사용하여 형성하고, p형의 불순물로서, 예를 들면, 2불화 붕소를 이온 에너지 35keV, 도즈량 3 ×1015atoms/㎠의 조건으로 이온 주입함으로써, pMOS 트랜지스터의 소스 ·드레인 영역(12) 및 npn 바이폴러 트랜지스터의 외부 베이스 영역(16)을 형성한다.
다음에, 도 11 (t)에 나타낸 것 같이, 예를 들면, 1000℃에서 10초간 정도의 RTA(Rapid Thermal Anneal)를 행하고, pMOS 및 nMOS 트랜지스터의 소스 ·드레인 영역(12, 14)에 도입된 불순물을 활성화시킨다. 또, 이 열처리에 의해 이미터 다결정 실리콘(24)으로부터 실리콘 산화막(32c)의 개구부(32ca)를 통해 p형 진성 베이스 영역(15)에 불순물이 확산되어 n형 이미터 영역(25)이 형성된다.
그 후, 전면에 붕소 인 실리케이트 유리(BPSG)를 퇴적시켜 층간 절연막(34)을 형성하고, 900℃에서 20분간, N2분위기 중에서 리플로를 행함으로써 평탄화한다.
그 후, 층간 절연막(34) 및 반사 방지막(35)에, 도시하지 않은 레지스트막을 마스크로 하여 pMOS 트랜지스터의 소스 ·드레인 영역(12)에 달하는 개구부(41, 42), nMOS 트랜지스터의 소스 ·드레인 영역(14)에 달하는 개구부(43, 44), npn 바이폴러 트랜지스터의 외부 베이스 영역(16)에 달하는 개구부(45), 이미터 다결정 실리콘(24)에 달하는 개구부(46), n형 컬렉터 인출 영역(6a)에 달하는 개구부(47)를 형성한다.
이후의 공정으로서는, 각 개구부(41~47)의 내부에, 예를 들면, 텅스텐을 퇴적시켜 도시하지 않은 텅스텐 플러그를 형성하고, 당해 텅스텐 플러그를 통해 pMOS 트랜지스터의 소스 ·드레인 영역(12)에 접속하는 배선(51, 52), nMOS 트랜지스터의 소스 ·드레인 영역(14)에 접속하는 배선(53, 54), npn 바이폴러 트랜지스터의 외부 베이스 영역(16)에 접속하는 배선(55), 이미터 다결정 실리콘(24)에 접속하는 배선(56), 컬렉터 인출 영역(6a)에 접속하는 배선(57)을 형성함으로써, 도 1에 나타낸 반도체 장치에 이른다.
상기 본 발명의 실시 형태의 반도체 장치 제조 방법에 의하면, 사이드 월 절연막 형성을 위한 에칭 시에, 바이폴러 트랜지스터의 활성 영역이 되는 이미터 영역, 및 이미터 영역과 외부 베이스 영역 사이의 영역은 이미터 폴리실리콘 하부의 사이드 월용 절연막으로 피복되어, 에칭에 의한 손상이 바이폴러 트랜지스터 활성 영역의 기판 부분에 주어지는 것을 방지할 수 있다.
따라서, BiCMOS 프로세스에서, 바이폴러 트랜지스터의 표면 재결합 전류의 증가에 의한 저전류에서의 hFE의 저하를 방지하여, 신뢰성의 향상을 도모할 수 있다.
또, 외부 베이스 영역(16)을 형성할 때에, 이미터 다결정 실리콘(24)의 상부는 반사 방지막(35)으로 피복되어 있기 때문에, 이미터 다결정 실리콘(24)의 내부에 외부 베이스 영역 형성을 위한 불순물이 도입되지 않고, 외부 베이스 영역을 이미터 다결정 실리콘에 대하여 자기 정합적으로 형성할 수 있다.
또한, 바이폴러 트랜지스터의 외부 베이스 영역은 pMOS 트랜지스터의 소스 ·드레인 영역과 동시에 형성됨으로써, 제조 공정을 삭감할 수 있다.
본 발명의 반도체 장치 및 그 제조 방법의 실시 형태는 상기 설명에 한정되지 않는다. 예를 들면, 본 실시 형태에서, 예를 들면, 도 6 (j)~7(l)의 공정을 이하와 같은 공정으로 하는 것도 가능하다.
예를 들면, 도 12 (j-l)에 나타낸 것 같이, 도 6 (j) 및 도 7 (l)에서의 공정을 1공정으로 행한다.
즉, 도 12 (j-l)에 나타낸 것 같이, 리소그래피 기술에 의해 pMOS 트랜지스터 형성 영역, 및 npn 바이폴러 트랜지스터의 진성 베이스 형성 영역에 개구를 가지는 레지스트막(R57)을 형성하고, 레지스트막(R57)을 마스크로 하여 p형 불순물인, 예를 들면 2불화 붕소(BF2+)를 이온 에너지 25keV, 도즈량 2 ×1013atoms/㎠의 조건으로 이온 주입함으로써, 게이트 전극(22)의 양측부에서의 에피택시얼층(2)의 n형 웰(7) 중에 p형 LDD 영역(11)을 형성하고, 동시에 p형 진성 베이스 영역(15)을 형성한다.
또, 레지스트막(57)을 마스크로 하여 n형 불순물인, 예를 들면, 비소(As+)를 이온 에너지 300keV, 도즈량 1.5 ×1013atoms/㎠의 조건으로 이온 주입함으로써, p형 LDD 영역(11)의 하부에 n형 웰의 일부로 되는 도시하지 않은 n형 포켓을 형성하고, 동시에 진성 베이스 영역(15)의 바로 아래의 n형 컬렉터 불순물 농도를 증대시키기 위한 SIC(Selective Ion Implantation of Collector) 영역(17)을 형성한다.
다음에, 레지스트막(57)을 제거한 후, 도 12 (k)에 나타낸 것 같이, 도 7 (k)와 동일한 공정을 행한다.
즉, 리소그래피 기술에 의해, nMOS 형성 영역에 개구를 가지는 레지스트막(R6)을 형성하고, 레지스트막(R6)을 마스크로 하여 n형 불순물인, 예를들면, 비소(As+)를 소정의 조건으로 이온 주입함으로써, 게이트 전극(23)의 양측부에서의 에피택시얼층(2)의 p형 웰(8) 중에 n형 LDD 영역(13)을 형성한다.
또, 계속해서, n형 LDD 영역(13)의 하부에 단채널 효과 방지를 위해 p형 불순물인, 예를 들면, 붕소(B+)를 소정의 조건으로 이온 주입함으로써, n형 LDD 영역(13)의 하부에 p형 웰(8)의 일부로 되는 도시하지 않은 p형 포켓을 형성한다.
계속해서, 도 8 (m) 이후의 공정을 행함으로써, 도 1에 나타낸 반도체 장치에 이르게 된다.
이에 따라, 바이폴러 트랜지스터의 진성 베이스 영역은 pMOS 트랜지스터 p형 LDD 영역과, 바이폴러 트랜지스터의 SIC 영역은 pMOS 트랜지스터의 포켓 영역과 동시에 형성함으로써, 제조 공정을 삭감할 수 있다.
그 밖에, 본 발명의 요지를 일탈하지 않은 범위에서 여러가지의 변경이 가능하다.
본 발명의 반도체 장치 제조 방법에 의하면, 사이드 월 절연막을 형성할 때에는, 이미터 전극 하부의 이미터 영역 형성용 절연막이 남기 때문에, 제1 반도체 소자의 활성 영역인 이미터 영역, 및 이미터 영역과 외부 베이스 영역 사이의 영역에서의 반도체 기판에는 사이드 월 절연막 형성 시의 손상을 주지 않고 사이드 월 절연막을 형성할 수 있다.
또, 이미터 전극에 대하여 자기 정합적으로 외부 베이스 영역을 형성할 수있고, 또한 이미터 전극 상부에 보호막을 형성하고 있음에 따라, 외부 베이스 영역 형성을 위한 불순물이 이미터 전극 중에 도입되는 데 따른 특성 변동을 방지할 수 있다.
또한, 제1 반도체 소자의 진성 베이스 영역, 진성 베이스 영역 아래의 컬렉터 영역의 불순물 농도를 증대시키기 위한 불순물층 및 외부 베이스 영역의 형성 공정에서, 동시에 각각 제2 반도체 소자의 저농도 확산층, 포켓 영역 및 소스 ·드레인 영역을 형성함으로써, 제조 공정의 삭감을 도모할 수 있다.

Claims (9)

  1. 제1 영역에 컬렉터 영역과 이미터 영역과 진성(眞性) 베이스 영역을 가지는 제1 반도체 소자를 형성하고, 제2 영역에 소스 ·드레인 영역과 게이트 전극을 가지고, 상기 게이트 전극의 측부에 사이드 월 절연막을 가지는 제2 반도체 소자를 형성하는 반도체 장치의 제조 방법으로서,
    상기 제1 영역의 반도체 기판에 상기 컬렉터 영역을 형성하는 공정과,
    상기 제2 영역의 반도체 기판 위에 상기 게이트 전극을 형성하는 공정과,
    상기 제1 영역의 상기 반도체 기판에 상기 진성 베이스 영역을 형성하는 공정과,
    상기 제1 및 제2 영역의 상기 반도체 기판 위에, 상기 진성 베이스 영역 위의 이미터 형성 영역에 개구부를 가지는 절연막을 형성하는 공정과,
    상기 제1 영역의 상기 절연막의 상기 개구부 내 및 상기 개구부 근방에 이미터 전극을 형성하는 공정과,
    상기 제1 영역의 상기 이미터 전극에의 불순물의 도입을 억지(抑止)하는 보호막을 형성하는 공정과,
    상기 이미터 전극을 마스크로 하여, 상기 게이트 전극 측부에 사이드 월 절연막을 남기고, 상기 이미터 전극 아래의 일부에 이미터 영역 형성용 절연막을 남기면서 상기 제1 및 상기 제2 영역의 상기 절연막을 제거하는 공정과,
    상기 제1 영역의 상기 반도체 기판에, 상기 이미터 전극에 대하여 자기정합(自己整合)적으로 상기 진성 베이스 영역에 접하는 외부 베이스 영역을 형성하는 공정과,
    상기 사이드 월 절연막을 마스크로 하여 상기 제2 영역의 상기 반도체 기판에 상기 소스 ·드레인 영역을 형성하는 공정과,
    상기 이미터 전극으로부터 상기 이미터 영역 형성용 절연막의 상기 개구부를 통해 상기 진성 베이스 영역에 불순물을 확산시켜, 상기 개구부 하부의 상기 제1 영역의 상기 반도체 기판에 상기 진성 베이스 영역에 접하는 상기 이미터 영역을 형성하는 공정
    을 가지는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 진성 베이스 영역을 형성하는 공정에 있어서는, 상기 제1 영역에서 상기 반도체 기판에 불순물을 이온 주입하여 상기 진성 베이스 영역을 형성하는 동시에, 상기 제2 영역에서도 상기 불순물을 이온 주입하여 상기 게이트 전극 측부의 상기 반도체 기판에 상기 소스 ·드레인 영역에 함유되는 도전성 불순물보다도 저농도의 도전성 불순물 확산층을 형성하는 반도체 장치의 제조 방법.
  3. 제2항에 있어서,
    상기 진성 베이스 영역을 형성하는 공정 후, 상기 절연막을 형성하는 공정 전에, 상기 제1 영역에서 상기 진성 베이스 영역 아래의 상기 컬렉터 영역의 불순물 농도를 증대시키기 위한 불순물층을 형성하는 공정을 추가로 가지고,
    상기 불순물층을 형성하는 공정에 있어서, 상기 제2 영역에서 상기 저농도 확산층 아래에 상기 저농도 확산층과는 상이한 도전성 불순물을 함유하는 포켓 영역을 형성하는 반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 외부 베이스 영역을 형성하는 공정에 있어서는, 상기 제1 영역에서 상기 반도체 기판에 불순물을 이온 주입하고, 상기 보호막에 의해 상기 이미터 전극에의 상기 불순물의 주입을 억지하면서, 상기 이미터 전극에 대하여 자기 정합적으로 상기 외부 베이스 영역을 형성하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 외부 베이스 영역을 형성하는 공정 및 상기 소스 ·드레인 영역을 형성하는 공정에 있어서는, 상기 제1 영역에서 상기 반도체 기판에 불순물을 이온 주입하여 상기 외부 베이스 영역을 형성하는 동시에, 상기 제2 영역에서도 상기 불순물을 이온 주입하여 상기 소스 ·드레인 영역을 형성하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 절연막을 형성하는 공정은 상기 제1 및 제2 영역에서 상기 반도체 기판 위의 전면(全面)에 절연막을 형성하는 공정과,
    상기 절연막 위에, 상기 제1 영역에서의 상기 진성 베이스 영역 위의 상기 이미터 형성 영역에 개구부를 가지는 마스크층을 형성하는 공정과,
    상기 마스크층을 마스크로 하여, 상기 개구부 내의 상기 절연막을 제거하는 공정을 가지는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 이미터 전극을 형성하는 공정 및 상기 보호막을 형성하는 공정은
    상기 절연막의 상기 개구부 내 및 상기 절연막 위에 이미터용 도전체층을 형성하는 공정과,
    상기 이미터용 도전체층 위에 상기 보호막용 막을 형성하는 공정과,
    상기 이미터 전극을 형성하는 영역의 상기 보호막용 막 위에 마스크층을 형성하고, 상기 마스크층을 마스크로 하여 상기 이미터용 도전체층 및 상기 보호막용 막을 제거하여, 상기 이미터 전극 및 상기 보호막을 형성하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 이미터 전극을 형성하는 공정에 있어서, 다결정(多結晶) 실리콘에 의해 상기 이미터 전극을 형성하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 보호막을 형성하는 공정에 있어서, 상기 보호막을 반사 방지막에 의해 형성하는 반도체 장치의 제조 방법.
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