KR20020006470A - 반도체 디바이스 및 그에 대한 제작 방법 - Google Patents

반도체 디바이스 및 그에 대한 제작 방법 Download PDF

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Abstract

높은 집적도를 가질 수 있는 바이폴러 트랜지스터 (bipolar transistor)를 갖춘 반도체 디바이스 및 바이폴러 트랜지스터가 양호한 특징적인 특성을 갖는 반도체 디바이스가 설명된다. 상기 반도체 디바이스를 제작하는 처리 방법이 설명된다. 그 처리 방법은 에미터 (emitter)와 콜렉터 (collector) 사이의 베이스 (base) 영역을 덮고 횡방향 바이폴러 트랜지스터 (lateral bipolar transistor)의 베이스에 연결되는 부분에서 절연막에 형성된 개구 (opening)을 통해 반도체 베이스에 연결되는 전극층을 형성하는 단계; MOS 트랜지스터의 게이트 전극 옆쪽에 있는 측면벽 및 횡방향 바이폴러 트랜지스터의 에미터와 콜렉터 사이의 베이스 영역을 덮는 절연막을 똑같은 절연막으로부터 형성하는 단계; MOS 트랜지스터의 게이트 전극을 형성하는 단계; 전체 표면에 걸쳐 절연층을 형성하는 단계; 마스크 (mask)로 동작하여 횡방향 바이폴러 트랜지스터의 에미터와 콜렉터 사이의 베이스 영역을 덮는 층을 형성하는 단계; 및 절연막을 에칭하여, 그에 의해 게이트 전극에 대한 측면벽을 형성하는 단계로 구성된다.

Description

반도체 디바이스 및 그에 대한 제작 방법{Semiconductor device and production thereof}
본 발명은 바이폴러 트랜지스터 (bipolar transistor)로 구성된 반도체 디바이스 및 그를 제작하는 처리 방법에 관한 것이다.
공통 기판상에 형성된 바이폴러 트랜지스터 및 CMOS 트랜지스터로 구성된 BiCMOS라 칭하여지는 반도체 디바이스가 있다. 이는 바이폴러 트랜지스터의 정확한 아날로그 처리 기능 및 고속 동작과 CMOS 트랜지스터의 높은 집적도 및 낮은 전력 소모 덕분에 높은 성능을 나타낸다.
MOS 트랜지스터가 LDD (Lightly Doped Drain) 구조인 경우, 게이트 전극은 옆쪽에 형성된 측면벽을 갖고, LDD 영역은 게이트 전극을 마스크 (mask)로 사용하여 불순물을 도입함으로서 형성되고, 또한 소스/드레인 영역은 게이트 전극 및 측면벽을 마스크로 사용하여 불순물을 도입함으로서 형성된다.
부수적으로, LDD 영역은 MOS 트랜지스터가 약하게 도핑된 영역을 드레인 영역에 가져, 게이트 길이를 감소시키면서 감소된 게이트 길이로부터 기인된 전계 효과를 경감시키는 것을 특징으로 한다.
상술된 BiCMOS 반도체 디바이스의 경우, LDD 구조는 MOS 트랜지스터가 LDD 구조를 갖는 경우 상술된 바와 똑같은 방식으로 형성될 수 있다.
BiCMOS 반도체 디바이스의 예는 제작 처리 단계에서 측면벽이 형성된 이후 관찰되는 구조를 도시한 단면도인 도 16a 및 도 16b를 참고로 다음에 설명된다.
도 16a는 PMOS 트랜지스터, NMOS 트랜지스터, 및 수직방향 NPN 바이폴러 트랜지스터 (이후 간략하게 NPN 트랜지스터라 칭하여지는)를 도시하는 단면도이다. 도 16b는 횡방향 (lateral) PNP 트랜지스터 (이후 간략하게 LPNP라 칭하여지는)를 도시하는 단면도이다.
도 16a 및 도 16b에 도시된 바와 같이, BiCMOS 반도체 디바이스는 PMOS 트랜지스터(101), NMOS 트랜지스터(102), NPN 트랜지스터(103), 및 LPNP 트랜지스터(104)로 구성된다.
P형 반도체 기판(111)에는 PMOS 트랜지스터(101), NPN 트랜지스터(103), 및 LPNP 트랜지스터(104)에 대한 N+매립 영역 (buried region)(112)이 형성된다. 반도체 기판(111)에는 또한 N형 에피택셜층 (epitaxial layer)(113)이 형성된다. 이들 구성성분은 반도체 베이스 (base)(110)를 구성한다.
반도체 베이스(110)의 표면상에는 LOCOS에 의해 소자 절연층(115)이 형성되어, 소자들이 서로 절연된다.
또한, NPN 트랜지스터(103)의 콜렉터 (collector)와 LPNP 트랜지스터(104)의 베이스로 연결되도록 과중하게 도핑된 N형 영역(116)이 형성된다.
PMOS 트랜지스터(101)에는 N형 반도체 웰 (well) 영역(117)이 형성된다. NMOS 트랜지스터(102)에는 바이폴러 트랜지스터에 대한 P형 반도체 웰 영역(118W) 및 채널 중단 영역(118C)으로 동작하는 P형 불순물 영역(118)이 형성된다.
반도체 베이스(110)에는 PMOS 및 NMOS 트랜지스터(101, 102) 각각에 대한 게이트 산화막(119)이 형성된다. 게이트 산화막(119)에는 N형 폴리실리콘막(120)과 텅스텐막(121)으로 구성된 텅스텐 폴리사이드 (polycide)의 게이트 전극(G)이 형성된다.
P형 LDD 영역(124)은 PMOS 트랜지스터(101)의 게이트 전극(G) 양측에 인접한 N형 반도체 영역(117) 일부에 형성된다.
유사하게, LDD 영역(125)은 NMOS 트랜지스터(102)에 형성된다.
부가하여, PMOS 및 NMOS 트랜지스터(101, 102) 각각의 게이트 전극(G)은 옆쪽에 LDD 영역(124, 125)의 폭을 결정하는 절연 측면벽(128)을 갖는다.
이들 측면벽(128)은 절연막으로 전체 표면을 코팅하고, 이어서 이 절연막에 반응 이온 에칭 (reactive ion etching, RIE)을 실행함으로서 형성된다.
측면벽(128)을 형성하도록 이러한 반응 이온 에칭이 실행될 때, 실리콘인 에피택셜층(113)은 소자 절연층(115) 및 폴리실리콘 영역 (또는 게이트 전극 G)으로 덮힌 부분을 제외하고 노출된다. 그러므로, RIE는 실리콘에 손상을 주게 된다.
MOS 트랜지스터를 갖는 실리콘 반도체 디바이스를 제작하는 처리 과정에서는 문제점이 발생된다.
MOS 트랜지스터의 경우, 측면벽이 형성될 때 그 자체를 노출시키는 에피택셜층 (실리콘) 영역은 소스/드레인 영역이다.
소스/드레인 영역은 과중하게 도핑된 영역이므로, RIE에 의해 손상되더라도 트랜지스터 특성에는 약간만 영향을 주게 된다.
그러나, 도 16a 및 도 16b에 도시된 BiCMOS 반도체 디바이스의 경우에는 실리콘이 그 자체를 노출시키는 영역에 바이폴러 트랜지스터(103, 104)가 형성되기 때문에 RIE로 인한 손상이 트랜지스터 특성에 큰 영향을 준다. 이는 반도체 베이스의 표면 가까이에 형성된 횡방향 바이폴러 트랜지스터 (lateral bipolar transistor)(104)에서 특히 그러하다. 그 결과로, 표면 재조합 전류가 증가되고, 이어서 저전력에서의 전류 증폭 계수(hFE)가 감소되므로, 확실성이 열악해진다.
그러므로, BiCMOS 반도체 디바이스에서는 바이폴러 트랜지스터, 특히 그 활성 영역이 RIE에 의해 손상되지 않아야 하는 것이 중요하다.
한편, 횡방향 바이폴러 트랜지스터는 에미터 (emitter), 베이스, 및 콜렉터의 영역이 횡방향으로 확산되는 방식으로 형성된다. 결과적으로, 수직방향 바이폴러 트랜지스터 보다 더 많은 면적을 갖게 된다.
반도체 디바이스의 집적도를 증가시키기 위해서는 횡방향 바이폴러 트랜지스터에 대한 면적을 감소시키는 것이 바람직하다.
(발명의 요약)
본 발명은 상기의 내용을 고려하여 완성되었다. 본 발명의 목적은 높은 집적도가 가능한 횡방향 바이폴러 트랜지스터 (lateral bipolar transistor)로 구성된 반도체 디바이스를 제공하는 것이다.
본 발명의 다른 목적은 양호한 특성을 갖는 횡방향 바이폴러 트랜지스터로 구성된 반도체 디바이스를 제공하고, 그 반도체 디바이스를 제작하는 처리 과정을 제공하는 것이다.
본 발명은 반도체 베이스 (base)에 형성된 횡방향 바이폴러 트랜지스터를 갖는 반도체 디바이스에 관련되고, 이는 횡방향 바이폴러 트랜지스터의 베이스 연결 부분에서 반도체 베이스상의 절연막에 개구 (opening)이 형성되고, 개구를 통해 반도체 베이스에 연결되어 에미터 (emitter)와 콜렉터 (collector) 사이의 베이스 영역을 덮도록 베이스 연결 부분의 전극이 형성되는 것을 특징으로 한다.
상술된 바와 같이 구성된 본 발명의 반도체 디바이스는 베이스 연결 부분이 에미터와 콜렉터 사이의 영역에 형성된다는 이점을 제공한다. 이 구조는 횡방향 바이폴러 트랜지스터의 셀 (cell) 크기를 감소시키고 여진 용량 (parasitic capacity)을 감소시키는 것을 가능하게 만든다.
부가하여, 상술된 바와 같이 구성된 반도체 디바이스는 베이스 연결 부분의 전극층을 사용하는 자체 정렬 처리 (self-alignment process)에 의해 에미터 영역 및 콜렉터 영역이 베이스 영역의 양측에 형성될 수 있다는 이점을 제공한다. 다른 말로 하면, 베이스 폭은 자체 정렬에 의해 결정되고, 이로 인하여 안정된 특성을갖게 된다. 또한, 자체 정렬은 에미터 영역, 베이스 영역, 및 콜렉터 영역을 서로 가깝게 형성하는 것을 가능하게 만들고, 이는 셀 크기를 줄이는데 도움이 된다.
본 발명은 또한 횡방향 바이폴러 트랜지스터 및 MOS 트랜지스터가 공통된 반도체 베이스에 형성되고, MOS 트랜지스터의 게이트 전극상에 있는 측면벽 및 횡방향 바이폴러 트랜지스터의 베이스 연결 부분의 베이스 영역을 덮는 절연막이 공통된 절연막으로 형성되는 것을 특징으로 하는 반도체 디바이스에 관련된다.
상술된 바와 같이 구성된 반도체 디바이스의 이점은 횡방향 바이폴러 트랜지스터의 베이스 연결 부분의 베이스 영역을 덮는 절연막이 베이스 영역을 보호한다는 점이다.
또 다른 이점은 단일 처리에 의해 MOS 트랜지스터의 게이트 전극상에 있는 측면벽과 베이스 영역을 덮는 절연막을 형성하는 것이 가능하다는 점이다 (이들이 공통된 절연막으로 형성되기 때문에). 절연막은 MOS 트랜지스터의 측면벽을 형성하도록 에칭이 실행될 때 손상으로부터 (횡방향 바이폴러 트랜지스터의 활성 영역인) 베이스 영역을 보호한다.
본 발명은 공통된 반도체 베이스에 형성된 MOS 트랜지스터 및 횡방향 바이폴러 트랜지스터를 갖는 반도체 디바이스를 제작하기 위한 처리에 관련되고, 이는 MOS 트랜지스터의 게이트 전극을 형성하는 단계, 전체 표면상에 절연막을 형성하는 단계, 횡방향 바이폴러 트랜지스터의 에미터와 콜렉터 사이의 베이스 영역을 덮는 마스크층 (mask layer)으로 동작하는 층을 형성하는 단계, 및 절연막을 에칭하여, 그에 의해 게이트 전극의 측면벽을 형성하는 단계를 구비한다.
상술된 처리는 횡방향 바이폴러 트랜지스터의 에미터와 콜렉터 사이의 베이스 영역을 덮는 마스크층으로 동작하는 층을 형성하는 단계를 갖는다. 이 마스크층은 게이트 전극의 측면벽을 형성하도록 절연막에서 에칭이 실행될 때, 횡방향 바이폴러 트랜지스터의 활성 영역인 에미터와 콜렉터 사이의 베이스 영역을 에칭에 의한 손상으로부터 보호한다.
도 1은 본 발명의 한 실시예에 대한 반도체 디바이스의 구조를 도시하는 단면도.
도 2는 본 발명의 한 실시예에 대한 반도체 디바이스의 구조를 도시하는 단면도.
도 3a 및 도 3b는 도 1 및 도 2에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 4a 및 도 4b는 도 1 및 도 2에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 5a 및 도 5b는 도 1 및 도 2에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 6a 및 도 6b는 도 1 및 도 2에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 7a 및 도 7b는 도 1 및 도 2에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 8a 및 도 8b는 도 1 및 도 2에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 9a 및 도 9b는 본 발명의 또 다른 실시예에 대한 반도체 디바이스의 구조를 도시하는 단면도.
도 10a 및 도 10b는 도 9a 및 도 9b에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 11a 및 도 11b는 도 9a 및 도 9b에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 12a 및 도 12b는 도 9a 및 도 9b에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 13a 및 도 13b는 도 9a 및 도 9b에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 14a 및 도 14b는 도 9a 및 도 9b에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 15a 및 도 15b는 도 9a 및 도 9b에 도시된 반도체 디바이스를 제작하는 단계를 도시하는 도면.
도 16a 및 도 16b는 측면벽이 형성된 직후에 취해진 종래의 BiCMOS 반도체 디바이스의 구조를 도시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
1, 101 ; PMOS 트랜지스터 2, 102 ; NMOS 트랜지스터
3, 103 ; 수직방향 NPN 트랜지스터
4, 104 ; 횡방향 LPNP 트랜지스터
10, 110 ; 반도체 베이스 11, 111 ; P형 반도체 기판
12, 112 ; N+매립 영역 13, 113 ; N형 에피택셜층
15 ; 소자 분리층 115 ; 소자 절연층
16, 116 ; N형 영역 17, 117 ; N형 반도체 웰 영역
18, 118 ; P형 불순물 영역 19, 119 ; 게이트 산화막
23, 124, 125 ; LDD 영역 28, 128 ; 측면벽
31 ; 반사 방지막
본 발명은 반도체 베이스 (base)에 형성된 횡방향 바이폴러 트랜지스터 (lateral bipolar transistor)를 갖는 반도체 디바이스를 포함하고, 이는 횡방향 바이폴러 트랜지스터의 베이스 연결 부분에서 반도체 베이스상의 절연막에 개구 (opening)이 형성되고, 개구를 통해 반도체 베이스에 연결되어 에미터 (emitter)와 콜렉터 (collector) 사이의 베이스 영역을 덮도록 베이스 연결 부분의 전극이 형성되는 것을 특징으로 한다.
본 발명에 따라, 상술된 반도체 디바이스는 수직방향 바이폴러 트랜지스터가 부가적으로 반도체 베이스에 형성되고, 횡방향 바이폴러 트랜지스터의 베이스 영역을 덮는 베이스 연결 부분의 전극 및 수직방향 트랜지스터의 에미터 전극이 공통된 층으로부터 형성되도록 구성된다.
본 발명에 따라, 상술된 반도체 디바이스는베이스 연결 부분의 전극층에 반사방지막이 형성되도록 구성된다.
본 발명은 횡방향 바이폴러 트랜지스터 및 MOS 트랜지스터가 공통된 반도체 베이스에 형성되고, MOS 트랜지스터의 게이트 전극상에 있는 측면벽 및 횡방향 바이폴러 트랜지스터의 베이스 연결 부분의 베이스 영역을 덮는 절연막이 공통된 절연막으로 형성되는 것을 특징으로 하는 반도체 디바이스를 포함한다.
본 발명에 따라, 상술된 반도체 디바이스는 횡방향 바이폴러 트랜지스터의 베이스 연결 부분에서 베이스 연결 부분의 전극층이 반도체 베이스의 절연막에 형성된 개구를 통해 반도체 베이스에 연결되고, 에미터와 콜렉터 사이의 베이스 영역을 덮도록 구성된다.
본 발명에 따라, 상술된 반도체 디바이스는 수직방향 바이폴러 트랜지스터가 부가적으로 반도체 베이스에 형성되고, 베이스 영역을 덮는 베이스 연결 부분의 전극층 및 수직방향 트랜지스터의 에미터 전극이 공통된 층으로 형성되도록 구성된다.
본 발명에 따라, 상술된 반도체 디바이스는 베이스 연결 부분의 전극층에 반사방지막이 형성되도록 구성된다.
본 발명은 공통된 반도체 베이스에 형성된 MOS 트랜지스터 및 횡방향 바이폴러 트랜지스터를 갖는 반도체 디바이스를 제작하기 위한 처리를 포함하고, 이는 MOS 트랜지스터의 게이트 전극을 형성하는 단계, 전체 표면상에 절연막을 형성하는 단계, 횡방향 바이폴러 트랜지스터의 에미터와 콜렉터 사이의 베이스 영역을 덮는 마스크층 (mask layer)으로 동작하는 층을 형성하는 단계, 및 절연막을 에칭하여, 그에 의해 게이트 전극의 측면벽을 형성하는 단계를 구비한다.
본 발명에 따라, 반도체 디바이스를 제작하기 위한 상술된 처리는 마스크층이 되는 층을 형성하는 단계가 횡방향 바이폴러 트랜지스터의 베이스 연결 부분에대한 전극층을 형성하도록 수정된다.
본 발명에 따라, 반도체 디바이스를 제작하기 위한 상술된 처리는 불순물을 도입하여, 마스크층을 사용하는 자체 정렬 처리 (self-alignment process)에 의해 횡방향 바이폴러 트랜지스터의 에미터 영역 및 콜렉터 영역을 형성하는 단계를 더 포함한다.
본 발명에 따라, 반도체 디바이스를 제작하기 위한 상술된 처리는 마스크층의 최상단층에 반사방지층을 형성하고, 이어서 불순물을 도입하여, 횡방향 바이폴러 트랜지스터의 에미터 영역 및 콜렉터 영역을 형성하는 단계를 더 포함한다.
도 1 및 도 2는 본 발명의 한 실시예에 따른 BiCMOS 반도체 디바이스를 도시하는 단면도이다.
BiCMOS 반도체 디바이스는 두 섹션으로 구성된다. 제1 섹션은 도 1에 도시된 바와 같이 PMOS 트랜지스터, NMOS 트랜지스터, 및 수직방향 NPN 바이폴러 트랜지스터를 포함한다. 제2 섹션은 횡방향 PNP 바이폴러 트랜지스터를 포함한다.
도 1 및 도 2에 도시된 바와 같이, 이러한 BiCMOS 반도체 디바이스는 반도체 베이스(10) 및 그 위에 형성된 트랜지스터로 구성된다. 반도체 베이스(10)는 P형 실리콘 기판(11) 및 그 위에 형성된 N형 실리콘 에피택셜층 (epitaxial layer)(13)으로 구성된다. 트랜지스터는 PMOS 트랜지스터(1), NMOS 트랜지스터(2), 수직방향 NPN 트랜지스터(3) (이후 간략하게 NPN 트랜지스터), 및 횡방향 NPN 바이폴러 트랜지스터(4) (이후 간략하게 LPNP 트랜지스터)를 포함한다.
반도체 베이스(10)에는 LOCOS에 의해 트랜지스터(1 내지 4)를 서로 고립시키는 소자 절연층(15)이 형성된다.
PMOS 트랜지스터(1)는 반도체 베이스(10)에 형성된 N+형 매립 영역 (buried region)(12) 및 그 표면에 형성된 N형 반도체 웰 (well) 영역(17)을 포함한다.
N형 반도체 웰 영역(17)에는 P+형 소스/드레인 영역(33)이 형성된다. 소스/드레인 영역(33)내에는 (채널에 인접한) P형으로 약하게 도핑된 LDD 영역(23)이 형성된다.
채널상에는 게이트 산화막(19)이 사이에 삽입되어 폴리실리콘막(20) 및 텅스텐막(21)으로 구성된 적층 구조의 게이트 전극(22)이 형성된다.
게이트 전극(22)의 옆쪽에는 절연막의 측면벽(28)이 형성된다. 측면벽의 폭은 LDD 영역(23)의 폭을 결정한다.
소스/드레인 영역(33)에는 텅스텐의 플러그층 (plug layer)(43)를 통해 알루미늄의 배선(44, 45)이 연결된다.
NMOS 트랜지스터(2)는 반도체 베이스(10)에 형성된 P형 반도체 웰 영역(18W)을 갖는다.
이 P형 반도체 웰 영역(18W)에는 N+형 소스/드레인 영역(34)이 형성된다. 소스/드레인 영역(34)내에는 (채널에 인접한) N형으로 약하게 도핑된 LDD 영역(24)이 형성된다.
채널상에는 게이트 산화막(19)이 사이에 삽입되어 폴리실리콘막(20) 및 텅스텐막(21)으로 구성된 적층 구조의 게이트 전극(22)이 형성된다.
게이트 전극(22)의 옆쪽에는 절연막의 측면벽(28)이 형성된다. 측면벽(28)의 폭은 LDD(24) 영역의 폭을 결정한다.
소스/드레인 영역(34)에는 텅스텐의 플러그층(43)을 통해 알루미늄의 배선(46, 47)이 연결된다.
부수적으로, P형 반도체 웰 영역(18W)을 구성하는 P형 불순물 영역(18)이 또한 NPN 트랜지스터(3)와 LPNP 트랜지스터(4) 사이에 형성된다. 이는 또한 서로를 고립시키는 채널 중단 영역(18C)으로 동작한다.
수직방향 NPN 바이폴러 트랜지스터 (NPN 트랜지스터)(3)는 실리콘 기판(11)과 N형 에피택셜층(13)으로 구성된 반도체 베이스(10)에 형성된 N-형 매립 영역(12)을 갖는다.
N형 에피택셜층(13)에는 P형 베이스 영역 (본래의 베이스 영역 및 링크 (link) 베이스 영역)(25)과 그래프트 (graft) 베이스 영역(33), 또한 N+형 에미터 영역(26)이 형성된다.
콜렉터 연결 부분에는 N+형 매립 영역(12)에 연결되도록 N형 불순물로 과중하게 도핑된 콜렉터 연결 영역(16)이 형성된다. 콜렉터 연결 영역(16)의 표면에는 과중하게 도핑된 N형 불순물 영역(34)인 콜렉터 연결 부분이 형성된다.
에미터 영역(26)에는 폴리실리콘막(30)의 에미터 전극이 연결된다.
그래프트 베이스 영역(33), 에미터 전극(30), 및 콜렉터 연결 부분(34)에는 알루미늄의 금속 전극(48, 49, 50)이 각각 연결된다.
상술된 바와 같이 구성된 바이폴러 트랜지스터(3)는 폴리워시 에미터 구조 (polywashed emitter structure)의 수직방향 바이폴러 트랜지스터이다.
횡방향 NPN 바이폴러 트랜지스터 (LPNP 트랜지스터)(4)는 실리콘 기판(11) 및 N형 에피택셜층(13)으로 구성된 반도체 베이스(10)에 형성된 N+형 매립 영역(12)을 갖는다.
N형 에피택셜층(13)에는 P+형 에미터/콜렉터 영역(33)이 형성된다.
이 방법으로, 횡방향 바이폴러 트랜지스터는 N형 에피택셜층(13)이 베이스 영역으로 동작하고 표면의 부근에 캐리어 (carrier)의 이동이 허용되도록 형성된다.
베이스 연결 부분에는 N형 매립층(12)에 연결되도록 과중하게 도핑된 N형 베이스 연결 영역(16)이 형성된다. 이 베이스 연결 영역(16)의 표면에는 과중하게 도핑된 N형 불순물 영역(34)의 베이스 연결 부분이 형성된다.
에미터 영역(33), 콜렉터 영역(33), 및 베이스 연결 부분(34)에는 텅스텐의 플러그층(43)을 통해 알루미늄의 배선(60, 61, 62)이 각각 연결된다.
본 발명의 본 실시예에서, LPNP 트랜지스터(4)는 에미터 영역(33)과 콜렉터 영역(33) (반도체 베이스(10)의 표면으로 N형 에피택셜층(13)이 남아있는) 사이에 유지되는 부분을 덮도록 절연막(28)이 형성되고, 절연막(28)이 폴리실리콘막(30)으로 덮히는 것을 특징으로 한다.
PMOS 트랜지스터(1) 및 NMOS 트랜지스터(2)의 절연막(28)은 게이트 전극(22)의 옆쪽에 있는 측면벽(28)으로 사용되는 것과 똑같은 물질로 형성될 수 있다.
또한, 폴리실리콘막(30)은 NPN 트랜지스터(3)에서 에미터 전극의 폴리실리콘막(30)으로 사용되는 것과 똑같은 물질로 형성될 수 있다.
P형 불순물 영역(33)으로 나타내지는 PMOS 트랜지스터(1)의 소스/드레인 영역, NPN 트랜지스터(33)의 그래프트 베이스 영역, 및 LPNP 트랜지스터(4)의 에미터/콜렉터 영역에서는 모두 불순물 농도 및 깊이가 동일하다.
폴리실리콘막과 똑같은 막을 다른 트랜지스터의 절연막으로 사용하는 이점은 이들이 단일 처리 과정으로 형성될 수 있다는 점이다.
본 발명의 본 실시예에 따라, NPN 트랜지스터(3) 및 LPNP 트랜지스터(4)는 폴리실리콘막(30)에 반사방지막(31)이 형성되는 것을 특징으로 한다.
반사방지막(31)은 제작시 다음의 이점을 제공한다.
(1) 폴리실리콘막(30)이 패턴화된 레지스트막 (resist film)을 형성하는 사진석판술 (photolithography) 처리에서, 반사방지막(31)은 노출광이 폴리실리콘막(30)의 표면에 의해 반사되는 것을 방지한다.
폴리실리콘막(3)의 표면에 의한 노출광의 반사는 설계된 것과 다른 조건하에서 레지스트막이 노출되게 하고, 그 결과로 폴리실리콘막이 원하는대로 패턴화되지 않는다.
(2) NPN 트랜지스터(3) 및 LPNP 트랜지스터(4)의 불순물 영역을 형성하도록 폴리실리콘막(30)을 마스크로 사용하는 이온 주입 단계에서, 반사방지막(31)은 이온 주입으로 인한 불순물이 폴리실리콘막(30)에 들어가는 것을 방지한다.
NPN 트랜지스터(3)에서는 에미터 영역(26)을 형성하도록 그래프트 베이스 영역이 P형이고 에미터 전극의 폴리실리콘막(30)이 N형이다. 결과적으로, 그래프트 베이스 영역을 형성하도록 이온 주입하는 동안 폴리실리콘막(30)에 들어가는 P형 불순물은 폴리실리콘막(30)에서 P형 농도가 변동되게 하여, 원하는 불순물 농도로 에미터 영역(26)을 형성하는 것을 불가능하게 만든다.
본 발명의 본 실시예에 따라, LPNP 트랜지스터(4)는 에미터 영역(33)(33E)의 좌측에 있는 폴리실리콘막(30)이 플러그층(43)을 통해 에미터 영역(33)(33E)에 연결되는 배선(60)에 연결되도록 구성된다.
이 구조는 폴리실리콘막(30)이 에미터 영역(33)(33E)과 똑같은 전위를 갖도록 허용하므로, 폴리실리콘막(30)이 부동 전위를 갖는 것을 방지한다.
도 2의 단면도는 LPNP 트랜지스터(4)가 2개의 분리된 위치에 형성된 폴리실리콘막(30)을 갖도록 도시하지만, 실제로 폴리실리콘막(30)은 에미터 영역(33)(33E)을 둘러싸도록 형성된다.
그러므로, 도 2에서 2개의 폴리실리콘막(30)은 서로 연결되어, 우측 폴리실리콘막(30)이 에미터 영역(33)(33E)과 똑같은 전위를 갖게 된다.
이 구조는 폴리실리콘막(30)이 콜렉터 영역(33)(33C)의 배선(61)에 연결되어 콜렉터 영역(33)(33C)과 똑같은 전위를 갖도록 변화될 수 있다.
도 1 및 도 2에 도시된 반도체 디바이스는 도 3a 내지 도 8b를 참고로 이후 설명되는 처리에 의해 제작된다.
도 3a에 도시된 부분은 도 1에 도시된 부분에 대응한다. 도 3b에 도시된 부분은 도 2에 도시된 부분에 대응한다. 상기와 똑같은 대응관계는 도 4a 내지 도 8b에도 적용된다.
먼저, 제1 전도형의 P형 실리콘 기판(11)이 준비된다. 도 3a 및 도 3b를 참고한다. 실리콘 기판에는 그 표면에 300nm 두께의 산화막 (도시되지 않은)이 형성되도록 열산화 처리가 가해진다.
실리콘 기판(11)은 포토레지스트막 (photoresist film)으로 코팅되고, 이어서 석판술에 의해 패턴화된다. 패턴화된 레지스트막은 NPN 트랜지스터(3), LPNP 트랜지스터(4), 및 PMOS 트랜지스터(1)가 실리콘 기판(11)에 형성될 위치에 개구를 갖는다.
불화 수소산에 의한 습식 에칭 (wet etching)은 에칭 마스크인 레지스트막을 통해 실리콘 기판(11)에 형성된 산화막에 실행된다. 그래서, 산화막에는 개구가 형성된다.
에칭 마스크로 사용되는 포토레지스트막은 과산화수소와 황산의 혼합물을 사용하여 제거된다.
실리콘 기판(11)에는 산화막에 형성된 개구를 통해 안티몬이 확산된다. 이 단계는 1200℃에서 60분 동안 산화안티몬 (Sb2O3)을 가열함으로서 이루어진다. 이러한 열적 확산은 실리콘 기판(11)에서 제2 전도형 (본 실시예에서는 N형 (N+형))의 매립 영역(12)으로 상승된다.
이제는 NPN 트랜지스터(3), LPNP 트랜지스터(4), 및 PMOS 트랜지스터(1)가형성될 위치에 N형 매립 영역(12)이 형성된다.
불화 수소산으로의 습식 에칭은 산화막을 선택적으로 제거하도록 실행된다.
N형 에피택셜층(13) (1 μm의 두께이고, 1 Ωcm의 저항을 갖는)은 실리콘 기판(11)에서 에피택시 (epitaxy)에 의해 형성된다.
이 방법으로, 실리콘 기판(11) 및 N형 에피택셜층(13)으로 구성된 반도체 베이스(10)가 구해진다.
소자 분리층(15)은 다음과 같이 LOCOS에 의해 N형 에피택셜층(13)에 형성된다.
N형 에피택셜층(13)의 표면은 열적으로 산화되어 산화실리콘막(14) (30 nm의 두께)을 형성한다. 산화실리콘막(14)에는 감소된 압력 CVD에 의해 100 nm 두께의 질화실리콘막 (도시되지 않은)이 형성된다. 질화실리콘막은 반응 이온 에칭에 의해 선택적으로 제거된다. 산화 방지 마스크로 사용되어 에칭되지 않고 남아있는 질화실리콘막을 가지고, N형 에피택셜층(13)의 표면은 450 nm 두께를 갖는 소자 절연층(15)이 형성되도록 1050℃의 습한 산소 분위기에서 열적으로 산화된다. 질화실리콘막은 150℃에서 뜨거운 인산으로 에칭됨으로서 선택적으로 제거된다.
매립 영역(12)에 연결된 N형 영역(16)은 NPN 트랜지스터(3) 및 LPNP 트랜지스터가 N형 에피택셜층(13)에 형성될 위치에 형성된다.
N형 영역(16)을 형성하기 위해, N형 영역(16)이 형성될 위치에 개구를 갖는 레지스트막 (도시되지 않은)이 형성된다. 이 레지스트막을 에칭 마스크로 사용하여, 2 x 1012/cm2의 선량 (dose)에 대해 500 keV의 에너지 및 7 x 1015/cm2의 선량에대해 70 keV의 에너지의 이온 주입으로 인의 도핑이 실행된다.
에칭 마스크로 사용되는 레지스트막은 일반적인 방법으로 제거된다.
이어서, MOS 트랜지스터(1, 2)가 형성된다.
PMOS 트랜지스터(1)가 형성될 N형 에피택셜층(13)의 일부에는 5 x 1012/cm2의 선량에 대해 600 keV의 에너지 및 3 x 1012/cm2의 선량에 대해 300 keV의 에너지의 이온 주입으로 인이 도핑된다. 이 방법으로, N형 반도체 웰 영역(17)이 형성된다.
Vth 제어를 위한 붕소의 도핑은 5 x 1012/cm2의 선량에 대해 20 keV의 에너지의 이온 주입으로 실행된다.
붕소 (P형 불순물)의 도핑은 NMOS 트랜지스터(2)가 형성되는 실리콘 기판(11) 및 N형 에피택셜층(13) 일부와, NPN 트랜지스터(3) 및 LPNP 트랜지스터(4)가 형성되는 부분 사이에 유지되는 실리콘 기판(11) 및 N형 에피택셜층(13) 일부에서 이온 주입으로 실행된다. 이온 주입은 5 x 1012/cm2의 선량에 대해 800 keV의 에너지, 5 x 1012/cm2의 선량에 대해 350 keV의 에너지, 및 5 x 1012/cm2의 선량에 대해 100 keV의 에너지로 실행된다. 이 방법으로, P형 반도체 웰 영역(18)(18W) 및 채널 중단 영역(18)(18C)으로 동작하는 P형 불순물로 도핑된 영역(18)이 형성된다.
Vth 제어를 위한 도핑은 2 x 1012/cm2의 선량에 대해 20 keV의 에너지의 이온주입으로 실행된다. 상기의 단계는 도 3a 및 도 3b를 참고로 설명된다.
산화실리콘막(14)은 불화 수소산으로의 습식 에칭에 의해 제거된다.
산화는 습한 산소 분위기에서 850℃로 5분 동안 실행된다.
이 방법으로, 소자 분리층(15)을 제외한 영역에 게이트 산화막(19) (5 nm의 두께)이 형성된다.
게이트 전극이 되는 폴리실리콘막(20) (100 nm의 두께)은 저압 CVD에 의해 형성된다.
폴리실리콘막(20)은 POCl3(phosphorus trichloride oxide)를 미리 피착하여 인으로 과중하게 도핑된다.
규화텅스텐막(21) (100 nm의 두께)은 CVD로 형성된다. 규화텅스텐막(21) 및 폴리실리콘막(20)은 통상적인 석판술 기술 및 반응 이온 에칭에 의해 MOS 트랜지스터의 게이트 전극을 구성하는 부분을 제외하고 선택적으로 제거된다.
이 방법으로, PMOS 트랜지스터(1) 및 NMOS 트랜지스터(2)가 형성된 부분에는 폴리실리콘막(20) 및 규화텅스텐막(21)으로 구성된 다결정 규화텅스텐 구조의 게이트 전극(22)이 형성된다. 상기 단계는 도 4a 및 도 4b에서 설명된다.
PMOS 트랜지스터(1)가 형성될 부분에는 2 x 1013/cm2의 선량에 대해 25 keV의 에너지의 이온 주입으로 불화붕소 (BF2)와 같은 P형 불순물의 도핑이 실행된다. 이 도핑은 게이트 전극(22)의 양측에 있는 N형 반도체 웰 영역(17) 중 일부에 P형 LDD 영역(23)을 형성한다.
NMOS 트랜지스터(2)가 형성될 부분에는 3.5 x 1013/cm2의 선량에 대해 60 keV의 에너지의 이온 주입으로 비소와 같은 N형 불순물의 도핑이 실행된다. 이 도핑은 게이트 전극(22)의 양측에 있는 P형 반도체 웰 영역(18W) 중 일부에 N형 LDD 영역(24)을 형성한다.
NPN 트랜지스터(3)가 형성될 부분에는 5 x 1013/cm2의 선량에 대해 30 keV의 에너지의 이온 주입으로 불화붕소와 같은 P형 불순물의 도핑이 실행된다. 이 도핑은 본래의 베이스 및 링크 베이스 영역(25)을 형성한다.
인과 같은 N형 불순물의 도핑은 똑같은 개구를 통하여 2 x 1012/cm2의 선량에 대해 120 keV의 에너지 및 3 x 1012/cm2의 선량에 대해 360 keV의 에너지의 이온 주입으로 실행된다. 이 단계는 SIC (Slective Ion Implantation of Collector)(27)를 형성한다. 상기 단계는 도 5a 및 도 5b에서 설명된다.
NPN 바이폴러 트랜지스터(3)의 본래 베이스 및 링크 베이스 모두로 동작하는 영역(25)은 에미터에 연결되는 폴리실리콘막(30) (추후 형성될)과 똑같은 크기 (폭)가 된다.
LDD를 형성하는데 사용되는 산화실리콘막(28) (200 nm의 두께)은 CVD로 형성된다.
개구(29)은 NPN 트랜지스터(3)의 에미터가 형성될 산화실리콘막(28) 일부에서 통상적인 석판술 기술 및 반응 이온 에칭에 의해 형성된다.
비소 (N형 불순물)로 과중하게 도핑된 폴리실리콘막(30) (150 nm의 두께)은 CVD로 형성된다.
반사방지막(31)은 CVD로 형성된 산화실리콘막 (10 nm의 두께) 및 CVD로 형성된 질산화실리콘막 (110nm의 두께)으로 구성되어 형성된다.
전체 표면은 포토레지스터(32)로 코팅되고, 이는 이어서 통상적인 석판술로 패턴화되어 NPN 트랜지스터(3)의 에미터 전극 (폴리실리콘막(30))의 폭과 LPNP 트랜지스터(4)의 베이스의 폭을 결정한다.
마스크로서 포토레지스트(32)를 사용하는 반응 이온 에칭은 반사방지막(31) 및 폴리실리콘막(30)을 연속적으로 패턴화하도록 실행된다. 상기 단계는 도 6a 및 도 6b에서 설명된다.
폴리실리콘막(30)의 패턴 거리는 도 6b에 도시된 LPNP 트랜지스터(4)의 베이스 폭을 결정한다.
산화실리콘막(28)에는 마스크로 포토레지스트(32)를 사용하는 반응 이온 에칭이 실행된다. 그래서, PMOS 트랜지스터(1) 및 NMOS 트랜지스터(2)의 게이트 전극(22) 옆쪽에는 측면벽(28)이 형성된다.
이 반응 이온 에칭은 산화실리콘막(28) 및 폴리실리콘막(30)으로 덮이기 때문에 LPNP 트랜지스터(4)의 베이스 영역층이 되는 N형 에피택셜층(13)에 손상을 주지 않는다.
이어서, 포토레지스트(32)가 제거된다.
LPNP 트랜지스터(4)에는 이후에 베이스 영역이 될 N형 에피택셜층(13) 일부를 덮는 산화실리콘막(28), 폴리실리콘막(30), 및 반사방지막(31)이 남겨진다. 상기 단계는 도 7a 및 도 7b에서 설명된다.
10 nm 두께의 산화실리콘막 (도시되지 않은)은 CVD에 의해 형성된다. 이는 열적 산화에 의해 12 nm로 성장된다.
비소와 같은 N형 불순물의 도핑은 NMOS 트랜지스터(2), NPN 트랜지스터(3), 및 LPNP 트랜지스터(4)가 형성될 영역에서 5 x 1015/cm2의 선량에 대해 35 keV의 에너지의 이온 주입으로 실행된다.
그래서, NMOS 트랜지스터(2)에서 소스/드레인 영역으로, NPN 트랜지스터(3)의 콜렉터로의 연결로, 또한 LPNP 트랜지스터(4)의 베이스로의 연결로 동작하는 N형 불순물 영역(34)이 형성된다.
불화붕소와 같은 P형 불순물의 도핑은 PMOS 트랜지스터(1), NPN 트랜지스터(3), 및 LPNP 트랜지스터(4)가 형성될 영역에서 3 x 1015/cm2의 선량에 대해 35 keV의 에너지로 실행된다.
그래서, PMOS 트랜지스터(1)에서 소스/드레인 영역으로, NPN 트랜지스터(3)의 그래프트 베이스 영역으로, 또한 LPNP 트랜지스터(4)의 에미터 영역(33E)/콜렉터 영역(33C)으로 동작하는 P형 불순물 영역(33)이 형성된다. 상기 단계는 도 8a 및 도 8b에서 설명된다.
NPN 트랜지스터(3)의 그래프트 베이스 영역 및 LPNP 트랜지스터(4)의 에미터/콜렉터 영역은 폴리실리콘막(30) 및 반사방지막(31)에 의한 자체 정렬을 통해 결정됨을 주목하여야 한다.
그러므로, LPNP 트랜지스터(4)에서는 에미터-콜렉터 거리가 폴리실리콘막(30)의 폭에 의해 결정된다.
반사방지막(31)은 NPN 트랜지스터(3)의 그래프트 베이스 영역 및 LPNP 트랜지스터(4)의 에미터/콜렉터 영역을 형성하도록 이온 주입에 의한 P형 불순물의 도핑시 마스크로 동작한다. 그러므로, 반사방지막(31)은 P형 불순물로 도핑되는 것으로부터 폴리실리콘막(30)을 보호한다. P형 불순물의 피크 농도는 반사방지막(31)에 남겨진다.
상술된 단계는 BiCMOS 반도체 디바이스의 제작시 사용되는 통상적인 단계로 이어진다.
예를 들면, 웨이퍼 (wafer)에는 불순물을 활성화시키도록 1000℃에서 10초 동안 열처리 (또는 RTA = Rapid Thermal Annealing)가 실행된다. 이어서, 웨이퍼는 층간 절연체(35)를 형성하도록 BPSG (boron-phosphorus silicate glass)로 전체 코팅된다. 이 단계는 층간 절연체(35)의 표면을 매끈하게 하도록 900℃로 20분 동안 질소 분위기에서 역류되는 것으로 이어진다.
이후 리스트된 개구 (접촉 홀 (contact hole))은 층간 절연체(35)에 만들어진다. 각 접촉 홀은 배선 연결을 위해 플러그층(43)으로 채워진 층이다.
개구(36, 37)은 PMOS 트랜지스터(1)의 소스/드레인 영역(33)에 이른다. 개구(38, 39)은 NMOS 트랜지스터(2)의 소스/드레인 영역(34)에 이른다. 개구(40)은 NPN 트랜지스터(3)의 외부 베이스 영역(33)에 이른다. 개구(41)은 에미터 전극의폴리실리콘막(30)에 이른다. 개구(42)은 과중하게 도핑된 N형 영역(34)에 이른다. 개구(52)은 LPNP 트랜지스터(4)의 베이스에 연결되는 전극(30)에 이른다. 개구(53)은 에미터 영역(33)에 이른다. 개구(54)은 콜렉터 영역에 이른다. 개구(55)은 베이스에 연결되는 부분(34)에 이른다.
각 개구 (36 내지 42 및 52 내지 55)은 통상적인 방법으로 플러그층(43)을 형성하도록 텅스텐으로 채워지고, 각 부분으로의 배선은 통상적인 배선 기술에 의해 플러그층(43)을 통해 다음과 같이 만들어진다.
배선(44, 45)은 PMOS 트랜지스터(1)의 소스/드레인 영역(33)에 연결된다. 배선(46, 47)은 NMOS 트랜지스터(2)의 소스/드레인 영역(34)에 연결된다. 배선(48)은 NPN 트랜지스터(3)의 외부 베이스 영역(33)에 연결된다. 배선(49)은 NPN 트랜지스터(3)의 에미터 전극의 폴리실리콘막(30)에 연결된다. 배선(50)은 NPN 트랜지스터(3)의 과중하게 도핑된 N형 영역(34)에 연결된다. 배선(60)은 LPNP 트랜지스터(4)의 에미터 영역(33E) 및 폴리실리콘막(30)에 연결된다. 배선(61)은 LPNP 트랜지스터(4)의 콜렉터 영역(33C)에 연결된다. 배선(62)은 LPNP 트랜지스터(4)의 베이스에 연결되는 영역(34)에 연결된다.
이제는 PMOS 트랜지스터(1), NMOS 트랜지스터(2), NPN 바이폴러 트랜지스터(3), 및 LPNP 트랜지스터(4)가 반도체 베이스(10)에 형성되어, 도 1 및 도 2에 도시된 바와 같은 BiCMOS 반도체 디바이스가 구해진다.
상술된 실시예의 이점은 베이스 영역이 산화실리콘막(28) 및 폴리실리콘막(30)으로 덮이기 때문에, LPNP 트랜지스터(4)에서 베이스 영역(13)의표면이 에칭으로 인한 손상으로부터 보호된다는 점이다.
그래서, LPNP 트랜지스터(4)에서 표면 재조합 전류가 증가될 때 저전류에서의 전류 증폭 계수(hFE)가 감소되는 것을 방지하는 것이 가능하다.
이로 인하여, BiCMOS 반도체 디바이스의 확실성이 개선된다.
폴리실리콘막(30)은 LPNP 트랜지스터(4)에서 과중하게 도핑된 에미터 영역 및 콜렉터 영역이 형성될 때 자체 정렬에 소용된다.
결과적으로, 과중하게 도핑된 에미터 영역 및 콜렉터 영역은 산화실리콘막(28) 및 폴리실리콘막(30)으로 덮히지 않은 N형 에피택셜층(13)의 표면 일부에 형성된다. 그래서, N형 에피택셜층(13)은 그 표면이 에칭으로 손상되더라도 특징적인 특성을 거의 본래대로 유지한다.
또한, 상술된 구조는 폴리실리콘막(30)이 에미터-콜렉터 거리를 결정하도록 허용한다.
N형 에피택셜층(13)이 산화실리콘막(28) 및 폴리실리콘막(30)으로 덮히도록 NPN 트랜지스터(3)가 구성되므로, 베이스 영역(13)의 표면은 에칭으로 인한 손상으로부터 보호된다.
에미터 전극의 폴리실리콘막(30)은 과중하게 도핑된 그래프트 베이스가 형성될 때 자체 정렬에 소용된다. 그래서, 그래프트 베이스 영역은 그 표면이 에칭으로 손상되더라도 특징적인 특성을 거의 본래대로 유지한다.
상술된 실시예는 다음의 이점을 제공하다.
레지스트막은 NPN 트랜지스터(3) 및 LPNP 트랜지스터(4)에서폴리실리콘막(30)에 형성된 반사방지막(31) 때문에 노출로 인해 원하는 대로 패턴화될 수 있다.
반사방지막(31)은 P형 불순물 영역(33)을 형성하도록 이온 주입할 때 P형 불순물로 도핑되는 것으로부터 폴리실리콘막(30)을 보호하고, 불순물의 피크 농도는 반사방지막(31)내에 남겨진다.
공통 절연막은 MOS 트랜지스터(1, 2)에서 전극(22) 옆쪽에 있는 측면벽인 절연막(28), NPN 트랜지스터(3)에서 에미터 전극의 폴리실리콘막(30) 아래에 있는 절연막(28), 및 LPNP 트랜지스터(4)에서 에미터 영역과 콜렉터 영역 사이의 베이스 영역(13)을 덮는 절연막(28)을 구성한다. 그러므로, 이들 절연막은 똑같은 단계에 의해 동시에 형성될 수 있다.
유사하게, 공통된 절연막은 NPN 트랜지스터(3)의 에미터 전극의 폴리실리콘막(30) 및 LPNP 트랜지스터(4)의 콜렉터 영역과 에미터 영역 사이의 베이스 영역(13)을 덮는 폴리실리콘막(30)을 구성한다. 그러므로, 이들 폴리실리콘막은 똑같은 단계에 의해 동시에 형성될 수 있다.
동일한 불순물 농도 및 깊이를 갖는 P형 불순물 영역(33)은 PMOS 트랜지스터(1)의 소스/드레인 영역(33), NPN 트랜지스터(3)의 외부 베이스 영역, 및 LPNP 트랜지스터(4)의 에미터 영역(33E)/콜렉터 영역(33C)으로 동작한다. 그러므로, 이들 영역은 똑같은 처리에 의해 동시에 형성될 수 있다.
한 트랜지스터의 한 막이 또 다른 트랜지스터의 또 다른 막과 동일하다는 사실은 이들이 똑같은 단계에 의해 동시에 형성될 수 있음을 의미한다. 이 방식의제작 과정은 막을 각각 형성하는 것 보다 더 적은 수의 단계를 요구한다. 그래서, 제작 단계의 수를 증가시키지 않고 개선된 BiCMOS 반도체 디바이스를 제작하는 것이 가능하다.
폴리실리콘막(30) (에미터 영역(33E) 및 콜렉터 영역(33C) 사이의 베이스 영역(13)을 덮는)이 에미터 영역(33E)의 배선에 연결되도록 LPNP 트랜지스터(4)가 구성된다는 사실은 폴리실리콘막(30)이 에미터 영역(33E) (또는 콜렉터 영역(33C))과 똑같은 전위로 유지되도록 허용한다. 이는 폴리실리콘막(30)의 전위가 부동 (floating)되는 것을 방지한다.
다음에는 본 발명의 제2 실시예가 설명된다.
본 실시예는 횡방향 바이폴러 트랜지스터가 높은 집적도를 이루도록 종래와 다르게 구성되는 것을 특징으로 한다.
도 9a 및 도 9b는 본 발명의 제2 실시예에 대한 BiCMOS 반도체 디바이스를 도시하는 단면도이다.
BiCMOS 반도체 디바이스는 PMOS 트랜지스터, NMOS 트랜지스터, 수직방향 NPN 바이폴러 트랜지스터, 및 횡방향 PNP 바이폴러 트랜지스터로 구성된다. 처음 3개는 도 9a에 도시되고, 마지막 것은 도 9b에 도시된다.
도 9a 및 도 9b에 도시된 바와 같이, 제2 실시예에 대한 BiCMOS 반도체 디바이스는 제1 실시예에 대한 것과 유사하다 (도 1 및 도 2에 도시된). 이는 반도체 베이스(10) (P형 실리콘 기판(11) 및 그 위에 형성된 N형 실리콘 에피택셜층(13)으로 구성된), PMOS 트랜지스터(1), NMOS 트랜지스터(2), 수직방향 NPN 바이폴러 트랜지스터(3) (이후 간략하게 NPN 트랜지스터), 및 횡방향 PNP 바이폴러 트랜지스터(5) (이후 간략하게 LPNP 트랜지스터)로 구성된다.
도 9a에 도시된 PMOS 트랜지스터(1), NMOS 트랜지스터(2), 및 NPN 트랜지스터(3)는 도 1에 도시된 것과 똑같은 구조이다.
본 실시예에 대한 반도체 디바이스는 도 9b에 도시된 LPNP 트랜지스터(5)가 도 2에 도시된 LPNP 트랜지스터(4)와 다르게 구성되는 것을 특징으로 한다.
구체적으로, LPNP 트랜지스터(5)는 N+베이스에 연결되는 영역(26)(26B)이 P형 에미터 영역(33E)과 P형 콜렉터 영역(33C) 사이에 형성되는 N형 반도체 에피택셜층(13)을 갖는다.
또한, 베이스에 연결되는 영역(26)(26B)은 폴리실리콘막(30)에 인접한다.
폴리실리콘막(30)은 절연막(28)에서 개구(51)을 통해 반도체 베이스(10)의 실리콘에 인접한다.
부가하여, 폴리실리콘막(30)에는 반사방지막(31)이 형성된다.
베이스에 연결되는 폴리실리콘막(30)의 폭은 그 자체로 에미터-콜렉터 거리를 결정한다.
다른 말로 하면, LPNP 트랜지스터(5)에서 베이스에 연결되는 부분은 NPN 트랜지스터(3)에서 에미터에 연결되는 부분과 똑같은 방법으로 구성된다.
이 구조는 LPNP 트랜지스터(5)에서 베이스에 연결되는 부분이 NPN 트랜지스터(3)에서 에미터에 연결되는 부분과 동시에 똑같은 단계에 의해 형성되도록 허용한다.
LPNP 트랜지스터(5)가 상술된 바와 같이 구성된다는 사실은 베이스에 연결되는 부분이 에미터 영역과 콜렉터 영역 사이에 형성되도록 허용한다. 그 결과로, LPNP 트랜지스터(5)에 의해 차지되는 면적이 감소된다.
이는 도 2에 도시된 LPNP 트랜지스터(4)와 비교하여 명백해진다.
부수적으로, 폴리실리콘막(30)은 베이스에 연결되는 배선(64)에 연결되기 때문에 부동되지 않는다. 이는 폴리실리콘막(30)이 에미터 영역(33E) 또는 콜렉터 영역(33C) 부분과 똑같은 전위를 갖는 것을 불필요하게 만든다.
LPNP 트랜지스터(5)에 대해 상술된 것 이외의 구조는 도 2에 도시된 LPNP 트랜지스터(4)와 동일하다. 그 설명은 반복되지 않는다.
도 9a 및 도 9b에 도시된 실시예에 대한 반도체 디바이스는 도 10a 내지 도 15b를 참고로 다음에 설명되는 처리 과정에 의해 제작된다.
도 9a에 도시된 부분은 도 10a에 도시된 부분에 대응한다. 도 9b에 도시된 부분은 도 10b에 도시된 부분에 대응한다. 상술된 바와 똑같은 대응관계는 도 11a 내지 도 15b에도 적용된다.
제1 실시예와 똑같은 단계는 간략하게 설명된다.
먼저, 제1 전도형 (본 실시예에서는 P형)의 실리콘 기판(11)이 준비된다. 실리콘 기판(11)에서는 NPN 트랜지스터(3)가 형성되는 부분, LPNP 트랜지스터(5)가 형성되는 부분, 및 PMOS 트랜지스터(1)가 형성되는 부분에 N형 (N+) 매립 영역(12)이 형성된다.
실리콘 기판(11)에는 에피택시에 의해 N형 에피택셜층(13) (1 μm의 두께이고, 1 Ωcm의 저항을 갖는)이 형성된다. 그래서, 실리콘 기판(11) 및 N형 에피택셜층(13)으로 구성된 반도체 베이스(10)가 형성된다.
N형 에피택셜층(13)에는 LOCOS에 의해 소자 분리층(15)이 형성된다.
매립 영역(12)에 연결되는 과중하게 도핑된 N형 영역(16)은 N형 에피택셜층(13)에서 NPN 트랜지스터(3)가 형성될 부분에 형성된다.
본 실시예에서는 LPNP 트랜지스터(5)가 형성될 부분에 과중하게 도핑된 N형 영역(16)이 형성되지 않는다.
N형 반도체 웰 영역(17)은 N형 에피택셜층(13)에서 PMOS 트랜지스터(1)가 형성될 부분에 형성된다.
추후에 P형 반도체 웰 영역(18)(18W) 및 채널 중단 영역(18)(18C)이 되는 P형 도핑 영역(18)은 NMOS 트랜지스터(2)가 형성된 부분과, NPN 트랜지스터(3)가 형성된 부분 및 LPNP 트랜지스터(5)가 형성될 부분 사이의 부분에 형성된다. 상기 단계는 도 10a 및 도 10b에서 설명된다.
산화막(14)은 제거되고, 이어서 소자 분리층(15)을 제외한 부분에 게이트 산화막(19)이 형성된다.
추후에 게이트 전극이 될 폴리실리콘막(20)이 형성되고, 이어서 이는 인으로 과중하게 도핑된다.
폴리실리콘막(20)에는 규화텅스텐막(21)이 형성된다.
규화텅스텐막(21) 및 폴리실리콘막(20)은 MOS 트랜지스터의 게이트 전극을 제외하고 에칭에 의해 선택적으로 제거된다. 폴리실리콘막(20) 및규화텅스텐막(21)으로 구성된 게이트 전극(22)은 PMOS 트랜지스터(1) 및 NMOS 트랜지스터(2)가 형성될 부분에 형성된다. 상기 단계는 도 11a 및 도 11b에서 설명된다.
P형 LDD 영역(23)은 이온 주입에 의해 게이트 전극(22)의 양측에 있는 N형 반도체 웰 영역(17)에서 PMOS 트랜지스터(1)가 형성될 부분에 형성된다.
N형 LDD 영역(24)은 이온 주입에 의해 게이트 전극(22)의 양측에 있는 P형 반도체 웰 영역(18)에서 NMOS 트랜지스터(2)가 형성될 부분에 형성된다.
본래의 베이스 및 링크 베이스가 되는 영역(25)은 P형 불순물로의 이온 주입에 의해 NPN 트랜지스터(3)가 형성될 부분에 형성된다.
SIC(27)는 똑같은 개구를 통해 N형 불순물로의 이온 주입에 의해 형성된다. 상기의 단계는 도 12a 및 도 12b에서 설명된다.
산화실리콘막(28)은 전체 표면상에 형성된다. 개구(29)은 산화실리콘막(28)에서 NPN 트랜지스터(3)의 에미터가 되는 부분에 형성된다.
이 단계와 동시에, 개구(51)은 LPNP 트랜지스터(5)의 베이스로 연결되도록 산화실리콘막(28)에 형성된다.
전체 표면에는 N형 불순물로 과중하게 도핑된 폴리실리콘막(30)이 형성된다. LPNP 트랜지스터(5)의 베이스에 연결되는 부분에서, 폴리실리콘막(30)은 절연막(28)에 형성된 개구(51)을 통해 반도체 베이스(10)의 실리콘에 연결된다.
폴리실리콘막(30)에는 산화실리콘막과 그 상단에 적층된 질산화실리콘막으로 구성된 반사방지막(31)이 형성된다.
그 표면은 포토레지스터(32)로 코팅되고, 여기에는 이어서 LPNP 트랜지스터(5)의 베이스 폭을 결정하는 패턴화가 실행된다.
포토레지스트(32)를 마스크로 사용하여, 반사방지막(31) 및 폴리실리콘막(30)에는 연속하여 패턴화를 위한 반응 이온 에칭이 실행된다. 상기 단계는 도 13a 및 도 13b에서 설명된다.
포토레지스트(32)를 마스크로 사용하여, 산화실리콘막(28)에는 게이트 전극(22, 23)의 옆쪽에 있는 측면벽(28)을 형성하도록 반응 이온 에칭이 실행된다.
LPNP 트랜지스터(5)에 대한 이 단계에서, 반응 이온 에칭은 산화실리콘막(28) 및 폴리실리콘막(30)으로 덮히기 때문에 베이스 영역이 되는 부분에 N형 에피택셜층(13)에 대한 손상을 일으키지 않는다.
이어서, 포토레지스터(32)가 제거된다.
LPNP 트랜지스터(5)에서는 추후 베이스 영역이 될 부분에서 N형 에피택셜층(13)을 덮는 산화실리콘막(28), 폴리실리콘막(30), 및 반사방지막(31)이 유지된다. 상기 단계는 도 14a 및 도 14b에서 설명된다.
산화실리콘막 (도시되지 않은)은 CVD에 의해 형성되고, 열적 산화에 의해 성장된다.
NMOS 트랜지스터(2) 및 NPN 트랜지스터(3)가 형성될 영역은 이온 주입에 의해 N형 불순물로 도핑된다. 결과의 N형 불순물 영역(34)은 NMOS 트랜지스터(2)의 소스/드레인 영역 및 NPN 트랜지스터(3)의 콜렉터에 연결된다.
P형 불순물의 도핑은 PMOS 트랜지스터(1), NPN 트랜지스터(3), 및 LPNP 트랜지스터(4)가 형성될 영역에 이온 주입으로 실행된다. 결과의 P형 불순물 영역(33)은 PMOS 트랜지스터(1)의 소스/드레인 영역, NPN 트랜지스터(3)의 그래프트 베이스 영역, 및 LPNP 트랜지스터(5)의 에미터 영역(33E)/콜렉터 영역(33C)을 구성한다. 상기 단계는 도 15a 및 도 15b에서 설명된다.
NPN 트랜지스터(3)의 그래프트 베이스 영역 및 LPNP 트랜지스터(5)의 에미터 영역(33E)/콜렉터 영역(33C)은 폴리실리콘막(30) 및 자체 정렬로 그 위에 배치된 반사방지막(31)에 의해 결정되는 위치를 갖는다.
그러므로, LPNP 트랜지스터(5)에서 에미터-콜렉터 거리는 폴리실리콘막(30)의 폭에 의해 결정된다.
반사방지막(31)은 NPN 트랜지스터(3)의 그래프트 베이스 영역 및 LPNP 트랜지스터(5)의 에미터 영역(33E)/콜렉터 영역(33C)을 형성하도록 이온 주입에 의해 P형 불순물을 도핑할 때 마스크로 동작한다. 그러므로, 반사방지막(31)은 P형 불순물의 도핑으로부터 폴리실리콘막(30)을 보호한다. P형 불순물의 피크 농도는 반사방지막(31)에 남겨진다.
상술된 단계는 BiCMOS 반도체 디바이스의 제작시 사용되는 통상적인 단계로 이어진다.
전체 표면에는 BPSG (boron-phosphorus silicate glass)의 층간 절연막(35)이 형성된다.
이후 리스트되는 개구 (접촉 홀)은 층간 절연막(35)에 만들어진다. 각 접촉홀은 배선 연결을 위해 추후 플러그층(43)으로 채워진다.
개구(36, 37)은 PMOS 트랜지스터(1)에 형성된다. 개구(38, 39)은 NMOS 트랜지스터(2)에 형성된다. 개구 (40, 41, 42)은 NPN 트랜지스터(3)에 형성된다. LPNP 트랜지스터(5)의 에미터 영역(33)에 이르는 개구가 형성된다. 베이스에 연결된 전극의 폴리실리콘 영역(30)에 이르는 개구(57)이 형성된다. 콜렉터 영역(33)에 이르는 개구(58)이 형성된다.
각 개구 (36 내지 42 및 56 내지 58)은 통상적인 방법으로 플러그층(43)을 형성하도록 텅스텐으로 채워지고, 각 부분으로의 배선은 통상적인 배선 기술로 플러그층(43)을 통해 다음과 같이 만들어진다.
PMOS 트랜지스터(1)의 배선(44, 45), NMOS 트랜지스터(2)의 배선(46, 47), 및 NPN 트랜지스터(3)의 배선 (48, 49, 50)이 형성된다. 베이스에 연결된 전극의 폴리실리콘 영역(30)에 연결되기 위한 배선(64) 및 콜렉터 영역(33)으로 연결되기 위한 배선(65)이 형성된다.
이제는 반도체 베이스(10)에 PMOS 트랜지스터(1), NMOS 트랜지스터(2), NPN 바이폴러 트랜지스터(3), 및 LPNP 트랜지스터(5)가 형성되고, 도 9a 및 도 9b에 도시된 바와 같이 BiCMOS 반도체 디바이스가 구해진다.
제1 실시예에서와 같이, 상술된 제2 실시예는 다음의 효과를 제공한다.
절연막(28) 및 폴리실리콘막(30)은 반응 이온 에칭에 의한 손상으로부터 LPNP 트랜지스터(5)의 N형 에피택셜층(13)의 표면을 보호한다.
폴리실리콘막(30)에 형성된 반사방지막(31)은 폴리실리콘막(30)을 형성하는 레지스트막의 패턴이 변하는 것을 방지한다. 부가하여, 이는 에미터 영역/콜렉터영역을 형성하기 위한 이온 주입에 의해 불순물이 들어가는 것으로부터 폴리실리콘막(30)을 보호한다.
LPNP 트랜지스터(5)는 N형 폴리실리콘막(30)이 절연막(28)의 개구를 통해 N형 폴리실리콘막(30)의 실리콘 표면에 연결되도록 구성된 베이스 리드 (base lead)를 가지므로, N형 베이스에 연결되는 영역(26B)은 베이스에 연결되는 부분에서 N형 폴리실리콘막(30)으로부터 반도체 베이스(10)에 N형 불순물을 확산하여 형성될 수 있다. 그래서, 에미터와 콜렉터 사이의 베이스에 연결되는 부분을 배열하는 것이 가능하다. 이로 인해, 에미터, 베이스, 및 콜렉터에 의해 차지되는 면적이 감소된다.
셀 크기는 도 2에 도시된 LPNP 트랜지스터(4)와 비교하여 더 작다. 그래서, 결과적인 LPNP 트랜지스터(5)는 작은 여진 용량을 갖는다.
LPNP 트랜지스터(5)의 베이스 리드는 NPN 트랜지스터(3)의 에미터에 연결되는 부분과 똑같은 방식으로 구성되므로, 이는 NPN 트랜지스터(3)의 에미터에 연결되는 부분과 동시에 똑같은 단계로 형성될 수 있다. 이는 제작 단계의 수를 증가시키지 않고 셀 크기가 감소되도록 허용한다.
NPN 트랜지스터(3)의 에미터에 연결되는 부분에 대한 개구(29)을 산화실리콘막(28)에 형성하는 단계는 LPNP 트랜지스터(5)의 베이스에 연결되는 부분에 대한 개구(51)을 형성하는 단계와 동시에 실행될 수 있다. 이 방법으로, 개구(51)을 채워서 그에 의해 N형 폴리실리콘막(30)을 형성하고, N형 폴리실리콘막(30)으로부터 N형 불순물을 확산시켜 베이스에 연결되는 영역(26B)을 형성하고, 또한 에미터, 베이스, 및 콜렉터에 의해 차지되는 면적을 감소시키는 것이 가능하다.
LPNP 트랜지스터(5)의 셀 크기는 감소될 수 있다 (그래서, 소자 크기가 훨씬 더 작아질 수 있다). 이로 인하여, LPNP 트랜지스터(5)를 갖는 더 높은 집적도의 BiCMOS 반도체 디바이스가 주어진다.
제2 실시예는 LPNP 트랜지스터(5)가 똑같은 반도체 베이스(10)에서 MOS 트랜지스터(1, 2)와 함께 형성되는 BiCMOS 반도체 디바이스에 대해 의도된다. 그러나, 본 발명은 이러한 BiCMOS 반도체 디바이스에 제한되지 않는다.
도 10b에 도시된 LPNP 트랜지스터(5)의 구조는 또한 MOS 트랜지스터가 형성되지 않은 바이폴러 반도체 디바이스에도 적용될 수 있다. 이 경우에는 또한 LPNP 트랜지스터(5)에 의해 차지되는 면적을 감소시키고, 바이폴러 반도체 디바이스의 집적도를 증가시키는 것이 가능하다.
상술된 실시예에서는 횡방향 바이폴러 트랜지스터로 PNP형 트랜지스터를 참고한다; 그러나, 본 발명은 NPN형의 횡방향 바이폴러 트랜지스터에도 동일하게 적용될 수 있다.
본 발명은 상술된 실시예에 제한되지 않는다. 본 발명에서는 그 의도 및 범위에서 벗어나지 않고 다양한 변화 및 수정이 이루어질 수 있다.
횡방향 바이폴러 트랜지스터를 갖는 반도체 디바이스는 횡방향 바이폴러 트랜지스터에 대해 작은 셀 크기를 가지므로, 작은 여진 용량을 갖는다. 제작시, 베이스에 연결되는 전극층은 베이스 영역의 양측에 에미터 영역 및 콜렉터 영역을 형성하도록 자체 정렬에 사용될 수 있다. 그래서, 에미터 영역, 베이스 영역, 및 콜렉터 영역을 함께 가깝게 형성하여 셀 크기를 감소시키는 것이 가능하다.
결과적인 횡방향 바이폴러 트랜지스터는 더 작은 크기를 갖고, 이는 반도체 디바이스의 더 높은 집적도를 가능하게 한다.
횡방향 바이폴러 트랜지스터 및 MOS 트랜지스터로 구성된 반도체 디바이스는 절연막에 MOS 트랜지스터의 측면벽을 형성하도록 에칭이 실행될 때, 횡방향 바이폴러 트랜지스터의 활성 영역이 되는 베이스 영역의 표면이 절연막에 의한 손상으로부터 보호되는 방식으로 제작된다. 그래서, 저전류의 전류 증폭 계수(hFE)가 표면 재조합 전류의 증가로 인해 감소되는 것을 방지하는 것이 가능하고, 횡방향 바이폴러 트랜지스터의 특징적인 특성을 개선하는 것이 가능하다. 이로 인해, 반도체 디바이스의 확실성이 개선된다.
MOS 트랜지스터의 게이트 전극에 측면벽을 형성하고 MOS 트랜지스터의 베이스 영역에 절연막을 형성하는데 똑같은 절연막이 사용되면, 똑같은 단계로 동시에 이들을 형성하는 것이 가능하다. 이는 제작 단계의 수를 감소시키는 것을 가능하게 한다.
폴리실리콘막에 형성된 반사방지막은 패턴이 노출로 인하여 변하는 것을 방지한다. 이는 또한 폴리실리콘막에서 이온 주입시 불순물이 들어가는 것으로 인하여 불순물 농도가 변하는 것을 방지한다. 이는 폴리실리콘막으로부터의 불순물로 반도체 기판의 표면을 도핑함으로서 형성된 영역에서 특정한 레벨의 불순물 농도가 유지되도록 허용한다.

Claims (11)

  1. 반도체 베이스 (base)상에 형성된 횡방향 바이폴러 트랜지스터들(lateral bipolar transistors)을 갖는 반도체 디바이스에 있어서:
    상기 반도체 베이스상의 절연막에서 상기 횡방향 바이폴러 트랜지스터의 베이스 연결 부분에 개구 (opening)이 형성되고, 상기 베이스 연결 부분의 전극은 상기 개구를 통해 상기 반도체 베이스에 연결되고 에미터 (emitter)와 콜렉터 (collector) 사이의 베이스 영역을 덮도록 형성되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 반도체 디바이스는, 수직방향 바이폴러 트랜지스터들(vertical bipolar transistors)이 부가적으로 상기 반도체 베이스상에 형성되고, 상기 횡방향 바이폴러 트랜지스터의 베이스 영역을 덮는 베이스 연결 부분의 전극과 상기 수직방향 트랜지스터의 에미터 전극이 공통 층으로부터 형성되도록, 구성되는 반도체 디바이스.
  3. 제 1 항에 있어서,
    상기 반도체 디바이스는, 반사방지막이 상기 베이스 연결 부분에 대한 전극층에 형성되도록, 구성되는 반도체 디바이스.
  4. 횡방향 바이폴러 트랜지스터들 및 MOS 트랜지스터들이 공통된 반도체 베이스에 형성되고, 상기 MOS 트랜지스터의 게이트 전극상의 측면벽들 및 상기 횡방향 바이폴러 트랜지스터의 상기 베이스 연결 부분의 베이스 영역을 덮는 절연막이 공통 절연막으로 형성되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 반도체 디바이스는, 상기 횡방향 바이폴러 트랜지스터의 상기 베이스 연결 부분에 있는 상기 베이스 연결 부분의 전극층이, 반도체 베이스의 절연막에 형성된 개구를 통해 반도체 베이스에 연결되고, 에미터와 콜렉터 사이의 베이스 영역을 덮도록, 구성되는 반도체 디바이스.
  6. 제 4 항에 있어서,
    상기 반도체 디바이스는, 수직방향 바이폴러 트랜지스터들이 부가적으로 반도체 베이스상에 형성되고, 베이스 영역을 덮는 상기 베이스 연결 부분의 전극층과 상기 수직방향 트랜지스터의 에미터 전극이 공통 층으로부터 형성되도록, 구성되는 반도체 디바이스.
  7. 제 4 항에 있어서,
    상기 반도체 디바이스는, 반사방지막이 상기 베이스 연결 부분에 대한 전극층상에 형성되도록, 구성되는 반도체 디바이스.
  8. 공통 반도체 베이스상에 형성된 MOS 트랜지스터들 및 횡방향 바이폴러 트랜지스터들을 갖는 반도체 디바이스를 제작하는 방법에 있어서:
    상기 MOS 트랜지스터의 게이트 전극을 형성하는 단계,
    전체 표면상에 절연막을 형성하는 단계,
    상기 횡방향 바이폴러 트랜지스터의 에미터와 콜렉터 사이의 베이스 영역을 덮고 추후에 마스크 (mask)로서 동작하는 층을 형성하는 단계, 및
    상기 절연막을 에칭하여, 그에 의해 상기 게이트 전극을 위한 측면벽들을 형성하는 단계를 포함하는 반도체 디바이스를 제작하는 방법.
  9. 제 8 항에 있어서,
    마스크층이 될 층을 형성하는 상기 단계는 또한 상기 횡방향 바이폴러 트랜지스터의 베이스 연결 부분을 위한 전극층을 형성하는 반도체 디바이스를 제작하는 방법.
  10. 제 8 항에 있어서,
    불순물을 도입하여, 그에 의해 상기 층을 마스크로서 사용하는 자체-정렬 처리 (self-alignment process)에 의해 상기 횡방향 바이폴러 트랜지스터의 에미터 영역 및 콜렉터 영역을 형성하는 단계를 더 포함하는 반도체 디바이스를 제작하는방법.
  11. 제 8 항에 있어서,
    상기 층의 최상단 층에 마스크로서 반사방지막을 형성하고, 이어서 불순물을 도입하여, 그에 의해 상기 횡방향 바이폴러 트랜지스터의 에미터 영역 및 콜렉터 영역을 형성하는 단계를 더 구비하는 반도체 디바이스를 제작하는 방법.
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