JP2001332628A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】ベース層下部のコレクタ層の厚さが低減され、
より高速化されたバイポーラトランジスタを有する半導
体装置およびその製造方法を提供する。 【解決手段】半導体基板１、２内部にコレクタ領域３を
形成する工程と、第１の絶縁膜７を形成する工程と、エ
ミッタ形成領域の第１の絶縁膜およびその下部の半導体
基板表面をエッチングしてリセス２ａを形成する工程
と、少なくともリセス部分に導電体層からなるベース領
域１３を形成する工程と、開口部を有する第２の絶縁膜
１４をベース領域上に形成する工程と、第２の絶縁膜の
開口部にエミッタ電極８を形成する工程と、エミッタ電
極からベース領域に不純物を拡散させてエミッタ領域９
を形成する工程とを有する半導体装置の製造方法、およ
びそれにより形成される半導体装置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、エピタキシャル成
長により形成されたベース層を有し、高速動作に適した
バイポーラトランジスタを含む半導体装置およびその製
造方法に関し、特に、そのようなバイポーラトランジス
タが例えば高耐圧のバイポーラトランジスタ等、構造の
異なる他の素子と同一基板上に形成されている半導体装
置およびその製造方法に関する。

【０００２】

【従来の技術】近年、バイポーラ集積回路を高速化、高
性能化する目的で、基板上にエピタキシャル成長により
形成されたベース層（以下、エピタキシャルベース層と
する。）を有する構造の研究・開発が行われている。従
来、バイポーラトランジスタのベース領域は基板表層に
不純物をイオン注入することにより形成されていた。こ
のような従来のベース領域にかえて、基板上にエピタキ
シャル成長によるベース層を形成した場合、イオン注入
の場合よりも浅い接合を形成することが可能となる。こ
れにより、バイポーラトランジスタの周波数特性等を改
善し、従来は困難であった数１０ＧＨｚの素子を得るこ
とも可能となっている。

【０００３】また、例えばシステムオンチップ等におい
ては、イオン注入により形成されたベース領域を含むバ
イポーラトランジスタと、エピタキシャルベース層を含
むバイポーラトランジスタとを併用することが必要とな
っている。これは、集積回路内に高い電源電圧が要求さ
れる機能ブロックと、高速化が要求される機能ブロック
とが同一基板上に共存することによる。

【０００４】図１８に従来例として、イオン注入により
形成されたベース領域を含むｎｐｎバイポーラトランジ
スタ（以下、ＩＩ ｎｐｎとする。）と、エピタキシャ
ルベース層を含むｎｐｎバイポーラトランジスタ（以
下、Ｅｐｉ ｎｐｎとする。）とを同一基板上に有する
半導体装置の断面図を示す。

【０００５】図１８に示すように、ｐ型半導体基板１上
にｎ型エピタキシャル層２が形成され、ＩＩ ｎｐｎ部
分およびＥｐｉ ｎｐｎ部分のｐ型半導体基板１表層に
はそれぞれｎ型コレクタ埋め込み層３が形成されてい
る。ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術
によりフィールド酸化膜４が形成されている。フィール
ド酸化膜４下部には素子分離のためのｐウェル５が形成
されている。

【０００６】ＩＩ ｎｐｎ部分にはｎ型エピタキシャル
層２の表層にｐ型ベース領域６が形成されている。ｐ型
ベース領域６上に第１の絶縁膜として例えばシリコン酸
化膜７が形成されている。シリコン酸化膜７に設けられ
た開口部およびシリコン酸化膜７上に、エミッタ取り出
し部分となるエミッタポリシリコン層８が形成されてい
る。エミッタポリシリコン層８からの不純物拡散によ
り、ｐ型ベース領域６の表層にｎ型エミッタ領域９が形
成されている。

【０００７】ｎ型コレクタ埋め込み層３上のｎ型エピタ
キシャル層２の一部に、ｐ型ベース領域６と隔ててコレ
クタプラグ領域１０が形成されている。コレクタプラグ
領域１０にはｎ型不純物が拡散されている。上記のＩＩ
ｎｐｎが形成された基板表面は、Ｅｐｉ ｎｐｎ部分
と共通に層間絶縁膜１１によって被覆されている。層間
絶縁膜１１に設けられたコンタクトホールには、各トラ
ンジスタを配線（不図示）等と接続するための電極１２
が形成されている。

【０００８】一方、Ｅｐｉ ｎｐｎ部分にはｎ型エピタ
キシャル層２上に第１の絶縁膜であるシリコン酸化膜７
が形成され、シリコン酸化膜７に開口部が形成されてい
る。シリコン酸化膜７の開口部内およびその周囲のシリ
コン酸化膜７上にｐ型ベース層１３が形成されている。
シリコン酸化膜７の開口部の上部にはｐ型ベース層１３
を介して、第２の絶縁膜であるシリコン酸化膜１４が形
成されている。

【０００９】シリコン酸化膜７の開口部上部のシリコン
酸化膜１４には開口部が設けられている。シリコン酸化
膜１４の開口部内およびシリコン酸化膜１４上に、エミ
ッタ取り出し部分となるエミッタポリシリコン層８が形
成されている。エミッタポリシリコン層８からの不純物
拡散により、ｐ型ベース層１３の表層にｎ型エミッタ領
域９が形成されている。

【００１０】上記のようなＩＩ ｎｐｎを集積回路内の
高い電源電圧が要求される機能ブロックに形成し、Ｅｐ
ｉ ｎｐｎを高速化が要求される機能ブロックに形成す
ることにより、バイポーラ集積回路の高性能化が図られ
ている。以上のように、複数種類のバイポーラトランジ
スタを同一基板上に有する半導体装置の他に、上記のよ
うなエピタキシャルベース層を含むバイポーラトランジ
スタをＢｉＣＭＯＳプロセスによりＭＯＳトランジスタ
と同一の半導体基板上に混載する場合もある。

【００１１】

【発明が解決しようとする課題】上記のようなエピタキ
シャルベース層を有する構造のバイポーラトランジスタ
においては、最大電源電圧であるＶＣＥＯの最適化が課
題となっている。図１８に示すような従来の構造によれ
ば、半導体基板上にエピタキシャル層を成長させること
によりＥｐｉ ｎｐｎのｐ型ベース層１３が形成され
る。したがって、Ｅｐｉ ｎｐｎのベース直下のｎ型コ
レクタ層の厚さ、すなわちｐ型ベース層１３の下面から
ｎ型コレクタ埋め込み層３の上面までの距離は、ＩＩ
ｎｐｎの対応するｎ型コレクタ層の厚さに比較して見か
け上厚くなる。

【００１２】これにより、Ｅｐｉ ｎｐｎにおいてエミ
ッタ／コレクタ耐圧は必要以上に得られるが、高い周波
数特性が得られなくなり、Ｅｐｉ ｎｐｎを形成する本
来の目的である高速化が達成できないという問題があっ
た。上記のように、複数種類のバイポーラトランジスタ
を同一の基板上に混載する場合、個々のバイポーラトラ
ンジスタの性能を最適化することが困難となっている。

【００１３】また、上記のようなエピタキシャルベース
層を有するバイポーラトランジスタを、イオン注入によ
り形成されるベース領域を有する従来のバイポーラトラ
ンジスタとともに、ＰＭＯＳやＣＭＯＳと同一基板上に
形成する場合には、製造工程の増加や複雑化を避け、製
造コストの上昇を最小限に抑えることが重要である。

【００１４】本発明は上記の問題点に鑑みてなされたも
のであり、したがって本発明は、コレクタ層の厚さが低
減され、より高速性に優れたバイポーラトランジスタを
含む半導体装置およびその製造方法を提供することを目
的とする。また本発明は、高速動作が可能であるバイポ
ーラトランジスタを他の構造の素子と同一の基板上に、
簡略化されたプロセスで形成できる半導体装置の製造方
法を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置は、半導体基板の内部に形成さ
れたコレクタ領域と、前記半導体基板上に形成された第
１の絶縁膜と、前記コレクタ領域上部の前記第１の絶縁
膜の一部に形成された第１の開口部と、前記第１の開口
部底部の前記半導体基板表面に、前記第１の開口部に自
己整合的に形成されたリセスと、前記リセス内および少
なくとも一部の前記第１の絶縁膜上に形成された、導電
体層からなるベース領域と、前記ベース領域上の一部に
形成された第２の絶縁膜と、前記リセス上の前記第２の
絶縁膜の一部に形成された第２の開口部と、前記第２の
開口部底部の前記ベース領域に形成されたエミッタ領域
と、前記第２の開口部内および前記第１の絶縁膜上に形
成されたエミッタ電極とを有することを特徴とする。

【００１６】これにより、導電体層からなるベース領域
を有するバイポーラトランジスタにおいて、ベース領域
とコレクタ領域との間隔がリセスの深さに応じて低減さ
れ、バイポーラトランジスタの周波数特性が向上する。
したがって、バイポーラトランジスタをより高速化に適
した構造とすることができる。

【００１７】本発明の半導体装置は、好適には、前記半
導体基板に形成された第２の能動素子をさらに有し、前
記第２の能動素子は、前記半導体基板の内部に前記コレ
クタ領域と隔てて形成された第２のコレクタ領域と、前
記第２のコレクタ領域上部の前記半導体基板表層に形成
された第２のベース領域と、前記第２のベース領域の表
層に形成された第２のエミッタ領域とを有することを特
徴とする。

【００１８】これにより、導電体層からなるベース領域
を有する高速化に適したバイポーラトランジスタ（第１
の能動素子）と、高い耐圧を有する第２の能動素子とを
同一基板上に形成する場合に、第１の能動素子のコレク
タ層の厚さを第２の能動素子のコレクタ層の厚さよりも
薄くして、それぞれの素子特性を最適化することが可能
となる。したがって、異なる構造の素子が混載された半
導体装置をより高性能化することができる。

【００１９】本発明の半導体装置は、好適には、前記半
導体基板に形成された第２の能動素子をさらに有し、前
記第２の能動素子は、前記半導体基板上にゲート絶縁膜
を介して形成されたゲート電極と、前記半導体基板に前
記ゲート電極に対して自己整合的に形成されたＬＤＤ
（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域と、
前記ゲート電極側面に形成された、前記第１の絶縁膜お
よび前記第２の絶縁膜の少なくとも一方と同一の層から
なるサイドウォールと、前記半導体基板に前記サイドウ
ォールに対して自己整合的に形成された、前記ＬＤＤ領
域よりも高濃度の不純物を含有するソース領域およびド
レイン領域とを有することを特徴とする。

【００２０】これにより、導電体層からなるベース領域
を有し、ベース領域下部のコレクタ層の厚さが低減され
たバイポーラトランジスタを、ＣＭＯＳと同一の基板上
に形成する場合にも、製造工程の増加あるいは複雑化を
避けることができる。すなわち、高速化に適したバイポ
ーラトランジスタと、高集積化に適したＣＭＯＳとを混
載する集積回路を低コストで製造することが可能とな
る。

【００２１】さらに、上記の目的を達成するため、本発
明の半導体装置の製造方法は、半導体基板の内部にコレ
クタ領域を形成する工程と、前記半導体基板上に第１の
絶縁膜を形成する工程と、前記コレクタ領域上部の前記
第１の絶縁膜の一部に第１の開口部を形成する工程と、
前記第１の開口部をマスクとして前記第１の開口部底部
の前記半導体基板表面にエッチングを行い、前記第１の
開口部に自己整合的にリセスを形成する工程と、前記リ
セス部分および少なくとも一部の前記第１の絶縁膜上
に、導電体層からなるベース領域を形成する工程と、前
記リセス上に第２の開口部を有する第２の絶縁膜を、前
記ベース領域上の少なくとも一部に形成し、前記第２の
開口部内および前記第２の絶縁膜上にエミッタ電極を形
成する工程と、前記エミッタ電極から前記第２の開口部
を介して前記ベース領域に不純物を拡散させ、前記第２
の開口部底部にエミッタ領域を形成する工程とを有する
ことを特徴とする。

【００２２】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板の内部に前記コレクタ領域を形成す
る工程は、第１導電型半導体基板の表層に第２導電型不
純物を拡散させ、前記コレクタ領域を形成する工程と、
前記第１導電型半導体基板上に、前記半導体基板の一部
となる第２導電型半導体層を形成する工程とを有するこ
とを特徴とする。

【００２３】本発明の半導体装置の製造方法は、好適に
は、前記ベース領域を形成する工程は、前記リセス部分
および前記第１の絶縁膜上にエピタキシャル成長により
前記導電体層を形成する工程と、前記導電体層にエッチ
ングを行い、前記ベース領域を形成する工程とを有する
ことを特徴とする。

【００２４】本発明の半導体装置の製造方法は、好適に
は、前記第２の絶縁膜および前記エミッタ電極を形成す
る工程は、少なくとも前記ベース領域上に絶縁膜を形成
する工程と、前記リセス上の前記絶縁膜の一部に前記第
２の開口部を形成する工程と、前記第２の開口部内およ
び前記絶縁膜上にエミッタ用導電体層を形成する工程
と、前記エミッタ用導電体層にエッチングを行い、前記
エミッタ電極を形成する工程と、前記エミッタ電極をマ
スクとして前記絶縁膜にエッチングを行い、前記第２の
絶縁膜を形成する工程とを有することを特徴とする。

【００２５】これにより、導電体層からなるベース領域
を有するバイポーラトランジスタのコレクタ層の厚さ
を、製造工程の増加あるいは複雑化を避けながら低減す
ることが可能となる。したがって、周波数特性等が改善
され、より高速性に優れたバイポーラトランジスタを含
む半導体装置を製造することが可能となる。

【００２６】また、本発明の半導体装置の製造方法によ
れば、ベース／コレクタ間距離はリセスの深さ、すなわ
ち半導体基板表面のエッチング量に応じて決定される。
したがって、ベース／コレクタ間距離を適宜調整するこ
とにより、素子特性を最適化することが可能である。

【００２７】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板の内部に前記コレクタ領域と隔てて
形成された第２のコレクタ領域と、前記第２のコレクタ
領域上部の前記半導体基板表層に形成された第２のベー
ス領域と、前記第２のベース領域の表層に形成された第
２のエミッタ領域とを有する第２の能動素子を前記半導
体基板に形成する工程をさらに有し、前記第２のコレク
タ領域を形成する工程は、前記コレクタ領域を形成する
工程と共通の工程であり、前記第２のベース領域を形成
する工程は、前記半導体基板に不純物をイオン注入する
工程を含み、前記第２のエミッタ領域を形成する工程
は、前記エミッタ領域を形成する工程と共通の工程であ
ることを特徴とする。

【００２８】これにより、導電体層からなるベース領域
を有する高速化に適したバイポーラトランジスタ（第１
の能動素子）を、高い耐圧を有する第２の能動素子と同
一基板上に、簡略化されたプロセスで形成することが可
能となる。本発明の半導体装置の製造方法によれば、製
造工程を増加あるいは複雑化させずに、第１の能動素子
のコレクタ層の厚さを第２の能動素子のコレクタ層の厚
さよりも薄くすることが可能である。したがって、それ
ぞれの素子特性を最適化し、より高性能化された半導体
装置を製造することが可能となる。

【００２９】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板に第２の能動素子を形成する工程を
さらに有し、前記第２の能動素子を形成する工程は、前
記半導体基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、前記半導体基板に前記ゲート電極に対し
て自己整合的にＬＤＤ領域を形成する工程と、前記半導
体基板上に前記第１の絶縁膜を形成する工程において、
前記ゲート電極を前記第１の絶縁膜により被覆する工程
と、前記第１の絶縁膜の一部に第１の開口部を形成する
工程において、前記第１の絶縁膜をエッチバックして前
記ゲート電極側面にサイドウォールを形成する工程と、
前記半導体基板に前記サイドウォールに対して自己整合
的に、前記ＬＤＤ領域よりも高濃度の不純物を含有する
ソース領域およびドレイン領域を形成する工程とを有す
ることを特徴とする。

【００３０】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板に第２の能動素子を形成する工程を
さらに有し、前記第２の能動素子を形成する工程は、前
記半導体基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、前記半導体基板に前記ゲート電極に対し
て自己整合的にＬＤＤ領域を形成する工程と、前記ベー
ス領域上に前記絶縁膜を形成する工程において、前記ゲ
ート電極を前記絶縁膜により被覆する工程と、前記エミ
ッタ電極をマスクとして前記絶縁膜にエッチングを行う
工程において、前記絶縁膜をエッチバックして前記ゲー
ト電極側面にサイドウォールを形成する工程と、前記半
導体基板に前記サイドウォールに対して自己整合的に、
前記ＬＤＤ領域よりも高濃度の不純物を含有するソース
領域およびドレイン領域を形成する工程とを有すること
を特徴とする。

【００３１】本発明の半導体装置の製造方法は、好適に
は、前記半導体基板に第２の能動素子を形成する工程を
さらに有し、前記第２の能動素子を形成する工程は、前
記半導体基板上にゲート絶縁膜を介してゲート電極を形
成する工程と、前記半導体基板に前記ゲート電極に対し
て自己整合的にＬＤＤ領域を形成する工程と、前記半導
体基板上に前記第１の絶縁膜を形成する工程において、
前記ゲート電極を前記第１の絶縁膜により被覆する工程
と、前記第１の絶縁膜の一部に第１の開口部を形成する
工程において、前記第１の絶縁膜をエッチバックして前
記ゲート電極側面に第１のサイドウォールを形成する工
程と、前記ベース領域上に前記絶縁膜を形成する工程に
おいて、前記ゲート電極を前記絶縁膜により被覆する工
程と、前記エミッタ電極をマスクとして前記絶縁膜にエ
ッチングを行い、前記第２の絶縁膜を形成する工程にお
いて、前記絶縁膜をエッチバックして前記第１のサイド
ウォール上に第２のサイドウォールを形成する工程と、
前記半導体基板に前記第１および第２のサイドウォール
に対して自己整合的に、前記ＬＤＤ領域よりも高濃度の
不純物を含有するソース領域およびドレイン領域を形成
する工程とを有することを特徴とする。

【００３２】これにより、導電体層からなるベース領域
を有し、ベース領域下部のコレクタ層の厚さが低減され
たバイポーラトランジスタを、ＣＭＯＳと同一の基板上
に簡略化されたプロセスで形成することが可能となる。
したがって、高速化に適したバイポーラトランジスタ
と、高集積化に適したＣＭＯＳとを混載する集積回路を
低コストで製造することが可能となる。

【００３３】

【発明の実施の形態】以下に、本発明の半導体装置およ
びその製造方法の実施の形態について、図面を参照して
説明する。 （実施形態１）図１は本実施形態の半導体装置の断面図
であり、イオン注入により形成されたベース領域を含む
ｎｐｎバイポーラトランジスタ（ＩＩ ｎｐｎ）と、エ
ピタキシャルベース層を含むｎｐｎバイポーラトランジ
スタ（Ｅｐｉ ｎｐｎ）とが同一基板上に形成されてい
る。

【００３４】図１に示すように、ｐ型半導体基板１上に
ｎ型エピタキシャル層２が形成され、ＩＩ ｎｐｎ部分
およびＥｐｉ ｎｐｎ部分のｐ型半導体基板１表層には
それぞれｎ型コレクタ埋め込み層３が形成されている。
ｎ型エピタキシャル層２の表面にはＬＯＣＯＳ技術によ
りフィールド酸化膜４が形成されている。フィールド酸
化膜４下部には素子分離のためのｐウェル５が形成され
ている。

【００３５】ＩＩ ｎｐｎ部分にはｎ型エピタキシャル
層２の表層にｐ型ベース領域６が形成されている。ｐ型
ベース領域６上に第１の絶縁膜として例えばシリコン酸
化膜７が形成されている。シリコン酸化膜７に設けられ
た開口部およびシリコン酸化膜７上に、エミッタ取り出
し部分となるエミッタポリシリコン層８が形成されてい
る。エミッタポリシリコン層８からの不純物拡散によ
り、ｐ型ベース領域６の表層にｎ型エミッタ領域９が形
成されている。

【００３６】ｎ型コレクタ埋め込み層３上のｎ型エピタ
キシャル層２の一部に、ｐ型ベース領域６と隔ててコレ
クタプラグ領域１０が形成されている。コレクタプラグ
領域１０にはｎ型不純物が拡散されている。上記のＩＩ
ｎｐｎが形成された基板表面は、Ｅｐｉ ｎｐｎ部分
と共通に層間絶縁膜１１によって被覆されている。層間
絶縁膜１１に設けられたコンタクトホールには、各トラ
ンジスタを配線（不図示）等と接続するための電極１２
が形成されている。

【００３７】一方、Ｅｐｉ ｎｐｎ部分にはｎ型エピタ
キシャル層２上に第１の絶縁膜であるシリコン酸化膜７
が形成され、シリコン酸化膜７に開口部が形成されてい
る。シリコン酸化膜７の開口部底部に露出するｎ型エピ
タキシャル層２に、リセス２ａが形成されている。リセ
ス２ａ上、シリコン酸化膜７の開口部内およびその周囲
のシリコン酸化膜７上にｐ型ベース層１３が形成されて
いる。リセス２ａの底部がｐ型ベース層１３の下面とな
るため、図１８に示す従来構造のＥｐｉ ｎｐｎに比較
してコレクタ層の厚さが低減されている。リセス２ａの
深さを適宜選択することにより、ベース／コレクタ間距
離の最適化が可能である。これにより、Ｅｐｉ ｎｐｎ
の周波数特性等を向上させることができる。

【００３８】シリコン酸化膜７の開口部の上部にはｐ型
ベース層１３を介して、第２の絶縁膜であるシリコン酸
化膜１４が形成されている。シリコン酸化膜１４には開
口部が設けられている。シリコン酸化膜１４の開口部内
およびシリコン酸化膜１４上に、エミッタ取り出し部分
となるエミッタポリシリコン層８が形成されている。エ
ミッタポリシリコン層８からの不純物拡散により、ｐ型
ベース層１３の表層にｎ型エミッタ領域９が形成されて
いる。上記のようなＩＩ ｎｐｎを例えば集積回路内の
高い電源電圧が要求される機能ブロックに形成し、Ｅｐ
ｉ ｎｐｎを例えば高速化が要求される機能ブロックに
形成することにより、バイポーラ集積回路を高性能化す
ることができる。

【００３９】次に、上記の本実施形態の半導体装置の製
造方法について説明する。まず、図２（ａ）に示すよう
に、ｐ型半導体基板１の表層にｎ型コレクタ埋め込み層
３を形成する。ｐ型半導体基板１としては例えば抵抗率
１０Ω・ｃｍ程度のシリコン基板を用いる。ｎ型コレク
タ埋め込み層３を形成するには、図示しないが、まず、
ｐ型半導体基板１の表面に厚さ１００〜５００ｎｍ程度
の熱酸化膜を形成する。

【００４０】ＩＩ ｎｐｎ部分およびＥｐｉ ｎｐｎ部
分のそれぞれにおいて、ｎ型コレクタ埋め込み層３形成
領域の熱酸化膜をエッチングにより除去して開口部を形
成する。熱酸化膜の開口部を介してｐ型半導体基板１
に、Ｓｂ₂ Ｏ₃ を例えば１２００℃、６０分程度の熱処
理により気相拡散させる。その後、例えばフッ酸系の薬
液を用いたウェットエッチングにより、ｐ型半導体基板
１表面の熱酸化膜を除去する。あるいは、ｎ型不純物の
イオン注入によってもｎ型コレクタ埋め込み層３を形成
することができる。

【００４１】次に、図２（ｂ）に示すように、ｐ型半導
体基板１上にｎ型エピタキシャル層２を形成する。ｎ型
エピタキシャル層２としては例えば抵抗率１〜５Ω・ｃ
ｍ程度、厚さ０．７〜２．０μｍ程度のｎ型シリコン層
をエピタキシャル成長させる。続いて、図２（ｃ）に示
すように、ＬＯＣＯＳ技術により例えば厚さ３００〜８
００ｎｍ程度のフィールド酸化膜４を形成する。

【００４２】フィールド酸化膜４を形成するには、ま
ず、ｎ型エピタキシャル層２の表面に熱酸化により例え
ば厚さ５０ｎｍ程度の酸化膜（不図示）を形成してか
ら、その上層に例えば減圧ＣＶＤ（ｃｈｅｍｉｃａｌ
ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）により厚さ１００
ｎｍ程度のシリコン窒化膜を形成する。ｎ型エピタキシ
ャル層２上の酸化膜は、ｎ型エピタキシャル層２とシリ
コン窒化膜との界面の欠陥を防止する目的で設けられ
る。

【００４３】図２（ｃ）に示すように、素子形成領域上
にシリコン窒化膜１５が残るようにエッチングを行う。
シリコン窒化膜１５を耐酸化マスクとしてｎ型エピタキ
シャル層２に例えば１０００〜１０５０℃程度のスチー
ム酸化を行うことにより、フィールド酸化膜４が形成さ
れる。その後、例えば１５０℃程度に加熱したリン酸溶
液を用いてシリコン窒化膜１５を除去する。

【００４４】次に、図３（ａ）に示すように、素子分離
領域にｐウェル５を形成する。ｐウェル５形成領域に開
口を有するフォトレジスト２１をパターニングしてか
ら、フォトレジスト２１をマスクとして例えばホウ素等
のｐ型不純物をイオンエネルギー１００〜７２０ｋｅ
Ｖ、ドーズ量１×１０¹²〜５×１０¹³ａｔｏｍｓ／ｃｍ
²の条件で複数回イオン注入する。その後、フォトレジ
スト２１を除去する。

【００４５】次に、図３（ｂ）に示すように、ＩＩ ｎ
ｐｎ部分およびＥｐｉ ｎｐｎ部分にそれぞれコレクタ
プラグ領域１０を形成する。コレクタプラグ領域１０形
成領域に開口を有するフォトレジスト２２をパターニン
グしてから、フォトレジスト２２をマスクとして例えば
リン等のｎ型不純物をイオンエネルギー１５０〜７２０
ｋｅＶ、ドーズ量１×１０¹²〜５×１０¹³ａｔｏｍｓ／
ｃｍ² の条件で複数回イオン注入する。その後、フォト
レジスト２２を除去する。

【００４６】次に、図４（ａ）に示すように、例えば９
００〜１１００℃、１０〜６０分程度の熱処理を窒素雰
囲気で行うことにより、図３（ａ）および（ｂ）に示す
工程でイオン注入された不純物を拡散させ、ｐ型半導体
基板１に接続するｐウェル５と、ｎ型コレクタ埋め込み
層３に接続するコレクタプラグ領域１０を形成する。そ
の後、素子形成領域上の酸化膜（不図示）をすべて除去
する。

【００４７】次に、図４（ｂ）に示すように、例えば８
００〜９００℃の熱酸化により素子形成領域上に厚さ７
〜１０ｎｍの熱酸化膜（不図示）を形成してから、ＩＩ
ｎｐｎのベース形成領域に開口を有するフォトレジス
ト２３をパターニングする。フォトレジスト２３をマス
クとしてホウ素またはＢＦ₂ 等のｐ型不純物をイオンエ
ネルギー１０〜５０ｋｅＶ、ドーズ量１×１０¹²〜５×
１０¹³ａｔｏｍｓ／ｃｍ² の条件でイオン注入する。

【００４８】図示しないがさらに、フォトレジスト２３
をマスクとしてリン等のｎ型不純物を例えば３×１０¹²
ａｔｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイ
オン注入し、ベース直下のコレクタ不純物濃度を増大さ
せるための不純物層を形成してもよい。イオン注入後、
フォトレジスト２３を除去する。その後、例えば８００
〜１０００℃、１０〜６０分程度の熱処理を窒素雰囲気
で行って不純物を拡散させ、ＩＩ ｎｐｎのｐ型ベース
領域６を形成する。

【００４９】次に、図５（ａ）に示すように、第１の絶
縁膜として例えば厚さ１００〜２００ｎｍ程度のシリコ
ン酸化膜７をＣＶＤにより形成する。さらに、Ｅｐｉ
ｎｐｎ部分に開口を有するフォトレジスト（不図示）を
パターニングしてから、フォトレジストをマスクとして
例えばドライエッチングを行い、シリコン酸化膜７に開
口部７ａを形成し、開口部７ａ底部のｎ型エピタキシャ
ル層２にリセス２ａを形成する。リセス２ａをエッチン
グする深さは、要求されるエミッタ／コレクタ耐圧等に
応じて適宜決定する。その後、フォトレジストを除去す
る。

【００５０】本実施形態の半導体装置の製造方法によれ
ば、シリコン酸化膜７に開口部７ａを形成するためのエ
ッチング工程においてリセス２ａが形成される。したが
って、リセス２ａ形成のためのマスクやフォトレジスト
を形成する工程を、従来の製造方法に追加する必要がな
い。また、エッチング量を変更することによりリセス２
ａの深さ、すなわちベース／コレクタ間の距離を調整す
ることが可能である。

【００５１】次に、図５（ｂ）に示すように、開口部７
ａ内およびリセス２ａ部分を含む全面に、Ｅｐｉ ｎｐ
ｎのｐ型ベース層１３となるｐ型半導体層１３ａを形成
する。ｐ型半導体層１３ａは例えばホウ素等のｐ型不純
物を含有する厚さ５０〜２００ｎｍ程度の層とする。開
口部７ａ内のリセス２ａ部分には基板（ｎ型エピタキシ
ャル層２）が露出しているため、ｐ型半導体層１３ａと
してエピタキシャル層が形成される。一方、シリコン酸
化膜７上のｐ型半導体層１３ａは多結晶または非晶質と
なる。

【００５２】ｐ型半導体層１３ａの半導体材料は基板
（ｎ型エピタキシャル層２）と同じ材料であっても（ホ
モ接合）、異なる材料（ヘテロ接合）であってもいずれ
でもよい。例えば、ｐ型半導体層１３ａとしてｐ型シリ
コンを用いるかわりに、ホウ素等のｐ型不純物がドープ
されたＳｉＧｅを用いることにより、バイポーラトラン
ジスタをさらに高性能化することも可能である。

【００５３】次に、図６（ａ）に示すように、Ｅｐｉ
ｎｐｎのｐ型ベース層１３を形成する。全面にｐ型半導
体層１３ａを形成した後（図５（ｂ）参照）、シリコン
酸化膜７の開口部７ａ上およびその周囲のベース取り出
し部分上にフォトレジスト（不図示）を形成する。フォ
トレジストをマスクとしてｐ型半導体層１３ａにエッチ
ングを行うことにより、ｐ型ベース層１３が形成され
る。その後、フォトレジストを除去する。

【００５４】次に、図６（ｂ）に示すように、全面に第
２の絶縁膜としてシリコン酸化膜１４を、例えばＣＶＤ
により厚さ１５０〜２００ｎｍ程度形成する。シリコン
酸化膜１４によりＥｐｉ ｎｐｎのエミッタポリシリコ
ン層８とｐ型ベース層１３とが分離される。全面にシリ
コン酸化膜１４を形成した後、ＩＩ ｎｐｎとＥｐｉｎ
ｐｎそれぞれのエミッタ形成領域に開口を有するフォト
レジスト（不図示）を形成する。フォトレジストをマス
クとしてシリコン酸化膜１４（およびＩＩｎｐｎ部分に
ついてはその下層のシリコン酸化膜７）に例えばドライ
エッチングを行い、開口部１４ａ、１４ｂを形成する。
ＩＩ ｎｐｎの開口部１４ａにはｐ型ベース領域６が露
出し、Ｅｐｉ ｎｐｎの開口部１４ｂにはｐ型ベース層
１３が露出する。その後、フォトレジストを除去する。

【００５５】次に、図７（ａ）に示すように、開口部１
４ａ、１４ｂ内を含む全面に、例えばＣＶＤにより厚さ
１００〜１５０ｎｍ程度のポリシリコン層８ａを形成す
る。ポリシリコン層８ａはＩＩ ｎｐｎとＥｐｉ ｎｐ
ｎそれぞれのエミッタポリシリコン層８となる。ＣＶＤ
によりポリシリコン層８ａを堆積させた後、ポリシリコ
ン層８ａにｎ型不純物として例えばヒ素をイオンエネル
ギー３０〜７０ｋｅＶ、ドーズ量１×１０¹⁵〜１×１０
¹⁶ａｔｏｍｓ／ｃｍ² の条件でイオン注入する。

【００５６】さらに、例えば１０００℃、５〜３０秒の
ＲＴＡ（ｒａｐｉｄ ｔｈｅｒｍａｌ ａｎｎｅａｌｉ
ｎｇ）を行って、ポリシリコン層８ａにイオン注入され
たヒ素を活性化させる。また、この熱処理によりポリシ
リコン層８ａから開口部１４ａ、１４ｂを介してヒ素が
ｐ型ベース領域６およびｐ型ベース層１３にそれぞれ拡
散される。これにより、ＩＩ ｎｐｎおよびＥｐｉ ｎ
ｐｎにそれぞれｎ型エミッタ領域９が形成される。

【００５７】次に、図７（ｂ）に示すように、ポリシリ
コン層８ａ（図７（ａ）参照）に例えばドライエッチン
グを行い、ＩＩ ｎｐｎおよびＥｐｉ ｎｐｎにそれぞ
れエミッタポリシリコン層８を形成する。ポリシリコン
層８ａのエッチングはフォトレジスト（不図示）をマス
クとして行われるが、フォトレジストの形成前にポリシ
リコン層８ａ上の全面に例えばシリコン酸化膜等の絶縁
膜を形成しておくことにより、エミッタポリシリコン層
８上部を被覆する絶縁膜１６が得られる。絶縁膜１６
は、続く工程でＩＩ ｎｐｎとＥｐｉ ｎｐｎそれぞれ
のベース取り出し部分にイオン注入を行う際に、エミッ
タポリシリコン層８に不純物がイオン注入されるのを防
止するためのマスクとなる。

【００５８】本実施形態の半導体装置の製造方法におい
ては、ポリシリコン層８ａから不純物を熱拡散させてｎ
型エミッタ領域９を形成した後、ポリシリコン層８ａに
エッチングを行ってエミッタポリシリコン層８を形成し
ているが、逆に、ポリシリコン層８ａにエッチングを行
ってエミッタポリシリコン層８を形成してからｎ型エミ
ッタ領域９を形成してもよい。同一の基板上に形成され
る他の素子とのプロセスの整合性を考慮して、工程を適
宜決定する。

【００５９】エミッタポリシリコン層８を形成した後、
フォトレジストを除去する。さらに、エミッタポリシリ
コン層８をマスクとして異方性エッチングを行い、シリ
コン酸化膜１４およびシリコン酸化膜７を除去する。こ
れにより、ＩＩ ｎｐｎのｐ型ベース領域６およびＥｐ
ｉ ｎｐｎのｐ型ベース層１３のベース取り出し部分
が、エミッタポリシリコン層８に自己整合的に露出す
る。また、ＩＩ ｎｐｎおよびＥｐｉ ｎｐｎのコレク
タプラグ領域１０もそれぞれ露出する。

【００６０】次に、図８（ａ）に示すように、ＩＩ ｎ
ｐｎとＥｐｉ ｎｐｎそれぞれのコレクタプラグ領域１
０に開口を有するフォトレジスト２４を形成する。フォ
トレジスト２４をマスクとして、ヒ素等のｎ型不純物を
例えばイオンエネルギー２５〜４０ｋｅＶ、ドーズ量２
×１０¹⁵〜７×１０¹⁵ａｔｏｍｓ／ｃｍ² の条件でイオ
ン注入する。これにより、コレクタ取り出し抵抗を低減
させる低抵抗部１０ａが形成される。その後、フォトレ
ジスト２４を除去する。

【００６１】次に、図８（ｂ）に示すように、ＩＩ ｎ
ｐｎおよびＥｐｉ ｎｐｎのベース取り出し部分に開口
を有するフォトレジスト２５を形成する。フォトレジス
ト２５をマスクとして、ＢＦ₂ 等のｐ型不純物を例えば
イオンエネルギー２５〜４０ｋｅＶ、ドーズ量１×１０
¹⁵〜５×１０¹⁵ａｔｏｍｓ／ｃｍ² の条件でイオン注入
する。これにより、ＩＩ ｎｐｎのｐ型ベース領域６に
グラフトベース６ａが形成され、ベース抵抗が低減され
る。

【００６２】また、Ｅｐｉ ｎｐｎのベース取り出し部
分も低抵抗化される。ここで、ＩＩｎｐｎとＥｐｉ ｎ
ｐｎのそれぞれにおいて、エミッタポリシリコン層８の
上部は絶縁膜１６により被覆されているため、エミッタ
ポリシリコン層８へのｐ型不純物のイオン注入は防止さ
れる。イオン注入後、フォトレジスト２５を除去する。

【００６３】その後、図１に示すように、例えばプラズ
マＣＶＤによりシリコン酸化膜からなる層間絶縁膜１１
を形成する。層間絶縁膜１１にエッチングを行ってコン
タクトホールを形成し、コンタクトホールに電極１２を
形成する。電極１２としては例えば、コンタクトホール
内にタングステンを埋め込んでから、その上層にバリア
メタルを介してアルミニウムまたはアルミニウム合金か
らなる配線を形成する。以上の工程により、図１に示す
本実施形態の半導体装置が得られる。図示しないが、さ
らに上層に多層配線やパッシベーション膜等が形成され
る。

【００６４】上記の本実施形態の半導体装置の製造方法
によれば、イオン注入によりベース領域６が形成される
バイポーラトランジスタ（ＩＩ ｎｐｎ）と、エピタキ
シャルベース層１３を有するバイポーラトランジスタ
（Ｅｐｉ ｎｐｎ）とを共通のプロセスで同一基板上に
形成する場合に、製造工程を複雑化あるいは増加させず
にＥｐｉ ｎｐｎのコレクタ層の厚さを低減することが
できる。また、ｎ型エピタキシャル層２のエッチング量
を調節することにより、コレクタ層の厚さを最適化する
ことが可能である。

【００６５】これにより、Ｅｐｉ ｎｐｎの周波数特性
を向上させ、より高速化させることができる。したがっ
て、ＩＩ ｎｐｎを例えば高い電源電圧が要求される機
能ブロックに形成し、Ｅｐｉ ｎｐｎを高速化が要求さ
れる機能ブロックに形成する場合、より高性能化された
バイポーラ集積回路を形成することができる。

【００６６】（実施形態２）図９（ａ）は本実施形態の
半導体装置の断面図である。本実施形態の半導体装置
は、実施形態１に示すエピタキシャルベース層を有する
ｎｐｎバイポーラトランジスタ（Ｅｐｉ ｎｐｎ）とＣ
ＭＯＳとを同一基板上に有する。図示しないが実施形態
１と同様に、イオン注入により形成されたベース領域を
含むｎｐｎバイポーラトランジスタ（ＩＩ ｎｐｎ）を
同一基板上にさらに形成することも可能である。

【００６７】Ｅｐｉ ｎｐｎ部分の構造については実施
形態１と重複するため省略する。また、本実施形態の半
導体装置の製造方法についても、バイポーラトランジス
タ部分の実施形態１と共通する工程は、説明を適宜省略
する。一方、図示しないがＩＩ ｎｐｎを混載する場合
の工程については、適宜説明を補足した。

【００６８】図９（ａ）に示すように本実施形態の半導
体装置は、ｐ型半導体基板１上にｎ型エピタキシャル層
２を有し、ｎ型エピタキシャル層２の表面にはＬＯＣＯ
Ｓ技術によりフィールド酸化膜４が形成されている。Ｃ
ＭＯＳ部分のｐ型半導体基板１表層には、ＣＭＯＳ形成
領域をｐ型半導体基板１から電気的に分離するためのｎ
型埋め込み層３１が形成されている。

【００６９】ｎ型埋め込み層３１上部のｎ型エピタキシ
ャル層２にはＮＭＯＳ用のｐウェル３２が形成されてい
る。また、ＣＭＯＳ部分とバイポーラトランジスタ部分
との間のフィールド酸化膜４下部には、素子分離のため
のｐウェル５がｐウェル３２と同一の工程で形成されて
いる。ｐウェル３２に形成されたｎウェル３３に、ＬＤ
Ｄ構造のＰＭＯＳが形成されている。ｐウェル３２には
ＬＤＤ構造のＮＭＯＳが形成されている。

【００７０】上記のＣＭＯＳおよびＥｐｉ ｎｐｎが形
成された基板表面は、層間絶縁膜１１によって被覆され
ている。層間絶縁膜１１に設けられたコンタクトホール
には、各トランジスタを配線（不図示）等と接続するた
めの電極１２が形成されている。

【００７１】上記の本実施形態の半導体装置によれば、
実施形態１と同様にＥｐｉ ｎｐｎ部分のｎ型エピタキ
シャル層２にリセス２ａが形成され、リセス２ａの底部
がｐ型ベース層１３の下面となる。リセス２ａの深さは
要求されるエミッタ／コレクタ耐圧等に応じて適宜決定
される。したがって、図１８に示す従来構造のＥｐｉｎ
ｐｎに比較してコレクタ層の厚さが低減され、Ｅｐｉ
ｎｐｎの高速化が可能となる。

【００７２】一方、ＣＭＯＳ部分のＰＭＯＳおよびＮＭ
ＯＳはそれぞれ高耐圧のＬＤＤ構造となっている。ＣＭ
ＯＳ部分のゲート電極に形成されるサイドウォールは、
バイポーラトランジスタ部分のシリコン酸化膜７、１４
と同一の層からなる。すなわち、シリコン酸化膜７、１
４の成膜およびエッチングを行う工程において、サイド
ウォールを形成し、ＢｉＣＭＯＳプロセスを簡略化する
ことが可能である。

【００７３】次に、上記の本実施形態の半導体装置の製
造方法について、以下に説明する。まず、図９（ｂ）に
示すように、抵抗率１０Ω・ｃｍ程度のｐ型半導体基板
１の表面に、熱酸化により例えば厚さ３００ｎｍ程度の
酸化膜３４を形成する。酸化膜３４の上層に、Ｅｐｉ
ｎｐｎ形成領域（あるいはさらにＩＩ ｎｐｎ形成領
域）に開口を有するフォトレジスト４１を形成する。フ
ォトレジスト４１をマスクとして酸化膜３４にエッチン
グを行い、開口部３４ａを形成してから、フォトレジス
ト４１を除去する。

【００７４】次に、図１０（ａ）に示すように、ＣＭＯ
Ｓ形成領域に開口を有するフォトレジスト４２を形成す
る。フォトレジスト４２をマスクとしてリン等のｎ型不
純物を所定の条件でイオン注入し、ｎ型埋め込み層３１
を形成する。その後、フォトレジスト４２を除去する。

【００７５】次に、図１０（ｂ）に示すように、酸化膜
３４の開口部３４ａを介してｐ型半導体基板１に、実施
形態１と同様に例えばＳｂ₂ Ｏ₃ を気相拡散させ、Ｅｐ
ｉｎｐｎ（あるいはさらにＩＩ ｎｐｎ）のｎ型コレク
タ埋め込み層３を形成する。その後、例えばフッ酸系の
薬液を用いたウェットエッチングにより酸化膜３４を除
去する。あるいは、ｎ型不純物のイオン注入によっても
ｎ型コレクタ埋め込み層３を形成することができる。

【００７６】次に、図１１（ａ）に示すように、ｐ型半
導体基板１上に例えば抵抗率１〜５Ω・ｃｍ程度、厚さ
０．７〜２．０μｍ程度のｎ型エピタキシャル層２を形
成する。さらに、ｎ型エピタキシャル層２の表面に実施
形態１と同様のＬＯＣＯＳ技術により、厚さ３００〜８
００ｎｍ程度のフィールド酸化膜４を形成する。

【００７７】次に、図１１（ｂ）に示すように、素子分
離領域にｐウェル５を形成し、ＣＭＯＳ部分にｐウェル
３２を形成する。ｐウェル５、３２形成領域に開口を有
するフォトレジスト４３をパターニングしてから、フォ
トレジスト４３をマスクとして例えばホウ素等のｐ型不
純物をイオンエネルギー１００〜７２０ｋｅＶ、ドーズ
量１×１０¹²〜５×１０¹³ａｔｏｍｓ／ｃｍ² の条件で
複数回イオン注入する。さらに、ＮＭＯＳのしきい値電
圧を調整する目的で、フォトレジスト４３をマスクとし
てｎ型エピタキシャル層２の表面に、ホウ素等のｐ型不
純物をより低いドーズ量でイオン注入してもよい。その
後、フォトレジスト４３を除去する。

【００７８】次に、図１２（ａ）に示すように、Ｅｐｉ
ｎｐｎ部分（あるいはさらにＩＩｎｐｎ部分）にコレ
クタプラグ領域１０を形成し、ＰＭＯＳ部分にｎウェル
３３を形成する。コレクタプラグ形成領域およびｎウェ
ル形成領域に開口を有するフォトレジスト４４をパター
ニングしてから、フォトレジスト４４をマスクとして例
えばリン等のｎ型不純物をイオンエネルギー１５０〜７
２０ｋｅＶ、ドーズ量１×１０¹²〜５×１０¹³ａｔｏｍ
ｓ／ｃｍ² の条件で複数回イオン注入する。さらに、Ｐ
ＭＯＳのしきい値電圧を調整する目的で、フォトレジス
ト４４をマスクとしてｎ型エピタキシャル層２の表面
に、リン等のｎ型不純物をより低いドーズ量でイオン注
入してもよい。その後、フォトレジスト４４を除去す
る。

【００７９】次に、図１２（ｂ）に示すように、例えば
９００〜１１００℃、１０〜６０分程度の熱処理を窒素
雰囲気で行うことにより、図１１（ｂ）に示す工程でｐ
ウェル５、３２にイオン注入されたｐ型不純物と、図１
２（ａ）に示す工程でコレクタプラグ領域１０およびｎ
ウェル３３にイオン注入された不純物をそれぞれ拡散さ
せる。その後、素子形成領域上の酸化膜（不図示）をす
べて除去する。

【００８０】また、図１２（ｂ）に示すように、ＰＭＯ
ＳおよびＮＭＯＳにそれぞれゲート電極３５を形成す
る。ゲート電極３５を形成するには、まず、図１２
（ａ）に示す工程の後、素子形成領域に残存する酸化膜
（不図示）をフッ酸系の薬液等を用いて除去する。続い
て、ｎ型エピタキシャル層２の表面に８００〜９００℃
程度の熱酸化により厚さ７〜１０ｎｍ程度のゲート酸化
膜（不図示）を形成する。

【００８１】その上層に、例えば減圧ＣＶＤにより厚さ
１００ｎｍ程度のポリシリコン層を形成する。ポリシリ
コン中には例えばＰＯＣｌ₃ を用いたプレデポジション
により高濃度のｎ型不純物を含有させる。ポリシリコン
層の上層にタングステン等の高融点金属を、例えばＣＶ
Ｄにより厚さ１００ｎｍ程度堆積する。熱処理によりタ
ングステンシリサイド等の高融点金属シリサイドを形成
してから、タングステンシリサイド層およびポリシリコ
ン層に例えば反応性イオンエッチング（ＲＩＥ；ｒｅａ
ｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ）を行うことによ
り、ゲート電極３５が形成される。

【００８２】次に、図１３（ａ）に示すように、ＰＭＯ
Ｓ形成領域に開口を有するフォトレジスト４５を形成す
る。フォトレジスト４５をマスクとしてホウ素またはＢ
Ｆ₂のｐ型不純物を例えば１×１０¹²〜５×１０¹³ａｔ
ｏｍｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン
注入し、ｐ型ＬＤＤ領域３６を形成する。ＩＩ ｎｐｎ
を形成する場合には、この工程においてｐ型ベース領域
を形成することができる。その後、フォトレジスト４５
を除去する。

【００８３】次に、図１３（ｂ）に示すように、ＮＭＯ
Ｓ形成領域に開口を有するフォトレジスト４６を形成す
る。フォトレジスト４６をマスクとしてリンまたはヒ素
のｎ型不純物を例えば１×１０¹²〜５×１０¹³ａｔｏｍ
ｓ／ｃｍ² 程度、所定のイオンエネルギーでイオン注入
し、ｎ型ＬＤＤ領域３７を形成する。その後、フォトレ
ジスト４６を除去する。

【００８４】次に、図１４（ａ）に示すように、第１の
絶縁膜として例えば厚さ１００〜２００ｎｍ程度のシリ
コン酸化膜７をＣＶＤにより全面に形成する。続いて、
図１４（ｂ）に示すように、Ｅｐｉ ｎｐｎのリセス２
ａ形成領域とコレクタプラグ領域１０、およびＣＭＯＳ
部分に開口を有するフォトレジスト４７を形成する。

【００８５】フォトレジスト４７をマスクとして例えば
ドライエッチングを行い、シリコン酸化膜７に開口部７
ａを形成し、開口部７ａ底部のｎ型エピタキシャル層２
にリセス２ａを形成する。本実施形態の半導体装置の製
造方法によれば、実施形態１と同様に、シリコン酸化膜
７に開口部７ａを形成するためのエッチングによりリセ
ス２ａが形成される。したがって、リセス２ａ形成のた
めのマスクやフォトレジストを形成する工程を、従来の
製造方法に追加する必要がない。

【００８６】また、このエッチング工程によりコレクタ
プラグ領域１０上のシリコン酸化膜７も除去する。一
方、ＣＭＯＳ部分のゲート電極３５の側面にはシリコン
酸化膜７からなるサイドウォール３８が形成される。そ
の後、フォトレジスト４７を除去する。

【００８７】次に、図１５（ａ）に示すように、Ｅｐｉ
ｎｐｎのｐ型ベース層１３を形成する。ｐ型ベース層
１３を形成するには実施形態１と同様に、まず、シリコ
ン酸化膜７の開口部７ａ内およびリセス２ａ部分を含む
全面に、ホウ素等のｐ型不純物を含有するｐ型半導体層
を厚さ５０〜２００ｎｍ程度エピタキシャル成長させ
る。開口部７ａ内のリセス２ａ部分にはｐ型半導体層と
してエピタキシャル層が形成され、シリコン酸化膜７上
には多結晶または非晶質のｐ型半導体層が形成される。
その後、フォトレジストをマスクとしてｐ型半導体層に
エッチングを行うことにより、ｐ型ベース層１３が形成
される。

【００８８】次に、図１５（ｂ）に示すように、全面に
第２の絶縁膜としてシリコン酸化膜１４を、例えばＣＶ
Ｄにより厚さ１５０〜２００ｎｍ程度形成する。シリコ
ン酸化膜１４によりＥｐｉ ｎｐｎのエミッタポリシリ
コン層８とｐ型ベース層１３とが分離される。また、シ
リコン酸化膜１４はＣＭＯＳ部分において、ゲート電極
３５のサイドウォール３８表面にさらに積層され、サイ
ドウォール３８の一部となる。

【００８９】全面にシリコン酸化膜１４を形成した後、
Ｅｐｉ ｎｐｎ（あるいはさらにＩＩ ｎｐｎ）のエミ
ッタ形成領域に開口を有するフォトレジスト（不図示）
を形成する。フォトレジストをマスクとしてシリコン酸
化膜１４に例えばドライエッチングを行い、開口部１４
ｂを形成する。Ｅｐｉ ｎｐｎの開口部１４ｂにはｐ型
ベース層１３が露出する。ＩＩ ｎｐｎを形成する場
合、ＩＩ ｎｐｎ部分のシリコン酸化膜１４に形成され
た開口部にはｐ型ベース領域が露出する。その後、フォ
トレジストを除去する。

【００９０】次に、図１６（ａ）に示すように、開口部
１４ｂ内を含む全面に、例えばＣＶＤにより厚さ１００
〜１５０ｎｍ程度のポリシリコン層８ａを形成する。ポ
リシリコン層８ａはＥｐｉ ｎｐｎ（あるいはさらにＩ
Ｉ ｎｐｎ）のエミッタポリシリコン層８となる。ポリ
シリコン層８ａには実施形態１と同様にｎ型不純物をイ
オン注入し、例えばＲＴＡにより不純物を活性化させ
る。

【００９１】この熱処理によりポリシリコン層８ａから
開口部１４ｂを介してｎ型不純物がＥｐｉ ｎｐｎのｐ
型ベース層１３（あるいはさらにＩＩ ｎｐｎのｐ型ベ
ース領域）に拡散される。これにより、Ｅｐｉ ｎｐｎ
（あるいはさらにＩＩ ｎｐｎ）のｎ型エミッタ領域９
が形成される。

【００９２】次に、図１６（ｂ）に示すように、ポリシ
リコン層８ａ（図１６（ａ）参照）に例えばドライエッ
チングを行い、Ｅｐｉ ｎｐｎ（あるいはさらにＩＩ
ｎｐｎ）のエミッタポリシリコン層８を形成する。実施
形態１と同様に、ポリシリコン層８ａ上の全面に例えば
シリコン酸化膜等の絶縁膜を形成してから、ポリシリコ
ン層８ａのエッチングマスクとなるフォトレジスト（不
図示）を形成する。

【００９３】これにより、エミッタポリシリコン層８上
部が絶縁膜１６により被覆され、続く工程でＥｐｉ ｎ
ｐｎ（あるいはさらにＩＩ ｎｐｎ）のベース取り出し
部分に不純物のイオン注入を行う際に、エミッタポリシ
リコン層８へのイオン注入が防止される。

【００９４】本実施形態の半導体装置の製造方法におい
ても実施形態１と同様に、ポリシリコン層８ａから不純
物を拡散させてｎ型エミッタ領域９を形成した後、ポリ
シリコン層８ａにエッチングを行うかわりに、ポリシリ
コン層８ａのエッチングを行ってからｎ型エミッタ領域
９を形成してもよい。同一の基板上に形成される他の素
子とのプロセスの整合性を考慮して、工程を適宜決定す
る。

【００９５】エミッタポリシリコン層８を形成した後、
フォトレジストを除去する。さらに、エミッタポリシリ
コン層８をマスクとして異方性エッチングを行い、シリ
コン酸化膜１４およびシリコン酸化膜７を除去する。こ
れにより、Ｅｐｉ ｎｐｎのｐ型ベース層１３のベース
取り出し部分（ＩＩ ｎｐｎを形成する場合には、さら
にＩＩ ｎｐｎのｐ型ベース領域のベース取り出し部
分）が、エミッタポリシリコン層８に自己整合的に露出
する。また、コレクタプラグ領域１０も露出する。

【００９６】一方、ＣＭＯＳ部分についてはシリコン酸
化膜１４が除去されることにより、ＰＭＯＳ、ＮＭＯＳ
それぞれのソース／ドレイン形成領域とゲート電極３５
が露出する。シリコン酸化膜１４に異方性エッチングが
行われるため、サイドウォール３８上にシリコン酸化膜
１４の一部が残り、シリコン酸化膜７とシリコン酸化膜
１４が積層したサイドウォール３８が得られる。その
後、続く工程で行われるイオン注入の緩衝用として、基
板表面に厚さ１０ｎｍ程度の酸化膜（不図示）を例えば
ＣＶＤにより形成する。

【００９７】次に、図１７（ａ）に示すように、ＮＭＯ
Ｓ部分およびＥｐｉ ｎｐｎ（あるいはさらにＩＩ ｎ
ｐｎ）のコレクタプラグ領域１０に開口を有するフォト
レジスト４８を形成する。フォトレジスト４８をマスク
としてヒ素等のｎ型不純物を例えばイオンエネルギー２
５〜４０ｋｅＶ、ドーズ量２×１０¹⁵〜７×１０¹⁵ａｔ
ｏｍｓ／ｃｍ² の条件でイオン注入する。これにより、
ｎ型ソース／ドレイン領域３９が形成される。また、コ
レクタプラグ領域１０のコレクタ取り出し抵抗を低減す
る低抵抗部１０ａが形成される。その後、フォトレジス
ト４８を除去する。

【００９８】次に、図１７（ｂ）に示すように、ＰＭＯ
Ｓ部分およびＥｐｉ ｎｐｎのベース取り出し部分（あ
るいはさらにＩＩ ｎｐｎのグラフトベース形成領域）
に開口を有するフォトレジスト４９を形成する。フォト
レジスト４９をマスクとしてＢＦ₂ 等のｐ型不純物を例
えばイオンエネルギー２５〜４０ｋｅＶ、ドーズ量１×
１０¹⁵〜５×１０¹⁵ａｔｏｍｓ／ｃｍ² の条件でイオン
注入する。これにより、ｐ型ソース／ドレイン領域４０
が形成される。

【００９９】また、ｐ型ベース層１３のベース取り出し
部分にベース抵抗を低減する低抵抗部（不図示）が形成
される。その後、フォトレジスト４９を除去する。ここ
で、Ｅｐｉ ｎｐｎのエミッタポリシリコン層８の上部
は絶縁膜１６によって被覆されているため、エミッタポ
リシリコン層８へのｐ型不純物のイオン注入は防止され
る。

【０１００】その後、図９（ａ）に示すように、例えば
プラズマＣＶＤによりシリコン酸化膜からなる層間絶縁
膜１１を形成する。層間絶縁膜１１にエッチングを行っ
てコンタクトホールを形成し、コンタクトホールに電極
１２を形成する。電極１２としては例えば、コンタクト
ホール内にタングステンを埋め込んでから、その上層に
バリアメタルを介してアルミニウムまたはアルミニウム
合金からなる配線を形成する。以上の工程により、図９
（ａ）に示す本実施形態の半導体装置が得られる。図示
しないが、さらに上層に多層配線やパッシベーション膜
等が形成される。

【０１０１】上記の本実施形態の半導体装置の製造方法
によれば、同一基板上にＣＭＯＳとエピタキシャルベー
ス層を有するバイポーラトランジスタを形成する場合
に、ＣＭＯＳのＬＤＤサイドウォール３８をバイポーラ
トランジスタ部分のシリコン酸化膜７、１４を用いて形
成することができる。したがって、プロセスを共有化さ
せ、ＢｉＣＭＯＳプロセスを簡略化することが可能とな
る。

【０１０２】また、上記の本実施形態の半導体装置の製
造方法によれば、実施形態１と同様に、従来の製造工程
を複雑化あるいは増加させずに、エピタキシャルベース
層１３を有するバイポーラトランジスタ（Ｅｐｉ ｎｐ
ｎ）のコレクタ層の厚さを任意の厚さに低減することが
できる。したがって、周波数特性が高く高速化が実現さ
れたバイポーラトランジスタを含むＢｉＣＭＯＳを形成
することが可能となる。

【０１０３】本発明の半導体装置およびその製造方法の
実施形態は、上記の説明に限定されない。例えば、バイ
ポーラトランジスタのベース取り出し部分（ｐ型ベース
領域６やｐ型ベース層１３の一部）やコレクタプラグ領
域、ＣＭＯＳのソース／ドレイン領域３９、４０やゲー
ト電極３５の表面にチタンシリサイド等の高融点金属シ
リサイドを形成し、これらの部分をさらに低抵抗化させ
てもよい。また、エピタキシャル成長によりベース層を
形成するかわりに、ＣＶＤによりベース層を形成するこ
とも可能である。その他、本発明の要旨を逸脱しない範
囲で、種々の変更が可能である。

【０１０４】

【発明の効果】本発明の半導体装置によれば、導電体層
からなるベース領域下部のコレクタ層の厚さが低減さ
れ、バイポーラトランジスタをより高速化することが可
能となる。また、本発明の半導体装置の製造方法によれ
ば、高速動作が可能であるバイポーラトランジスタを簡
略なプロセスで形成することが可能となる。さらに、そ
のようなバイポーラトランジスタを他の構造の素子と同
一の基板上に、簡略なプロセスで形成することが可能と
なる。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体装置の断面図
である。

【図２】（ａ）〜（ｃ）は本発明の実施形態１に係る半
導体装置の製造方法の製造工程を示す断面図である。

【図３】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図４】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図５】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図６】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図７】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図８】（ａ）および（ｂ）は本発明の実施形態１に係
る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図９】（ａ）は本発明の実施形態２に係る半導体装置
の断面図であり、（ｂ）は本発明の実施形態２に係る半
導体装置の製造方法の製造工程を示す断面図である。

【図１０】（ａ）および（ｂ）は本発明の実施形態２に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図１１】（ａ）および（ｂ）は本発明の実施形態２に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図１２】（ａ）および（ｂ）は本発明の実施形態２に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図１３】（ａ）および（ｂ）は本発明の実施形態２に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図１４】（ａ）および（ｂ）は本発明の実施形態２に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図１５】（ａ）および（ｂ）は本発明の実施形態２に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図１６】（ａ）および（ｂ）は本発明の実施形態２に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図１７】（ａ）および（ｂ）は本発明の実施形態２に
係る半導体装置の製造方法の製造工程を示す断面図であ
る。

【図１８】従来の半導体装置の断面図である。

【符号の説明】

１…ｐ型半導体基板、２…ｎ型エピタキシャル層、２ａ
…リセス、３…ｎ型コレクタ埋め込み層、４…フィール
ド酸化膜、５…ｐウェル、６…ｐ型ベース領域、６ａ…
グラフトベース、７…シリコン酸化膜、７ａ…開口部、
８…エミッタポリシリコン層、８ａ…ポリシリコン層、
９…ｎ型エミッタ領域、１０…コレクタプラグ領域、１
０ａ…低抵抗部、１１…層間絶縁膜、１２…電極、１３
…ｐ型ベース層、１３ａ…ｐ型半導体層、１４…シリコ
ン酸化膜、１４ａ、１４ｂ…開口部、１５…シリコン窒
化膜、１６…絶縁膜、２１〜２５…フォトレジスト、３
１…ｎ型埋め込み層、３２…ｐウェル、３３…ｎウェ
ル、３４…酸化膜、３５…ゲート電極、３６…ｐ型ＬＤ
Ｄ領域、３７…ｎ型ＬＤＤ領域、３８…サイドウォー
ル、３９…ｎ型ソース／ドレイン領域、４０…ｐ型ソー
ス／ドレイン領域、４１〜５０…フォトレジスト。

フロントページの続き Ｆターム(参考） 5F003 AP00 BA00 BA27 BA97 BB00 BB02 BB06 BC00 BC08 BE07 BF03 BF06 BG03 BG10 BH08 BH99 BJ01 BJ15 BM01 BP33 BP41 5F048 AA01 AA09 AA10 AC05 BA12 BB05 BB08 BC06 BD04 BE03 BG12 CA03 CA07 CA14 CA16 DA25 5F082 AA02 AA06 AA08 BA04 BA21 BA26 BA35 BA47 BC03 BC09 CA01 EA12 EA22

Claims (11)

【特許請求の範囲】
1. 【請求項１】半導体基板の内部に形成されたコレクタ領
   域と、 前記半導体基板上に形成された第１の絶縁膜と、 前記コレクタ領域上部の前記第１の絶縁膜の一部に形成
   された第１の開口部と、 前記第１の開口部底部の前記半導体基板表面に、前記第
   １の開口部に自己整合的に形成されたリセスと、 前記リセス内および少なくとも一部の前記第１の絶縁膜
   上に形成された、導電体層からなるベース領域と、 前記ベース領域上の一部に形成された第２の絶縁膜と、 前記リセス上の前記第２の絶縁膜の一部に形成された第
   ２の開口部と、 前記第２の開口部底部の前記ベース領域に形成されたエ
   ミッタ領域と、 前記第２の開口部内および前記第１の絶縁膜上に形成さ
   れたエミッタ電極とを有する半導体装置。
2. 【請求項２】前記半導体基板に形成された第２の能動素
   子をさらに有し、 前記第２の能動素子は、前記半導体基板の内部に前記コ
   レクタ領域と隔てて形成された第２のコレクタ領域と、 前記第２のコレクタ領域上部の前記半導体基板表層に形
   成された第２のベース領域と、 前記第２のベース領域の表層に形成された第２のエミッ
   タ領域とを有する請求項１記載の半導体装置。
3. 【請求項３】前記半導体基板に形成された第２の能動素
   子をさらに有し、 前記第２の能動素子は、前記半導体基板上にゲート絶縁
   膜を介して形成されたゲート電極と、 前記半導体基板に前記ゲート電極に対して自己整合的に
   形成されたＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒ
   ａｉｎ）領域と、 前記ゲート電極側面に形成された、前記第１の絶縁膜お
   よび前記第２の絶縁膜の少なくとも一方と同一の層から
   なるサイドウォールと、 前記半導体基板に前記サイドウォールに対して自己整合
   的に形成された、前記ＬＤＤ領域よりも高濃度の不純物
   を含有するソース領域およびドレイン領域とを有する請
   求項１記載の半導体装置。
4. 【請求項４】半導体基板の内部にコレクタ領域を形成す
   る工程と、 前記半導体基板上に第１の絶縁膜を形成する工程と、 前記コレクタ領域上部の前記第１の絶縁膜の一部に第１
   の開口部を形成する工程と、 前記第１の開口部をマスクとして前記第１の開口部底部
   の前記半導体基板表面にエッチングを行い、前記第１の
   開口部に自己整合的にリセスを形成する工程と、 前記リセス部分および少なくとも一部の前記第１の絶縁
   膜上に、導電体層からなるベース領域を形成する工程
   と、 前記リセス上に第２の開口部を有する第２の絶縁膜を、
   前記ベース領域上の少なくとも一部に形成し、前記第２
   の開口部内および前記第２の絶縁膜上にエミッタ電極を
   形成する工程と、 前記エミッタ電極から前記第２の開口部を介して前記ベ
   ース領域に不純物を拡散させ、前記第２の開口部底部に
   エミッタ領域を形成する工程とを有する半導体装置の製
   造方法。
5. 【請求項５】前記半導体基板の内部に前記コレクタ領域
   を形成する工程は、第１導電型半導体基板の表層に第２
   導電型不純物を拡散させ、前記コレクタ領域を形成する
   工程と、 前記第１導電型半導体基板上に、前記半導体基板の一部
   となる第２導電型半導体層を形成する工程とを有する請
   求項４記載の半導体装置の製造方法。
6. 【請求項６】前記ベース領域を形成する工程は、前記リ
   セス部分および前記第１の絶縁膜上にエピタキシャル成
   長により前記導電体層を形成する工程と、 前記導電体層にエッチングを行い、前記ベース領域を形
   成する工程とを有する請求項４記載の半導体装置の製造
   方法。
7. 【請求項７】前記第２の絶縁膜および前記エミッタ電極
   を形成する工程は、少なくとも前記ベース領域上に絶縁
   膜を形成する工程と、 前記リセス上の前記絶縁膜の一部に前記第２の開口部を
   形成する工程と、 前記第２の開口部内および前記絶縁膜上にエミッタ用導
   電体層を形成する工程と、 前記エミッタ用導電体層にエッチングを行い、前記エミ
   ッタ電極を形成する工程と、 前記エミッタ電極をマスクとして前記絶縁膜にエッチン
   グを行い、前記第２の絶縁膜を形成する工程とを有する
   請求項４記載の半導体装置の製造方法。
8. 【請求項８】前記半導体基板の内部に前記コレクタ領域
   と隔てて形成された第２のコレクタ領域と、前記第２の
   コレクタ領域上部の前記半導体基板表層に形成された第
   ２のベース領域と、前記第２のベース領域の表層に形成
   された第２のエミッタ領域とを有する第２の能動素子を
   前記半導体基板に形成する工程をさらに有し、 前記第２のコレクタ領域を形成する工程は、前記コレク
   タ領域を形成する工程と共通の工程であり、 前記第２のベース領域を形成する工程は、前記半導体基
   板に不純物をイオン注入する工程を含み、 前記第２のエミッタ領域を形成する工程は、前記エミッ
   タ領域を形成する工程と共通の工程である請求項４記載
   の半導体装置の製造方法。
9. 【請求項９】前記半導体基板に第２の能動素子を形成す
   る工程をさらに有し、 前記第２の能動素子を形成する工程は、前記半導体基板
   上にゲート絶縁膜を介してゲート電極を形成する工程
   と、 前記半導体基板に前記ゲート電極に対して自己整合的に
   ＬＤＤ領域を形成する工程と、 前記半導体基板上に前記第１の絶縁膜を形成する工程に
   おいて、前記ゲート電極を前記第１の絶縁膜により被覆
   する工程と、 前記第１の絶縁膜の一部に第１の開口部を形成する工程
   において、前記第１の絶縁膜をエッチバックして前記ゲ
   ート電極側面にサイドウォールを形成する工程と、 前記半導体基板に前記サイドウォールに対して自己整合
   的に、前記ＬＤＤ領域よりも高濃度の不純物を含有する
   ソース領域およびドレイン領域を形成する工程とを有す
   る請求項４記載の半導体装置の製造方法。
10. 【請求項１０】前記半導体基板に第２の能動素子を形成
    する工程をさらに有し、 前記第２の能動素子を形成する工程は、前記半導体基板
    上にゲート絶縁膜を介してゲート電極を形成する工程
    と、 前記半導体基板に前記ゲート電極に対して自己整合的に
    ＬＤＤ領域を形成する工程と、 前記ベース領域上に前記絶縁膜を形成する工程におい
    て、前記ゲート電極を前記絶縁膜により被覆する工程
    と、 前記エミッタ電極をマスクとして前記絶縁膜にエッチン
    グを行う工程において、前記絶縁膜をエッチバックして
    前記ゲート電極側面にサイドウォールを形成する工程
    と、 前記半導体基板に前記サイドウォールに対して自己整合
    的に、前記ＬＤＤ領域よりも高濃度の不純物を含有する
    ソース領域およびドレイン領域を形成する工程とを有す
    る請求項７記載の半導体装置の製造方法。
11. 【請求項１１】前記半導体基板に第２の能動素子を形成
    する工程をさらに有し、 前記第２の能動素子を形成する工程は、前記半導体基板
    上にゲート絶縁膜を介してゲート電極を形成する工程
    と、 前記半導体基板に前記ゲート電極に対して自己整合的に
    ＬＤＤ領域を形成する工程と、 前記半導体基板上に前記第１の絶縁膜を形成する工程に
    おいて、前記ゲート電極を前記第１の絶縁膜により被覆
    する工程と、 前記第１の絶縁膜の一部に第１の開口部を形成する工程
    において、前記第１の絶縁膜をエッチバックして前記ゲ
    ート電極側面に第１のサイドウォールを形成する工程
    と、 前記ベース領域上に前記絶縁膜を形成する工程におい
    て、前記ゲート電極を前記絶縁膜により被覆する工程
    と、 前記エミッタ電極をマスクとして前記絶縁膜にエッチン
    グを行い、前記第２の絶縁膜を形成する工程において、
    前記絶縁膜をエッチバックして前記第１のサイドウォー
    ル上に第２のサイドウォールを形成する工程と、 前記半導体基板に前記第１および第２のサイドウォール
    に対して自己整合的に、前記ＬＤＤ領域よりも高濃度の
    不純物を含有するソース領域およびドレイン領域を形成
    する工程とを有する請求項７記載の半導体装置の製造方
    法。