JP2000100969A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2000100969A JP2000100969A JP10265413A JP26541398A JP2000100969A JP 2000100969 A JP2000100969 A JP 2000100969A JP 10265413 A JP10265413 A JP 10265413A JP 26541398 A JP26541398 A JP 26541398A JP 2000100969 A JP2000100969 A JP 2000100969A
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- Japan
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ＣＭＯＳ形成において、拡散層を形成するため
ソース／ドレインの不純物をイオン注入により導入する
ときのチヤージによる、ゲート酸化膜の破壊や、劣化を
防止する。 【解決手段】上述したＣＭＯＳにおいて、能動素子領域
近傍にプロセス工程でのチヤージを逃がす能動領域を有
することを特徴とする 【効果】プロセス工程でのチヤージを逃がしてやるため
の能動領域を有することで、ゲート膜のチヤージによる
破壊や劣化を防止出来、歩留まり向上が望める。
ソース／ドレインの不純物をイオン注入により導入する
ときのチヤージによる、ゲート酸化膜の破壊や、劣化を
防止する。 【解決手段】上述したＣＭＯＳにおいて、能動素子領域
近傍にプロセス工程でのチヤージを逃がす能動領域を有
することを特徴とする 【効果】プロセス工程でのチヤージを逃がしてやるため
の能動領域を有することで、ゲート膜のチヤージによる
破壊や劣化を防止出来、歩留まり向上が望める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のゲー
ト膜の信頼性に関する。
ト膜の信頼性に関する。
【０００２】
【従来の技術】従来は、能動素子領域において、拡散層
が形成される領域にのみ能動領域を形成していた。
が形成される領域にのみ能動領域を形成していた。
【０００３】
【発明が解決しようとする課題】図１は、従来の半導体
装置の拡散層を、能動素子のソース／ドレインの不純物
導入により形成するときの模式図である。図１の様に、
従来の半導体装置の構造では、拡散層を形成するためソ
ース／ドレインの不純物をイオン注入により導入すると
き、レジストが能動領域に接することなく、ゲート電極
をまたがっているので、フォトレジスト上にのったチヤ
ージがゲート電極を伝わり、ゲート酸化膜の破壊や、劣
化につながっていた。
装置の拡散層を、能動素子のソース／ドレインの不純物
導入により形成するときの模式図である。図１の様に、
従来の半導体装置の構造では、拡散層を形成するためソ
ース／ドレインの不純物をイオン注入により導入すると
き、レジストが能動領域に接することなく、ゲート電極
をまたがっているので、フォトレジスト上にのったチヤ
ージがゲート電極を伝わり、ゲート酸化膜の破壊や、劣
化につながっていた。
【０００４】
【課題を解決するための手段】そのため本発明では、能
動素子領域近傍にプロセス工程でのチヤージを逃がす能
動領域を有することで、拡散層を形成するためソース／
ドレインの不純物をイオン注入により導入するとき、能
動素子領域近傍のフォトレジスト端が能動領域に接する
ことで、フォトレジスト上にのったチヤージを能動領域
に逃がしてやり、ゲート膜のチヤージによる破壊や劣化
を防止する。
動素子領域近傍にプロセス工程でのチヤージを逃がす能
動領域を有することで、拡散層を形成するためソース／
ドレインの不純物をイオン注入により導入するとき、能
動素子領域近傍のフォトレジスト端が能動領域に接する
ことで、フォトレジスト上にのったチヤージを能動領域
に逃がしてやり、ゲート膜のチヤージによる破壊や劣化
を防止する。
【０００５】
【発明の実施の形態】以下、図面に示す実施例につい
て、本発明を詳細に説明する。図面において、１はＮＷ
ＥＬＬ領域、２はＰＷＥＬＬ領域、３はＰ+型拡散層領
域（Ｐ+型能動領域）、４はＮ+型拡散層領域（Ｎ+型能
動領域）、５はソース／ドレインの拡散層形成のための
イオン注入時のチヤージを逃がしてやるための能動領
域、６はゲート電極、７はフォトレジストである。
て、本発明を詳細に説明する。図面において、１はＮＷ
ＥＬＬ領域、２はＰＷＥＬＬ領域、３はＰ+型拡散層領
域（Ｐ+型能動領域）、４はＮ+型拡散層領域（Ｎ+型能
動領域）、５はソース／ドレインの拡散層形成のための
イオン注入時のチヤージを逃がしてやるための能動領
域、６はゲート電極、７はフォトレジストである。
【０００６】図２乃至図５は本発明にかかる半導体装置
の製造工程を順次示すものである。
の製造工程を順次示すものである。
【０００７】まず、図２に示す如く、第一にＮＷＥＬＬ
領域１、ＰＷＥＬＬ領域を形成後、ＬＯＣＯＳを形成
し、素子分離を行い、ソース／ドレインの拡散層領域を
形成するための能動領域３、４と、ソース／ドレインの
拡散層形成のためのイオン注入時のチヤージを逃がして
やるための能動領域５を形成する。本実施例では、ＮＷ
ＥＬＬのリン濃度が１．１Ｅ１３ｃｍ-3、イオン注入の
加速エネルギーが１２０ＫｅＶ、ＰＷＥＬＬのボロン濃
度が、９Ｅ１２ｃｍ-3、イオン注入の加速エネルギーが
６０ＫｅＶとしている。
領域１、ＰＷＥＬＬ領域を形成後、ＬＯＣＯＳを形成
し、素子分離を行い、ソース／ドレインの拡散層領域を
形成するための能動領域３、４と、ソース／ドレインの
拡散層形成のためのイオン注入時のチヤージを逃がして
やるための能動領域５を形成する。本実施例では、ＮＷ
ＥＬＬのリン濃度が１．１Ｅ１３ｃｍ-3、イオン注入の
加速エネルギーが１２０ＫｅＶ、ＰＷＥＬＬのボロン濃
度が、９Ｅ１２ｃｍ-3、イオン注入の加速エネルギーが
６０ＫｅＶとしている。
【０００８】次に第二工程として、図３に示す如く、そ
の後絶縁膜として、シリコン基板を熱酸化し、ゲート酸
化膜を形成する。そして、しきい値電圧決定のためのイ
オン注入終了後、該絶縁膜上にゲート電極を構成する導
電層を形成する。そして、該導電層にＮ型不純物を熱拡
散によって導入し、フォトリソグラフィーにより、パタ
ーンエッチ後ドライエッチでエッチ除去し、ゲート電極
４を形成する。本実施例では、しきい値電圧決定のため
のイオン注入はボロン濃度が、１．３５Ｅ１２ｃｍ-3、
イオン注入の加速エネルギーが４０ＫｅＶ、ゲート酸化
膜厚は約１．８ｎｍ。ゲート電極４は、高濃度のＮ型に
ドープしたポリシリコンとＭｏをシリサイドを２層にし
たポリサイドご使用されているが、これは、ポリシリコ
ンのみ、または、Ｗを用いたＷｓｉなど他のポリサイド
でも良い。また、ゲート電極６の膜厚は０．３４〜０．
４μｍの範囲で選ばれる。
の後絶縁膜として、シリコン基板を熱酸化し、ゲート酸
化膜を形成する。そして、しきい値電圧決定のためのイ
オン注入終了後、該絶縁膜上にゲート電極を構成する導
電層を形成する。そして、該導電層にＮ型不純物を熱拡
散によって導入し、フォトリソグラフィーにより、パタ
ーンエッチ後ドライエッチでエッチ除去し、ゲート電極
４を形成する。本実施例では、しきい値電圧決定のため
のイオン注入はボロン濃度が、１．３５Ｅ１２ｃｍ-3、
イオン注入の加速エネルギーが４０ＫｅＶ、ゲート酸化
膜厚は約１．８ｎｍ。ゲート電極４は、高濃度のＮ型に
ドープしたポリシリコンとＭｏをシリサイドを２層にし
たポリサイドご使用されているが、これは、ポリシリコ
ンのみ、または、Ｗを用いたＷｓｉなど他のポリサイド
でも良い。また、ゲート電極６の膜厚は０．３４〜０．
４μｍの範囲で選ばれる。
【０００９】続いて、第三工程として、ウエハー上にフ
ォトレジストを覆った後、図４に示す如く、Ｎ+型拡散
層領域（Ｎ+型能動領域）４を開口し、かつ能動素子領
域のフォトレジスト端が能動領域５を横切る如くパター
ンニングし、高濃度Ｎ型不純物をイオン注入し、高濃度
Ｎ型不純物層４を形成する。その後、アニール工程を通
し、不純物の活性化を行っている。本実施例では、砒素
８０Ｋｅｖ、６Ｅ１5ｃｍ-3でイオン注入している。こ
のイオン注入の際、能動素子領域のフォトレジスト端が
能動領域５を横切っているので、フォトレジスト上にの
ったチヤージを能動領域５に逃がしてやり、ゲート膜の
チヤージによる破壊や劣化を防止している。
ォトレジストを覆った後、図４に示す如く、Ｎ+型拡散
層領域（Ｎ+型能動領域）４を開口し、かつ能動素子領
域のフォトレジスト端が能動領域５を横切る如くパター
ンニングし、高濃度Ｎ型不純物をイオン注入し、高濃度
Ｎ型不純物層４を形成する。その後、アニール工程を通
し、不純物の活性化を行っている。本実施例では、砒素
８０Ｋｅｖ、６Ｅ１5ｃｍ-3でイオン注入している。こ
のイオン注入の際、能動素子領域のフォトレジスト端が
能動領域５を横切っているので、フォトレジスト上にの
ったチヤージを能動領域５に逃がしてやり、ゲート膜の
チヤージによる破壊や劣化を防止している。
【００１０】最後に、第四工程として、ウエハー上にフ
ォトレジストを覆った後、 図５に示す如く、今度は、
Ｐ+型拡散層領域（Ｐ+型能動領域）３を開口し、かつ能
動素子領域のフォトレジスト端が能動領域５を横切る如
くパターンニングし、高濃度Ｐ型不純物をイオン注入
し、高濃度Ｐ型不純物層３を形成する。本実施例では、
ＢＦ2、８０Ｋｅｖ、４Ｅ１5ｃｍ-3でイオン注入してい
る。このイオン注入の際も、能動素子領域のフォトレジ
スト端が能動領域５を横切っているので、フォトレジス
ト上にのったチヤージを能動領域５に逃がしてやり、ゲ
ート膜のチヤージによる破壊や劣化を防止している。本
実施例では、Ｐ+／Ｎ+両方のソース／ドレインの拡散層
領域を形成するために高濃度のＰ+／Ｎ+拡散層を使用し
ているが、これは、ＬＤＤ構造にするため、最初に低濃
度のＰ+／Ｎ+拡散層を形成し、後に高濃度のＰ+／Ｎ+拡
散層形成しても、本実施例と同様な方法で形成すること
で、イオン注入時のフォトレジスト上にのったチヤージ
を能動領域５に逃がしてやり、ゲート膜のチヤージによ
る破壊や劣化を防止出来る。
ォトレジストを覆った後、 図５に示す如く、今度は、
Ｐ+型拡散層領域（Ｐ+型能動領域）３を開口し、かつ能
動素子領域のフォトレジスト端が能動領域５を横切る如
くパターンニングし、高濃度Ｐ型不純物をイオン注入
し、高濃度Ｐ型不純物層３を形成する。本実施例では、
ＢＦ2、８０Ｋｅｖ、４Ｅ１5ｃｍ-3でイオン注入してい
る。このイオン注入の際も、能動素子領域のフォトレジ
スト端が能動領域５を横切っているので、フォトレジス
ト上にのったチヤージを能動領域５に逃がしてやり、ゲ
ート膜のチヤージによる破壊や劣化を防止している。本
実施例では、Ｐ+／Ｎ+両方のソース／ドレインの拡散層
領域を形成するために高濃度のＰ+／Ｎ+拡散層を使用し
ているが、これは、ＬＤＤ構造にするため、最初に低濃
度のＰ+／Ｎ+拡散層を形成し、後に高濃度のＰ+／Ｎ+拡
散層形成しても、本実施例と同様な方法で形成すること
で、イオン注入時のフォトレジスト上にのったチヤージ
を能動領域５に逃がしてやり、ゲート膜のチヤージによ
る破壊や劣化を防止出来る。
【００１１】また、プロセス工程におけるチヤージを逃
がす能動領域をそれぞれの能動素子領域より１００μｍ
以内の能動素子領域とは異なった部分に少なくとも一つ
以上有することで、よりゲート膜のチヤージによる破壊
や劣化を防止する効果が上がり、図６に示す如く、能動
素子の拡散層の一部を用いて、チヤージを逃がす能動領
域を形成しても、同様の効果が得られる。
がす能動領域をそれぞれの能動素子領域より１００μｍ
以内の能動素子領域とは異なった部分に少なくとも一つ
以上有することで、よりゲート膜のチヤージによる破壊
や劣化を防止する効果が上がり、図６に示す如く、能動
素子の拡散層の一部を用いて、チヤージを逃がす能動領
域を形成しても、同様の効果が得られる。
【００１２】
【発明の効果】上記実施例に示す如く、本発明の半導体
装置は、能動素子領域において、拡散層が形成される領
域にのみ能動領域を形成するのではなく、ＬＯＣＯＳに
よる素子分離を行うときに、ソース／ドレインの拡散層
領域を形成するための能動領域と、ソース／ドレインの
拡散層形成のためのイオン注入時のチヤージを逃がして
やるための能動領域を同時に形成することで、従来の技
術と製造工程数及び、コスト的にも同一条件で容易に製
造出来る。そして、プロセス工程でのチヤージを逃がし
てやるための能動領域を有することで、ゲート膜のチヤ
ージによる破壊や劣化を防止出来、歩留まり向上を望め
るものである。
装置は、能動素子領域において、拡散層が形成される領
域にのみ能動領域を形成するのではなく、ＬＯＣＯＳに
よる素子分離を行うときに、ソース／ドレインの拡散層
領域を形成するための能動領域と、ソース／ドレインの
拡散層形成のためのイオン注入時のチヤージを逃がして
やるための能動領域を同時に形成することで、従来の技
術と製造工程数及び、コスト的にも同一条件で容易に製
造出来る。そして、プロセス工程でのチヤージを逃がし
てやるための能動領域を有することで、ゲート膜のチヤ
ージによる破壊や劣化を防止出来、歩留まり向上を望め
るものである。
【図１】従来の半導体装置の拡散層を、能動素子のソー
ス／ドレインの不純物導入により形成するときの模式図
である。
ス／ドレインの不純物導入により形成するときの模式図
である。
【図２】本発明にかかる製造方法の第一工程を示す模式
図である。
図である。
【図３】図２に続く第二工程を示す模式図である。
【図４】図３に続く第三工程を示す模式図である。
【図５】図４に続く第四工程を示す模式図である。
【図６】能動素子の拡散層の一部を用いて形成したプロ
セス工程でのチヤージを逃がす能動領域を有する半導体
装置における本発明にかかる製造方法の第三工程を示す
模式図である。
セス工程でのチヤージを逃がす能動領域を有する半導体
装置における本発明にかかる製造方法の第三工程を示す
模式図である。
１：ＮＷＥＬＬ領域 ２：ＰＷＥＬＬ領域 ３：Ｐ+型拡散層領域（Ｐ+型能動領域） ４：Ｎ+型拡散層領域（Ｎ+型能動領域） ５：ソース／ドレインの拡散層形成のためのイオン注入
時のチヤージを逃がしてやるための能動領域 ６：ゲート電極 ７：フォトレジスト
時のチヤージを逃がしてやるための能動領域 ６：ゲート電極 ７：フォトレジスト
Claims (3)
- 【請求項１】能動素子領域近傍にプロセス工程でのチヤ
ージを逃がす能動領域を有することを特徴とする半導体
装置。 - 【請求項２】請求項１に記載の半導体装置において、プ
ロセス工程におけるチヤージを逃がす能動領域をそれぞ
れの能動素子領域より１００μｍ以内の能動素子領域と
は異なった部分に少なくとも一つ以上有することを特徴
とする半導体装置。 - 【請求項３】請求項１に記載の半導体装置において、能
動素子の拡散層の一部を用いて形成したプロセス工程に
おけるチヤージを逃がす能動領域を少なくとも一つ以上
有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265413A JP2000100969A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10265413A JP2000100969A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000100969A true JP2000100969A (ja) | 2000-04-07 |
Family
ID=17416826
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10265413A Withdrawn JP2000100969A (ja) | 1998-09-18 | 1998-09-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000100969A (ja) |
-
1998
- 1998-09-18 JP JP10265413A patent/JP2000100969A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20060110 |