JPH07297305A - ＢｉＣＭＯＳ型半導体装置およびその製造方法 - Google Patents
ＢｉＣＭＯＳ型半導体装置およびその製造方法Info
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- JPH07297305A JPH07297305A JP9030594A JP9030594A JPH07297305A JP H07297305 A JPH07297305 A JP H07297305A JP 9030594 A JP9030594 A JP 9030594A JP 9030594 A JP9030594 A JP 9030594A JP H07297305 A JPH07297305 A JP H07297305A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 絶縁膜表面の段差が少なく、その上にＴＦＴ
や配線層を良好なパターンで形成でき、接触抵抗が小さ
く特性が安定なバイポーラトランジスタとＭＯＳトラン
ジスタを同一半導体基板上に形成可能なＢｉＣＭＯＳ型
半導体装置及びその製造方法を提供する。 【構成】 第１導電層をエッチング加工し、ＭＯＳトラ
ンジスタ形成領域１４にＭＯＳＴｒのゲート電極３６を
形成する。第２導電層をエッチングし、バイポーラトラ
ンジスタ形成領域１２にはベース取出し電極５２を形成
し、ＭＯＳＴｒ形成領域１４には配線層５４を形成す
る。その後第２導電層上に平坦化兼オフセット絶縁膜５
８を形成し、その表面を平坦化しベース取出し電極中の
不純物を半導体基板２２の表面に拡散させ、ベース領域
を形成する。前記絶縁膜とベース取出し電極をエッチン
グし基板表面を露出するベース・エミッタ用開口部６４
を形成し、その内壁部に絶縁性側壁７０と電極７２を形
成する。
や配線層を良好なパターンで形成でき、接触抵抗が小さ
く特性が安定なバイポーラトランジスタとＭＯＳトラン
ジスタを同一半導体基板上に形成可能なＢｉＣＭＯＳ型
半導体装置及びその製造方法を提供する。 【構成】 第１導電層をエッチング加工し、ＭＯＳトラ
ンジスタ形成領域１４にＭＯＳＴｒのゲート電極３６を
形成する。第２導電層をエッチングし、バイポーラトラ
ンジスタ形成領域１２にはベース取出し電極５２を形成
し、ＭＯＳＴｒ形成領域１４には配線層５４を形成す
る。その後第２導電層上に平坦化兼オフセット絶縁膜５
８を形成し、その表面を平坦化しベース取出し電極中の
不純物を半導体基板２２の表面に拡散させ、ベース領域
を形成する。前記絶縁膜とベース取出し電極をエッチン
グし基板表面を露出するベース・エミッタ用開口部６４
を形成し、その内壁部に絶縁性側壁７０と電極７２を形
成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にバイポ
ーラトランジスタとＭＯＳトランジスタとが形成してあ
るＢｉＣＭＯＳ型半導体装置およびその製造方法に関す
る。
ーラトランジスタとＭＯＳトランジスタとが形成してあ
るＢｉＣＭＯＳ型半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】信学技法ＳＤＭ９３−１５１，ＩＣＤ９
３−１４５（１９９３−１１）の「低電圧動作マージン
を拡大した１ＭビットＢｉＣＭＯＳ−ＴＴＬ型ＳＲＡ
Ｍ」には、第１層目のポリシリコン層をＭＯＳトランジ
スタのゲート電極として用い、第２層目のポリシリコン
層をバイポーラトランジスタのベース電極、第３層目の
ポリシリコン層をバイポーラトランジスタのエミッタ電
極とメモリセル内のグランド配線として用い、第４層目
と第５層目のポリシリコン層でＴＦＴ（薄膜トランジス
タ）を形成し、バイポーラトランジスタのエミッタ／ベ
ースを自己整合的に形成した従来技術が記載されてい
る。
３−１４５（１９９３−１１）の「低電圧動作マージン
を拡大した１ＭビットＢｉＣＭＯＳ−ＴＴＬ型ＳＲＡ
Ｍ」には、第１層目のポリシリコン層をＭＯＳトランジ
スタのゲート電極として用い、第２層目のポリシリコン
層をバイポーラトランジスタのベース電極、第３層目の
ポリシリコン層をバイポーラトランジスタのエミッタ電
極とメモリセル内のグランド配線として用い、第４層目
と第５層目のポリシリコン層でＴＦＴ（薄膜トランジス
タ）を形成し、バイポーラトランジスタのエミッタ／ベ
ースを自己整合的に形成した従来技術が記載されてい
る。
【０００３】一般的に、ＴＦＴの下層に位置する層間絶
縁膜は、リフロー処理あるいはエッチバック処理などに
より、平坦化のための処理が成されている。ＴＦＴ形成
プロセスの露光条件のマージンを確保し、配線層の段切
れ防止を図るためである。
縁膜は、リフロー処理あるいはエッチバック処理などに
より、平坦化のための処理が成されている。ＴＦＴ形成
プロセスの露光条件のマージンを確保し、配線層の段切
れ防止を図るためである。
【０００４】
【発明が解決しようとする課題】しかしながら、平坦化
処理のためには、ある程度の膜厚の層間絶縁膜が必要で
あり、ＢｉＣＭＯＳ型半導体装置において、バイポーラ
トランジスタのエミッタ／ベースを自己整合的に形成す
るためのベース電極上に形成したオフセット絶縁膜の膜
厚も加味すると、その層間絶縁膜表面の段差相当なもの
となる。
処理のためには、ある程度の膜厚の層間絶縁膜が必要で
あり、ＢｉＣＭＯＳ型半導体装置において、バイポーラ
トランジスタのエミッタ／ベースを自己整合的に形成す
るためのベース電極上に形成したオフセット絶縁膜の膜
厚も加味すると、その層間絶縁膜表面の段差相当なもの
となる。
【０００５】上記従来技術の文献には、層間絶縁膜の平
坦化についての記載はないが、通常の方法で平坦化を行
っているのであれば、ＴＦＴの下層に位置する平坦化さ
れた層間絶縁膜と、エミッタ／ベースを分離するための
オフセット絶縁膜とを足した膜厚は相当大きい。このた
め、現実的には、層間絶縁膜の表面の段差はかなり大き
く、ＴＦＴ形成プロセスの露光マージンが小さく、配線
の段切れなどの課題を有している。さらに、絶縁膜の膜
厚が厚くなると、それに形成するコンタクトホール内に
タングステンプラグ電極を埋め込むとしても、スパッタ
リング法により形成するバリヤメタル層の安定した被覆
性という点やコンタクト抵抗を含めたプロセスの安定性
という点では問題がある。
坦化についての記載はないが、通常の方法で平坦化を行
っているのであれば、ＴＦＴの下層に位置する平坦化さ
れた層間絶縁膜と、エミッタ／ベースを分離するための
オフセット絶縁膜とを足した膜厚は相当大きい。このた
め、現実的には、層間絶縁膜の表面の段差はかなり大き
く、ＴＦＴ形成プロセスの露光マージンが小さく、配線
の段切れなどの課題を有している。さらに、絶縁膜の膜
厚が厚くなると、それに形成するコンタクトホール内に
タングステンプラグ電極を埋め込むとしても、スパッタ
リング法により形成するバリヤメタル層の安定した被覆
性という点やコンタクト抵抗を含めたプロセスの安定性
という点では問題がある。
【０００６】本発明は、このような実状に鑑みてなさ
れ、ＢｉＣＭＯＳ型半導体装置において、絶縁膜の表面
の段差が少なく、その上に、ＴＦＴあるいは配線層など
を良好なパターンで形成することができ、コンタクト抵
抗が少なく、特性が安定したバイポーラトランジスタお
よびＭＯＳトランジスタを同一半導体基板上に形成する
ことができるＢｉＣＭＯＳ型半導体装置およびその製造
方法を提供することを目的とする。
れ、ＢｉＣＭＯＳ型半導体装置において、絶縁膜の表面
の段差が少なく、その上に、ＴＦＴあるいは配線層など
を良好なパターンで形成することができ、コンタクト抵
抗が少なく、特性が安定したバイポーラトランジスタお
よびＭＯＳトランジスタを同一半導体基板上に形成する
ことができるＢｉＣＭＯＳ型半導体装置およびその製造
方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るＢｉＣＭＯＳ型半導体装置は、ＭＯＳ
トランジスタのゲート電極が、半導体基板の表面に成膜
される導電層のうちの第１層目に成膜される第１導電層
で構成してあり、バイポーラトランジスタのベース取り
出し電極が、第２層目に成膜される第２導電層で構成し
てあり、この第２導電層は、ＭＯＳトランジスタ形成領
域では、ＭＯＳトランジスタのソース・ドレイン領域に
接続される配線層となり、この第２導電層の上に、平坦
化兼オフセット絶縁膜が形成してあり、バイポーラトラ
ンジスタ形成領域に位置する平坦化兼オフセット絶縁膜
および上記ベース取り出し電極には、ベース・エミッタ
用開口部が形成してあり、このベース・エミッタ用開口
部には、絶縁性サイドウォールが形成してあり、この絶
縁性サイドウォールが形成してあるベース・エミッタ用
開口部内に、エミッタ取り出し電極が入り込むように形
成してあり、上記絶縁性サイドウォールで絶縁された上
記ベース取り出し電極およびエミッタ取り出し電極から
の不純物拡散により、半導体基板の表面に、ベース領域
およびエミッタ領域が自己整合的に形成してあることを
特徴とする。
に、本発明に係るＢｉＣＭＯＳ型半導体装置は、ＭＯＳ
トランジスタのゲート電極が、半導体基板の表面に成膜
される導電層のうちの第１層目に成膜される第１導電層
で構成してあり、バイポーラトランジスタのベース取り
出し電極が、第２層目に成膜される第２導電層で構成し
てあり、この第２導電層は、ＭＯＳトランジスタ形成領
域では、ＭＯＳトランジスタのソース・ドレイン領域に
接続される配線層となり、この第２導電層の上に、平坦
化兼オフセット絶縁膜が形成してあり、バイポーラトラ
ンジスタ形成領域に位置する平坦化兼オフセット絶縁膜
および上記ベース取り出し電極には、ベース・エミッタ
用開口部が形成してあり、このベース・エミッタ用開口
部には、絶縁性サイドウォールが形成してあり、この絶
縁性サイドウォールが形成してあるベース・エミッタ用
開口部内に、エミッタ取り出し電極が入り込むように形
成してあり、上記絶縁性サイドウォールで絶縁された上
記ベース取り出し電極およびエミッタ取り出し電極から
の不純物拡散により、半導体基板の表面に、ベース領域
およびエミッタ領域が自己整合的に形成してあることを
特徴とする。
【０００８】本発明の第１の観点に係るＢｉＣＭＯＳ型
半導体装置の製造方法は、半導体基板の表面に、ゲート
絶縁層を介して第１導電層を成膜する工程と、上記第１
導電層をエッチング加工し、ＭＯＳトランジスタ形成領
域に、ＭＯＳトランジスタのゲート電極を形成する工程
と、上記ゲート電極の上に、層間絶縁膜を成膜する工程
と、この層間絶縁膜の上に、第２導電層を形成する工程
と、この第２導電層をエッチング加工し、バイポーラト
ランジスタ形成領域には、ベース取り出し電極を形成
し、ＭＯＳトランジスタ形成領域には、ＭＯＳトランジ
スタのソース・ドレイン領域に接続される配線層を形成
する工程と、上記ベース取り出し電極および配線層を構
成する第２導電層の上に、平坦化兼オフセット絶縁膜を
形成する工程と、上記平坦化兼オフセット絶縁膜の表面
を平坦化する工程と、上記ベース取り出し電極に含まれ
る不純物を半導体基板の表面に固相拡散させ、ベース領
域を自己整合的に形成する工程と、上記バイポーラトラ
ンジスタ形成領域に位置する平坦化兼オフセット絶縁膜
および上記ベース取り出し電極をエッチング加工し、半
導体基板の表面を露出するベース・エミッタ用開口部を
形成する工程と、上記ベース・エミッタ用開口部の内壁
部に、絶縁性サイドウォールを形成する工程と、上記絶
縁性サイドウォールが形成してあるベース・エミッタ用
開口部内に、エミッタ取り出し電極を入り込むように形
成する工程と、上記エミッタ取り出し電極からの不純物
拡散により、半導体基板の表面に、エミッタ領域を自己
整合的に形成する工程とを有する。
半導体装置の製造方法は、半導体基板の表面に、ゲート
絶縁層を介して第１導電層を成膜する工程と、上記第１
導電層をエッチング加工し、ＭＯＳトランジスタ形成領
域に、ＭＯＳトランジスタのゲート電極を形成する工程
と、上記ゲート電極の上に、層間絶縁膜を成膜する工程
と、この層間絶縁膜の上に、第２導電層を形成する工程
と、この第２導電層をエッチング加工し、バイポーラト
ランジスタ形成領域には、ベース取り出し電極を形成
し、ＭＯＳトランジスタ形成領域には、ＭＯＳトランジ
スタのソース・ドレイン領域に接続される配線層を形成
する工程と、上記ベース取り出し電極および配線層を構
成する第２導電層の上に、平坦化兼オフセット絶縁膜を
形成する工程と、上記平坦化兼オフセット絶縁膜の表面
を平坦化する工程と、上記ベース取り出し電極に含まれ
る不純物を半導体基板の表面に固相拡散させ、ベース領
域を自己整合的に形成する工程と、上記バイポーラトラ
ンジスタ形成領域に位置する平坦化兼オフセット絶縁膜
および上記ベース取り出し電極をエッチング加工し、半
導体基板の表面を露出するベース・エミッタ用開口部を
形成する工程と、上記ベース・エミッタ用開口部の内壁
部に、絶縁性サイドウォールを形成する工程と、上記絶
縁性サイドウォールが形成してあるベース・エミッタ用
開口部内に、エミッタ取り出し電極を入り込むように形
成する工程と、上記エミッタ取り出し電極からの不純物
拡散により、半導体基板の表面に、エミッタ領域を自己
整合的に形成する工程とを有する。
【０００９】本発明の第２の観点に係るＢｉＣＭＯＳ型
半導体装置の製造方法は、半導体基板の表面に、ゲート
絶縁層を介して第１導電層を成膜する工程と、上記第１
導電層をエッチング加工し、ＭＯＳトランジスタ形成領
域に、ＭＯＳトランジスタのゲート電極を形成する工程
と、上記ゲート電極の上に、層間絶縁膜を成膜する工程
と、この層間絶縁膜の上に、第２導電層を形成する工程
と、この第２導電層をエッチング加工し、バイポーラト
ランジスタ形成領域には、ベース取り出し電極を形成
し、ＭＯＳトランジスタ形成領域には、ＭＯＳトランジ
スタのソース・ドレイン領域に接続される配線層を形成
する工程と、上記ベース取り出し電極および配線層を構
成する第２導電層の上に、平坦化兼オフセット絶縁膜を
形成する工程と、上記平坦化兼オフセット絶縁膜の表面
を平坦化する工程と、上記ベース取り出し電極に含まれ
る不純物を半導体基板の表面に固相拡散させ、ベース領
域を自己整合的に形成する工程と、上記平坦化兼オフセ
ット絶縁膜の上にエッチングストップ検出層を形成する
工程と、上記バイポーラトランジスタ形成領域に位置す
るエッチングストップ検出層、平坦化兼オフセット絶縁
膜および上記ベース取り出し電極をエッチング加工し、
半導体基板の表面を露出するベース・エミッタ用開口部
を形成する工程と、上記ベース・エミッタ用開口部内に
入り込むように、サイドウォール形成用絶縁膜を形成す
る工程と、上記サイドウォール形成用絶縁膜を、上記エ
ッチングストップ検出層の表面が露出することを検知す
るまで、全面エッチバック加工し、上記ベース・エミッ
タ用開口部の内壁部に、絶縁性サイドウォールを形成す
る工程と、上記絶縁性サイドウォールが形成してあるベ
ース・エミッタ用開口部内に、エミッタ取り出し電極を
入り込むように形成し、このエミッタ取り出し電極のエ
ッチング加工時に、エミッタ取り出し電極の下部以外の
部分の上記エッチングストップ検出層を除去する工程
と、上記エミッタ取り出し電極からの不純物拡散によ
り、半導体基板の表面に、エミッタ領域を自己整合的に
形成する工程とを有する。
半導体装置の製造方法は、半導体基板の表面に、ゲート
絶縁層を介して第１導電層を成膜する工程と、上記第１
導電層をエッチング加工し、ＭＯＳトランジスタ形成領
域に、ＭＯＳトランジスタのゲート電極を形成する工程
と、上記ゲート電極の上に、層間絶縁膜を成膜する工程
と、この層間絶縁膜の上に、第２導電層を形成する工程
と、この第２導電層をエッチング加工し、バイポーラト
ランジスタ形成領域には、ベース取り出し電極を形成
し、ＭＯＳトランジスタ形成領域には、ＭＯＳトランジ
スタのソース・ドレイン領域に接続される配線層を形成
する工程と、上記ベース取り出し電極および配線層を構
成する第２導電層の上に、平坦化兼オフセット絶縁膜を
形成する工程と、上記平坦化兼オフセット絶縁膜の表面
を平坦化する工程と、上記ベース取り出し電極に含まれ
る不純物を半導体基板の表面に固相拡散させ、ベース領
域を自己整合的に形成する工程と、上記平坦化兼オフセ
ット絶縁膜の上にエッチングストップ検出層を形成する
工程と、上記バイポーラトランジスタ形成領域に位置す
るエッチングストップ検出層、平坦化兼オフセット絶縁
膜および上記ベース取り出し電極をエッチング加工し、
半導体基板の表面を露出するベース・エミッタ用開口部
を形成する工程と、上記ベース・エミッタ用開口部内に
入り込むように、サイドウォール形成用絶縁膜を形成す
る工程と、上記サイドウォール形成用絶縁膜を、上記エ
ッチングストップ検出層の表面が露出することを検知す
るまで、全面エッチバック加工し、上記ベース・エミッ
タ用開口部の内壁部に、絶縁性サイドウォールを形成す
る工程と、上記絶縁性サイドウォールが形成してあるベ
ース・エミッタ用開口部内に、エミッタ取り出し電極を
入り込むように形成し、このエミッタ取り出し電極のエ
ッチング加工時に、エミッタ取り出し電極の下部以外の
部分の上記エッチングストップ検出層を除去する工程
と、上記エミッタ取り出し電極からの不純物拡散によ
り、半導体基板の表面に、エミッタ領域を自己整合的に
形成する工程とを有する。
【００１０】上記平坦化兼オフセット絶縁膜を、不純物
を含むリフロー膜で構成し、このリフロー膜を熱処理す
ることにより、平坦化処理を行い、その熱処理時に、同
時に、上記ベース取り出し電極に含まれる不純物を半導
体基板の表面に拡散させ、ベース領域を自己整合的に形
成することが好ましい。
を含むリフロー膜で構成し、このリフロー膜を熱処理す
ることにより、平坦化処理を行い、その熱処理時に、同
時に、上記ベース取り出し電極に含まれる不純物を半導
体基板の表面に拡散させ、ベース領域を自己整合的に形
成することが好ましい。
【００１１】上記リフロー膜の少なくとも下層側には、
不純物を含まないノンドープ絶縁膜を形成することが好
ましい。上記ノンドープ絶縁膜を、ＴＥＯＳを用いたＣ
ＶＤ法により形成することが好ましい。
不純物を含まないノンドープ絶縁膜を形成することが好
ましい。上記ノンドープ絶縁膜を、ＴＥＯＳを用いたＣ
ＶＤ法により形成することが好ましい。
【００１２】上記第１導電層および第２導電層のうちの
少なくとも一方を、ポリシリコン膜と、シリサイド膜と
の積層構造であるポリサイド膜で形成することが好まし
い。
少なくとも一方を、ポリシリコン膜と、シリサイド膜と
の積層構造であるポリサイド膜で形成することが好まし
い。
【００１３】
【作用】本発明の第１の観点および第２の観点に係るＢ
ｉＣＭＯＳ型半導体装置の製造方法で製造した本発明の
ＢｉＣＭＯＳ型半導体装置では、バイポーラトランジス
タのオフセット絶縁膜として、主としてＭＯＳトランジ
スタ形成領域を平坦化するための平坦化絶縁膜を用いた
ので、オフセット絶縁膜とは別個に平坦化絶縁膜を成膜
する必要がなくなる。その結果、トータルでの絶縁膜の
膜厚が薄くなり、その絶縁膜の表面の段差の増大を防止
することができる。
ｉＣＭＯＳ型半導体装置の製造方法で製造した本発明の
ＢｉＣＭＯＳ型半導体装置では、バイポーラトランジス
タのオフセット絶縁膜として、主としてＭＯＳトランジ
スタ形成領域を平坦化するための平坦化絶縁膜を用いた
ので、オフセット絶縁膜とは別個に平坦化絶縁膜を成膜
する必要がなくなる。その結果、トータルでの絶縁膜の
膜厚が薄くなり、その絶縁膜の表面の段差の増大を防止
することができる。
【００１４】したがって、その絶縁膜の表面に、ＴＦＴ
あるいは配線層を、高精度なパターンで、配線の段切れ
現象を生じさせることなく良好に形成することができ
る。また、絶縁膜の膜厚がトータルで薄くなることか
ら、その絶縁膜に形成するコンタクト部のコンタクト抵
抗が低減されると共に、製造プロセスが安定し、得られ
るトランジスタの特性も安定する。
あるいは配線層を、高精度なパターンで、配線の段切れ
現象を生じさせることなく良好に形成することができ
る。また、絶縁膜の膜厚がトータルで薄くなることか
ら、その絶縁膜に形成するコンタクト部のコンタクト抵
抗が低減されると共に、製造プロセスが安定し、得られ
るトランジスタの特性も安定する。
【００１５】さらに、平坦化兼オフセット絶縁膜とし
て、ＢＰＳＧなどのリフロー膜を用いた場合には、この
リフロー膜をＴＥＯＳ−ＣＶＤ膜などのノンドープ絶縁
膜で挟むことにより、リフロー膜に含まれる不純物が、
下層側のベース取り出し電極や上層側のエミッタ取り出
し電極に拡散することを有効に防止できる。不純物が、
これらに拡散されると、トランジスタの特性に変動をも
たらすおそれがあるが、本発明では、そのおそれがな
い。
て、ＢＰＳＧなどのリフロー膜を用いた場合には、この
リフロー膜をＴＥＯＳ−ＣＶＤ膜などのノンドープ絶縁
膜で挟むことにより、リフロー膜に含まれる不純物が、
下層側のベース取り出し電極や上層側のエミッタ取り出
し電極に拡散することを有効に防止できる。不純物が、
これらに拡散されると、トランジスタの特性に変動をも
たらすおそれがあるが、本発明では、そのおそれがな
い。
【００１６】さらに、ベース取り出し電極として、ポリ
サイド膜を用いることで、そのポリサイド膜を、ＭＯＳ
トランジスタ形成領域の配線層と兼用することができ、
製造工程の簡略化、段差の低減が可能になり、さらに
は、ベース抵抗の低減による高注入領域でのバイポーラ
トランジスタ特性の向上が実現できる（コレクタ電流の
増大が可能）。
サイド膜を用いることで、そのポリサイド膜を、ＭＯＳ
トランジスタ形成領域の配線層と兼用することができ、
製造工程の簡略化、段差の低減が可能になり、さらに
は、ベース抵抗の低減による高注入領域でのバイポーラ
トランジスタ特性の向上が実現できる（コレクタ電流の
増大が可能）。
【００１７】さらにまた、本発明の製造方法では、第２
層目の第２導電層（たとえばポリサイド膜であり、ベー
ス取り出し電極となる）をエッチングする際に、オーバ
エッチングが不要なので、ベースおよびエミッタを形成
する半導体基板の表面のエッチング掘れ量を最低限に抑
えることができる。オーバエッチングが不要なのは第２
導電層を、ＭＯＳトランジスタ形成領域と別々にパター
ン加工するためである。
層目の第２導電層（たとえばポリサイド膜であり、ベー
ス取り出し電極となる）をエッチングする際に、オーバ
エッチングが不要なので、ベースおよびエミッタを形成
する半導体基板の表面のエッチング掘れ量を最低限に抑
えることができる。オーバエッチングが不要なのは第２
導電層を、ＭＯＳトランジスタ形成領域と別々にパター
ン加工するためである。
【００１８】特に、本発明の第２の観点に係る製造方法
では、平坦化兼オフセット絶縁膜の上にエッチングスト
ップ検出層を形成するので、ベース・エミッタ用開口部
内に絶縁性サイドウォール（エミッタ／ベース分離のた
め）を形成するためのエッチング加工時（たとえばＲＩ
Ｅ時）に、サイドウォール形成用絶縁膜のエッチング加
工の終点を検出することができる。すなわち、サイドウ
ォール形成用絶縁膜をエッチング加工して行くと、その
終点のタイミングで、エッチングストップ検出層が露出
し、その部分がエッチングされると、エッチング装置
（ＲＩＥ装置）で検出することができる。その結果、ベ
ース・エミッタ用開口部の側部に形成する絶縁性サイド
ウォールの膜厚は、良好に制御することができる。した
がって、エミッタ／ベースの絶縁性が安定し、安定した
特性のバイポーラトランジスタを製造することができ
る。
では、平坦化兼オフセット絶縁膜の上にエッチングスト
ップ検出層を形成するので、ベース・エミッタ用開口部
内に絶縁性サイドウォール（エミッタ／ベース分離のた
め）を形成するためのエッチング加工時（たとえばＲＩ
Ｅ時）に、サイドウォール形成用絶縁膜のエッチング加
工の終点を検出することができる。すなわち、サイドウ
ォール形成用絶縁膜をエッチング加工して行くと、その
終点のタイミングで、エッチングストップ検出層が露出
し、その部分がエッチングされると、エッチング装置
（ＲＩＥ装置）で検出することができる。その結果、ベ
ース・エミッタ用開口部の側部に形成する絶縁性サイド
ウォールの膜厚は、良好に制御することができる。した
がって、エミッタ／ベースの絶縁性が安定し、安定した
特性のバイポーラトランジスタを製造することができ
る。
【００１９】さらに、この場合には、平坦化兼オフセッ
ト絶縁膜の上で、且つエミッタ取り出し電極の下部に上
記エッチングストップ検出層が残るので、平坦化兼オフ
セット絶縁膜から、エミッタ取り出し電極を通して、エ
ミッタ領域にリンなどの不純物が拡散することを防止す
ることができる。この不純物拡散が生じた場合には、エ
ミッタの深さの制御が困難になるが、本発明ではこのよ
うな事態を避けることができる。
ト絶縁膜の上で、且つエミッタ取り出し電極の下部に上
記エッチングストップ検出層が残るので、平坦化兼オフ
セット絶縁膜から、エミッタ取り出し電極を通して、エ
ミッタ領域にリンなどの不純物が拡散することを防止す
ることができる。この不純物拡散が生じた場合には、エ
ミッタの深さの制御が困難になるが、本発明ではこのよ
うな事態を避けることができる。
【００２０】さらに、エッチングストップ検出層（たと
えばポリシリコン層）があることで、エミッタ取り出し
電極の上にエミッタ電極を接続する際のエッチング加工
時に、エミッタ取り出し電極の膜厚を稼げるので、エミ
ッタ取り出し電極の掘れ過ぎを補償することができる。
えばポリシリコン層）があることで、エミッタ取り出し
電極の上にエミッタ電極を接続する際のエッチング加工
時に、エミッタ取り出し電極の膜厚を稼げるので、エミ
ッタ取り出し電極の掘れ過ぎを補償することができる。
【００２１】さらにまた、大部分のエッチングストップ
検出層は、エミッタ取り出し電極のエッチング加工時に
同時に削られるので、このエッチングストップ検出層自
体が、段差を増大させる要因にはならない。
検出層は、エミッタ取り出し電極のエッチング加工時に
同時に削られるので、このエッチングストップ検出層自
体が、段差を増大させる要因にはならない。
【００２２】
【実施例】以下、本発明に係るＢｉＣＭＯＳ型半導体装
置およびその製造方法を、図面に示す実施例に基づき、
詳細に説明する。第１実施例 図１に示すように、本実施例に係るＢｉＣＭＯＳ型半導
体装置２０は、バイポーラトランジスタ形成領域１２と
ＭＯＳトランジスタ形成領域１４とを有するＢｉＣＭＯ
Ｓであり、たとえば高速ＢｉＣＭＯＳ型ＳＲＡＭ装置な
どとして用いられる。
置およびその製造方法を、図面に示す実施例に基づき、
詳細に説明する。第１実施例 図１に示すように、本実施例に係るＢｉＣＭＯＳ型半導
体装置２０は、バイポーラトランジスタ形成領域１２と
ＭＯＳトランジスタ形成領域１４とを有するＢｉＣＭＯ
Ｓであり、たとえば高速ＢｉＣＭＯＳ型ＳＲＡＭ装置な
どとして用いられる。
【００２３】ＭＯＳトランジスタ形成領域１４では、半
導体基板２２の表面に形成されたエピタキシャル層２４
の表面に、ｐ型のウェル領域３２が形成してあり、その
表面に、ゲート絶縁膜およびポリサイド構造のゲート電
極３６が形成してある。また、ゲート電極３６の両側に
位置するエピタキシャル層２４の表面には、ＬＤＤ構造
のソース・ドレイン領域４０が形成してある。一方のソ
ース・ドレイン領域４０には、配線層５４が接続してあ
り、この配線層５４に対してコンタクトホール８２を通
して、ＭＯＳ用電極９４が接続してある。
導体基板２２の表面に形成されたエピタキシャル層２４
の表面に、ｐ型のウェル領域３２が形成してあり、その
表面に、ゲート絶縁膜およびポリサイド構造のゲート電
極３６が形成してある。また、ゲート電極３６の両側に
位置するエピタキシャル層２４の表面には、ＬＤＤ構造
のソース・ドレイン領域４０が形成してある。一方のソ
ース・ドレイン領域４０には、配線層５４が接続してあ
り、この配線層５４に対してコンタクトホール８２を通
して、ＭＯＳ用電極９４が接続してある。
【００２４】バイポーラトランジスタ形成領域１２で
は、半導体基板２２とエピタキシャル層２４との界面付
近に形成されたコレクタ埋め込み層２６を有する。コレ
クタ埋め込み層２６の導電型は、ｎｐｎバイポーラ・ト
ランジスタを形成する場合には、ｎ型であり、ｎ型の不
純物がドープしてある。ｐｎｐバイポーラ・トランジス
タを形成する場合には、その逆導電型となるｐ型の不純
物がドープされる。以下の実施例の説明では、ｎｐｎバ
イポーラ・トランジスタを形成する場合を例として説明
するが、本発明は、ｐｎｐバイポーラ・トランジスタを
形成する場合にも、導電型を全て逆にすることで同様に
して適用することができる。
は、半導体基板２２とエピタキシャル層２４との界面付
近に形成されたコレクタ埋め込み層２６を有する。コレ
クタ埋め込み層２６の導電型は、ｎｐｎバイポーラ・ト
ランジスタを形成する場合には、ｎ型であり、ｎ型の不
純物がドープしてある。ｐｎｐバイポーラ・トランジス
タを形成する場合には、その逆導電型となるｐ型の不純
物がドープされる。以下の実施例の説明では、ｎｐｎバ
イポーラ・トランジスタを形成する場合を例として説明
するが、本発明は、ｐｎｐバイポーラ・トランジスタを
形成する場合にも、導電型を全て逆にすることで同様に
して適用することができる。
【００２５】エピタキシャル層２４の導電型は、ｎ型で
あり、このエピタキシャル層２４がコレクタ領域とな
る。エピタキシャル層２４の表面には、各素子を分離す
る所定のパターンで、選択酸化法（ＬＯＣＯＳ法）など
で素子分離絶縁膜（ＬＯＣＯＳ膜）２８が形成してあ
る。ＬＯＣＯＳ膜２８で囲まれたエピタキシャル層２４
の表面には、グラフトベース領域６２がベース取り出し
電極５２に対して自己整合的に形成してある。グラフト
ベース領域６２の中央部には、真性ベース領域６８が形
成してあり、その表面にエミッタ領域７５が、エミッタ
取り出し電極７２に対して自己整合的に形成してある。
あり、このエピタキシャル層２４がコレクタ領域とな
る。エピタキシャル層２４の表面には、各素子を分離す
る所定のパターンで、選択酸化法（ＬＯＣＯＳ法）など
で素子分離絶縁膜（ＬＯＣＯＳ膜）２８が形成してあ
る。ＬＯＣＯＳ膜２８で囲まれたエピタキシャル層２４
の表面には、グラフトベース領域６２がベース取り出し
電極５２に対して自己整合的に形成してある。グラフト
ベース領域６２の中央部には、真性ベース領域６８が形
成してあり、その表面にエミッタ領域７５が、エミッタ
取り出し電極７２に対して自己整合的に形成してある。
【００２６】ベース・エミッタ用開口部６４の側壁に
は、絶縁性サイドウォール７０が形成してあり、この絶
縁性サイドウォール７０と、リフロー膜５８とにより、
エミッタ取り出し電極７２とベース取り出し電極５２と
が絶縁されている。本実施例では、このリフロー膜５８
が、平坦化兼オフセット絶縁膜を構成している。なお、
リフロー膜５８は、ＴＥＯＳ−ＣＶＤ膜で挟むことが好
ましい。
は、絶縁性サイドウォール７０が形成してあり、この絶
縁性サイドウォール７０と、リフロー膜５８とにより、
エミッタ取り出し電極７２とベース取り出し電極５２と
が絶縁されている。本実施例では、このリフロー膜５８
が、平坦化兼オフセット絶縁膜を構成している。なお、
リフロー膜５８は、ＴＥＯＳ−ＣＶＤ膜で挟むことが好
ましい。
【００２７】ベース取り出し電極５２は、コンタクトホ
ール７６を通して、ベース電極８８に接続してある。エ
ミッタ取り出し電極７２は、コンタクトホール７８を通
してエミッタ電極９０に接続してある。コレクタ埋め込
み領域２６は、コレクタ取り出し領域３３に接続してあ
り、コレクタ取り出し領域３３には、コンタクトホール
８０を通して、コレクタ電極９２が接続してある。
ール７６を通して、ベース電極８８に接続してある。エ
ミッタ取り出し電極７２は、コンタクトホール７８を通
してエミッタ電極９０に接続してある。コレクタ埋め込
み領域２６は、コレクタ取り出し領域３３に接続してあ
り、コレクタ取り出し領域３３には、コンタクトホール
８０を通して、コレクタ電極９２が接続してある。
【００２８】これら電極８８，９０，９２，９４の上に
は、層間絶縁膜９６およびオーバーコート膜９８が成膜
してある。次に、図１に示す本発明の第１実施例に係る
ＢｉＣＭＯＳ型半導体装置の製造方法について説明す
る。本実施例では、まず、図２に示すように、たとえば
シリコン単結晶で構成される半導体基板２２を準備す
る。半導体基板２２の導電型は、本実施例では、ｐ型で
ある。この半導体基板２２の表面に、マスク層を成膜す
る。マスク層は、特に限定されないが、たとえば熱酸化
法などで成膜される３００〜５００ｎｍ、好ましくは４
００ｎｍの酸化シリコン層で構成される。このマスク層
には、コレクタ埋め込み領域が形成されるパターンで開
口部をエッチングなどで形成する。
は、層間絶縁膜９６およびオーバーコート膜９８が成膜
してある。次に、図１に示す本発明の第１実施例に係る
ＢｉＣＭＯＳ型半導体装置の製造方法について説明す
る。本実施例では、まず、図２に示すように、たとえば
シリコン単結晶で構成される半導体基板２２を準備す
る。半導体基板２２の導電型は、本実施例では、ｐ型で
ある。この半導体基板２２の表面に、マスク層を成膜す
る。マスク層は、特に限定されないが、たとえば熱酸化
法などで成膜される３００〜５００ｎｍ、好ましくは４
００ｎｍの酸化シリコン層で構成される。このマスク層
には、コレクタ埋め込み領域が形成されるパターンで開
口部をエッチングなどで形成する。
【００２９】次に、マスク層の上から、コレクタ埋め込
み領域形成のための不純物がドープされたドープ膜を成
膜する。ドープ膜は、特に限定されないが、ＣＶＤ法な
どで成膜される不純物ドープガラス膜で構成される。ｎ
型コレクタ埋め込み領域を形成する場合には、ｎ型不純
物であるアンチモンＳｂがドープしてあるＳｂガラス膜
で構成される。
み領域形成のための不純物がドープされたドープ膜を成
膜する。ドープ膜は、特に限定されないが、ＣＶＤ法な
どで成膜される不純物ドープガラス膜で構成される。ｎ
型コレクタ埋め込み領域を形成する場合には、ｎ型不純
物であるアンチモンＳｂがドープしてあるＳｂガラス膜
で構成される。
【００３０】Ｓｂがドープしてあるドープ層を半導体基
板２２と共に、たとえば１０００〜１３００℃程度で熱
処理すれば、ガラス膜に含まれるアンチモンがマスク層
の開口部に相当する領域の半導体基板２２の表面に熱拡
散し、図２に示すコレクタ埋め込み領域２６が形成され
る。なお、コレクタ埋め込み領域２６を形成するための
不純物の導入の方法は、上述した実施例に限定されず、
イオン注入により行なうこともできる。イオン注入法で
行う場合の不純物のドーズ量は、２〜６×１０ 15ｃｍ-2
であることが好ましい。
板２２と共に、たとえば１０００〜１３００℃程度で熱
処理すれば、ガラス膜に含まれるアンチモンがマスク層
の開口部に相当する領域の半導体基板２２の表面に熱拡
散し、図２に示すコレクタ埋め込み領域２６が形成され
る。なお、コレクタ埋め込み領域２６を形成するための
不純物の導入の方法は、上述した実施例に限定されず、
イオン注入により行なうこともできる。イオン注入法で
行う場合の不純物のドーズ量は、２〜６×１０ 15ｃｍ-2
であることが好ましい。
【００３１】次に、ドープ層およびマスク層をエッチン
グなどで除去する。エッチング液としては、たとえばバ
ッファードフッ酸などを用いることができる。その後、
図２に示すように、半導体基板２２の表面に、エピタキ
シャル層２４を成長させる。このエピタキシャル層２４
の膜厚は、特に限定されないが、たとえば１〜３μｍ程
度である。このエピタキシャル層２４は、ｎｐｎバイポ
ーラ・トランジスタのコレクタ領域となるため、ｎ型の
導電型を有する。エピタキシャル層２４を成長させる際
の成長ガスとしては、たとえばジクロルシラン（ＳｉＨ
2 Ｃｌ2 ）を用い、ドーパントとしては、リン（Ｐ）を
用いる。エピタキシャル層２４の成長に伴い、アンチモ
ンを拡散した領域には、コレクタ埋め込み領域２６が形
成される。
グなどで除去する。エッチング液としては、たとえばバ
ッファードフッ酸などを用いることができる。その後、
図２に示すように、半導体基板２２の表面に、エピタキ
シャル層２４を成長させる。このエピタキシャル層２４
の膜厚は、特に限定されないが、たとえば１〜３μｍ程
度である。このエピタキシャル層２４は、ｎｐｎバイポ
ーラ・トランジスタのコレクタ領域となるため、ｎ型の
導電型を有する。エピタキシャル層２４を成長させる際
の成長ガスとしては、たとえばジクロルシラン（ＳｉＨ
2 Ｃｌ2 ）を用い、ドーパントとしては、リン（Ｐ）を
用いる。エピタキシャル層２４の成長に伴い、アンチモ
ンを拡散した領域には、コレクタ埋め込み領域２６が形
成される。
【００３２】次に、図３に示すように、エピタキシャル
層２４の表面に、たとえば窒化シリコン膜をマスクとし
て用いたＬＯＣＯＳ法を用いて、素子分離パターンで素
子分離絶縁膜（ＬＯＣＯＳ）２８を形成する。ＬＯＣＯ
Ｓ２８の膜厚は、特に限定されないが、たとえば３００
ｎｍ程度である。
層２４の表面に、たとえば窒化シリコン膜をマスクとし
て用いたＬＯＣＯＳ法を用いて、素子分離パターンで素
子分離絶縁膜（ＬＯＣＯＳ）２８を形成する。ＬＯＣＯ
Ｓ２８の膜厚は、特に限定されないが、たとえば３００
ｎｍ程度である。
【００３３】次に、図４に示すように、バイポーラ・ト
ランジスタ形成領域で、バイポーラトランジスタ同士の
素子分離を行なうために、素子分離用不純物拡散領域３
０を形成する。この素子分離用不純物拡散領域３０は、
たとえば２回に分けて行なわれる選択的イオン注入によ
り形成される。イオン注入される不純物は、コレクタ領
域と逆の導電型であり、本実施例では、ボロンなどのｐ
型不純物が用いられる。また、同時にまたは別工程で、
ＭＯＳトランジスタ形成領域には、ｐ型のウェル領域３
２を形成する。
ランジスタ形成領域で、バイポーラトランジスタ同士の
素子分離を行なうために、素子分離用不純物拡散領域３
０を形成する。この素子分離用不純物拡散領域３０は、
たとえば２回に分けて行なわれる選択的イオン注入によ
り形成される。イオン注入される不純物は、コレクタ領
域と逆の導電型であり、本実施例では、ボロンなどのｐ
型不純物が用いられる。また、同時にまたは別工程で、
ＭＯＳトランジスタ形成領域には、ｐ型のウェル領域３
２を形成する。
【００３４】次に、バイポーラトランジスタ形成領域の
エピタキシャル層２４に、ｎ型のコレクタ埋め込み層２
６と基板表面とを接続するｎ型のコレクタ取り出し領域
３３を、リン（Phos+ ）をイオン注入することで形成す
る。そのイオン注入条件としては、特に限定されず、た
とえば１×１０15ｃｍ-2のドーズ量、５００ＫｅＶの条
件である。イオン注入後には、不純物を拡散させるため
の熱処理が行なわれる。熱処理は、たとえばＢｉＣＭＯ
Ｓプロセスの場合には、たとえばソース・ドレイン領域
形成のための熱処理と同時に行われる。具体的には、熱
処理温度は、たとえば８００〜１０００℃である。
エピタキシャル層２４に、ｎ型のコレクタ埋め込み層２
６と基板表面とを接続するｎ型のコレクタ取り出し領域
３３を、リン（Phos+ ）をイオン注入することで形成す
る。そのイオン注入条件としては、特に限定されず、た
とえば１×１０15ｃｍ-2のドーズ量、５００ＫｅＶの条
件である。イオン注入後には、不純物を拡散させるため
の熱処理が行なわれる。熱処理は、たとえばＢｉＣＭＯ
Ｓプロセスの場合には、たとえばソース・ドレイン領域
形成のための熱処理と同時に行われる。具体的には、熱
処理温度は、たとえば８００〜１０００℃である。
【００３５】次に、ＬＯＣＯＳ２８間に位置する半導体
基板２４の表面に、ＭＯＳトランジスタ形成領域ではゲ
ート絶縁膜となる絶縁膜（図示省略）を形成する。絶縁
膜は、たとえば酸化シリコン膜で構成され、その膜厚
は、ゲート絶縁膜の設計膜厚に応じて決定される。
基板２４の表面に、ＭＯＳトランジスタ形成領域ではゲ
ート絶縁膜となる絶縁膜（図示省略）を形成する。絶縁
膜は、たとえば酸化シリコン膜で構成され、その膜厚
は、ゲート絶縁膜の設計膜厚に応じて決定される。
【００３６】次に、７０〜１５０ｎｍ程度のポリシリコ
ン層、７０〜１５０ｎｍ程度のシリサイド層（たとえば
タングステンシリサイド層）を、順次ＣＶＤ法あるいは
スパッタリング法により成膜し、ポリサイド膜構造のゲ
ート電極３６を形成する。このポリサイド膜が、半導体
基板２２の表面に形成される第１層目の第１導電層とな
る。
ン層、７０〜１５０ｎｍ程度のシリサイド層（たとえば
タングステンシリサイド層）を、順次ＣＶＤ法あるいは
スパッタリング法により成膜し、ポリサイド膜構造のゲ
ート電極３６を形成する。このポリサイド膜が、半導体
基板２２の表面に形成される第１層目の第１導電層とな
る。
【００３７】次に、ＭＯＳトランジスタ形成領域に、低
濃度の砒素をイオン注入し、ゲート電極３６と自己整合
的にＮＭＯＳ用低濃度ソース・ドレイン領域を形成す
る。次に、ゲート電極３６の側部に、絶縁性サイドウォ
ール３８を形成する。絶縁性サイドウォール３８は、た
とえば酸化シリコン膜などの絶縁膜を堆積後、その絶縁
膜をＲＩＥなどで異方性エッチング加工することにより
形成する。その後、高濃度の砒素をイオン注入すること
により、ＬＤＤ構造のソース・ドレイン領域４０を形成
する。なお、ソース・ドレイン領域を形成するためのイ
オン注入前には、キャッピング絶縁膜４２を形成するこ
とが好ましい。キャッピング絶縁膜４２は、たとえばＣ
ＶＤ法により成膜される酸化シリコン膜で構成され、そ
の膜厚は、たとえば１０ｎｍである。
濃度の砒素をイオン注入し、ゲート電極３６と自己整合
的にＮＭＯＳ用低濃度ソース・ドレイン領域を形成す
る。次に、ゲート電極３６の側部に、絶縁性サイドウォ
ール３８を形成する。絶縁性サイドウォール３８は、た
とえば酸化シリコン膜などの絶縁膜を堆積後、その絶縁
膜をＲＩＥなどで異方性エッチング加工することにより
形成する。その後、高濃度の砒素をイオン注入すること
により、ＬＤＤ構造のソース・ドレイン領域４０を形成
する。なお、ソース・ドレイン領域を形成するためのイ
オン注入前には、キャッピング絶縁膜４２を形成するこ
とが好ましい。キャッピング絶縁膜４２は、たとえばＣ
ＶＤ法により成膜される酸化シリコン膜で構成され、そ
の膜厚は、たとえば１０ｎｍである。
【００３８】次に、キャッピング絶縁膜４２の上に、層
間絶縁膜４４を成膜する。層間絶縁膜４４は、特に限定
されないが、たとえば通常のＣＶＤ法で成膜される酸化
シリコン膜、ＴＥＯＳ−ＣＶＤ法により成膜される酸化
シリコン膜などで構成され、その膜厚は、たとえば１０
０ｎｍである。
間絶縁膜４４を成膜する。層間絶縁膜４４は、特に限定
されないが、たとえば通常のＣＶＤ法で成膜される酸化
シリコン膜、ＴＥＯＳ−ＣＶＤ法により成膜される酸化
シリコン膜などで構成され、その膜厚は、たとえば１０
０ｎｍである。
【００３９】次に、レジスト膜を用いたエッチング加工
により、バイポーラトランジスタのベース領域が形成さ
れるパターンで、層間絶縁膜４４およびキャッピング絶
縁膜４２に、ベース用開口部４６を形成する。また、同
時に、ＭＯＳトランジスタ形成領域には、ソース・ドレ
イン領域４０へのコンタクト用開口部４８を形成する。
により、バイポーラトランジスタのベース領域が形成さ
れるパターンで、層間絶縁膜４４およびキャッピング絶
縁膜４２に、ベース用開口部４６を形成する。また、同
時に、ＭＯＳトランジスタ形成領域には、ソース・ドレ
イン領域４０へのコンタクト用開口部４８を形成する。
【００４０】次に、図５に示すように、５０〜１００ｎ
ｍのポリシリコン層、４０〜１００ｎｍのシリサイド層
（たとえばタングステンシリサイド層）を順次ＣＶＤま
たはスパッリング法により成膜する。このポリシリコン
層とシリサイド層との積層膜がポリサイド膜５０であ
り、第２層目の第２導電層に対応する。このポリサイド
膜５０をパターン加工することで、バイポーラトランジ
スタ形成領域には、ベース取り出し電極５２を形成し、
ＭＯＳトランジスタ形成領域には配線層５４を形成す
る。なお、ベース取り出し電極５２となるポリサイド膜
５０には、ボロンＢ + をイオン注入し、配線層５４とな
るポリサイド膜５０には、リンＰｈｏｓ+ をイオン注入
する。これらイオン注入に際しては、不純物の種類が相
違することから、一方のイオン注入に際しては、他方を
レジスト膜でマスクする。
ｍのポリシリコン層、４０〜１００ｎｍのシリサイド層
（たとえばタングステンシリサイド層）を順次ＣＶＤま
たはスパッリング法により成膜する。このポリシリコン
層とシリサイド層との積層膜がポリサイド膜５０であ
り、第２層目の第２導電層に対応する。このポリサイド
膜５０をパターン加工することで、バイポーラトランジ
スタ形成領域には、ベース取り出し電極５２を形成し、
ＭＯＳトランジスタ形成領域には配線層５４を形成す
る。なお、ベース取り出し電極５２となるポリサイド膜
５０には、ボロンＢ + をイオン注入し、配線層５４とな
るポリサイド膜５０には、リンＰｈｏｓ+ をイオン注入
する。これらイオン注入に際しては、不純物の種類が相
違することから、一方のイオン注入に際しては、他方を
レジスト膜でマスクする。
【００４１】次に、図６に示すように、ベース取り出し
電極５２および配線層５４が形成された半導体基板の表
面に、ＴＥＯＳ（TetraethyloxysilaneまたはTetraethy
lorthosilicate,Ｓｉ（ＯＣ2 Ｈ 5） 4）を用いたＣＶ
Ｄ膜５６を５０〜１００ｎｍの膜厚で成膜し、その上
に、膜厚２００〜５００ｎｍ程度のリフロー膜５８をＣ
ＶＤ法により成膜する。リフロー膜５８は、平坦化兼オ
フセット膜となる。リフロー膜５８としては、ＢＰＳＧ
膜（ボロンおよびリンドープガラス膜）、ＡｓＳＧ（砒
素ドープガラス膜）またはＰＳＧ膜（リンドープガラス
膜）、好ましくはＢＰＳＧ膜で構成される。リフロー膜
５８は、熱処理されることによりリフローし、その表面
が平坦化される。その熱処理時には、ベース取り出し電
極５２に含まれる不純物（ボロン）が、半導体基板の表
面に拡散し、グラフトベース領域６２が形成される。
電極５２および配線層５４が形成された半導体基板の表
面に、ＴＥＯＳ（TetraethyloxysilaneまたはTetraethy
lorthosilicate,Ｓｉ（ＯＣ2 Ｈ 5） 4）を用いたＣＶ
Ｄ膜５６を５０〜１００ｎｍの膜厚で成膜し、その上
に、膜厚２００〜５００ｎｍ程度のリフロー膜５８をＣ
ＶＤ法により成膜する。リフロー膜５８は、平坦化兼オ
フセット膜となる。リフロー膜５８としては、ＢＰＳＧ
膜（ボロンおよびリンドープガラス膜）、ＡｓＳＧ（砒
素ドープガラス膜）またはＰＳＧ膜（リンドープガラス
膜）、好ましくはＢＰＳＧ膜で構成される。リフロー膜
５８は、熱処理されることによりリフローし、その表面
が平坦化される。その熱処理時には、ベース取り出し電
極５２に含まれる不純物（ボロン）が、半導体基板の表
面に拡散し、グラフトベース領域６２が形成される。
【００４２】このリフロー用熱処理後に、リフロー膜５
８の表面には、たとえば５０〜１００ｎｍ程度のＴＥＯ
Ｓ−ＣＶＤ膜６０を成膜する。なお、このＴＥＯＳ−Ｃ
ＶＤ膜６０の代わりに、常圧ＣＶＤ法による酸化シリコ
ン膜を用いてもよい。このように、リフロー膜５８を、
ＴＥＯＳ−ＣＶＤ膜５６，６０などのノンドープ絶縁膜
で挟み込むのは、リフロー膜に含まれる不純物が、ベー
ス取り出し電極５２あるいは後述するエミッタ取り出し
電極に拡散することを防止するためである。
８の表面には、たとえば５０〜１００ｎｍ程度のＴＥＯ
Ｓ−ＣＶＤ膜６０を成膜する。なお、このＴＥＯＳ−Ｃ
ＶＤ膜６０の代わりに、常圧ＣＶＤ法による酸化シリコ
ン膜を用いてもよい。このように、リフロー膜５８を、
ＴＥＯＳ−ＣＶＤ膜５６，６０などのノンドープ絶縁膜
で挟み込むのは、リフロー膜に含まれる不純物が、ベー
ス取り出し電極５２あるいは後述するエミッタ取り出し
電極に拡散することを防止するためである。
【００４３】また、平坦化兼オフセット絶縁膜として
は、前記リフロー膜５８に限定されず、エッチバック処
理することにより平坦化処理を行うＳＯＧ膜などを用い
ることができる。ただし、この場合にも、ＴＥＯＳ−Ｃ
ＶＤ膜などと組み合わせて用いることが好ましい。平坦
化を向上させるためである。
は、前記リフロー膜５８に限定されず、エッチバック処
理することにより平坦化処理を行うＳＯＧ膜などを用い
ることができる。ただし、この場合にも、ＴＥＯＳ−Ｃ
ＶＤ膜などと組み合わせて用いることが好ましい。平坦
化を向上させるためである。
【００４４】次に、図７に示すように、レジスト膜を用
いたエッチング加工により、バイポーラトランジスタの
真性ベースに相当するパターンで、半導体基板の表面を
露出させるように、ベース・エミッタ用開口部６４を形
成する。その後、この開口部６４を通してｎ型の不純物
（たとえばＰ，Ａｓ）をイオン注入し、コレクタ埋め込
み領域２６の上部に、ＳＩＣ（Selectively Implanted
Collector）領域６６を形成する。ＳＩＣ領域６６を
形成することで、高注入領域における実効ベース幅の増
大を抑制し、更にコレクタ抵抗を低くすると共に、ベー
ス・コレクタ容量の増大を最小部分に抑え、トランジス
タの特性を向上させることができる。
いたエッチング加工により、バイポーラトランジスタの
真性ベースに相当するパターンで、半導体基板の表面を
露出させるように、ベース・エミッタ用開口部６４を形
成する。その後、この開口部６４を通してｎ型の不純物
（たとえばＰ，Ａｓ）をイオン注入し、コレクタ埋め込
み領域２６の上部に、ＳＩＣ（Selectively Implanted
Collector）領域６６を形成する。ＳＩＣ領域６６を
形成することで、高注入領域における実効ベース幅の増
大を抑制し、更にコレクタ抵抗を低くすると共に、ベー
ス・コレクタ容量の増大を最小部分に抑え、トランジス
タの特性を向上させることができる。
【００４５】その後、開口部６４により露出する半導体
基板の比較的浅い領域に、ボロンをイオン注入すること
により、真性ベース領域６８を形成する。次に、図８に
示すように、開口部６４内に入り込むように、１００〜
５００ｎｍ程度の絶縁膜を全面に成膜する。絶縁膜とし
ては、ＴＥＯＳ−ＣＶＤ法あるいは常圧ＣＶＤ法により
成膜される酸化シリコン膜を用いることができる。その
後、この絶縁膜を全面エッチバックすることにより、開
口部６４内に絶縁性サイドウォール７０を形成する。絶
縁性サイドウォール７０が開口部内に形成された結果、
開口部６４の幅は、０．７〜０．８μｍから、０．３〜
０．４μｍ程度になる。
基板の比較的浅い領域に、ボロンをイオン注入すること
により、真性ベース領域６８を形成する。次に、図８に
示すように、開口部６４内に入り込むように、１００〜
５００ｎｍ程度の絶縁膜を全面に成膜する。絶縁膜とし
ては、ＴＥＯＳ−ＣＶＤ法あるいは常圧ＣＶＤ法により
成膜される酸化シリコン膜を用いることができる。その
後、この絶縁膜を全面エッチバックすることにより、開
口部６４内に絶縁性サイドウォール７０を形成する。絶
縁性サイドウォール７０が開口部内に形成された結果、
開口部６４の幅は、０．７〜０．８μｍから、０．３〜
０．４μｍ程度になる。
【００４６】次に、この絶縁性サイドウォール７０が形
成された開口部６４内に入り込むように、エミッタ取り
出し電極７２となる導電層としてのポリシリコン層を、
１００〜２００ｎｍ程度の膜厚で形成し、全面にｎ型不
純物をイオン注入した後、エッチングによりパターン加
工してエミッタ取り出し電極７２を得る。
成された開口部６４内に入り込むように、エミッタ取り
出し電極７２となる導電層としてのポリシリコン層を、
１００〜２００ｎｍ程度の膜厚で形成し、全面にｎ型不
純物をイオン注入した後、エッチングによりパターン加
工してエミッタ取り出し電極７２を得る。
【００４７】次に、図１０に示すように、エミッタ取り
出し電極７２が形成された半導体基板の表面に、層間絶
縁膜７４を成膜する。この層間絶縁膜７４としては、Ｂ
ＰＳＧ膜あるいはＰＳＧ膜などのリフロー膜で構成され
ることが好ましい。その表面の平坦化を図るためであ
る。更に、リフロー膜を用いる場合は、リフロー膜が含
有する不純物がエミッタ取り出し電極に拡散してバイポ
ーラトランジスタの特性を変動させる恐れがあるので、
間にＴＥＯＳ−ＣＶＤ膜等ノンドープのＳｉＯ2膜を形
成することが望ましい。なお、本実施例のＢｉＣＭＯＳ
型半導体装置をＴＦＴ負荷型ＳＲＡＭ装置として用いる
場合には、層間絶縁膜７４を成膜する前に、ＴＥＯＳ−
ＣＶＤ膜を成膜し、その上に、ＴＦＴのゲート電極層、
ゲート絶縁膜、ＴＦＴのチャネル層およびＴＥＯＳ−Ｃ
ＶＤ膜を成膜した後、層間絶縁膜７４を成膜する。
出し電極７２が形成された半導体基板の表面に、層間絶
縁膜７４を成膜する。この層間絶縁膜７４としては、Ｂ
ＰＳＧ膜あるいはＰＳＧ膜などのリフロー膜で構成され
ることが好ましい。その表面の平坦化を図るためであ
る。更に、リフロー膜を用いる場合は、リフロー膜が含
有する不純物がエミッタ取り出し電極に拡散してバイポ
ーラトランジスタの特性を変動させる恐れがあるので、
間にＴＥＯＳ−ＣＶＤ膜等ノンドープのＳｉＯ2膜を形
成することが望ましい。なお、本実施例のＢｉＣＭＯＳ
型半導体装置をＴＦＴ負荷型ＳＲＡＭ装置として用いる
場合には、層間絶縁膜７４を成膜する前に、ＴＥＯＳ−
ＣＶＤ膜を成膜し、その上に、ＴＦＴのゲート電極層、
ゲート絶縁膜、ＴＦＴのチャネル層およびＴＥＯＳ−Ｃ
ＶＤ膜を成膜した後、層間絶縁膜７４を成膜する。
【００４８】次に、本実施例では、リフロー膜で構成さ
れる層間絶縁膜７４を熱処理し、平坦化する。その際
に、エミッタ取り出し電極７２に含まれる不純物（たと
えば砒素）が真性ベース領域６８の表面に拡散し、エミ
ッタ領域７５が形成される。その後、層間絶縁膜７４
に、コンタクトホール７６，７８，８０，８２を形成す
る。コンタクトホール７６は、ベース取り出し電極５２
の表面の一部を露出させ、それに対してコンタクト接続
するためのコンタクトホールである。コンタクトホール
７８は、エミッタ取り出し電極７２の表面の一部を露出
させ、それに対してコンタクト接続するためのコンタク
トホールである。コンタクトホール８０は、コレクタ取
り出し領域３３の表面の一部を露出させ、それに対して
コンタクト接続するためのコンタクトホールである。コ
ンタクトホール８２は、ＭＯＳトランジスタ形成領域の
配線層５４の表面の一部を露出させ、それに対してコン
タクト接続するためのコンタクトホールである。
れる層間絶縁膜７４を熱処理し、平坦化する。その際
に、エミッタ取り出し電極７２に含まれる不純物（たと
えば砒素）が真性ベース領域６８の表面に拡散し、エミ
ッタ領域７５が形成される。その後、層間絶縁膜７４
に、コンタクトホール７６，７８，８０，８２を形成す
る。コンタクトホール７６は、ベース取り出し電極５２
の表面の一部を露出させ、それに対してコンタクト接続
するためのコンタクトホールである。コンタクトホール
７８は、エミッタ取り出し電極７２の表面の一部を露出
させ、それに対してコンタクト接続するためのコンタク
トホールである。コンタクトホール８０は、コレクタ取
り出し領域３３の表面の一部を露出させ、それに対して
コンタクト接続するためのコンタクトホールである。コ
ンタクトホール８２は、ＭＯＳトランジスタ形成領域の
配線層５４の表面の一部を露出させ、それに対してコン
タクト接続するためのコンタクトホールである。
【００４９】次に、図１１に示すように、各コンタクト
ホール７６，７８，８０，８２内にバリヤメタル層８３
を形成後、タングステンプラグで埋め込み、更にＴｉ層
８４と銅Ｃｕを含んだアルミニウム配線層８６をスパッ
タリング法などで成膜する。バリヤメタル層８３として
は、Ｔｉ，ＴｉＮを順に積層する等で用いることができ
る。
ホール７６，７８，８０，８２内にバリヤメタル層８３
を形成後、タングステンプラグで埋め込み、更にＴｉ層
８４と銅Ｃｕを含んだアルミニウム配線層８６をスパッ
タリング法などで成膜する。バリヤメタル層８３として
は、Ｔｉ，ＴｉＮを順に積層する等で用いることができ
る。
【００５０】その後、配線層８６およびＴｉ層８４をパ
ターン加工することによりベース電極８８、エミッタ電
極９０、コレクタ電極９２およびＭＯＳ用電極９４を形
成する。次に、図１に示すように、層間絶縁膜９６を成
膜した後、図示省略してあるが第２層目のアルミニウム
配線層を成膜し、その上に、オーバコート膜９８を成膜
する。オーバーコート膜９８は、たとえばプラズマＣＶ
Ｄ法により成膜される窒化シリコン膜で構成される。
ターン加工することによりベース電極８８、エミッタ電
極９０、コレクタ電極９２およびＭＯＳ用電極９４を形
成する。次に、図１に示すように、層間絶縁膜９６を成
膜した後、図示省略してあるが第２層目のアルミニウム
配線層を成膜し、その上に、オーバコート膜９８を成膜
する。オーバーコート膜９８は、たとえばプラズマＣＶ
Ｄ法により成膜される窒化シリコン膜で構成される。
【００５１】本実施例に係るＢｉＣＭＯＳ型半導体装置
およびその製造方法では、平坦化兼オフセット絶縁膜を
構成するリフロー膜５８により平坦化が図られており、
しかも、平坦化膜であるリフロー膜５８がオフセット絶
縁膜を兼ねているので、絶縁膜の膜厚が増大せず、表面
の段差を少なくすることができる。そのため、そのリフ
ロー膜５８およびＣＶＤ膜６０の上に、ＴＦＴを形成す
るための露光マージンを広く確保することができ、高精
度なパターンでＴＦＴを形成することができる。また、
配線層などの段切れも生じない。
およびその製造方法では、平坦化兼オフセット絶縁膜を
構成するリフロー膜５８により平坦化が図られており、
しかも、平坦化膜であるリフロー膜５８がオフセット絶
縁膜を兼ねているので、絶縁膜の膜厚が増大せず、表面
の段差を少なくすることができる。そのため、そのリフ
ロー膜５８およびＣＶＤ膜６０の上に、ＴＦＴを形成す
るための露光マージンを広く確保することができ、高精
度なパターンでＴＦＴを形成することができる。また、
配線層などの段切れも生じない。
【００５２】また、絶縁膜の膜厚がトータルで薄くなる
ことから、その絶縁膜に形成するコンタクト部のコンタ
クト抵抗が低減されると共に、製造プロセスが安定し、
得られるトランジスタの特性も安定する。さらに、平坦
化兼オフセット絶縁膜として、ＢＰＳＧなどのリフロー
膜５８を用いるが、そのリフロー膜５８をＴＥＯＳ−Ｃ
ＶＤ膜５６，６０などのノンドープ絶縁膜で挟むことに
より、リフロー膜５８に含まれる不純物が、下層側のベ
ース取り出し電極５２や上層側のエミッタ取り出し電極
７２に拡散することを有効に防止できる。不純物が、こ
れらに拡散されると、トランジスタの特性に変動をもた
らすおそれがあるが、本実施例では、そのおそれがな
い。
ことから、その絶縁膜に形成するコンタクト部のコンタ
クト抵抗が低減されると共に、製造プロセスが安定し、
得られるトランジスタの特性も安定する。さらに、平坦
化兼オフセット絶縁膜として、ＢＰＳＧなどのリフロー
膜５８を用いるが、そのリフロー膜５８をＴＥＯＳ−Ｃ
ＶＤ膜５６，６０などのノンドープ絶縁膜で挟むことに
より、リフロー膜５８に含まれる不純物が、下層側のベ
ース取り出し電極５２や上層側のエミッタ取り出し電極
７２に拡散することを有効に防止できる。不純物が、こ
れらに拡散されると、トランジスタの特性に変動をもた
らすおそれがあるが、本実施例では、そのおそれがな
い。
【００５３】さらに、ベース取り出し電極５２として、
ポリサイド膜を用いることで、そのポリサイド膜を、Ｍ
ＯＳトランジスタ形成領域の配線層５４と兼用すること
ができ、製造工程の簡略化、段差の低減が可能になり、
さらには、ベース抵抗の低減による高注入領域でのバイ
ポーラトランジスタ特性の向上が実現できる（コレクタ
電流の増大が可能）。
ポリサイド膜を用いることで、そのポリサイド膜を、Ｍ
ＯＳトランジスタ形成領域の配線層５４と兼用すること
ができ、製造工程の簡略化、段差の低減が可能になり、
さらには、ベース抵抗の低減による高注入領域でのバイ
ポーラトランジスタ特性の向上が実現できる（コレクタ
電流の増大が可能）。
【００５４】さらにまた、本実施例の製造方法では、第
２層目の第２導電層（ポリサイド膜であり、ベース取り
出し電極５２となる）をエッチングする際に、過剰なオ
ーバエッチングが不要なので、ベースおよびエミッタを
形成する半導体基板の表面のエッチング掘れ量を最低限
に抑えることができる。オーバエッチングが不要なのは
第２導電層を、ＭＯＳトランジスタ形成領域と別々にパ
ターン加工するためである。第２実施例 次に、本発明の第２の実施例について説明する。
２層目の第２導電層（ポリサイド膜であり、ベース取り
出し電極５２となる）をエッチングする際に、過剰なオ
ーバエッチングが不要なので、ベースおよびエミッタを
形成する半導体基板の表面のエッチング掘れ量を最低限
に抑えることができる。オーバエッチングが不要なのは
第２導電層を、ＭＯＳトランジスタ形成領域と別々にパ
ターン加工するためである。第２実施例 次に、本発明の第２の実施例について説明する。
【００５５】本実施例の製造方法は、前記第１実施例に
係るＢｉＣＭＯＳ型半導体装置の製造方法とほとんどが
共通するので、全く共通する部分の工程図は、省略する
と共に、共通する部材には同一符号を付し、その説明は
一部省略する。本実施例の製造方法では、図２〜６の工
程を経て、半導体基板２２の表面に、リフロー膜５８を
成膜し、リフロー用熱処理を行った後、ＴＥＯＳ−ＣＶ
Ｄ膜６０を成膜し、その表面に、図１２に示すように、
エッチングストップ検出層１００を成膜する。エッチン
グストップ検出層１００は、後述する絶縁性サイドウォ
ール７０を形成するためにエッチング加工を行う際に、
そのエッチングの終点を検出するための層であり、たと
えば３０〜１００ｎｍ程度の膜厚のポリシリコン層で構
成される。
係るＢｉＣＭＯＳ型半導体装置の製造方法とほとんどが
共通するので、全く共通する部分の工程図は、省略する
と共に、共通する部材には同一符号を付し、その説明は
一部省略する。本実施例の製造方法では、図２〜６の工
程を経て、半導体基板２２の表面に、リフロー膜５８を
成膜し、リフロー用熱処理を行った後、ＴＥＯＳ−ＣＶ
Ｄ膜６０を成膜し、その表面に、図１２に示すように、
エッチングストップ検出層１００を成膜する。エッチン
グストップ検出層１００は、後述する絶縁性サイドウォ
ール７０を形成するためにエッチング加工を行う際に、
そのエッチングの終点を検出するための層であり、たと
えば３０〜１００ｎｍ程度の膜厚のポリシリコン層で構
成される。
【００５６】次に、図１３に示すように、レジスト膜を
用いたエッチング加工により、バイポーラトランジスタ
の真性ベースに相当するパターンで、半導体基板の表面
を露出させるように、ベース・エミッタ用開口部６４を
形成する。その後、この開口部６４を通してｎ型の不純
物（たとえばＰ，Ａｓ）をイオン注入し、コレクタ埋め
込み領域２６の上部に、ＳＩＣ（Selectively Implant
ed Collector）領域６６を形成する。ＳＩＣ領域６６
を形成することで、高注入領域における実効ベース幅の
増大を抑制し、更にコレクタ抵抗を低くすると共に、ベ
ース・コレクタ容量の増大を最小部分に抑え、トランジ
スタの特性を向上させることができる。
用いたエッチング加工により、バイポーラトランジスタ
の真性ベースに相当するパターンで、半導体基板の表面
を露出させるように、ベース・エミッタ用開口部６４を
形成する。その後、この開口部６４を通してｎ型の不純
物（たとえばＰ，Ａｓ）をイオン注入し、コレクタ埋め
込み領域２６の上部に、ＳＩＣ（Selectively Implant
ed Collector）領域６６を形成する。ＳＩＣ領域６６
を形成することで、高注入領域における実効ベース幅の
増大を抑制し、更にコレクタ抵抗を低くすると共に、ベ
ース・コレクタ容量の増大を最小部分に抑え、トランジ
スタの特性を向上させることができる。
【００５７】その後、開口部６４により露出する半導体
基板の比較的浅い領域に、ボロンをイオン注入すること
により、真性ベース領域６８を形成する。次に、図１４
に示すように、開口部６４内に入り込むように、１００
〜５００ｎｍ程度の絶縁膜を全面に成膜する。絶縁膜と
しては、ＴＥＯＳ−ＣＶＤ法あるいは常圧ＣＶＤ法によ
り成膜される酸化シリコン膜を用いることができる。そ
の後、この絶縁膜を全面エッチバックすることにより、
開口部６４内に絶縁性サイドウォール７０を形成する。
基板の比較的浅い領域に、ボロンをイオン注入すること
により、真性ベース領域６８を形成する。次に、図１４
に示すように、開口部６４内に入り込むように、１００
〜５００ｎｍ程度の絶縁膜を全面に成膜する。絶縁膜と
しては、ＴＥＯＳ−ＣＶＤ法あるいは常圧ＣＶＤ法によ
り成膜される酸化シリコン膜を用いることができる。そ
の後、この絶縁膜を全面エッチバックすることにより、
開口部６４内に絶縁性サイドウォール７０を形成する。
【００５８】次に、この絶縁性サイドウォール７０が形
成された開口部６４内に入り込むように、エミッタ取り
出し電極７２となる導電層としてのポリシリコン層を、
１００〜２００ｎｍ程度の膜厚で形成し、全面にｎ型不
純物をイオン注入した後、エッチングによりパターン加
工してエミッタ取り出し電極７２を得る。その際に、大
部分のエッチングストップ検出層１００も除去され、Ｃ
ＶＤ膜６０の上部でエミッタ取り出し電極７２の下部に
位置する部分にのみ残存する。
成された開口部６４内に入り込むように、エミッタ取り
出し電極７２となる導電層としてのポリシリコン層を、
１００〜２００ｎｍ程度の膜厚で形成し、全面にｎ型不
純物をイオン注入した後、エッチングによりパターン加
工してエミッタ取り出し電極７２を得る。その際に、大
部分のエッチングストップ検出層１００も除去され、Ｃ
ＶＤ膜６０の上部でエミッタ取り出し電極７２の下部に
位置する部分にのみ残存する。
【００５９】次に、図１６に示すように、エミッタ取り
出し電極７２が形成された半導体基板の表面に、層間絶
縁膜７４を成膜する。この層間絶縁膜７４としては、Ｂ
ＰＳＧ膜あるいはＰＳＧ膜などのリフロー膜で構成され
ることが好ましい。その表面の平坦化を図るためであ
る。リフロー膜を用いる場合はエミッタ取り出し電極と
リフロー膜の間にＴＥＯＳ−ＣＶＤ膜を形成することが
望ましい。なお、本実施例のＢｉＣＭＯＳ型半導体装置
をＴＦＴ負荷型ＳＲＡＭ装置として用いる場合には、層
間絶縁膜７４を成膜する前に、ＴＥＯＳ−ＣＶＤ膜を成
膜し、その上に、ＴＦＴのゲート電極層、ゲート絶縁
膜、ＴＦＴのチャネル層およびＴＥＯＳ−ＣＶＤ膜を成
膜した後、層間絶縁膜７４を成膜する。
出し電極７２が形成された半導体基板の表面に、層間絶
縁膜７４を成膜する。この層間絶縁膜７４としては、Ｂ
ＰＳＧ膜あるいはＰＳＧ膜などのリフロー膜で構成され
ることが好ましい。その表面の平坦化を図るためであ
る。リフロー膜を用いる場合はエミッタ取り出し電極と
リフロー膜の間にＴＥＯＳ−ＣＶＤ膜を形成することが
望ましい。なお、本実施例のＢｉＣＭＯＳ型半導体装置
をＴＦＴ負荷型ＳＲＡＭ装置として用いる場合には、層
間絶縁膜７４を成膜する前に、ＴＥＯＳ−ＣＶＤ膜を成
膜し、その上に、ＴＦＴのゲート電極層、ゲート絶縁
膜、ＴＦＴのチャネル層およびＴＥＯＳ−ＣＶＤ膜を成
膜した後、層間絶縁膜７４を成膜する。
【００６０】次に、本実施例では、リフロー膜で構成さ
れる層間絶縁膜７４を熱処理し、平坦化する。その際
に、エミッタ取り出し電極７２に含まれる不純物（たと
えば砒素）が真性ベース領域６８の表面に拡散し、エミ
ッタ領域７５が形成される。その後、層間絶縁膜７４
に、コンタクトホール７６，７８，８０，８２を形成す
る。コンタクトホール７６は、ベース取り出し電極５２
の表面の一部を露出させ、それに対してコンタクト接続
するためのコンタクトホールである。コンタクトホール
７８は、エミッタ取り出し電極７２の表面の一部を露出
させ、それに対してコンタクト接続するためのコンタク
トホールである。コンタクトホール８０は、コレクタ取
り出し領域３３の表面の一部を露出させ、それに対して
コンタクト接続するためのコンタクトホールである。コ
ンタクトホール８２は、ＭＯＳトランジスタ形成領域の
配線層５４の表面の一部を露出させ、それに対してコン
タクト接続するためのコンタクトホールである。
れる層間絶縁膜７４を熱処理し、平坦化する。その際
に、エミッタ取り出し電極７２に含まれる不純物（たと
えば砒素）が真性ベース領域６８の表面に拡散し、エミ
ッタ領域７５が形成される。その後、層間絶縁膜７４
に、コンタクトホール７６，７８，８０，８２を形成す
る。コンタクトホール７６は、ベース取り出し電極５２
の表面の一部を露出させ、それに対してコンタクト接続
するためのコンタクトホールである。コンタクトホール
７８は、エミッタ取り出し電極７２の表面の一部を露出
させ、それに対してコンタクト接続するためのコンタク
トホールである。コンタクトホール８０は、コレクタ取
り出し領域３３の表面の一部を露出させ、それに対して
コンタクト接続するためのコンタクトホールである。コ
ンタクトホール８２は、ＭＯＳトランジスタ形成領域の
配線層５４の表面の一部を露出させ、それに対してコン
タクト接続するためのコンタクトホールである。
【００６１】次に、図１７に示すように、各コンタクト
ホール７６，７８，８０，８２内にバリヤメタル層８３
を形成後、タングステンプラグで埋め込んだ後、Ｔｉ層
８４と銅Ｃｕを含んだアルミニウム配線層８６をスパッ
タリング法などで成膜する。バリヤメタル層８３として
は、Ｔｉ，ＴｉＮを順次積層する等で用いることができ
る。
ホール７６，７８，８０，８２内にバリヤメタル層８３
を形成後、タングステンプラグで埋め込んだ後、Ｔｉ層
８４と銅Ｃｕを含んだアルミニウム配線層８６をスパッ
タリング法などで成膜する。バリヤメタル層８３として
は、Ｔｉ，ＴｉＮを順次積層する等で用いることができ
る。
【００６２】その後、配線層８６およびＴｉ層８４をパ
ターン加工することによりベース電極８８、エミッタ電
極９０、コレクタ電極９２およびＭＯＳ用電極９４を形
成する。次に、図１８に示すように、層間絶縁膜９６を
成膜した後、図示省略してあるが第２層目のアルミニウ
ム配線層を成膜し、その上に、オーバコート膜９８を成
膜する。オーバーコート膜９８は、たとえばプラズマＣ
ＶＤ法により成膜される窒化シリコン膜で構成される。
ターン加工することによりベース電極８８、エミッタ電
極９０、コレクタ電極９２およびＭＯＳ用電極９４を形
成する。次に、図１８に示すように、層間絶縁膜９６を
成膜した後、図示省略してあるが第２層目のアルミニウ
ム配線層を成膜し、その上に、オーバコート膜９８を成
膜する。オーバーコート膜９８は、たとえばプラズマＣ
ＶＤ法により成膜される窒化シリコン膜で構成される。
【００６３】本実施例に係るＢｉＣＭＯＳ型半導体装置
およびその製造方法では、前記第１実施例と同様な作用
を有する上に、さらに次に示す作用も有する。本実施例
では、図１４に示すように、平坦化兼オフセット絶縁膜
としてのリフロー膜５８およびＣＶＤ膜６０の上にエッ
チングストップ検出層１００が形成してあるので、絶縁
性サイドウォール７０を形成するためのエッチング加工
時（たとえばＲＩＥ時）に、サイドウォール形成用絶縁
膜のエッチング加工の終点を検出することができる。す
なわち、サイドウォール形成用絶縁膜をエッチング加工
して行くと、その終点のタイミングで、エッチングスト
ップ検出層１００が露出し、サイドウォール形成用絶縁
膜のうち大部分を占めるエッチングストップ検出層上の
絶縁膜が無くなったことを、エッチング装置（ＲＩＥ装
置）で検出することができる。その結果、ベース・エミ
ッタ用開口部６４の側部に形成する絶縁性サイドウォー
ル７０の膜厚は、良好に制御することができる。したが
って、エミッタ／ベースの絶縁性が安定し、安定した特
性のバイポーラトランジスタを製造することができる。
およびその製造方法では、前記第１実施例と同様な作用
を有する上に、さらに次に示す作用も有する。本実施例
では、図１４に示すように、平坦化兼オフセット絶縁膜
としてのリフロー膜５８およびＣＶＤ膜６０の上にエッ
チングストップ検出層１００が形成してあるので、絶縁
性サイドウォール７０を形成するためのエッチング加工
時（たとえばＲＩＥ時）に、サイドウォール形成用絶縁
膜のエッチング加工の終点を検出することができる。す
なわち、サイドウォール形成用絶縁膜をエッチング加工
して行くと、その終点のタイミングで、エッチングスト
ップ検出層１００が露出し、サイドウォール形成用絶縁
膜のうち大部分を占めるエッチングストップ検出層上の
絶縁膜が無くなったことを、エッチング装置（ＲＩＥ装
置）で検出することができる。その結果、ベース・エミ
ッタ用開口部６４の側部に形成する絶縁性サイドウォー
ル７０の膜厚は、良好に制御することができる。したが
って、エミッタ／ベースの絶縁性が安定し、安定した特
性のバイポーラトランジスタを製造することができる。
【００６４】さらに、本実施例では、平坦化兼オフセッ
ト絶縁膜としてのリフロー膜５８およびＣＶＤ膜６０の
上で、且つエミッタ取り出し電極の下部に、図１５，１
６に示すように、エッチングストップ検出層１００が残
る。このため、エッチングストップ検出層１００の下の
ＣＶＤ膜６０がバリヤ層となり、リフロー膜５８から、
エミッタ取り出し電極７２を通して、エミッタ領域７５
にリンなどの不純物が拡散することを防止することがで
きる。この不純物拡散が生じた場合には、エミッタ領域
７５の深さの制御が困難になるが、本実施例ではこのよ
うな事態を有効に避けることができる。
ト絶縁膜としてのリフロー膜５８およびＣＶＤ膜６０の
上で、且つエミッタ取り出し電極の下部に、図１５，１
６に示すように、エッチングストップ検出層１００が残
る。このため、エッチングストップ検出層１００の下の
ＣＶＤ膜６０がバリヤ層となり、リフロー膜５８から、
エミッタ取り出し電極７２を通して、エミッタ領域７５
にリンなどの不純物が拡散することを防止することがで
きる。この不純物拡散が生じた場合には、エミッタ領域
７５の深さの制御が困難になるが、本実施例ではこのよ
うな事態を有効に避けることができる。
【００６５】さらに、エッチングストップ検出層１００
（たとえばポリシリコン層）があることで、図１６，１
７に示すように、エミッタ取り出し電極７２の上にエミ
ッタ電極９０を接続する際のエッチング加工時に、エミ
ッタ取り出し電極７２の膜厚を稼げるので、エミッタ取
り出し電極７２の掘れ過ぎを補償することができる。
（たとえばポリシリコン層）があることで、図１６，１
７に示すように、エミッタ取り出し電極７２の上にエミ
ッタ電極９０を接続する際のエッチング加工時に、エミ
ッタ取り出し電極７２の膜厚を稼げるので、エミッタ取
り出し電極７２の掘れ過ぎを補償することができる。
【００６６】さらにまた、エミッタ取り出し電極形成部
以外のエッチングストップ検出層１００は、エミッタ取
り出し電極のエッチング加工時に同時に削られるので、
このエッチングストップ検出層１００自体が、段差を増
大させる要因にはならない。なお、本発明は、上述した
実施例に限定されるものではなく、本発明の範囲内で種
々に改変することができる。
以外のエッチングストップ検出層１００は、エミッタ取
り出し電極のエッチング加工時に同時に削られるので、
このエッチングストップ検出層１００自体が、段差を増
大させる要因にはならない。なお、本発明は、上述した
実施例に限定されるものではなく、本発明の範囲内で種
々に改変することができる。
【００６７】
【発明の効果】以上説明してきたように、本発明によれ
ば、バイポーラトランジスタのオフセット絶縁膜とし
て、主としてＭＯＳトランジスタ形成領域を平坦化する
ための平坦化絶縁膜を用いたので、オフセット絶縁膜と
は別個に平坦化絶縁膜を成膜する必要がなくなる。その
結果、トータルでの絶縁膜の膜厚が薄くなり、その絶縁
膜の表面の段差の増大を防止することができる。
ば、バイポーラトランジスタのオフセット絶縁膜とし
て、主としてＭＯＳトランジスタ形成領域を平坦化する
ための平坦化絶縁膜を用いたので、オフセット絶縁膜と
は別個に平坦化絶縁膜を成膜する必要がなくなる。その
結果、トータルでの絶縁膜の膜厚が薄くなり、その絶縁
膜の表面の段差の増大を防止することができる。
【００６８】したがって、その絶縁膜の表面に、ＴＦＴ
あるいは配線層を、高精度なパターンで、配線の段切れ
現象を生じさせることなく良好に形成することができ
る。また、絶縁膜の膜厚がトータルで薄くなることか
ら、その絶縁膜に形成するコンタクト部のコンタクト抵
抗が低減されると共に、製造プロセスが安定し、得られ
るトランジスタの特性も安定する。
あるいは配線層を、高精度なパターンで、配線の段切れ
現象を生じさせることなく良好に形成することができ
る。また、絶縁膜の膜厚がトータルで薄くなることか
ら、その絶縁膜に形成するコンタクト部のコンタクト抵
抗が低減されると共に、製造プロセスが安定し、得られ
るトランジスタの特性も安定する。
【００６９】さらに、平坦化兼オフセット絶縁膜とし
て、ＢＰＳＧなどのリフロー膜を用いた場合には、この
リフロー膜をＴＥＯＳ−ＣＶＤ膜などのノンドープ絶縁
膜で挟むことにより、リフロー膜に含まれる不純物が、
下層側のベース取り出し電極や上層側のエミッタ取り出
し電極に拡散することを有効に防止できる。不純物が、
これらに拡散されると、トランジスタの特性に変動をも
たらすおそれがあるが、本発明では、そのおそれがな
い。
て、ＢＰＳＧなどのリフロー膜を用いた場合には、この
リフロー膜をＴＥＯＳ−ＣＶＤ膜などのノンドープ絶縁
膜で挟むことにより、リフロー膜に含まれる不純物が、
下層側のベース取り出し電極や上層側のエミッタ取り出
し電極に拡散することを有効に防止できる。不純物が、
これらに拡散されると、トランジスタの特性に変動をも
たらすおそれがあるが、本発明では、そのおそれがな
い。
【００７０】さらに、ベース取り出し電極として、ポリ
サイド膜を用いることで、そのポリサイド膜を、ＭＯＳ
トランジスタ形成領域の配線層と兼用することができ、
製造工程の簡略化、段差の低減が可能になり、さらに
は、ベース抵抗の低減による高注入領域でのバイポーラ
トランジスタ特性の向上が実現できる（コレクタ電流の
増大が可能）。
サイド膜を用いることで、そのポリサイド膜を、ＭＯＳ
トランジスタ形成領域の配線層と兼用することができ、
製造工程の簡略化、段差の低減が可能になり、さらに
は、ベース抵抗の低減による高注入領域でのバイポーラ
トランジスタ特性の向上が実現できる（コレクタ電流の
増大が可能）。
【００７１】さらにまた、本発明の製造方法では、第２
層目の第２導電層（たとえばポリサイド膜であり、ベー
ス取り出し電極となる）をエッチングする際に、過剰な
オーバエッチングが不要なので、ベースおよびエミッタ
を形成する半導体基板の表面のエッチング掘れ量を最低
限に抑えることができる。オーバエッチングが不要なの
は第２導電層を、ＭＯＳトランジスタ形成領域と別々に
パターン加工するためである。
層目の第２導電層（たとえばポリサイド膜であり、ベー
ス取り出し電極となる）をエッチングする際に、過剰な
オーバエッチングが不要なので、ベースおよびエミッタ
を形成する半導体基板の表面のエッチング掘れ量を最低
限に抑えることができる。オーバエッチングが不要なの
は第２導電層を、ＭＯＳトランジスタ形成領域と別々に
パターン加工するためである。
【００７２】特に、平坦化兼オフセット絶縁膜の上にエ
ッチングストップ検出層を形成する本発明では、ベース
・エミッタ用開口部内に絶縁性サイドウォール（エミッ
タ／ベース分離のため）を形成するためのエッチング加
工時（たとえばＲＩＥ時）に、サイドウォール形成用絶
縁膜のエッチング加工の終点を検出することができる。
すなわち、サイドウォール形成用絶縁膜をエッチング加
工して行くと、その終点のタイミングで、エッチングス
トップ検出層が露出し、エッチング装置（ＲＩＥ装置）
で検出することができる。その結果、ベース・エミッタ
用開口部の側部に形成する絶縁性サイドウォールの膜厚
は、良好に制御することができる。したがって、エミッ
タ／ベースの絶縁性が安定し、安定した特性のバイポー
ラトランジスタを製造することができる。
ッチングストップ検出層を形成する本発明では、ベース
・エミッタ用開口部内に絶縁性サイドウォール（エミッ
タ／ベース分離のため）を形成するためのエッチング加
工時（たとえばＲＩＥ時）に、サイドウォール形成用絶
縁膜のエッチング加工の終点を検出することができる。
すなわち、サイドウォール形成用絶縁膜をエッチング加
工して行くと、その終点のタイミングで、エッチングス
トップ検出層が露出し、エッチング装置（ＲＩＥ装置）
で検出することができる。その結果、ベース・エミッタ
用開口部の側部に形成する絶縁性サイドウォールの膜厚
は、良好に制御することができる。したがって、エミッ
タ／ベースの絶縁性が安定し、安定した特性のバイポー
ラトランジスタを製造することができる。
【００７３】さらに、この場合には、平坦化兼オフセッ
ト絶縁膜の上で、且つエミッタ電極の下部に上記エッチ
ングストップ検出層が残るので、平坦化兼オフセット絶
縁膜から、エミッタ電極を通して、エミッタ領域にリン
などの不純物が拡散することを防止することができる。
この不純物拡散が生じた場合には、エミッタの深さの制
御が困難になるが、本発明ではこのような事態を避ける
ことができる。
ト絶縁膜の上で、且つエミッタ電極の下部に上記エッチ
ングストップ検出層が残るので、平坦化兼オフセット絶
縁膜から、エミッタ電極を通して、エミッタ領域にリン
などの不純物が拡散することを防止することができる。
この不純物拡散が生じた場合には、エミッタの深さの制
御が困難になるが、本発明ではこのような事態を避ける
ことができる。
【００７４】さらに、エッチングストップ検出層（たと
えばポリシリコン層）があることで、エミッタ取り出し
電極の上にエミッタ電極を接続する際のエッチング加工
時に、エミッタ取り出し電極の膜厚を稼げるので、エミ
ッタ取り出し電極の掘れ過ぎを補償することができる。
えばポリシリコン層）があることで、エミッタ取り出し
電極の上にエミッタ電極を接続する際のエッチング加工
時に、エミッタ取り出し電極の膜厚を稼げるので、エミ
ッタ取り出し電極の掘れ過ぎを補償することができる。
【００７５】さらにまた、エッチングストップ検出層
は、エミッタ電極のエッチング加工時に同時に削られる
ので、このエッチングストップ検出層自体が、段差を増
大させる要因にはならない。
は、エミッタ電極のエッチング加工時に同時に削られる
ので、このエッチングストップ検出層自体が、段差を増
大させる要因にはならない。
【図１】図１は本発明の第１実施例に係るＢｉＣＭＯＳ
型半導体装置の要部断面図である。
型半導体装置の要部断面図である。
【図２】図２は図１に示すＢｉＣＭＯＳ型半導体装置の
製造過程を示す要部断面図である。
製造過程を示す要部断面図である。
【図３】図３は図２の続きの工程を示す要部断面図であ
る。
る。
【図４】図４は図３の続きの工程を示す要部断面図であ
る。
る。
【図５】図５は図４の続きの工程を示す要部断面図であ
る。
る。
【図６】図６は図５の続きの工程を示す要部断面図であ
る。
る。
【図７】図７は図６の続きの工程を示す要部断面図であ
る。
る。
【図８】図８は図７の続きの工程を示す要部断面図であ
る。
る。
【図９】図９は図８の続きの工程を示す要部断面図であ
る。
る。
【図１０】図１０は図９の続きの工程を示す要部断面図
である。
である。
【図１１】図１１は図１０の続きの工程を示す要部断面
図である。
図である。
【図１２】図１２は本発明の他の実施例に係るＢｉＣＭ
ＯＳ型半導体装置の製造工程を示す要部断面図である。
ＯＳ型半導体装置の製造工程を示す要部断面図である。
【図１３】図１３は図１２の続きの工程を示す要部断面
図である。
図である。
【図１４】図１４は図１３の続きの工程を示す要部断面
図である。
図である。
【図１５】図１５は図１４の続きの工程を示す要部断面
図である。
図である。
【図１６】図１６は図１５の続きの工程を示す要部断面
図である。
図である。
【図１７】図１７は図１６の続きの工程を示す要部断面
図である。
図である。
【図１８】図１８は図１７の続きの工程を示す要部断面
図である。
図である。
１２… バイポーラトランジスタ形成領域 １４… ＭＯＳトランジスタ形成領域 ２０… 半導体装置 ２２… 半導体基板 ２４… エピタキシャル層 ２６… コレクタ埋め込み層 ２８… 素子分離絶縁膜（ＬＯＣＯＳ） ３６… ゲート電極 ５２… ベース取り出し電極 ５４… 配線層 ５６，６０… ＴＥＯＳ−ＣＶＤ膜 ５８… リフロー膜（平坦化兼オフセット絶縁膜） ６２… グラフトベース領域 ６４… ベース・エミッタ用開口部 ６８… 真性ベース領域 ７０… 絶縁性サイドウォール ７２… エミッタ取り出し電極 １００… エッチングストップ検出層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田平 浩一 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内
Claims (15)
- 【請求項１】 半導体基板上に、ＭＯＳトランジスタと
バイポーラトランジスタとが形成されたＢｉＣＭＯＳ型
半導体装置であって、 上記ＭＯＳトランジスタのゲート電極が、半導体基板の
表面に成膜される導電層のうちの第１層目に成膜される
第１導電層で構成してあり、 上記バイポーラトランジスタのベース取り出し電極が、
第２層目に成膜される第２導電層で構成してあり、 この第２導電層は、ＭＯＳトランジスタ形成領域では、
ＭＯＳトランジスタのソース・ドレイン領域に接続され
る配線層となり、 この第２導電層の上に、平坦化兼オフセット絶縁膜が形
成してあり、 バイポーラトランジスタ形成領域に位置する平坦化兼オ
フセット絶縁膜および上記ベース取り出し電極には、ベ
ース・エミッタ用開口部が形成してあり、 このベース・エミッタ用開口部には、絶縁性サイドウォ
ールが形成してあり、 この絶縁性サイドウォールが形成してあるベース・エミ
ッタ用開口部内に、エミッタ取り出し電極が入り込むよ
うに形成してあり、 上記絶縁性サイドウォールで絶縁された上記ベース取り
出し電極およびエミッタ取り出し電極からの不純物拡散
により、半導体基板の表面に、ベース領域およびエミッ
タ領域が自己整合的に形成してあるＢｉＣＭＯＳ型半導
体装置。 - 【請求項２】 上記平坦化兼オフセット絶縁膜が、不純
物を含むリフロー膜で構成してある請求項１に記載のＢ
ｉＣＭＯＳ型半導体装置。 - 【請求項３】 上記リフロー膜の少なくとも下層側に
は、不純物を含まないノンドープ絶縁膜が形成してある
請求項２に記載のＢｉＣＭＯＳ型半導体装置。 - 【請求項４】 上記ノンドープ絶縁膜が、ＴＥＯＳを用
いたＣＶＤ膜で構成してある請求項３に記載のＢｉＣＭ
ＯＳ型半導体装置。 - 【請求項５】 上記第１導電層および第２導電層のうち
の少なくとも一方が、ポリシリコン膜と、シリサイド膜
との積層構造であるポリサイド膜で構成してある請求項
１〜４のいずれかに記載のＢｉＣＭＯＳ型半導体装置。 - 【請求項６】 半導体基板上に、ＭＯＳトランジスタと
バイポーラトランジスタとを形成するＢｉＣＭＯＳ型半
導体装置の製造方法であって、 半導体基板の表面に、ゲート絶縁層を介して第１導電層
を成膜する工程と、 上記第１導電層をエッチング加工し、ＭＯＳトランジス
タ形成領域に、ＭＯＳトランジスタのゲート電極を形成
する工程と、 上記ゲート電極の上に、層間絶縁膜を成膜する工程と、 この層間絶縁膜の上に、第２導電層を形成する工程と、 この第２導電層をエッチング加工し、バイポーラトラン
ジスタ形成領域には、ベース取り出し電極を形成し、Ｍ
ＯＳトランジスタ形成領域には、ＭＯＳトランジスタの
ソース・ドレイン領域に接続される配線層を形成する工
程と、 上記ベース取り出し電極および配線層を構成する第２導
電層の上に、平坦化兼オフセット絶縁膜を形成する工程
と、 上記平坦化兼オフセット絶縁膜の表面を平坦化する工程
と、 上記ベース取り出し電極に含まれる不純物を半導体基板
の表面に固相拡散させ、ベース領域を自己整合的に形成
する工程と、 上記バイポーラトランジスタ形成領域に位置する平坦化
兼オフセット絶縁膜および上記ベース取り出し電極をエ
ッチング加工し、半導体基板の表面を露出するベース・
エミッタ用開口部を形成する工程と、 上記ベース・エミッタ用開口部の内壁部に、絶縁性サイ
ドウォールを形成する工程と、 上記絶縁性サイドウォールが形成してあるベース・エミ
ッタ用開口部内に、エミッタ取り出し電極を入り込むよ
うに形成する工程と、 上記エミッタ取り出し電極からの不純物拡散により、半
導体基板の表面に、エミッタ領域を自己整合的に形成す
る工程とを有するＢｉＣＭＯＳ型半導体装置の製造方
法。 - 【請求項７】 上記平坦化兼オフセット絶縁膜を、不純
物を含むリフロー膜で構成し、このリフロー膜を熱処理
することにより、平坦化処理を行い、その熱処理時に、
同時に、上記ベース取り出し電極に含まれる不純物を半
導体基板の表面に拡散させ、ベース領域を自己整合的に
形成することを特徴とする請求項６に記載のＢｉＣＭＯ
Ｓ型半導体装置の製造方法。 - 【請求項８】 上記リフロー膜の少なくとも下層側に
は、不純物を含まないノンドープ絶縁膜を形成すること
を特徴とする請求項７に記載のＢｉＣＭＯＳ型半導体装
置の製造方法。 - 【請求項９】 上記ノンドープ絶縁膜を、ＴＥＯＳを用
いたＣＶＤ法により形成することを特徴とする請求項８
に記載のＢｉＣＭＯＳ型半導体装置の製造方法。 - 【請求項１０】 上記第１導電層および第２導電層のう
ちの少なくとも一方を、ポリシリコン膜と、シリサイド
膜との積層構造であるポリサイド膜で形成することを特
徴とする請求項６〜９のいずれかに記載のＢｉＣＭＯＳ
型半導体装置の製造方法。 - 【請求項１１】 半導体基板上に、ＭＯＳトランジスタ
とバイポーラトランジスタとを形成するＢｉＣＭＯＳ型
半導体装置の製造方法であって、 半導体基板の表面に、ゲート絶縁層を介して第１導電層
を成膜する工程と、 上記第１導電層をエッチング加工し、ＭＯＳトランジス
タ形成領域に、ＭＯＳトランジスタのゲート電極を形成
する工程と、 上記ゲート電極の上に、層間絶縁膜を成膜する工程と、 この層間絶縁膜の上に、第２導電層を形成する工程と、 この第２導電層をエッチング加工し、バイポーラトラン
ジスタ形成領域には、ベース取り出し電極を形成し、Ｍ
ＯＳトランジスタ形成領域には、ＭＯＳトランジスタの
ソース・ドレイン領域に接続される配線層を形成する工
程と、 上記ベース取り出し電極および配線層を構成する第２導
電層の上に、平坦化兼オフセット絶縁膜を形成する工程
と、 上記平坦化兼オフセット絶縁膜の表面を平坦化する工程
と、 上記ベース取り出し電極に含まれる不純物を半導体基板
の表面に固相拡散させ、ベース領域を自己整合的に形成
する工程と、 上記平坦化兼オフセット絶縁膜の上にエッチングストッ
プ検出層を形成する工程と、 上記バイポーラトランジスタ形成領域に位置するエッチ
ングストップ検出層、平坦化兼オフセット絶縁膜および
上記ベース取り出し電極をエッチング加工し、半導体基
板の表面を露出するベース・エミッタ用開口部を形成す
る工程と、 上記ベース・エミッタ用開口部内に入り込むように、サ
イドウォール形成用絶縁膜を形成する工程と、 上記サイドウォール形成用絶縁膜を、上記エッチングス
トップ検出層の表面が露出することを検知するまで、全
面エッチバック加工し、上記ベース・エミッタ用開口部
の内壁部に、絶縁性サイドウォールを形成する工程と、 上記絶縁性サイドウォールが形成してあるベース・エミ
ッタ用開口部内に、エミッタ取り出し電極を入り込むよ
うに形成し、このエミッタ取り出し電極のエッチング加
工時に、エミッタ取り出し電極の下部以外の部分の上記
エッチングストップ検出層を除去する工程と、 上記エミッタ取り出し電極からの不純物拡散により、半
導体基板の表面に、エミッタ領域を自己整合的に形成す
る工程とを有するＢｉＣＭＯＳ型半導体装置の製造方
法。 - 【請求項１２】 上記平坦化兼オフセット絶縁膜を、不
純物を含むリフロー膜で構成し、このリフロー膜を熱処
理することにより、平坦化処理を行い、その熱処理時
に、同時に、上記ベース取り出し電極に含まれる不純物
を半導体基板の表面に拡散させ、ベース領域を自己整合
的に形成することを特徴とする請求項１１に記載のＢｉ
ＣＭＯＳ型半導体装置の製造方法。 - 【請求項１３】 上記リフロー膜の少なくとも下層側に
は、不純物を含まないノンドープ絶縁膜を形成すること
を特徴とする請求項１２に記載のＢｉＣＭＯＳ型半導体
装置の製造方法。 - 【請求項１４】 上記ノンドープ絶縁膜を、ＴＥＯＳを
用いたＣＶＤ法により形成することを特徴とする請求項
１３に記載のＢｉＣＭＯＳ型半導体装置の製造方法。 - 【請求項１５】 上記第１導電層および第２導電層のう
ちの少なくとも一方を、ポリシリコン膜と、シリサイド
膜との積層構造であるポリサイド膜で形成することを特
徴とする請求項１１〜１４のいずれかに記載のＢｉＣＭ
ＯＳ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09030594A JP3240823B2 (ja) | 1994-04-27 | 1994-04-27 | ＢｉＣＭＯＳ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09030594A JP3240823B2 (ja) | 1994-04-27 | 1994-04-27 | ＢｉＣＭＯＳ型半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07297305A true JPH07297305A (ja) | 1995-11-10 |
| JP3240823B2 JP3240823B2 (ja) | 2001-12-25 |
Family
ID=13994835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09030594A Expired - Fee Related JP3240823B2 (ja) | 1994-04-27 | 1994-04-27 | ＢｉＣＭＯＳ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3240823B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8110463B2 (en) | 2008-02-01 | 2012-02-07 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device |
-
1994
- 1994-04-27 JP JP09030594A patent/JP3240823B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8110463B2 (en) | 2008-02-01 | 2012-02-07 | Sanyo Electric Co., Ltd. | Method of fabricating semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3240823B2 (ja) | 2001-12-25 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |