JPS6269638A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPS6269638A
JPS6269638A JP21152085A JP21152085A JPS6269638A JP S6269638 A JPS6269638 A JP S6269638A JP 21152085 A JP21152085 A JP 21152085A JP 21152085 A JP21152085 A JP 21152085A JP S6269638 A JPS6269638 A JP S6269638A
Authority
JP
Japan
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layer
polycrystalline silicon
region
integrated circuit
isolating region
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Pending
Application number
JP21152085A
Other languages
English (en)
Inventor
Masahiko Honda
本田　政彦
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体集積回路装置、特に素子内外の分離方法
に関する。
〔従来の技術〕
第２図は従来の半導体集積回路装置の断面図を表わした
ものである。図においてｌはＰ型シリコ□ン基板、２，
２′　は素子間分離用溝型絶縁領域、’ｅ　４’、　４
”、　４１／／はＭＯＳ型電界効果トランジスタのソー
ス・ドレイン領域である。６はチャンネル領域、７はゲ
ート酸化膜、８は多結晶シリコンゲートである。
〔発明が解決しようとする問題点〕
上述した従来の半導体集積回路装置の場合、ショートチ
ャンネル化した場合、いくつかの不具合が生じるという
問題がある。例えばジロートチヤンネル化した場合、ソ
ース・ドレイン領域は必然的に浅くしなければならずそ
の為に拡散層抵抗は大きくなる。また、ドレイン−ソー
ス間の耐圧も同様にショートチャンネル化によって、下
がらざるを得ないという欠点がある。
〔問題点を解決するための手段〕
本発明の半導体集積回路装置は、半導体基板に表面から
内部に向かう溝を複数選択的に形成させた後、絶縁膜に
よって平坦化させた半導体基板において前記溝型絶縁領
域を素子間分離領域とＭＯＳ型電界効果トランジスタの
ソース・ドレイン分離領域の２種類設けたことを特徴と
するものである。
〔実施例〕
本発明を適用した半導体集積回路装置の実施例をその工
程順に従って示す。
第３図に示すようにＰ型シリコン基板ｌの表面から内部
に向けて深さ４μｍの溝２．２’、３を形成した後１０
００Ｃの熱酸化及びＣＶＤ法によるＳｉｇｈの酸化膜に
より溝部を埋め平坦化した後シリコン基板表面が出るま
でプラズマエッチ方式か又はウェットエッチ方式でエツ
チングを行なう。
次に第４図に示すようにＮ型不純物（例えばＰ−）を熱
拡散法またはイオン注入法により第１Ｎ＋領域４．４’
、４”、４″′を形成した後半導体表面に均一に多結晶
シリコンを３００Ａ成長させさらにレーザーアニール法
により単結晶９化を行なう。
次に第５図に示す様に単結晶化されたシリコン９０表面
を２００Ａ熱酸化７を行なった後さらに素子分離領域２
の頭上部をＳｉ、Ｎ、の窒化膜１０をマスクに使って熱
酸化を行なう。
次に第６図に示すよ５に単結晶領域９にＭＯＳ型電界効
果トランジスタのしきい値電圧を考慮してＰ型不純物（
例えばＢ　）をイオン注入を行ない、その後多結晶シリ
コンを２００ＯＡ成長させパターニングを行なう。
次に第１図に示すように多結晶シリコン８をマスクにし
て全面にＮ型不純物（例えばＡｓ）　　をイオン注入す
ることにより、第２ＯＮ＋領域が形成される。
その際電気的に第１Ｎ＋領域と第２ＮＨ−領域が接続さ
れる様にエネルギーを調整する。
〔発明の効果〕
以上説明した様に本発明はＭＯＳ型電界効果トランジス
タのソース−ドレイン間に溝型絶縁領域を設ける事によ
りソース・ドレイン部を深くすることができ拡散層抵抗
を小さくすることがでとるだけでなくシ璽−トチャンネ
ル化に伴なうドレイン・ソース間の空乏層の広がりをお
さえる為耐圧低下を防ぐこともできる効果がある。
【図面の簡単な説明】
第１図は本発明を実施した半導体集積回路装置の断面図
、第２図は従来の半導体集積回路装置の断面図、第３図
から第６図は本発明を実施した半導体集積回路装置を工
程順に示したものである。 ｌ・・・・・・Ｐ型シリコン基板、２．２’・・・・・
・素子間分離用溝型絶縁領域、３・・・・・・ドレイン
・ソース間分離用溝型絶縁領域、４　、４　／、　４　
／／　、　４　／／／・・・・・・第１Ｎ＋領域、５・
・・・・・第２Ｎ＋領域、６・・・・・・チャンネル領
域、７・・・・・・ゲート酸化膜、８・・・・・・多結
晶シリコンゲート、９・・・・・・単結晶化されたシリ
コン領域、ｌＯ・・・・・・窒化膜。 第１図 第２図

Claims (1)

    【特許請求の範囲】
  1. 半導体基板に表面から内部に向かう溝を複数選択的に形
    成させた後絶縁膜によって平坦化させた半導体基板にお
    いて、前記溝型絶縁領域を素子間分離領域とＭＯＳ型電
    界効果トランジスタのソース、ドレイン分離領域の２種
    類設けたことを特徴とする半導体集積回路装置。
JP21152085A 1985-09-24 1985-09-24 半導体集積回路装置 Pending JPS6269638A (ja)

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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5492075A (en) * 1977-12-28 1979-07-20 Seiko Epson Corp Semiconductor device
JPS5919473A (ja) * 1982-07-23 1984-01-31 Toshiba Corp 固体撮像装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5492075A (en) * 1977-12-28 1979-07-20 Seiko Epson Corp Semiconductor device
JPS5919473A (ja) * 1982-07-23 1984-01-31 Toshiba Corp 固体撮像装置

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