CN104221148A - 半导体装置以及使用该半导体装置的功率转换装置 - Google Patents

半导体装置以及使用该半导体装置的功率转换装置 Download PDF

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Abstract

本发明提供了一种施加了负电压浪涌时，具有能够防止他相的高侧驱动电路的误动作的置位用和复位用这两个电平移位电路的半导体装置和使用该半导体装置的功率转换装置。3相单芯片栅极驱动器IC等半导体装置(100)中，通过在非相对面(11)、(12)配置构成置位用和复位用这两个电平移位电路(6)、(7)的HVNMOS(28)，能够减少因负电压浪涌流入他相的HVNMOS(28)的漏极(26)的电子流量。此外，将从对手侧的相对面(9)到构成置位用和复位用这两个电平移位电路(6)、(7)的HVNMOS(28)的漏极(26)的各自的距离(K1)和(K2)设置为150μm以上，能够防止未施加负浪涌的他相的高侧驱动电路的误动作。

Description

半导体装置以及使用该半导体装置的功率转换装置
技术领域
本发明涉及具有电平移位电路的高耐压IC等半导体装置以及使用该半导体装置的逆变器等功率转换装置。
背景技术
图8是3相电动机Mo和驱动3相电动机Mo的3相逆变器的电路图。3相逆变器由功率模块和对其进行控制的高耐压IC构成。功率模块由开关元件Q1～Q6以及作为FWD(Free Wheel Diode：续流二极管)的功率半导体元件D1～D6构成，利用这些功率半导体元件，组成了3相全桥电路。所述高耐压IC是如图9所示的3相单芯片栅极驱动器IC500、600。
3相逆变器由U相、V相、W相这三个半桥电路构成，每个半桥电路都由上臂功率半导体元件(Q1～Q3，D1～D3)和下臂功率半导体元件(Q4～Q6，D4～D6)构成。该上臂功率半导体元件(Q1～Q3，D1～D3)和下臂功率半导体元件(Q4～Q6，D4～D6)的连接点为半桥的中间点Z，与栅极驱动器IC的VS端子相连接。
另外，上臂功率半导体元件(Q1～Q3，D1～D3)和3相逆变器的P端子相连，下臂功率半导体元件(Q4～Q6，D4～D6)和3相逆变器的N端子相连。各相的中间点Z与作为感性负载(L负载)的3相电动机Mo相连。功率半导体元件例如由作为主开关元件的IGBT(绝缘栅型双极晶体管)和回流二极管构成。P端子和N端子与3相逆变器的主电源Vcc相连。
与功率半导体相连的布线上存在寄生电感Lo。在构成3相逆变器的功率半导体元件进行开关时，尤其是上臂功率半导体元件(例如，Q1)断开时，电流I经由D4从N端子流向中间点Z，并经由D2从中间点Z流向P端子。在电流I流过的这些路径上存在寄生电感Lo。
尤其是，受到流经D4的电流I和该寄生电感Lo的影响，与该功率半导体元件(Q1)相连的3相单芯片栅极驱动器IC500、600的VS端子的电位相对于3相逆变器的N端子的电位(公共电位(＝GND电位))瞬态地向负侧振动。即，会向VS端子施加低于N端子电位的负电压浪涌。
图9是现有的3相单芯片栅极驱动器IC500、600的要部配置图，该图的图(a)是U相、V相、W相的高侧驱动电路3、4、5以非平行方式配置时的图，该图的图(b)是U相、V相、W相的高侧驱动电路3、4、5以平行方式配置时的图。
该3相单芯片栅极驱动器IC500、600中，例如，在p半导体基板上为了形成高侧驱动电路3、4、5而形成3个n阱区。该n阱区是通过离子注入磷等5族杂质，然后进行热扩散而形成。该图的图(a)的V相上配置的HVNMOS(High-voltage n-channel metal-oxide semiconductor：高耐压NMOS)28配置在与隔着相间区域而连接的W相相对的相对面10，该图的图(b)的W相上配置的HVNMOS28配置在与隔着相间区域而电连接的V相相对的相对面10b。3相单芯片栅极驱动器IC500中，构成V相置位/复位用电平移位电路6a、7a的HVNMOS28的n漏极区域26各自与W相的相对面10b的距离M相等。另外，3相单芯片栅极驱动器IC600中，构成W相置位/复位用电平移位电路6b、7b的HVNMOS28的n漏极区域26各自与V相的相对面10的距离M相等
图10是图9(b)的3相单芯片栅极驱动器IC600的结构图，该图的图(a)是沿图9(b)的D-D’线截断后的要部剖视图，该图的图(b)是该图的图(a)的n漏极区域26附近的放大俯视图。图10中示出了电子50的流动。
V相的高侧驱动电路4包括：形成在p半导体基板21的表面层的n阱区29；连接VS端子且形成在n阱区29的表面层的p阱区30；与VB端子相连的n区域31；将成为高耐压结终端区域46(HVJT)的n阱区22a。
相间区域70中，在p半导体基板21的表面形成的p阱区60经由p基极区域23、36、37与接地电位的COM端子42相连。
W相的HVNMOS28包括：将成为漂移区域的n阱区22b；在p基极区域23形成的n源极区域24。还包括：在n源极区域24和n阱区22b所夹的p基极区域23上隔着栅极绝缘膜形成的栅极端子43；在n阱区22b形成的n漏极区域26；与该n漏极区域26相连的漏极端子44。
在图10中，V相的VS端子40输入负电压浪涌，形成V相的高侧驱动电路4的n阱区29下冲至负电压的情况下，从n阱区22a(相对面10)向p阱区60注入电子50。注入的电子50流入构成W相的电平移位电路6b的HVNMOS28的n漏极区域26。该电子50经由与漏极端子44相连的电平移位电阻45b向W相的高侧驱动电路5流去。电子50流入电平移位电阻45b，从而发生电压下降。因此，一旦流入n漏极区域26的电子50的流量变多，电压下降就变大，于是导致W相的高侧驱动电路5误动作。
而对于形成所述V相高侧驱动电路4的高耐压结终端区域46的n阱区22a和形成W相高侧驱动电路5的高耐压结终端区域的n阱区22b，将它们隔着相间区域而彼此相对的pn结面称为相对面10(V相侧)、10b(W相侧)，将它们互不相对的pn结面称为非相对面11b(V相侧)、12b(W相侧)。
专利文献1中，记载有如下方法：为防止输入到高耐压IC的负电压浪涌引起高侧驱动电路的误动作，在下落至负电压的VS端子和GND端子之间插入二极管，阻止负电压的下落。
此外，专利文献2中记载有如下方法：与电平移位电路并联地设置与误动作检测电路相连的虚设电平移位电路。这些方法都是以1相(半桥)的栅极驱动器IC为对象而设置误动作防止功能的技术，是针对本相的对策，而不是针对他相的对策。
作为输入了负电压浪涌时的高侧驱动电路的误动作防止措施，进一步说明前述专利文献1和专利文献2的内容。专利文献1中记载了，在半桥中，在公共接地节点COM(GND端子)和虚拟接地节点VS(VS端子)之间，利用公共的基板区域，在高耐压IC内部设置高耐压二极管。若虚拟接地电位节点VS成为负电位，则钳位用高耐压二极管成为正向偏置状态。向虚拟接地电位节点VS提供电流，能够将虚拟接地电位节点VS的电压电平钳位至电压电平GND-Vf，该电压电平GND-Vf比公共接地节点COM的接地电压低自己的顺向下降电压(Vf)，因此，能够吸收负电压浪涌，降低虚拟接地电位VS的下冲。
专利文献2中记载了如下技术：在L负载的半桥中，误信号检测电路与电平移位电路并联连接，关于误信号检测电路，构成电平移位电路的HVNMOS为通常状态下固定截止的虚设开关元件，具有导通用(置位用)和截止用(复位用)的两个电平移位电路，两者结构相同。误信号检测电路输出误信号检测用电路的电压下降，作为表示电平移位电路中产生误信号的误信号产生信号SD，误信号产生信号SD经由非门输入误动作防止电路，误动作防止电路根据该误信号产生信号SD，进行规定的用来防止误动作的处理。
此外，专利文献3中并没有明确记载3相单芯片栅极驱动器IC中构成用于放大电平的电平移位电路的HVNMOS被配置于他相的相对面还是被配置于非相对面(这里是正交面)。
现有技术文献
专利文献
专利文献1：日本专利特开2010-263116号公报
专利文献2：日本专利特开2005-176174号公报
专利文献3：日本专利特开平9-55498号公报
发明内容
发明希望解决的问题
图9和图10中所示的现有的3相单芯片驱动器IC500、600中，构成置位用、复位用电平移位电路6b、7b的HVNMOS28都形成在相对面10b。这样的结构中，例如V相施加了负电压浪涌的情况下，W相HVNMOS28的n漏极区域26中流入大量电子50，W相高侧驱动电路发生误动作。
所述专利文献1、2中，在高耐压IC的内部需要形成高耐压二极管或者误动作检测用HVNMOS，芯片面积增加。例如，600V级别的高耐压IC中的高耐压结终端区域宽度(HVJT的宽度)为100μm左右，因此3相单芯片栅极驱动器IC的芯片尺寸为半桥用单芯片驱动器IC的3倍左右，芯片面积大幅增加。
此外，现有的负电压浪涌的误动作防止措施是针对半桥用的栅极驱动器IC，是针对本相的误动作抑制或检测功能，因此对于3相单芯片栅极驱动器IC等情形下发生的电子流入他相而导致的高侧驱动电路误动作并无效果。
本发明的目的在于解决上述问题，提供一种具有置位用和复位用这两个电平移位电路的半导体装置和使用该半导体装置的功率转换装置，在施加了负电压浪涌时，能够防止他相的高侧驱动电路的误动作。
解决问题的手段
为解决上述问题、达成目的，本发明的半导体装置具有如下特征。具备：多个第2导电型的第1阱区，所述多个第2导电型的第1阱区被第1导电型区域所包围，以相互分开的方式设置在半导体基板的表面层；以及第1导电型的第2阱区，所述第1导电型的第2阱区被设置成与多个所述第1阱区中的所有第1阱区相接，从而构成所述第1导电型区域，并被施加低电位。多个所述第1阱区具有：设置在所述第1阱区的表面层且低电位侧的电位高于所述低电位的高侧驱动电路；与所述高侧驱动电路的电源的高电位侧连接且设置在所述第1阱区的所述表面层的第2导电型的拾取区域；设置在所述第2阱区和所述拾取区域之间的所述第1阱区中的高耐压结终端结构；以及设置在所述高耐压结终端结构和所述第2阱区的一部分并发送用于驱动所述高侧驱动电路的信号的两个电平移位元件。所述半导体装置中，所述两个电平移位元件被配置于不与相邻的所述第1阱区相对的非相对面，所述第1阱区和所述第2阱区的pn接合面中与相邻的所述第1阱区相对的pn接合面开始直到所述两个电平移位元件的高电位区域为止的距离都在150μm以上。
为解决上述问题、达成目的，本发明的半导体装置具有如下特征。具备：多个第2导电型的第1阱区，所述多个第2导电型的第1阱区被第1导电型区域所包围，以相互分开的方式设置在半导体基板的表面层；以及第1导电型的第2阱区，所述第1导电型的第2阱区被设置成与多个所述第1阱区中的所有第1阱区相接，慈悲愤然构成所述第1导电型区域，并被施加低电位。多个所述第1阱区具有：设置在所述第1阱区的表面层且低电位侧的电位高于所述低电位的高侧驱动电路；与所述高侧驱动电路的电源的高电位侧连接且设置在所述第1阱区的所述表面层的第2导电型的拾取区域；设置在所述第2阱区和所述拾取区域之间的所述第1阱区中的高耐压结终端结构；以及设置在所述高耐压结终端结构和所述第2阱区的一部分并发送用于驱动所述高侧驱动电路的信号。所述半导体装置中，所述两个电平移位元件被配置于不与相邻的所述第1阱区相对的非相对面，从相邻的所述第1阱区开始直到所述两个电平移位元件的高电位区域为止的距离之差在10μm以下。
此外，本发明的半导体装置的特征在于，在上述发明中，所述第1阱区和所述第2阱区的pn接合面中与相邻的所述第1阱区相对的pn接合面开始直到所述拾取区域为止的距离比从与相邻的所述第1阱区相对的pn接合面开始直到所述两个电平移位元件的高电位区域为止的距离更近。
此外，本发明的半导体装置的特征在于，在上述发明中，从相邻的所述第1阱区开始直到所述两个电平移位元件的高电位区域为止的距离大致相等。
此外，本发明的半导体装置的特征在于，在上述发明中，所述第1阱区和所述第2阱区的pn接合面中与相邻的所述第1阱区相对的pn接合面开始直到所述两个电平移位元件的高电位区域为止的距离都在150μm以上。
此外，本发明的半导体装置的特征在于，在上述发明中，所述第1阱区和所述第2阱区的pn接合面中与相邻的所述第1阱区相对的pn接合面开始直到所述两个电平移位元件的高电位区域为止的距离在500μm以下。
此外，本发明的功率转换装置的特征在于，装载有上述的半导体装置。
发明效果
根据本发明的半导体装置，能够减少因负电压浪涌而流入他相的电平移位元件的高电位区域的电子流量。因此，能够抑制具有至少两个电平移位元件的高侧驱动电路的误动作。
结果，能够提高高耐压IC的负电压浪涌耐量。
附图说明
图1是本发明实施例1的半导体装置100的结构图，图1(a)是要部俯视图，图1(b)是图1(a)的漏极附近的细节俯视图。
图2是图1各部的剖视图，图2(a)是沿图1(a)的A-A’线(虚线)截断后的要部剖视图，图2(b)是沿图1(a)的B-B’线(实线)截断后的要部剖视图，图2(c)是沿图1(a)的C-C’线(点划线)截断后的要部剖视图。
图3是表示V相的VS端子40施加了负电压浪涌时进入U相的电子50的流动的图，图3(a)是表示在沿图1(a)中B-B’线截断后的部位所流动的电子50的图，图3(b)是表示在沿图1(a)中C-C’线截断后的部位所流动的电子50的图。
图4是表示从U相的相对面9流入U相的n阱区22、8的电子50进入n漏极区域26的情况下电子50的流量与从相对面9到n漏极区域26的距离K1以及距离K2之间的关系的图。
图5是在施加了负电压浪涌时，比较将HVNMOS28配置在相对面9和将HVNMOS28配置在非相对面11这两种情况下流入漏极的电子50的流量的图。
图6是本发明实施例2的半导体装置的要部俯视图。
图7是本发明实施例3的功率转换装置300的要部电路图。
图8是3相电动机Mo和驱动3相电动机的3相逆变器的电路图。
图9是现有的3相单芯片栅极驱动器IC500、600的要部配置图，图9(a)是U相、V相、W相的高侧驱动电路3、4、5以非平行方式配置时的图，图9(b)是U相、V相、W相的高侧驱动电路3、4、5以平行方式配置时的图。
图10是图9(b)的3相单芯片栅极驱动器IC600的结构图，图10(a)是沿图9(b)的D-D’线截断后的要部剖视图，图10(b)是图10(a)的n漏极区域26附近的放大俯视图。
图11是表示实施例1的半导体装置的另一例的剖视图。
图12是表示实施例1的半导体装置的另一例的剖视图。
具体实施方式
本发明是对于3相单芯片栅极驱动器IC而言，在发生负电压浪涌时，电子向相邻(从U相至V、W相等)的高侧驱动电路流入而引起高侧驱动电路的误动作。接下来，借用以下的实施例来说明实施方式。
〈实施例1〉
图1和图2是本发明实施例1的半导体装置100的结构图，图1(a)是要部俯视图，图1(b)是图1(a)的漏极附近的细节俯视图，图2(a)是沿图1(a)的A-A’线(虚线)截断后的要部剖视图，图2(b)是沿图1(a)的B-B’线(实线)截断后的要部剖视图，图2(c)是沿图1(a)的C-C’线(点划线)截断后的要部剖视图。图1中U相被描绘在V相的左侧，图2中U相被描绘在V相的右侧。
该半导体装置100是具有电平移位电路的高耐压IC，例如，是搭载有驱动3相逆变器的驱动电路的3相单芯片栅极驱动器IC。图1(a)中，该半导体装置100包括：低侧驱动电路1、控制电路2、U相高侧驱动电路3、V相高侧驱动电路4、W相高侧驱动电路5。半导体装置100包括：包围高侧驱动电路3、4、5的高耐压结终端结构(46等)；置位用电平移位电路(6等)，该置位用电平移位电路(6等)配置于形成该高耐压结终端结构的部分n阱区(22、22a等)；复位用电平移位电路(7等)；形成于一个高侧驱动电路和另一个高侧驱动电路之间的相间区域70。以包围n阱区(8、29等)的方式形成n阱区(22、22a等)，n阱区(22、22a等)的平面外形形状呈由多个直线部和拐角部组成的近似多边形。
例如，以U相为例进行说明，该置位用和复位用电平移位电路6、7包括根据控制电路2的信号而导通/截止的电平移位元件以及与电平移位元件的高电位侧连接的电平移位电阻。电平移位电路6、7连接电平移位元件同电平移位电阻的连接点和高侧驱动电路。电平移位电路6、7并不配置于与隔着相间区域而连接的他相(例如V相)的n阱区22相对的相对面9，而是以与垂直于相对面9的面相对的方式配置。
此外，希望将以下距离设为相等：构成置位用和复位用电平移位电路6、7的HVNMOS28各自的n漏极区域26与同本相的相对面9相对的他相的相对面10(对手侧(V相)的相对面)之间的本相距离设为相等，即，从电平移位电路6的n阱区26至相对面10之间的距离K10与从电平移位电路7的n阱区26至相对面10之间的距离K11设为相等。
但是，即便由于制造偏差而产生若干差异也没有问题。另外，即便不是等距离，优选距离K10和距离K11之差在10μm以下。如果距离K10和距离K11之差在10μm以下，就能够抑制流入n漏极区域26的电子50的流量差所引起的高侧驱动电路3的误动作。对于从相对面9(本相侧(U相)的相对面)至本相n漏极区域26的距离K1以及距离K2之差进行设计也同样能够抑制流入n漏极区域26的电子50的流量差所引起的高侧驱动电路3的误动作。相对面9和非相对面11是n阱区22和p阱区60的pn接合面。以下说明中，对于U相、V相、W相，HVNMOS的符号和构成HVNMOS的各部分的符号使用相同的符号。
图1(b)中，n漏极区域26和连接至VB端子41a的拾取区域、即n区域31a之间的n阱区22成为电平移位电阻45。VB端子41a与驱动高侧驱动电路的电源(输出VS电位加上规定电压(例如15V等)而成的电压)相连，向作为拾取区域的n区域31a施加对高侧驱动电路进行驱动的电源电压。
图2中，该半导体装置100的U相电平移位电路6的HVNMOS28包括配置于p半导体基板21的表面层的多个n阱区22、和以横跨n阱区22和相间区域70的p阱区60的方式配置的p基极区域23，所述p阱区60在半导体基板21的表面层与n阱区22相邻地进行配置。如图1(b)所示，p基极区域23与p基极区域36a相连接。
HVNMOS28包括配置于p基极区域23的表面层的n源极区域24以及p接触区域25、以及以与p基极区域23分隔开的方式配置于n阱区22的表面层的n漏极区域26。如图1(b)所示，p接触区域25与p区域39a连接。HVNMOS28包括栅极电极27、作为拾取区域的n区域31a以及与n区域31a相连的VB端子41a，所述栅极电极27隔着未图示的栅极绝缘膜配置于n源极区域24和n阱区22所夹的p基极区域23上，所述n区域31a以与n漏极区域26分隔开的方式配置于n阱区22的表面层。
此外，n漏极区域26是HVNMOS28的高电位区域，n源极区域24是HVNMOS28的低电位区域。作为拾取区域的n区域31a配置于比n漏极区域26更靠近相对面9的位置。此外，HVNMOS28包括与栅极电极27相连的栅极端子43以及与n漏极区域26相连的漏极端子44。U相的高侧驱动电路3中，n漏极区域26和n区域31a之间的n阱区22是电平移位电阻45。
V相高侧驱动电路4包括：隔着p阱区60同n阱区22分隔开且配置于p半导体基板21的表面层的另一(左侧)n阱区22a(即，从U相高侧驱动电路3观察，相邻的n阱区)；与n阱区22a相接的n阱区29；配置于n阱区29的表面层的p阱区30；与p阱区30分隔开且配置于跨n阱区22a和n阱区29的表面层的n区域31。V相高侧驱动电路4包括：配置于p阱区30的表面层的n区域32和p区域33；与n区域32分隔开配置的n区域34；在n区域32和n区域34所夹的区域中隔着未图示的栅极绝缘膜配置于p阱区30上的栅极电极35。此外，高侧驱动电路4还包括与n区域32以及p区域33相连接的VS端子40；与n区域31相连接的VB端子41。
在相间区域70中，在p半导体基板21上，包括：配置在U相n阱22以及V相n阱22a之间的p阱区60；以跨p阱区60和n阱区22a的方式配置的p基极区域36；在被两个p基极区域23、36所夹的p阱区60的表面层，以同两个p基极区域23、36分隔开的方式配置的p基极区域37。在相间区域70中，包括：配置在p基极区域37的表面层的p区域38；配置在p基极区域36的表面层的p区域39；与p区域39、p区域38、p接触区域25以及n源极区域24相连接的COM端子42。另外，也可以省略所述的两个p基极区域36、37。
而在U相高侧驱动电路3中，n区域31a与p基极区域36a之间的n阱区22主要是形成高耐压结终端结构的高耐压结终端区域46a。V相高侧驱动电路4中，n区域31与p基极区域36之间的n阱区22a主要是形成高耐压结终端结构的高耐压结终端区域46、46a。形成了高耐压结终端结构的高耐压结终端区域46是确保低侧驱动电机1或控制电路2与各相(U相、V相、W相)的高侧驱动电路3、4、5之间的耐压的区域，还是确保各相的高侧驱动电路3、4、5之间的耐压的区域。
另外，U相的符号中，30a,31a,32a,33a,34a,35a,36a,40a,41a,46a相当于V相的符号30,31,32,33,34,35,36,40,41,46。
图3是表示V相的VS端子40施加了负电压浪涌时进入U相的电子50的流动的图，图3(a)是表示在沿图1(a)中B-B’线截断后的部位所流动的电子50的图，图3(b)是表示在沿图1(a)中C-C’线截断后的部位所流动的电子50的图。
V相的VS端子40施加了负电压浪涌时，图3(a)中，电子50从V相的n阱区22a，经由V相的n阱区22a与相间区域70之间的PN接合面(相对面10)，注入p阱区60。注入P阱区60的电子50经由作为PN接合面的相对面9，流入U相的n阱区22。流入U相的n阱区22的电子50经由n区域31a流入VB端子41a。
另一方面，图3(b)中，电子50从V相的n阱区22a经由V相的n阱区22a与相间区域70之间的PN接合面(相对面10)，注入p阱区60。注入p阱区60的电子50经由作为PN接合面的相对面9，流入U相的n阱区22。流入U相的n阱区22的电子50经由n区域31a流入VB端子41a。流入U相的n阱区22的电子50中的一部分流入n漏极区域26。流入n漏极区域26的电子50经由电平移位电阻45流入VB端子41a。电子50流过的路径较长，串联电阻(n阱区22、8的横向电阻)与电子50的路径长度成正比地变大，因此流入n漏极区域26的电子50的流量变少。流入HVNMOS28的n漏极区域26的电子50向U相的高侧驱动电路3流去。向n漏极区域26流入的电子50的流量较少，因此，电平移位电阻45处产生的电压下降也变小。因此，高侧驱动电路3的误动作发生变难。
另外，如前所述，U相的HVNMOS28配置于不同于相对面9的非相对面11、12，从相对面10到置位用HVNMOS28的n漏极区域26的距离K10与从相对面10到复位用HVNMOS28的n漏极区域26的距离K11之差为10μm以下。因此，流入各HVNMOS28的n漏极区域26的电子50的流量之差变小。因此，能够防止在流入各HVNMOS28的n漏极区域26的电子50的流量之差较大时产生的高侧驱动电路3的误动作。较优选的是，距离K10和距离K11的距离没有差异，即，优选距离K10和距离K11的距离大致相等。由此，能够使得流入各HVNMOS28的n漏极区域26的电子50的流量大致相等。上面虽然以U相的高侧驱动电路3为例进行了说明，但并不限于U相的高侧驱动电路3，也能够同样适用于V相的高侧驱动电路4、W相的高侧驱动电路5。
图4是表示从U相的相对面9流入U相的n阱区22、8的电子50进入n漏极区域26的情况下电子50的流量与从相对面9到n漏极区域26的距离K1以及距离K2之间的关系的图。
如图4所示，若距离K1和距离K2变大，则电子50的流量快速减少。尤其是距离K1和距离K2在100μm～200μm之间时，电子50的流量急剧减少。具体而言，流入n漏极区域的电子50的流量在距离K1和距离K2为150μm时减少至大约50％，在距离K1和距离K2为200μm时减少至大约1/5。若距离K1和距离K2超过200μm，则电子的流量基本恒定地持续减少，而在距离K1和距离K2在500μm附近时，电子的流量基本变为0，电子的流量的下降率饱和。因此，只要将距离K1和距离K2设为150μm以上、500μm以下即可。但是，若该距离K1和距离K2变大，由于芯片尺寸变大，所以欠佳。因此，距离K1和距离K2优选设为150μm以上、250μm以下，更优选地设为200μm左右。
图5是在施加了负电压浪涌时，比较将HVNMOS28配置在相对面9和将HVNMOS28配置在非相对面11这两种情况下流入漏极的电子50的流量的图。是向U相和W相的VB端子施加-50V，1.5μS的脉冲状负电压浪涌，向V相的VB端子施加15V电压的情况下比较流入漏极的电子50的流量的模拟图。
在将HVNMOS28配置于非相对面11时，流入n漏极区域26的电子50的流量若以电流表示则为6.62mA。另一方面，在将HVNMOS28配置于相对面9时，流入n漏极区域26的电子50的流量若以电流表示则为34.62mA。因此，可以确认，与将HVNMOS28配置于相对面9相比，通过将HVNMOS28配置于非相对面11，流入n漏极区域26的电子流量降低至1/5左右。将HVNMOS28形成于非相对面11时，电子50流经的路径长度较长，因此串联电阻变大。因而，流入n漏极区域26的电子流量降低。
如前所述，可以将置位用和复位用HVNMOS28配置于非相对面，并将置位用和复位用HVNMOS28的n漏极区域26配置成距相对面9的距离K1和K2或者距相对面10的距离K10和K11相等。由此，流入n漏极区域26的电子流量大幅减少，并且对于两者而言相等。
因此，向本相输入负电压浪涌时，防止了他相的高侧驱动电路的误动作。关于高侧驱动电路的误动作的防止，并不限于上述U相，V相和W相也一样。
以上说明中，示出了如图2所示的自分离结构的半导体装置100。这样的半导体装置100中，从p型半导体基板21的表面进行杂质离子的离子注入，并进行活化处理，形成n阱区22、n阱区22a、n阱区8、n阱区29以及p阱区60。作为替换方法，图11或图12所示的结分离结构也能够起到本申请的效果。
图11是表示实施例1的半导体装置的另一例的剖视图。图11中示出了图1的半导体装置100为结分离结构情况下图1的各部分的剖视图。图11(a)是沿图1(a)的A-A’线(虚线)截断后的要部剖视图，图11(b)是沿图1(a)的B-B’线(实线)截断后的要部剖视图，图11(c)是沿图1(a)的C-C’线(点划线)截断后的要部剖视图。
该种情况下，对p型半导体基板21a的表面进行了杂质的离子注入以形成埋入区域(8a、29a等)之后，在p型半导体基板21a上形成n型外延生长层。通过活化处理来形成埋入区域(8a、29a等)。通过从外延生长层的表面进行杂质的离子注入并进行活化处理来形成p阱区60a，直至达到p型半导体基板21a。这样，在外延生长层形成多个n阱区(22c、22d等)。其它区域与图1同样地形成。此外，埋入区域(8a、29a等)为杂质浓度高于外延生长层22b的n型区域。
图12是表示实施例1的半导体装置的另一例的剖视图。图12中示出了图1的半导体装置100为不同于图11的结分离结构情况下图1的各部分的剖视图。图12(a)是沿图1(a)的A-A’线(虚线)截断后的要部剖视图，图12(b)是沿图1(a)的B-B’线(实线)截断后的要部剖视图，图12(c)是沿图1(a)的C-C’线(点划线)截断后的要部剖视图。
该种情况下，对p型半导体基板21b的表面进行了杂质的离子注入以形成埋入区域(8b、29b等)之后，在p型半导体基板21b上形成p型外延生长层。通过活化处理来形成埋入区域(8b、29b等)。通过从外延生长层的表面进行杂质的离子注入并进行活化处理来形成n阱区(22e、22f等)，直至达到p型半导体基板21b。另外，通过从外延生长层的表面进行杂质的离子注入并进行活化处理，由此来形成p阱区60b。其它区域与图1同样地形成。此外，埋入区域(8b、29b等)为杂质浓度高于外延生长层22b的n型区域。
<实施例2>
图6是本发明实施例2的半导体装置的要部俯视图。实施例2与实施例1的不同点在于，从置位用电平移位电路6以及复位用电平移位电路7的n漏极区域26到相对面10的距离K不相同。实施例2中，置位用电平移位电路6和复位用电平移位电路7同相对面9分隔开，因此流入各自的n漏极区域26的电子流量与电平移位电路6和7形成在相对面9的情况下相比变小。
输入负电压浪涌的情况下，虽然防止高侧驱动电路3的误动作发生的能力与实施例1相比变低，但通过将相对面9与HVNMOS28的n漏极区域26之间的距离K设为150μm以上、500μm以下，能够抑制误动作的发生。此外，将上述距离K设为150μm以上、250μm以下，则更好。进一步地，将所述距离K设为200μm左右比较合适。这里虽然对U相进行了说明，但V相、W相也相同。
<实施例3>
图7是本发明实施例3的功率转换装置300的要部电路图。这里举了3相逆变器的例子。该3相逆变器上所搭载半导体装置100、200为图1及图5所示的3相单芯片栅极驱动器IC。功率转换装置300和现有功率转换装置700的不同点在于用图8所示的功率转换装置700所搭载的半导体装置500、600替换半导体装置100、200。
这里，作为功率转换装置300举出了3相逆变器(3相桥)的例子，但并不限于此。例如，也能够应用于搭载了单相(2相)逆变器(全桥)或者单相及3相转换器等2相以上的单芯片栅极驱动器IC的功率转换装置。
本发明的实施方式的半导体装置100具备：多个第2导电型的第1阱区，所述多个第2导电型的第1阱区被第1导电型区域所包围，以相互分开的方式设置在半导体基板的表面层；以及第1导电型的第2阱区，所述第1导电型的第2阱区被设置成与多个第1阱区中的所有第1阱区相接，从而构成所述第1导电型区域，并被施加低电位，多个第1阱区具有：设置在第1阱区的表面层且低电位侧的电位高于该低电位的高侧驱动电路；与高侧驱动电路的电源的高电位侧连接且设置在第1阱区的表面层的第2导电型的拾取区域；设置在第2阱区和拾取区域之间的第1阱区中的高耐压结终端结构；以及设置在高耐压结终端结构和第2阱区的一部分并发送用于驱动高侧驱动电路的信号的两个电平移位元件，所述半导体装置的特征在于，两个电平移位元件(例如U相的电平移位电路6、7的HVNMOS28)被配置于不与相邻的第1阱区相对的非相对面11，第1阱区(例如U相的n阱区22)和第2阱区(例如p阱区60)的pn接合面中与相邻的第1阱区(例如V相的n阱区22a)相对的pn接合面(相对面9)开始直到两个电平移位元件的高电位区域(n漏极区域26)为止的距离K1和K2都在150μm以上。
本发明的实施方式的半导体装置100能够大幅减少因负电压浪涌而流入他相的电平移位元件的高电位区域的电子流量。因此，能够抑制高侧驱动电路的误动作。
另外，本发明的实施方式的半导体装置100具备：多个第2导电型的第1阱区，所述多个第2导电型的第1阱区被第1导电型区域所包围，以相互分开的方式设置在半导体基板的表面层；以及第1导电型的第2阱区，所述第1导电型的第2阱区被设置成与多个第1阱区中的所有第1阱区相接，从而构成所述第1导电型区域，并被施加低电位，多个第1阱区具有：设置在第1阱区的表面层且低电位侧的电位高于该低电位的高侧驱动电路；与高侧驱动电路的电源的高电位侧连接且设置在第1阱区的表面层的第2导电型的拾取区域；设置在第2阱区和拾取区域之间的第1阱区中的高耐压结终端结构；以及设置在高耐压结终端结构和第2阱区的一部分并发送用于驱动高侧驱动电路的信号的两个电平移位元件，所述半导体装置的特征在于，两个电平移位元件被配置于不与相邻的第1阱区相对的非相对面11，从相邻的第1阱区(相对面10)开始直到两个电平移位元件的高电位区域为止的距离K10和K11之差在10μm以下。
根据本发明的实施方式的半导体装置100，能够使得因负电压浪涌而流入他相的电平移位元件的高电位区域的各自的电子50的流量大致相等。
另外，本发明的实施方式的半导体装置100的特征在于，第1阱区和第2阱区的pn接合面中与相邻的第1阱区相对的pn接合面开始直到拾取区域为止的距离比从与相邻的第1阱区相对的pn接合面开始直到两个电平移位元件的高电位区域为止的距离更近。
另外，本发明的实施方式的半导体装置100的特征在于，从相邻的第1阱区开始直到两个电平移位元件的高电位区域为止的距离大致相等。
另外，本发明的实施方式的半导体装置100的特征在于，第1阱区和第2阱区的pn接合面中与相邻的第1阱区相对的pn接合面开始直到两个电平移位元件的高电位区域为止的距离K1和K2都在150μm以上。
另外，本发明的实施方式的半导体装置100的特征在于，第1阱区和第2阱区的pn接合面中与相邻的第1阱区相对的pn接合面开始直到两个电平移位元件的高电位区域为止的距离K1和K2在500μm以下。
另外，本发明的实施方式的功率转换装置300的特征在于，装载有如上所述的半导体装置100。
根据本发明的实施方式的半导体装置100以及装载了半导体装置100的功率转换装置300，能够大幅减少了因负电压浪涌而流入他相的电平移位元件的高电位区域的电子流量，并且能够使得因负电压浪涌而流入他相的电平移位元件的高电位区域的各自的电子50的流量大致相等。因而，能够抑制高侧驱动电路的误动作。
工业上的实用性
如上所述，本发明的半导体装置的制造方法对于具有电平移位电路的高耐压IC等的半导体装置以及使用该半导体装置的逆变器等的功率转换装置是有效的。
标号说明
1 低侧驱动电路
2 控制电路
3 U相的高侧驱动电路
4 V相的高侧驱动电路
5 W相的高侧驱动电路
6 置位用电平移位电路
7 复位用电平移位电路
8、29 n阱区
9 U相的相对面
10 V相的相对面
11 U相的非相对面
12 V相的非相对面
21 p半导体基板
22、22a、29 n阱区
23、36、36a、37 p基极区域
24 n源极区域
25 p接触区域
26 n漏极区域
27、35、35a 栅极电极
28 HVNMOS
30、60 p阱区
31、31a、32、32a、34、34a n区域
33、33a、38、39、39a p区域
40、40a VS端子
41、41a VB端子
42 COM端子
43 栅极端子
44 漏极端子
45 电平移位电阻
46、46a 高耐压结终端区域
50 电子
70 相间区域
100、200 半导体装置
300 功率转换装置

Claims (8)

1.一种半导体装置，具备：多个第2导电型的第1阱区，所述多个第2导电型的第1阱区被第1导电型区域所包围，以相互分开的方式设置在半导体基板的表面层；以及第1导电型的第2阱区，所述第1导电型的第2阱区被设置成与多个所述第1阱区中的所有第1阱区相接，从而构成所述第1导电型区域，并被施加低电位，
多个所述第1阱区具有：设置在所述第1阱区的表面层且低电位侧的电位高于所述低电位的高侧驱动电路；与所述高侧驱动电路的电源的高电位侧连接且设置在所述第1阱区的所述表面层的第2导电型的拾取区域；设置在所述第2阱区和所述拾取区域之间的所述第1阱区中的高耐压结终端结构；以及设置在所述高耐压结终端结构和所述第2阱区的一部分并发送用于驱动所述高侧驱动电路的信号的两个电平移位元件，
所述半导体装置的特征在于，
所述两个电平移位元件被配置于不与相邻的所述第1阱区相对的非相对面，所述第1阱区和所述第2阱区的pn接合面中与相邻的所述第1阱区相对的pn接合面开始直到所述两个电平移位元件的高电位区域为止的距离都在150μm以上。
2.一种半导体装置，具备：多个第2导电型的第1阱区，所述多个第2导电型的第1阱区被第1导电型区域所包围，以相互分开的方式设置在半导体基板的表面层；以及第1导电型的第2阱区，所述第1导电型的第2阱区被设置成与多个所述第1阱区中的所有第1阱区相接，从而构成所述第1导电型区域，并被施加低电位，
多个所述第1阱区具有：设置在所述第1阱区的表面层且低电位侧的电位高于所述低电位的高侧驱动电路；与所述高侧驱动电路的电源的高电位侧连接且设置在所述第1阱区的所述表面层的第2导电型的拾取区域；设置在所述第2阱区和所述拾取区域之间的所述第1阱区中的高耐压结终端结构；以及设置在所述高耐压结终端结构和所述第2阱区的一部分并发送用于驱动所述高侧驱动电路的信号的两个电平移位元件，
所述半导体装置的特征在于，
所述两个电平移位元件被配置于不与相邻的所述第1阱区相对的非相对面，从相邻的所述第1阱区开始直到所述两个电平移位元件的高电位区域为止的距离之差在10μm以下。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述第1阱区和所述第2阱区的pn接合面中与相邻的所述第1阱区相对的pn接合面开始直到所述拾取区域为止的距离比从与相邻的所述第1阱区相对的pn接合面开始直到所述两个电平移位元件的高电位区域为止的距离更近。
4.如权利要求2所述的半导体装置，其特征在于，
从相邻的所述第1阱区开始直到所述两个电平移位元件的高电位区域为止的距离大致相等。
5.如权利要求2或4所述的半导体装置，其特征在于，
所述第1阱区和所述第2阱区的pn接合面中与相邻的所述第1阱区相对的pn接合面开始直到所述两个电平移位元件的高电位区域为止的距离都在150μm以上。
6.如权利要求1所述的半导体装置，其特征在于，
在所述第1阱区和所述第2阱区的pn接合面中与相邻的所述第1阱区相对的pn接合面开始直到所述两个电平移位元件的高电位区域为止的距离在500μm以下。
7.如权利要求5所述的半导体装置，其特征在于，
所述第1阱区和所述第2阱区的pn接合面中与相邻的所述第1阱区相对的pn接合面开始直到所述两个电平移位元件的高电位区域为止的距离在500μm以下。
8.一种功率转换装置，其特征在于，
装载有如权利要求1或2所述的半导体装置。
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