JPWO2014046061A1 - 半導体装置およびそれを用いた電力変換装置 - Google Patents

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Abstract

負電圧サージが印加されたとき、他相のハイサイド駆動回路の誤動作を防止できるセット用とリセット用の２つのレベルシフト回路を有する半導体装置およびそれを用いた電力変換装置を提供する。３相ワンチップゲートドライバＩＣなどの半導体装置（１００）において、セット用およびリセット用の２つのレベルシフト回路（６），（７）を構成するＨＶＮＭＯＳ（２８）を非対向面（１１），（１２）に配置することで、負電圧サージにより他相のＨＶＮＭＯＳ（２８）のドレイン（２６）へ流入する電子の流量を減少させることができる。また、相手側の対向面（９）からセット用およびリセット用の２つのレベルシフト回路（６），（７）を構成するＨＶＮＭＯＳ（２８）のドレイン（２６）までのそれぞれの距離（Ｋ１）および（Ｋ２）を１５０μｍ以上とすることで、負サージが印加されない他相のハイサイド駆動回路の誤動作を防止することができる。

Description

この発明は、レベルシフト回路を有する高耐圧ＩＣなどの半導体装置およびそれを用いたインバータなどの電力変換装置に関する。
図８は、３相モータＭｏと３相モータＭｏを駆動する３相インバータの回路図である。３相インバータは、パワーモジュールと、これを制御する高耐圧ＩＣで構成される。パワーモジュールは、スイッチング素子Ｑ１〜Ｑ６とＦＷＤ（Ｆｒｅｅ Ｗｈｅｅｌ Ｄｉｏｄｅ：フリーホイールダイオード）であるＤ１〜Ｄ６のパワー半導体素子で構成され、これらのパワー半導体素子で３相のフルブリッジ回路が組まれている。前記の高耐圧ＩＣは、図９に示す３相ワンチップゲートドライバＩＣ５００，６００である。
３相インバータは、３つのＵ相、Ｖ相、Ｗ相のハーフブリッジ回路で構成され、それぞれのハーフブリッジ回路は上アームのパワー半導体素子（Ｑ１〜Ｑ３，Ｄ１〜Ｄ３）と下アームのパワー半導体素子（Ｑ４〜Ｑ６，Ｄ４〜Ｄ６）で構成される。この上アームのパワー半導体素子（Ｑ１〜Ｑ３，Ｄ１〜Ｄ３）と下アームのパワー半導体素子（Ｑ４〜Ｑ６，Ｄ４〜Ｄ６）の接続点がハーフブリッジの中間点Ｚとなり、ゲートドライバＩＣのＶＳ端子に接続される。
また、上アームのパワー半導体素子（Ｑ１〜Ｑ３，Ｄ１〜Ｄ３）は３相インバータのＰ端子に接続し、下アームのパワー半導体素子（Ｑ４〜Ｑ６，Ｄ４〜Ｄ６）は３相インバータのＮ端子に接続する。各相の中間点Ｚはインダクタンス負荷（Ｌ負荷）である３相モータＭｏに接続する。パワー半導体素子は、例えば、主スイッチング素子であるＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）と還流ダイオードで構成される。Ｐ端子とＮ端子は３相インバータの主電源Ｖｃｃに接続される。
パワー半導体素子に接続される配線上に寄生インダクタンスＬｏが存在する。３相インバータを構成するパワー半導体素子がスイッチングした時に、特に上アームのパワー半導体素子（例えば、Ｑ１）のターンオフ時には、Ｄ４を介してＮ端子から中間点Ｚへ、またＤ２を介して中間点ＺからＰ端子へ電流Ｉが流れる。これらの電流Ｉが流れる経路に寄生インダクタンスＬｏが存在する。
特に、Ｄ４を介して流れる電流Ｉとこの寄生インダクタンスＬｏの影響で、このパワー半導体素子（Ｑ１）と接続する３相ワンチップゲートドライバＩＣ５００，６００のＶＳ端子の電位が３相インバータのＮ端子の電位（共通電位（＝ＧＮＤ電位））に対して過渡的に負側へ振動する。つまり、ＶＳ端子にＮ端子の電位より低い負電圧サージが印加される。
図９は、従来の３相ワンチップゲートドライバＩＣ５００，６００の要部配置図であり、同図（ａ）はＵ相、Ｖ相、Ｗ相のハイサイド駆動回路３，４，５が非平行に配置された場合の図、同図（ｂ）はＵ相、Ｖ相、Ｗ相のハイサイド駆動回路３，４，５が平行に配置された場合の図である。
これらの３相ワンチップゲートドライバＩＣ５００，６００では、例えば、ｐ半導体基板にハイサイド駆動回路３，４，５を形成するためのｎウェル領域を３個形成している。このｎウェル領域は、リンなどの５族の不純物をイオン注入し、その後、熱拡散して形成される。同図（ａ）のＶ相に配置されるＨＶＮＭＯＳ（Ｈｉｇｈ―ｖｏｌｔａｇｅ ｎ−ｃｈａｎｎｅｌ ｍｅｔａｌ−ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ：高耐圧ＮＭＯＳ）２８は、相間領域を介して接続されるＷ相に対向した対向面１０に配置され、同図（ｂ）のＷ相に配置されるＨＶＮＭＯＳ２８は、相間領域を介して電気的に接続されるＶ相に対向した対向面１０ｂに配置される。３相ワンチップゲートドライバＩＣ５００において、Ｖ相のセット用、リセット用のレベルシフト回路６ａ，７ａを構成するＨＶＮＭＯＳ２８のｎドレイン領域２６とＷ相の対向面１０ｂとのそれぞれの距離Ｍは共に等しい。また、３相ワンチップゲートドライバＩＣ６００において、Ｗ相のセット用、リセット用のレベルシフト回路６ｂ，７ｂを構成するＨＶＮＭＯＳ２８のｎドレイン領域２６とＶ相の対向面１０とのそれぞれの距離Ｍは共に等しい。
図１０は、図９（ｂ）の３相ワンチップゲートドライバＩＣ６００の構成図であり、同図（ａ）は図９（ｂ）のＤ−Ｄ’線で切断した要部断面図、同図（ｂ）は同図（ａ）のｎドレイン領域２６近傍の拡大平面図である。図１０において電子５０の流れを示す。
Ｖ相のハイサイド駆動回路４は、ｐ半導体基板２１の表面層に形成されるｎウェル領域２９、ＶＳ端子が接続しｎウェル領域２９の表面層に形成されるｐウェル領域３０、ＶＢ端子が接続するｎ領域３１、高耐圧接合終端領域４６（ＨＶＪＴ）となるｎウェル領域２２ａを備える。
相間領域７０において、ｐ半導体基板２１の表面に形成されるｐウェル領域６０は、ｐベース領域２３，３６，３７を介してグランド電位であるＣＯＭ端子４２に接続される。
Ｗ相のＨＶＮＭＯＳ２８は、ドリフト領域となるｎウェル領域２２ｂ、ｐベース領域２３に形成されるｎソース領域２４を備える。さらに、ｎソース領域２４とｎウェル領域２２ｂに挟まれたｐベース領域２３上にゲート絶縁膜を介して形成されるゲート端子４３、ｎウェル領域２２ｂに形成されるｎドレイン領域２６、このｎドレイン領域２６に接続するドレイン端子４４を備える。
図１０において、Ｖ相のＶＳ端子４０に負電圧サージが入力されて、Ｖ相のハイサイド駆動回路４が形成されるｎウェル領域２９が負電圧にアンダーシュートした場合、ｎウェル領域２２ａ（対向面１０）からｐウェル領域６０へ電子５０が注入される。注入された電子５０はＷ相のレベルシフト回路６ｂを構成するＨＶＮＭＯＳ２８のｎドレイン領域２６に流れ込む。この電子５０はドレイン端子４４と接続するレベルシフト抵抗４５ｂを介してＷ相のハイサイド駆動回路５へ流れて行く。レベルシフト抵抗４５ｂに電子５０が流れることで電圧降下が発生する。そのため、ｎドレイン領域２６に流れ込む電子５０の流量が多くなると、電圧降下が大きくなるので、Ｗ相のハイサイド駆動回路５を誤動作させる原因となる。
尚、前記のＶ相のハイサイド駆動回路４の高耐圧接合終端領域４６が形成されるｎウェル領域２２ａとＷ相のハイサイド駆動回路５の高耐圧接合終端領域とが形成されるｎウェル領域２２ｂが、相間領域を介して互いに対向するｐｎ接合面を対向面１０（Ｖ相側），１０ｂ（Ｗ相側）と称し、互いに対向しないｐｎ接合面を非対向面１１ｂ（Ｖ相側）、１２ｂ（Ｗ相側）と称する。
特許文献１では、高耐圧ＩＣに入力される負電圧サージによるハイサイド駆動回路の誤動作防止には、負電圧に落ち込むＶＳ端子とＧＮＤ端子間にダイオードを挿入して負電圧の落ち込みを阻止する方法が記載されている。
また、特許文献２では、レベルシフト回路に並列に誤動作検出回路に接続したダミーのレベルシフト回路を設ける方法が記載されている。これらの方法は、いずれも１相（ハーフブリッジ）のゲートドライバＩＣを対象にして誤動作防止機能を設けるものであり、自相に対する対策であり、他相に対する対策ではない。
負電圧サージが入力された場合のハイサイド駆動回路の誤動作防止策として、前記した特許文献１と特許文献２の内容をさらに説明する。特許文献１では、ハーフブリッジにおいて、共通接地ノードＣＯＭ（ＧＮＤ端子）と仮想接地ノードＶＳ（ＶＳ端子）の間に高耐圧ダイオードを高耐圧ＩＣの内部に共通の基板領域を利用して設けることが記載されている。仮想接地電位ノードＶＳが負電位となると、クランプ用の高耐圧ダイオードが順バイアス状態となる。仮想接地電位ノードＶＳに電流を供給し、仮想接地電位ノードＶＳの電圧レベルを共通接地ノードＣＯＭの接地電圧から自身の順方向降下電圧（Ｖｆ）だけ低い電圧レベルＧＮＤ−Ｖｆにクランプできるため、負電圧サージを吸収し、仮想接地電位ＶＳのアンダーシュートを低減することができる。
特許文献２では、Ｌ負荷のハーフブリッジにおいて、誤信号検出回路がレベルシフト回路と並列に接続されており、誤信号検出回路は、レベルシフト回路を構成するＨＶＮＭＯＳが、通常使用状態ではオフに固定されたダミースイッチング素子であり、オン用（セット用）およびオフ用（リセット用）の２つのレベルシフト回路を有し、両者は同様の構成をしていることが記載されている。誤信号検出回路は、誤信号検出用抵抗の電圧降下を、レベルシフト回路における誤信号の発生を示す誤信号発生信号ＳＤとして出力して、誤信号発生信号ＳＤがＮＯＴゲートを介して誤動作防止回路へと入力され、誤動作防止回路は、誤信号発生信号ＳＤに応じて、所定の誤動作防止のための処理を行う。
また、特許文献３では、３相ワンチップゲートドライバＩＣにおいて、レベルアップ用のレベルシフト回路を構成するＨＶＮＭＯＳは、他相の対向面に配置されているか非対向面（ここでは直交した面）に配置されているか明確には記載されていない。
特開２０１０−２６３１１６号公報 特開２００５−１７６１７４号公報 特開平９−５５４９８号公報
図９および図１０に示す従来の３相ワンチップドライバＩＣ５００，６００は、セット用、リセット用レベルシフト回路６ｂ，７ｂを構成するＨＶＮＭＯＳ２８を対向面１０ｂにいずれも形成している。このような構成では、例えば、Ｖ相に負電圧サージが印加された場合、Ｗ相のＨＶＮＭＯＳ２８のｎドレイン領域２６に多量の電子５０が流入し、Ｗ相のハイサイド駆動回路の誤動作が発生する。
前記の特許文献１，２では、高耐圧ＩＣの内部に高耐圧ダイオードまたは誤動作検出用のＨＶＮＭＯＳの形成が必要となり、チップ面積が増加する。例えば、６００Ｖクラスの高耐圧ＩＣにおける高耐圧接合終端領域幅（ＨＶＪＴの幅）は１００μｍ程度あるため、３相ワンチップゲートドライバＩＣのチップサイズは、ハーフブリッジ用のワンチップドライバＩＣの３倍程度になるので、大幅にチップ面積が増加する。
また、従来の負電圧サージの誤動作防止策は、ハーフブリッジ用のゲートドライバＩＣに対してであり、自相に対する誤動作抑制または検出機能であるため、３相ワンチップゲートドライバＩＣの場合などで発生する他相への電子の流入によるハイサイド駆動回路の誤動作に対しては効果がない。
この発明の目的は、前記の課題を解決して、負電圧サージが印加されたとき、他相のハイサイド駆動回路の誤動作を防止できるセット用とリセット用の２つのレベルシフト回路を有する半導体装置およびそれを用いた電力変換装置を提供することにある。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型領域で囲まれ半導体基板の表面層に互いに離して設けられる複数の第２導電型の第１ウェル領域と、複数の前記第１ウェル領域全てに接して設けられ前記第１導電型領域を構成する低電位が印加される第１導電型の第２ウェル領域と、を備えている。複数の前記第１ウェル領域は、前記第１ウェル領域の表面層に設けられた、低電位側の電位が前記低電位より高いハイサイド駆動回路と、前記ハイサイド駆動回路の電源の高電位側が接続され前記第１ウェル領域の前記表面層に設けられる第２導電型のピックアップ領域と、前記第２ウェル領域と前記ピックアップ領域との間の前記第１ウェル領域に設けられる高耐圧接合終端構造と、前記高耐圧接合終端構造および前記第２ウェル領域の一部に設けられ前記ハイサイド駆動回路の駆動用の信号を送る２つのレベルシフト素子と、を有している。上述した半導体装置において、前記２つのレベルシフト素子は、隣接する前記第１ウェル領域に互いに対向しない非対向面に配置され、前記第１ウェル領域と前記第２ウェル領域とのｐｎ接合面のうち、隣接する前記第１ウェル領域に対向するｐｎ接合面から前記２つのレベルシフト素子の高電位領域までの距離がそれぞれ１５０μｍ以上であることを特徴とする。
上述した課題を解決し、目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型領域で囲まれ半導体基板の表面層に互いに離して設けられる複数の第２導電型の第１ウェル領域と、複数の前記第１ウェル領域全てに接して設けられ前記第１導電型領域を構成する低電位が印加される第１導電型の第２ウェル領域と、を備えている。複数の前記第１ウェル領域は、前記第１ウェル領域の表面層に設けられた、低電位側の電位が前記低電位より高いハイサイド駆動回路と、前記ハイサイド駆動回路の電源の高電位側が接続され前記第１ウェル領域の前記表面層に設けられる第２導電型のピックアップ領域と、前記第２ウェル領域と前記ピックアップ領域との間の前記第１ウェル領域に設けられる高耐圧接合終端構造と、前記高耐圧接合終端構造および前記第２ウェル領域の一部に設けられ前記ハイサイド駆動回路の駆動用の信号を送る２つのレベルシフト素子と、を有している。上述した半導体装置において、前記２つのレベルシフト素子は、隣接する前記第１ウェル領域に互いに対向しない非対向面に配置され、隣接する前記第１ウェル領域から前記２つのレベルシフト素子の高電位領域までの距離の差が１０μｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ウェル領域と前記第２ウェル領域とのｐｎ接合面のうち、隣接する前記第１ウェル領域に対向するｐｎ接合面からの距離が前記２つのレベルシフト素子の高電位領域より前記ピックアップ領域の方が近いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、隣接する前記第１ウェル領域から前記２つのレベルシフト素子の高電位領域までの距離がほぼ等しいことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ウェル領域と前記第２ウェル領域とのｐｎ接合面のうち、隣接する前記第１ウェル領域に対向するｐｎ接合面から前記２つのレベルシフト素子の高電位領域までの距離がそれぞれ１５０μｍ以上であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１ウェル領域と前記第２ウェル領域とのｐｎ接合面のうち、隣接する前記第１ウェル領域に対向するｐｎ接合面から前記２つのレベルシフト素子の高電位領域までの距離が５００μｍ以下であることを特徴とする。
また、この発明にかかる電力変換装置は、上述した半導体装置が搭載されていることを特徴とする。
本発明にかかる半導体装置によれば、負電圧サージにより他相のレベルシフト素子の高電位領域へ流入する電子の流量を減少させることができる。したがって、少なくとも２つのレベルシフト素子を有するハイサイド駆動回路の誤動作を抑制することができる。
その結果、高耐圧ＩＣの負電圧サージ耐量を向上させることができる。
この発明の実施例１にかかる半導体装置１００の構成図であり、（ａ）は要部平面図、（ｂ）は（ａ）のドレイン近傍の詳細平面図である。 図１の各部の断面図であり、（ａ）は、図１（ａ）のＡ−Ａ’線（点線）で切断した要部断面図、（ｂ）は、図１（ａ）のＢ−Ｂ’線（実線）で切断した要部断面図、（ｃ）は、図１（ａ）のＣ−Ｃ’線（一点鎖線）で切断した要部断面図である。 Ｖ相のＶＳ端子４０に負電圧サージが印加されたときのＵ相に入り込む電子５０の流れを示した図であり、（ａ）は、図１（ａ）のＢ−Ｂ’線で切断した箇所に流れる電子５０を示した図、（ｂ）は、図１（ａ）のＣ−Ｃ’線で切断した箇所に流れる電子５０を示した図である。 Ｕ相の対向面９からＵ相のｎウェル領域２２、８に流入する電子５０がｎドレイン領域２６に入り込む電子５０の流量と対向面９からのｎドレイン領域２６までの距離Ｋ１および距離Ｋ２との関係を示す図である。 負電圧サージを印加した場合に、ＨＶＮＭＯＳ２８を、対向面９に配置した場合と非対向面１１に配置した場合とで、ドレインに流入する電子５０の流量を比較した図である。 この発明の実施例２にかかる半導体装置の要部平面図である。 この発明の実施例３にかかる電力変換装置３００の要部回路図である。 ３相モータＭｏと３相モータＭｏを駆動する３相インバータの回路図である。 従来の３相ワンチップゲートドライバＩＣ５００，６００の要部配置図であり、（ａ）はＵ相、Ｖ相、Ｗ相のハイサイド駆動回路３，４，５が非平行に配置された場合の図、（ｂ）はＵ相、Ｖ相、Ｗ相のハイサイド駆動回路３，４，５が平行に配置された場合の図である。 図９（ｂ）の３相ワンチップゲートドライバＩＣ６００の構成図であり、（ａ）は図９（ｂ）のＤ−Ｄ’線で切断した要部断面図、（ｂ）は（ａ）のｎドレイン領域２６近傍の拡大平面図である。 図１１は、実施例１にかかる半導体装置の別の一例を示す断面図である。 図１２は、実施例１にかかる半導体装置の別の一例を示す断面図である。
本発明は、３相ワンチップゲートドライバＩＣについて、負電圧サージ発生時における隣接（Ｕ相からＶ，Ｗ相など）のハイサイド駆動回路への電子の流入によるハイサイド駆動回路の誤動作を防止するものである。つぎに、実施の形態を以下の実施例で説明する。
＜実施例１＞
図１および図２は、この発明の実施例１にかかる半導体装置１００の構成図であり、図１（ａ）は要部平面図、図１（ｂ）は図１（ａ）のドレイン近傍の詳細平面図、図２（ａ）は、図１（ａ）のＡ−Ａ’線（点線）で切断した要部断面図、図２（ｂ）は、図１（ａ）のＢ−Ｂ’線（実線）で切断した要部断面図、図２（ｃ）は図１（ａ）のＣ−Ｃ’線（一点鎖線）で切断した要部断面図である。尚、図１ではＵ相がＶ相の左側に描かれているが、図２ではＵ相がＶ相の右側に描かれている。
この半導体装置１００は、レベルシフト回路を有する高耐圧ＩＣであり、例えば、３相インバータを駆動する駆動回路を搭載した３相ワンチップゲートドライバＩＣである。図１（ａ）において、この半導体装置１００は、ローサイド駆動回路１、制御回路２、Ｕ相のハイサイド駆動回路３、Ｖ相のハイサイド駆動回路４、Ｗ相のハイサイド駆動回路５を備える。半導体装置１００は、ハイサイド駆動回路３，４，５を取り囲む高耐圧接合終端構造（４６など）と、この高耐圧接合終端構造が形成されるｎウェル領域（２２，２２ａなど）の一部に配置されるセット用レベルシフト回路（６など）と、リセット用レベルシフト回路（７など）と、一方のハイサイド駆動回路と他方のハイサイド駆動回路との間に形成された相間領域７０と、を備える。ｎウェル領域（２２，２２ａなど）は、ｎウェル領域（８，２９など）を囲むように形成されており、ｎウェル領域（２２，２２ａなど）の平面の外形形状は複数の直線部とコーナー部からなる略多角形状となっている。
例えば、Ｕ相を例に挙げて説明すると、このセット用およびリセット用レベルシフト回路６，７は制御回路２からの信号によりオン・オフするレベルシフト素子とレベルシフト素子の高電位側に接続されるレベルシフト抵抗を備える。レベルシフト回路６，７は、レベルシフト素子とレベルシフト抵抗の接続点とハイサイド駆動回路とを接続する。レベルシフト回路６，７は、相間領域を介して接続される他相（たとえば、Ｖ相）のｎウェル領域２２に対向する対向面９には配置されずに、対向面９と直交する面（非対向面１１，１２）に互いに向かい合うように配置される。
さらに、セット用およびリセット用のレベルシフト回路６，７を構成するＨＶＮＭＯＳ２８のそれぞれのｎドレイン領域２６は、自相の対向面９に対向する他相の対向面１０（相手側（Ｖ相）の対向面）からの自相の距離、すなわち、レベルシフト回路６のｎドレイン領域２６から対向面１０までの距離Ｋ１０とレベルシフト回路７のｎドレイン領域２６から対向面１０までの距離Ｋ１１とを等しくすることが望ましい。
しかし、製造ばらつきなどにより若干差が生じてもよい。また、等距離としなくても距離Ｋ１０と距離Ｋ１１との差が１０μｍ以下とすることが好ましい。距離Ｋ１０と距離Ｋ１１との差が１０μｍ以下であればｎドレイン領域２６に流入する電子５０の流量の差によるハイサイド駆動回路３の誤動作を抑制することができる。ｎドレイン領域２６に流入する電子５０の流量の差によるハイサイド駆動回路３の誤動作を抑制することは、対向面９（自相側（Ｕ相）の対向面）からの自相のｎドレイン領域２６までの距離Ｋ１および距離Ｋ２の差についても同様である。なお、対向面９および非対向面１１はｎウェル領域２２とｐウェル領域６０とのｐｎ接合面である。以下の説明において、ＨＶＮＭＯＳの符号とＨＶＮＭＯＳを構成する各部の符号はＵ相、Ｖ相、Ｗ相で同じ符号を用いる。
図１（ｂ）において、ｎドレイン領域２６とＶＢ端子４１ａに接続するピックアップ領域であるｎ領域３１ａとの間のｎウェル領域２２がレベルシフト抵抗４５となる。ＶＢ端子４１ａは、ハイサイド駆動回路を駆動する電源（ＶＳ電位に所定の電圧（例えば、１５Ｖなど）を加えた電圧を出力する）と接続され、ピックアップ領域であるｎ領域３１ａにハイサイド駆動回路を駆動する電源の電圧が印加される。
図２において、この半導体装置１００のＵ相のレベルシフト回路６のＨＶＮＭＯＳ２８は、ｐ半導体基板２１の表面層に配置された複数のｎウェル領域２２と、ｎウェル領域２２とｐ半導体基板２１の表面層にｎウェル領域２２に隣接して配置された相間領域７０のｐウェル領域６０とに跨るように配置されたｐベース領域２３と、を備える。図１（ｂ）に示すように、ｐベース領域２３は、ｐベース領域３６ａと接続されている。
ＨＶＮＭＯＳ２８は、ｐベース領域２３の表面層に配置されたｎソース領域２４およびｐコンタクト領域２５と、ｐベース領域２３と離間してｎウェル領域２２の表面層に配置されるｎドレイン領域２６とを備える。図１（ｂ）に示すように、ｐコンタクト領域２５はｐ領域３９ａと接続されている。ＨＶＮＭＯＳ２８は、ｎソース領域２４とｎウェル領域２２に挟まれたｐベース領域２３上に図示しないゲート絶縁膜を介して配置されたゲート電極２７と、ｎウェル領域２２の表面層にｎドレイン領域２６と離間して配置されたピックアップ領域であるｎ領域３１ａと、ｎ領域３１ａに接続するＶＢ端子４１ａとを備える。
また、ｎドレイン領域２６はＨＶＮＭＯＳ２８の高電位領域であり、ｎソース領域２４はＨＶＮＭＯＳ２８の低電位領域である。ピックアップ領域であるｎ領域３１ａは、ｎドレイン領域２６よりも対向面９からの距離が近い位置に配置される。また、ＨＶＮＭＯＳ２８は、ゲート電極２７に接続されたゲート端子４３と、ｎドレイン領域２６に接続されたドレイン端子４４と、を備える。Ｕ相のハイサイド駆動回路３において、ｎドレイン領域２６およびｎ領域３１ａの間のｎウェル領域２２がレベルシフト抵抗４５である。
Ｖ相のハイサイド駆動回路４は、ｎウェル領域２２とｐウェル領域６０を介して離間して、ｐ半導体基板２１の表面層に配置された別（左側）のｎウェル領域２２ａ（すなわち、Ｕ相のハイサイド駆動回路３から見て、隣接するｎウェル領域）と、ｎウェル領域２２ａと接するｎウェル領域２９と、ｎウェル領域２９の表面層に配置されたｐウェル領域３０と、ｐウェル領域３０から離間してｎウェル領域２２ａおよびｎウェル領域２９に跨る表面層に配置されたｎ領域３１とを備える。Ｖ相のハイサイド駆動回路４は、ｐウェル領域３０の表面層に配置されたｎ領域３２およびｐ領域３３と、ｎ領域３２と離間して配置されたｎ領域３４と、ｎ領域３２およびｎ領域３４に挟まれた領域において、ｐウェル領域３０上に図示しないゲート絶縁膜を介して配置されるゲート電極３５と、を備える。また、ハイサイド駆動回路４は、ｎ領域３２およびｐ領域３３に接続するＶＳ端子４０と、ｎ領域３１に接続するＶＢ端子４１と、を備える。
相間領域７０において、ｐ半導体基板２１上に、Ｕ相のｎウェル２２およびＶ相のｎウェル２２ａの間に配置されたｐウェル領域６０と、ｐウェル領域６０およびｎウェル領域２２ａに跨るように配置されたｐベース領域３６と、両ｐベース領域２３，３６に挟まれたｐウェル領域６０の表面層に両ｐベース領域２３，３６から離間して配置されたｐベース領域３７とを備える。相間領域７０において、ｐベース領域３７の表面層に配置されたｐ領域３８と、ｐベース領域３６の表面層に配置されたｐ領域３９と、ｐ領域３９、ｐ領域３８、ｐコンタクト領域２５およびｎソース領域２４に接続されるＣＯＭ端子４２とを備える。また、前記の２つのｐベース領域３６，３７は省いても構わない。
尚、Ｕ相のハイサイド駆動回路３において、ｎ領域３１ａおよびｐベース領域３６ａの間のｎウェル領域２２は、主に高耐圧接合終端構造が形成された高耐圧接合終端領域４６ａである。Ｖ相のハイサイド駆動回路４において、ｎ領域３１およびｐベース領域３６の間のｎウェル領域２２ａは、主に高耐圧接合終端構造が形成された高耐圧接合終端領域４６，４６ａである。高耐圧接合終端構造が形成された高耐圧接合終端領域４６は、ローサイド駆動回路１や制御回路２と各相（Ｕ相、Ｖ相、Ｗ相）のハイサイド駆動回路３，４，５との間の耐圧を確保する領域であり、また、各相のハイサイド駆動回路３，４，５間の耐圧を確保する領域である。
また、Ｕ相の符号で、３０ａ，３１ａ，３２ａ，３３ａ，３４ａ，３５ａ，３６ａ，４０ａ，４１ａ，４６ａは、Ｖ相の符号の３０，３１，３２，３３，３４，３５，３６，４０，４１，４６に相当する。
図３は、Ｖ相のＶＳ端子４０に負電圧サージが印加されたときのＵ相に入り込む電子５０の流れを示した図であり、同図（ａ）は図１（ａ）のＢ−Ｂ’線で切断した箇所に流れる電子５０を示した図、同図（ｂ）は図１（ａ）のＣ−Ｃ’線で切断した箇所に流れる電子５０を示した図である。
Ｖ相のＶＳ端子４０に負電圧サージが印加された場合、同図（ａ）において、電子５０は、Ｖ相のｎウェル領域２２ａからＶ相のｎウェル領域２２ａおよび相間領域７０と間のＰＮ接合面（対向面１０）を介して、ｐウェル領域６０に注入される。ｐウェル領域６０に注入された電子５０は、ＰＮ接合面である対向面９を介して、Ｕ相のｎウェル領域２２に流れ込む。Ｕ相のｎウェル領域２２に流れ込んだ電子５０は、ｎ領域３１ａを介してＶＢ端子４１ａに流れ込む。
一方、同図（ｂ）において、電子５０は、Ｖ相のｎウェル領域２２ａからＶ相のｎウェル領域２２ａおよび相間領域７０と間のＰＮ接合面（対向面１０）を介して、ｐウェル領域６０に注入される。ｐウェル領域６０に注入された電子５０は、ＰＮ接合面である対向面９を介して、Ｕ相のｎウェル領域２２に流れ込む。Ｕ相のｎウェル領域２２に流れ込んだ電子５０は、ｎ領域３１ａをを介してＶＢ端子４１ａに流れ込む。Ｕ相のｎウェル領域２２に流れ込んだ電子５０のうちの一部は、ｎドレイン領域２６へ流れ込む。ｎドレイン領域２６へ流れ込んだ電子５０は、レベルシフト抵抗４５を介してＶＢ端子４１ａに流れ込む。電子５０の流れ込む経路が長く、電子５０の経路の長さに比例して直列抵抗（ｎウェル領域２２，８の横方向抵抗）が大きくなるので、ｎドレイン領域２６へ流れ込む電子５０の流量は少なくなる。ＨＶＮＭＯＳ２８のｎドレイン領域２６に流入した電子５０は、Ｕ相のハイサイド駆動回路３へ流れて行く。ｎドレイン領域２６へ流入する電子５０の流量が少ないので、レベルシフト抵抗４５で発生する電圧降下も小さくなる。したがって、ハイサイド駆動回路３の誤動作は発生し難くなる。
また、前記したように、Ｕ相のＨＶＮＭＯＳ２８が対向面９とは異なる非対向面１１，１２に配置され、対向面１０からセット用のＨＶＮＭＯＳ２８のｎドレイン領域２６までの距離Ｋ１０と対向面１０からリセット用ＨＶＮＭＯＳ２８のｎドレイン領域２６までの距離Ｋ１１との差が１０μｍ以下である。このため、それぞれのＨＶＮＭＯＳ２８のｎドレイン領域２６に流入する電子５０の流量の差が小さくなる。したがって、それぞれのＨＶＮＭＯＳ２８のｎドレイン領域２６に流入する電子５０の流量の差が大きい場合に生じるハイサイド駆動回路３の誤動作の発生を防止することができる。より好ましくは、距離Ｋ１０および距離Ｋ１１の距離の差がない、すなわち、距離Ｋ１０および距離Ｋ１１の距離がほぼ等しいことが好ましい。これによって、それぞれのＨＶＮＭＯＳ２８のｎドレイン領域２６に流入する電子５０の流量をほぼ等しくすることができる。上記においては、Ｕ相のハイサイド駆動回路３を例に挙げて説明したが、Ｕ相のハイサイド駆動回路３に限るものではなくＶ相のハイサイド駆動回路４、Ｗ相のハイサイド駆動回路５にも適用可能である。
図４は、Ｕ相の対向面９からＵ相のｎウェル領域２２，８に流入した電子５０がｎドレイン領域２６に入り込む電子５０の流量と対向面９からｎドレイン領域２６までの距離Ｋ１および距離Ｋ２との関係を示す図である。
図４に示すように、距離Ｋ１および距離Ｋ２が大きくなると急速に電子５０の流量は減少する。特に、距離Ｋ１および距離Ｋ２が１００μｍ〜２００μｍの間において、電子５０の流量が急峻に減少する。具体的には、ｎドレイン領域に流入する電子５０の流量は、距離Ｋ１および距離Ｋ２が１５０μｍでおよそ５０％減少し、距離Ｋ１および距離Ｋ２が２００μｍでおよそ１／５減少する。電子の流量は、距離Ｋ１および距離Ｋ２が２００μｍを超えるとほぼ一定に減少をし続けるが、距離Ｋ１および距離Ｋ２が５００μｍ近傍において、ほぼ０になり、電子の流量の低下率が飽和する。そのため、距離Ｋ１および距離Ｋ２は１５０μｍ以上、５００μｍ以下とするとよい。しかし、この距離Ｋ１および距離Ｋ２が大きくなるとチップサイズが大きくなるため、好ましくない。したがって、距離Ｋ１および距離Ｋ２は、好ましくは、１５０μｍ以上、２５０μｍ以下とするとよく、より好ましくは、２００μｍ前後である。
図５は、負電圧サージを印加したときに、ＨＶＮＭＯＳ２８を、対向面９に配置した場合と非対向面１１に配置した場合とで、ドレインに流入する電子５０の流量を比較した図である。Ｕ相およびＷ相のＶＢ端子に−５０Ｖ，１．５μＳのパルス状の負電圧サージを印加し、Ｖ相のＶＢ端子に１５Ｖの電圧を印加した場合のドレインに電子５０の流量を比較したシミュレーション図である。
非対向面１１にＨＶＮＭＯＳ２８を配置した場合において、ｎドレイン領域２６に流入した電子５０の流量は、電流表示で６．６２ｍＡであった。一方、対向面９にＨＶＮＭＯＳ２８を配置した場合において、ｎドレイン領域２６に流入した電子５０の流量は、電流表示で３４．６２ｍＡであった。したがって、ＨＶＮＭＯＳ２８を非対向面１１に配置したことによって、ＨＶＮＭＯＳ２８を対向面９に配置した場合よりも、ｎドレイン領域２６に流入した電子の流量を１／５程度に低減することが確認された。非対向面１１にＨＶＮＭＯＳ２８を形成した場合においては、電子５０の流れる経路長が長いので、直列抵抗が大きくなる。したがって、ｎドレイン領域２６に流入する電子の流量が低減される。
前記したように、セット用とリセット用のＨＶＮＭＯＳ２８を非対向面に配置し、さらに、セット用とリセット用のＨＶＮＭＯＳ２８のｎドレイン領域２６を、対向面９から距離Ｋ１およびＫ２あるいは対向面１０からの距離Ｋ１０およびＫ１１を等しく配置してもよい。これによって、ｎドレイン領域２６に流入する電子の流量は大幅に減少し、且つ、両者で等しくなる。
したがって、自相に負電圧サージが入力された場合に、他相のハイサイド駆動回路の誤動作が防止される。ハイサイド駆動回路の誤動作が防止されることは、前記したＵ相に限らず、Ｖ相やＷ相でも同様である。
以上の説明では、図２に示すような、自己分離構造の半導体装置１００について示した。このような半導体装置１００では、ｐ型半導体基板２１の表面からの不純物イオンのイオン注入と活性化処理によりｎウェル領域２２、ｎウェル領域２２ａ、ｎウェル領域８、ｎウェル領域２９およびｐウェル領域６０を形成する。この代わりに、図１１や図１２に示すような接合分離構造としても、本願の効果を奏することができる。
図１１は、実施例１にかかる半導体装置の別の一例を示す断面図である。図１１には、図１の半導体装置１００が接合分離構造であった場合の、図１の各部の断面図を示す。図１１（ａ）は、図１（ａ）のＡ−Ａ’線（点線）で切断した要部断面図、図１１（ｂ）は、図１（ａ）のＢ−Ｂ’線（実線）で切断した要部断面図、図１１（ｃ）は、図１（ａ）のＣ−Ｃ’線（一点鎖線）で切断した要部断面図である。
この場合、ｐ型半導体基板２１ａの表面に埋込領域（８ａ，２９ａなど）を形成するための不純物のイオン注入を行った後、ｐ型半導体基板２１ａ上にｎ型のエピタキシャル成長層を形成する。埋込領域（８ａ，２９ａなど）は、活性化処理により形成される。ｐウェル領域６０ａをエピタキシャル成長層の表面から不純物のイオン注入と活性化処理によりｐ型半導体基板２１ａに達するように形成する。これにより、エピタキシャル成長層に複数のｎウェル領域（２２ｃ，２２ｄなど）を形成する。その他の領域は、図１と同様に形成できる。また、埋込領域（８ａ，２９ａなど）は、エピタキシャル成長層２２ｂより不純物濃度の高いｎ型の領域である。
図１２は、実施例１にかかる半導体装置の別の一例を示す断面図である。図１２には、図１の半導体装置１００が、図１１と異なる接合分離構造であった場合の、図１の各部の断面図を示す。図１２（ａ）は、図１（ａ）のＡ−Ａ’線（点線）で切断した要部断面図、図１２（ｂ）は、図１（ａ）のＢ−Ｂ’線（実線）で切断した要部断面図、図１２（ｃ）は、図１（ａ）のＣ−Ｃ’線（一点鎖線）で切断した要部断面図である。
この場合、ｐ型半導体基板２１ｂの表面に埋込領域（８ｂ，２９ｂなど）を形成するための不純物のイオン注入を行った後、ｐ型半導体基板２１ｂ上にｐ型のエピタキシャル成長層を形成する。埋込領域（８ｂ，２９ｂなど）は、活性化処理により形成される。ｎウェル領域（２２ｅ，２２ｆなど）をエピタキシャル成長層の表面から不純物のイオン注入と活性化処理によりｐ型半導体基板２１ｂに達するように形成する。また、ｐウェル領域６０ｂをエピタキシャル層の表面から不純物のイオン注入と活性化処理により形成する。その他の領域は、図１と同様に形成できる。また、埋込領域（８ｂ，２９ｂなど）は、エピタキシャル成長層２２ｂより不純物濃度の高いｎ型の領域である。
＜実施例２＞
図６は、この発明の実施例２にかかる半導体装置の要部平面図である。第２実施例において、第１実施例（図１）との違いは、セット用レベルシフト回路６およびリセット用レベルシフト回路７のｎドレイン領域２６から対向面１０までの距離Ｋがそれぞれ異なっている点である。第２実施例においても、セット用レベルシフト回路６とリセット用レベルシフト回路７が対向面９から離れているのでそれぞれのｎドレイン領域２６に流入する電子の流量は対向面９に形成されている場合に比べると小さくなる。
負電圧サージが入力された場合、ハイサイド駆動回路３の誤動作の発生を防止する能力は実施例１に比べると低くなるが、対向面９とＨＶＮＭＯＳ２８のｎドレイン領域２６との距離Ｋを１５０μｍ以上で５００μｍ以下にすることで誤動作の発生を抑制することができる。また、前記の距離Ｋを１５０μｍ以上、２５０μｍ以下にするとさらによい。さらに、この距離Ｋを２００μｍ前後にすると好適である。ここではＵ相について説明したがＶ相、Ｗ相についても同じである。
＜実施例３＞
図７は、この発明の実施例３にかかる電力変換装置３００の要部回路図である。ここでは３相インバータを例に挙げた。この３相インバータに搭載される半導体装置１００，２００は図１および図５に示した３相ワンチップゲートドライバＩＣである。電力変換装置３００と従来の電力変換装置７００との違いは、図８に示した電力変換装置７００に搭載する半導体装置５００，６００を半導体装置１００，２００に入れ替えた点である。
ここでは、電力変換装置３００として３相インバータ（３相ブリッジ）の例を挙げたがこれに限るものではない。例えば、単相（２相）インバータ（フルブリッジ）や単相および３相のコンバータなど２相以上のワンチップゲートドライバＩＣを搭載した電力変換装置とすることもできる。
この発明にかかる実施の形態の半導体装置１００は、第１導電型領域で囲まれ半導体基板の表面層に互いに離して設けられる複数の第２導電型の第１ウェル領域と、複数の第１ウェル領域全てに接して設けられ前記第１導電型領域を構成する低電位が印加される第１導電型の第２ウェル領域と、を備え、複数の第１ウェル領域は、第１ウェル領域の表面層に設けられた、低電位側の電位が当該低電位より高いハイサイド駆動回路と、ハイサイド駆動回路の電源の高電位側が接続され第１ウェル領域の表面層に設けられる第２導電型のピックアップ領域と、第２ウェル領域とピックアップ領域との間の第１ウェル領域に設けられる高耐圧接合終端構造と、高耐圧接合終端構造および第２ウェル領域の一部に設けられハイサイド駆動回路の駆動用の信号を送る２つのレベルシフト素子と、を有する半導体装置において、２つのレベルシフト素子（たとえば、Ｕ相のレベルシフト回路６，７のＨＶＮＭＯＳ２８）は、隣接する第１ウェル領域に互いに対向しない非対向面１１に配置され、第１ウェル領域（たとえば、Ｕ相のｎウェル領域２２）と第２ウェル領域（ｐウェル領域６０）とのｐｎ接合面のうち、隣接する第１ウェル領域（たとえば、Ｖ相のｎウェル領域２２ａ）に対向するｐｎ接合面（対向面９）から２つのレベルシフト素子の高電位領域（ｎドレイン領域２６）までの距離Ｋ１およびＫ２がそれぞれ１５０μｍ以上であることを特徴とする。
この発明にかかる実施の形態の半導体装置１００によれば、負電圧サージにより他相のレベルシフト素子の高電位領域へ流入する電子の流量を大幅に減少させることができる。したがって、ハイサイド駆動回路の誤動作を抑制することができる。
また、この発明にかかる実施の形態の半導体装置１００は、第１導電型領域で囲まれ半導体基板の表面層に互いに離して設けられる複数の第２導電型の第１ウェル領域と、複数の第１ウェル領域全てに接して設けられ前記第１導電型領域を構成する低電位が印加される第１導電型の第２ウェル領域と、を備え、複数の第１ウェル領域は、第１ウェル領域の表面層に設けられた、低電位側の電位が当該低電位より高いハイサイド駆動回路と、ハイサイド駆動回路の電源の高電位側が接続され第１ウェル領域の表面層に設けられる第２導電型のピックアップ領域と、第２ウェル領域とピックアップ領域との間の第１ウェル領域に設けられる高耐圧接合終端構造と、高耐圧接合終端構造および第２ウェル領域の一部に設けられハイサイド駆動回路の駆動用の信号を送る２つのレベルシフト素子と、を有する半導体装置において、２つのレベルシフト素子は、隣接する第１ウェル領域に互いに対向しない非対向面１１に配置され、隣接する第１ウェル領域（対向面１０）から２つのレベルシフト素子の高電位領域までの距離Ｋ１０およびＫ１１の差が１０μｍ以下であることを特徴とする。
この発明にかかる実施の形態の半導体装置１００によれば、負電圧サージにより他相のレベルシフト素子の高電位領域へ流入するそれぞれの電子５０の流量をほぼ等しくすることができる。
また、この発明にかかる実施の形態の半導体装置１００は、第１ウェル領域と第２ウェル領域とのｐｎ接合面のうち、隣接する第１ウェル領域に対向するｐｎ接合面からの距離が２つのレベルシフト素子の高電位領域よりピックアップ領域の方が近いことを特徴とする。
また、この発明にかかる実施の形態の半導体装置１００は、隣接する第１ウェル領域から２つのレベルシフト素子の高電位領域までの距離がほぼ等しいことを特徴とする。
また、この発明にかかる実施の形態の半導体装置１００は、第１ウェル領域と第２ウェル領域とのｐｎ接合面のうち、隣接する第１ウェル領域に対向するｐｎ接合面から２つのレベルシフト素子の高電位領域までの距離Ｋ１およびＫ２がそれぞれ１５０μｍ以上であることを特徴とする。
また、この発明にかかる実施の形態の半導体装置１００は、第１ウェル領域と第２ウェル領域とのｐｎ接合面のうち、隣接する第１ウェル領域に対向するｐｎ接合面から２つのレベルシフト素子の高電位領域までの距離Ｋ１およびＫ２が５００μｍ以下であることを特徴とする。
また、この発明にかかる実施の形態の電力変換装置３００は、上述した半導体装置１００が搭載されていることを特徴とする。
この発明にかかる実施の形態の半導体装置１００および半導体装置１００が搭載された電力変換装置３００によれば、負電圧サージにより他相のレベルシフト素子の高電位領域へ流入する電子の流量を大幅に減少させるとともに、負電圧サージにより他相のレベルシフト素子の高電位領域へ流入するそれぞれの電子５０の流量をほぼ等しくすることができる。したがって、ハイサイド駆動回路の誤動作を抑制することができる。
以上のように、本発明にかかる半導体装置の製造方法は、レベルシフト回路を有する高耐圧ＩＣなどの半導体装置およびそれを用いたインバータなどの電力変換装置に有用である。
１ ローサイド駆動回路
２ 制御回路
３ Ｕ相のハイサイド駆動回路
４ Ｖ相のハイサイド駆動回路
５ Ｗ相のハイサイド駆動回路
６ セット用レベルシフト回路
７ リセット用レベルシフト回路
８，２９ ｎウェル領域
９ Ｕ相の対向面
１０ Ｖ相の対向面
１１ Ｕ相の非対向面
１２ Ｖ相の非対向面
２１ ｐ半導体基板
２２，２２ａ，２９ ｎウェル領域
２３，３６，３６ａ，３７ ｐベース領域
２４ ｎソース領域
２５ ｐコンタクト領域
２６ ｎドレイン領域
２７，３５，３５ａ ゲート電極
２８ ＨＶＮＭＯＳ
３０，６０ ｐウェル領域
３１，３１ａ，３２，３２ａ，３４，３４ａ ｎ領域
３３，３３ａ，３８，３９，３９ａ ｐ領域
４０，４０ａ ＶＳ端子
４１，４１ａ ＶＢ端子
４２ ＣＯＭ端子
４３ ゲート端子
４４ ドレイン端子
４５ レベルシフト抵抗
４６，４６ａ 高耐圧接合終端領域
５０ 電子
７０ 相間領域
１００，２００ 半導体装置
３００ 電力変換装置

Claims (8)

  1. 第１導電型領域で囲まれ半導体基板の表面層に互いに離して設けられる複数の第２導電型の第１ウェル領域と、複数の前記第１ウェル領域全てに接して設けられ前記第１導電型領域を構成する低電位が印加される第１導電型の第２ウェル領域と、を備え、
    複数の前記第１ウェル領域は、前記第１ウェル領域の表面層に設けられた、低電位側の電位が前記低電位より高いハイサイド駆動回路と、前記ハイサイド駆動回路の電源の高電位側が接続され前記第１ウェル領域の前記表面層に設けられる第２導電型のピックアップ領域と、前記第２ウェル領域と前記ピックアップ領域との間の前記第１ウェル領域に設けられる高耐圧接合終端構造と、前記高耐圧接合終端構造および前記第２ウェル領域の一部に設けられ前記ハイサイド駆動回路の駆動用の信号を送る２つのレベルシフト素子と、を有する半導体装置において、
    前記２つのレベルシフト素子は、隣接する前記第１ウェル領域に互いに対向しない非対向面に配置され、前記第１ウェル領域と前記第２ウェル領域とのｐｎ接合面のうち、隣接する前記第１ウェル領域に対向するｐｎ接合面から前記２つのレベルシフト素子の高電位領域までの距離がそれぞれ１５０μｍ以上であることを特徴とする半導体装置。
  2. 第１導電型領域で囲まれ半導体基板の表面層に互いに離して設けられる複数の第２導電型の第１ウェル領域と、複数の前記第１ウェル領域全てに接して設けられ前記第１導電型領域を構成する低電位が印加される第１導電型の第２ウェル領域と、を備え、
    複数の前記第１ウェル領域は、前記第１ウェル領域の表面層に設けられた、低電位側の電位が前記低電位より高いハイサイド駆動回路と、前記ハイサイド駆動回路の電源の高電位側が接続され前記第１ウェル領域の前記表面層に設けられる第２導電型のピックアップ領域と、前記第２ウェル領域と前記ピックアップ領域との間の前記第１ウェル領域に設けられる高耐圧接合終端構造と、前記高耐圧接合終端構造および前記第２ウェル領域の一部に設けられ前記ハイサイド駆動回路の駆動用の信号を送る２つのレベルシフト素子と、を有する半導体装置において、
    前記２つのレベルシフト素子は、隣接する前記第１ウェル領域に互いに対向しない非対向面に配置され、隣接する前記第１ウェル領域から前記２つのレベルシフト素子の高電位領域までの距離の差が１０μｍ以下であることを特徴とする半導体装置。
  3. 前記第１ウェル領域と前記第２ウェル領域とのｐｎ接合面のうち、隣接する前記第１ウェル領域に対向するｐｎ接合面からの距離が前記２つのレベルシフト素子の高電位領域より前記ピックアップ領域の方が近いことを特徴とする請求項１または２記載の半導体装置。
  4. 隣接する前記第１ウェル領域から前記２つのレベルシフト素子の高電位領域までの距離がほぼ等しいことを特徴とする請求項２に記載の半導体装置。
  5. 前記第１ウェル領域と前記第２ウェル領域とのｐｎ接合面のうち、隣接する前記第１ウェル領域に対向するｐｎ接合面から前記２つのレベルシフト素子の高電位領域までの距離がそれぞれ１５０μｍ以上であることを特徴とする請求項２または４に記載の半導体装置。
  6. 前記第１ウェル領域と前記第２ウェル領域とのｐｎ接合面のうち、隣接する前記第１ウェル領域に対向するｐｎ接合面から前記２つのレベルシフト素子の高電位領域までの距離が５００μｍ以下であることを特徴とする請求項１に記載の半導体装置。
  7. 前記第１ウェル領域と前記第２ウェル領域とのｐｎ接合面のうち、隣接する前記第１ウェル領域に対向するｐｎ接合面から前記２つのレベルシフト素子の高電位領域までの距離が５００μｍ以下であることを特徴とする請求項５に記載の半導体装置。
  8. 前記請求項１または２に記載の半導体装置が搭載されていることを特徴とする電力変換装置。
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