KR20110140113A - 레벨 시프트 트랜지스터의 차폐 - Google Patents

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Abstract

반도체 장치는 트랜지스터와 절연 영역을 포함할 수 있다. 트랜지스터는 제1 전도 타입을 갖는 반도체 기판 내에 형성될 수 있다. 트랜지스터는 드레인 영역으로부터 소스 영역 쪽으로 연장되며 제2 전도 타입을 갖는 드리프트 영역을 포함할 수 있다. 드리프트 영역은 상부의 작업 면 부근에 위치하며 제1 전도 타입을 갖는 제1 리서프 영역을 포함할 수 있다. 고전압 절연 섬 영역은 드리프트 영역으로부터 가로 방향으로 오프셋된 제1 웰 영역을 포함할 수 있다. 제1 웰 영역은 제2 전도 타입을 가질 수 있다. 절연 영역은 드레인 영역과 제1 웰 여역 사이에서 가로 방향으로 위치될 수 있다. 절연 영역은 반도체 기판의 상부의 작업 면까지 연장된 부분을 포함할 수 있다.

Description

레벨 시프트 트랜지스터의 차폐{SHIELDED LEVEL SHIFT TRANSISTOR}
본 발명은 레벨 시프트 트랜지스터를 차폐하기 위한 기술에 관한 것이다.
파워 반도체(power semiconductor)는 다양한 응용 분야에 광범위하게 사용되고 있다. 파워 반도체를 사용하는 장치는 수십 볼트 또는 그 이하의 저전력 집적 회로(IC)에 의해 제어된다. 이러한 저전압 IC는 다른 전자 기기에 고전압 파워를 제공하는 수백 볼트의 고전압 구동 회로를 제어할 수 있다. 크기를 줄이고 성능을 높이기 위해, 저전압 제어를 가진 IC는 고전압 구동 회로에의 직접 접속을 위해 제공될 수 있다. 따라서, 이들 IC는 저전압 영역과 고전압 영역을 갖는다.
IC의 고전압 영역은 절연 접합(isolation junction)에 의해 저전압 영역으로부터 전기적으로 절연됨으로써, 저전압 요소에 대한 고전압의 영향을 제한할 수 있다. 고전압 영역과 저전압 영역은 동일한 부분의 실리콘 상에 있기 때문에, 절연 접합은 전형적으로 이들 두 개의 영역 사이에 다이오드(diode)를 형성하는 p-n 접합이다. 그러나, 하나 이상의 제어 신호가 저전압 제어 회로로부터 고전압 영역으로 이동한다. 이들 저전압 제어 신호가 고전압 요소에 대해 적합하도록 하기 위하여, 저전압 신호가 레벨 시프트 트랜지스터(level shift transistor)에 의해 더 높은 전압까지 레벨 시프트된다. 저전압 제어 신호가 높은 전압까지 레벨 시프트될 수 있도록 하고 전압 영역의 절연(isolaiton)에 영향을 미치지 않으면서 고전압 영역에 제공될 수 있도록, IC의 설계에 주의를 기울어야 한다.
본 발명의 발명자들은 트랜지스터(예를 들어, 레벨 시프트 트랜지스터)와 절연 영역(예를 들어, 고전압 절연 영역)을 갖는 반도체 소자를 제공한다. 일례로, 레벨 시프트 트랜지스터와 고전압 영역은 기판 영역에 의해 서로 절연된 단일의 n 웰(well)에 의해 구현될 수 있다. 이 단일의 n 웰은 반도체 기판에 형성된 확산 영역(diffusion region)을 포함할 수 있으며, 레벨 시프트 트랜지스터와 고전압 영역을 위한 드리프트 영역(drift region)을 구현하는 데에 사용될 수 있다. 레벨 시프트 트랜지스터는 레벨 시프트 트랜지스터의 n 웰을 공핍화(deplete)하기 위해 상부의 리서프(resurf) p 웰 확산 영역을 포함할 수 있다. n 웰을 공핍화하기 위해, 상부의 p 웰 확산에 의해, 단일의 n 웰이 고전압 영역의 절연을 위해 강력한 다이오드를 형성하기에 충분히 많은 양을 가질 수 있다.
본 발명의 내용은 본 특허 출원의 주제에 대한 개요를 제공하기 위한 것이다. 본 발명의 배타적이고 완전한 설명을 제공하는 것으로 해석되어서는 안 된다. 상세한 설명은 본 특허 출원에 관한 추가의 정보를 제공하기 위한 것이다.
반드시 비율을 맞춰 그려진 것은 아닌 도면에서, 상이한 도면들의 유사한 도면부호는 유사한 구성요소를 나타낸다. 첨자가 상이한 유사한 도면부호는 유사한 구성요소의 다른 예를 나타낼 수 있다. 도면은 본 명세서에 기재된 여러 실시예에 대한 한정이 아니라 예를 나타낸다.
도 1은 고전압 집적 회로의 블록도의 일례를 개괄적으로 나타낸다.
도 2는 레벨 시프트(level-shift) 트랜지스터 및 고전압 영역을 나타내는 고전압 집적회로의 평면도의 일례를 개괄적으로 나타낸다.
도 3은 도 2의 고전압 집적 회로의 단면도의 일례를 개괄적으로 나타낸다.
도 4a 및 도 4b는 고전압 영역과 레벨 시프트 트랜지스터 사이의 절연 영역(isolation region)의 변화에 대응하는 시뮬레이션 결과를 나타낸다.
본 발명자는 특히 레벨 시프트 트랜지스터와 고전압 영역을 기판 영역에 의해 서로 절연된 단일 n 웰(n-well)로 구현할 수 있음을 알았다. 단일 n 웰은 반 도체 기판에 형성된 확산 영역을 포함할 수 있고, 레벨 시프트 트랜지스터 및 고압측 영역(high-side region)의 드리프트 영역(drift region)을 구현하는데 사용될 수 있다. 레벨 시프트 트랜지스터는 레벨 시프트 트랜지스터의 n 웰을 공핍(deplete)시키기 위한 상부 p 웰(p-well) 확산 영역을 포함할 수 있다. n 웰을 공핍시키기 위해 상부 p 웰 확산 영역을 사용하면, 단일 n 웰은 고전압 영역의 절연을 위한 강한 다이오드를 형성하기에 충분히 높은 양(dose)을 가질 수 있다.
도 1은 레벨 시프트 트랜지스터 및 고전압 영역을 가지는 고전압 집적 회로(IC)(102)를 구현할 수 있는 회로(100)의 블록도의 일례를 개괄적으로 나타낸다. 회로(100)는 고압측 트랜지스터(106)와 저압측(low-side) 트랜지스터(108)에 의해 구동되는 부하(104)를 위한 제어부와 드라이버를 포함할 수 있다. 고압측 트랜지스터(106) 및 저압측 트랜지스터(108)는 고전압 집적회로(integrated circuit, IC)(102)에 의해 제어된다. 일례로, 고압측 트랜지스터(106) 및 저압측 트랜지스터(108)는 전계 효과 트랜지스터(field effect transistor, FET)이다. 고압측 트랜지스터(106)은 고전압 소스(110)에 연결된 드레인 및 부하(104)에 연결된 소스를 가진다. 저압측 트랜지스터(108)의 드레인은 부하(104)에 연결될 수 있고, 저압측 트랜지스터(108)의 소스는 접지(112)에 연결될 수 있다. 고압측 트랜지스터(106)의 게이트는 고전압 IC(102) 상의 고전압 영역(116) 내의 고압측 게이트 드라이버(114)에 연결될 수 있다. 저압측 트랜지스터(108)의 게이트는 고전압 IC(102) 상의 저전압 영역(119) 내의 저압측 드라이버(118)에 연결될 수 있다.
전술한 바와 같이, 고전압 IC(102)는 디지털 및 아날로그 제어 구성요소(control component)(120)를 가지는 저전압 영역(119) 및 고압측 게이트 드라이버(114)를 가지고 고전압 구성요소와 연관된 고전압 영역(116)을 포함할 수 있다. 일례에서, 저전압 영역(119) 내의 구성요소(예컨대, 제어 구성요소(120))는 0에서 30V까지의 전압에서 동작하고, 고전압 영역(116) 내의 구성요소는 0에서 600V까지의 전압에서 동작한다. 일례에서, 하나 이상의 레벨 시프트 트랜지스터(122)는 고압측 게이트 드라이버(114) 및 관련 회로를 제어하기 위해 제어 신호의 전압을 저전압에서 고전압으로 바꾼다(shift).
동작 시에, 제어 신호는 제어 구성요소(120)에 의해 생성되어 고압측 트랜지스터(106) 및 저압측 트랜지스터(108)를 제어한다. 저압측 트랜지스터(108)용 제어 신호는 저압측 게이트 드라이버(118)에 저전압 신호로 전송될 수 있다. 고압측 트랜지스터(106)의 제어 신호는 저전압 신호(예컨대, 0V 내지 30V)에서 고전압 신호(예컨대, 600V)로 레벨 시프트 업(level-shifted up)되어 고압측 게이트 드라이버(114)에 전송될 수 있다. 그러면 고압측 게이트 드라이버(114)와 저압측 게이트 드라이버(118)는 고압측 트랜지스터(106)와 저압측 트랜지스터(108)의 게이트 전압을 제어하여 부하(104)에 공급되는 전압 및 전류를 제어할 수 있다.
고전압 영역(116)은 고압측 트랜지스터(106)의 플로팅 게이트(floating gate)의 고전압에 노출될 수 있다. 고전압 영역(114)에서의 고전압은 저전압 구성요소(120)와 간섭을 일으켜 저전압 구성요소(120)를 손상시킬 수 있다. 따라서, 고전압 영역(114)은 저전압 영역(119)과 전기적으로 절연될 수 있다. 레벨 시프트 트랜지스터(122)는 또한 고전압 영역(120)과 저전압 영역(119) 사이의 전압차를 견딜 수 있을 정도로 큰 항복 전압을 가지도록 구성될 수 있다.
도 2는 고전압 IC(102)의 고전압 영역(116)과 레벨 시프트 트랜지스터(122)의 평면도의 일례를 나타낸다. 실례를 단순화하기 위해, 고압측 게이트 드라이버(114) 및 관련 구성요소는 이 도면에는 도시하지 않았다.
고전압 영역(116) 및 레벨 시프트 트랜지스터(122)는 반도체 기판(200) 내의 제1 웰(first well)(202A, 202B)에 의해 형성될 수 있다. 제1 웰(202A, 202B)은 레벨 시프트 트랜지스터(122)를 위한 두 개의 영역, 즉 고전압 절연 섬(isolation island) 영역(202A)과 드리프트 영역(202B)을 포함할 수 있다. 일례에서, 고전압 절연 섬 영역(202A)과 드리프트 영역(202B)은 고전압 IC(102) 제조의 동일한 확산 단계에서 형성될 수 있고 거의 동일한 피크 도핑 농도를 가질 수 있다. 일례에서, 제1 웰(202A, 202B)는 p형 기판 내의 n 웰이다.
일례에서, 드리프트 영역(202B)은 고전압 절연 섬 영역(202A)과 절연 영역(204)에 의해 분리되어 있다. 제1 웰(202A, 202B)은, 절연 영역(204)이 드리프트 영역(202B)과 고전압 절연 섬 영역(202A) 사이에서 고전압 IC(102)의 상부 작업 면(top working surface)으로 연장되는 반도체 기판의 일부가 되도록, 형성될 수 있다. 일례에서, 레벨 시프트 트랜지스터(122)는 절연 영역(204) 및 고전압 절연 섬 영역(202A)에 의해 삼면(three sides)에서 측면으로 둘러싸인다.
고전압 영역(116)은 고전압 접합 종결 영역(junction termination region)(206)에 의해 저전압 영역(119)과 절연될 수 있다. 고전압 접합 종결 영역(206)은 제1 웰(202A, 202B)과 반도체 기판 사이에 p-n 접합(도 3에 도시됨)에 의해 형성될 수 있다. 고전압 접합 종결 영역(206)은 제1 웰(202A, 202B)에서 감소된 표면 전계(reduced surface field, resurf: 이하 간단히 "리서프"라고 함) 영역으로 기능하는 제2 확산 웰(208)을 포함할 수 있다. 일례에서, 제2 확산 웰(208)은, 리서프(resurf) 영역으로, 고전압 IC(102)의 상부 작업 면 근처의 전계를 감소시키는 기능을 할 수 있다. 표면 전계를 감소시킴으로써 고전압 접합 종결 영역(206)의 p-n 접합의 항복 전압을 유지하는 데 도움이 될 수 있다. 따라서, 제2 확산 웰(208)은 고전압 영역(116)과 저전압 영역(119)의 절연을 도울 수 있다. 일례에서, 제2 확산 웰(208)은 n형의 제1 웰(202A, 202B) 내에 위치된 p 웰이다.
일례에서, 고전압 영역(116)은 모든 측면에서 전기적으로 절연될 수 있다. 일례에서, 고전압 접합 종결 영역(206)은 제1 웰(202A, 202B)의 바깥쪽 에지 근처에 경계선을 형성할 수 있다. 일례에서, 고전압 접합 종결 영역(206)은 제1 웰(202A, 202B)의 바깥쪽 에지 근처에 완전한 경계선을 형성한다. 다른 예에서, 고전압 접합 종결 영역(206)은 제1 웰(202A, 202B)의 바깥쪽 에지 근처에 부분적인 경계선을 형성하고, 이 경계선은 고전압 IC(102)의 에지에 의해 완성된다. 예를 들면, 제2 확산 웰(208)은 고전압 영역(116)은 고전압 IC(102)의 에지에 인접할 수 있다. 따라서, 고전압 영역(116)은 고전압 IC(102)의 에지에 의한 경계선의 그 부분에서 절연될 수 있다. 일례에서, 제2 확산 웰(208)은 반도체 기판을 고전압 절연 섬 영역(202A)의 바깥쪽 에지에 접촉시킬 수 있다.
일례에서, 제2 확산 웰(208)은 절연 영역(204)을 통해 레벨 시프트 트랜지스터(122)를 가로질러 연장된다. 레벨 시프트 트랜지스터(122)에서, 제2 확산 웰(208)은 또한 리서프(resurf) 구조체로 기능할 수 있다. 여기서, 제2 확산 웰(208)은 레벨 시프트 트랜지스터(122)의 드리프트 영역(202B)에서 표면 전계를 감소시키도록 기능한다. 이 표면 전계 감소는 레벨 시프트 트랜지스터(122)의 항복 전압을 증가시킨다. 레벨 시프트 트랜지스터(122)는 고전압 접합 종결 영역(206) 내에 통합되기 때문에 레벨 시프트 트랜지스터(122)는 차폐되는 것으로 간주된다. 고전압 IC(102)는 또한 레벨 시프트 트랜지스터(122)와 고전압 절연 섬 영역(202A) 내의 하나 이상의 구성요소를 연결하는 고전압 배선(interconnect)(210)을 포함한다.
도 3은 도 2의 고전압 IC(102)의 일부에 대한 단면도의 일례를 나타낸다. 도 3의 단면도는 레벨 시프트 트랜지스터(122), 절연 영역(204), 및 고전압 절연 영역(116, 202A)의 일부 내로 가로지른 도면을 나타낸다. 도 3의 단면도는 레벨 시프트 트랜지스터(122)를 따라, 절연 영역(204)를 가로질러, 고전압 영역(116)의 일부 내로의 단면을 취한 것이다. 전술한 바와 같이, 고전압 IC(102)는 반도체 기판(302)의 상부 작업 면(304)에 제조되는 레벨 시프트 트랜지스터(122) 및 고전압 영역(116)을 가지는 반도체 기판(302)을 포함한다.
전술한 바와 같이, 레벨 시프트 트랜지스터(122)의 드리프트 영역(202B)과 고전압 영역(116)의 고전압 절연 섬 영역(202A)은 동일한 확산 단계에서 형성될 수 있다. 일례에서, 드리프트 영역(202B) 및 고전압 절연 섬 영역(202A)은 반도체 기판(302)의 n형 확산 웰이다. 레벨 시프트 트랜지스터(122)는 상부 작업 면(304) 근처에 소스 영역(306)을 포함할 수 있다. 일례에서, 소스 영역(306)은 대량 도핑된(heavily doped) n형 확산 웰을 포함한다. 일례에서, 소스 영역(306)은 소스 영역(306)과 드리프트 영역(202B) 사이의 다른 p형 확산 웰(310) 내로 확산된다. 레벨 시프트 트랜지스터(122)는 또한 상부 작업 면(304) 근처에 소스 영역(306)으로부터 가로 방향으로 오프셋된 드레인 영역(308)을 포함한다. 일례에서, 드레인 영역(308)은 드리프트 영역(202B)에 대량 도핑된 n형 확산 웰을 포함한다. 레벨 시프트 트랜지스터(122)용의 게이트(312)는 소스 영역(306)과 드레인 영역(308) 사이에서 가로 방향(lateral)으로 상부 작업 면(304) 위에 위치될 수 있다. 게이트(312)는 소스 영역(306)과 드리프트 영역(202B) 사이에서 상부 작업 면(304)으로 연장되는 p형 확산 웰(310)의 일부 위에 위치될 수 있다.
레벨 시프트 트랜지스터(122)는 또한 상부 작업 면(304) 근처의 드리프트 영역(202B) 내에 제2 확산 웰(208)을 포함할 수 있다. 제2 확산 웰(208)은 리서프(resurf) 구조체로 기능할 수 있다. 레벨 시프트 트랜지스터(122)가 오프 상태일 때, 제2 확산 웰(208)은 드리프트 영역(202A)의 공핍을 촉진시킬 수 있다. 드리프트 영역(202A)의 공핍은 드리프트 영역(202A)이 높은 항복 전압을 유지하면서 더 높은 도핑 농도를 가지는 것을 가능하게 할 수 있다. 일례에서, 레벨 시프트 트랜지스터(122)의 항복 전압은 700V보다 높다. 드리프트 영역(202B)을 공핍시키기 위해 제2 확산 웰(208)을 사용하는 것은 드리프트 영역(202B)이 고전압 절연 섬 영역(202A)과 동일하거나 상응하는 피크 도핑 농도를 가지는 것을 가능하게 한다. 고전압 영역(116)의 웰(202A)은 높은 항복 전압의 고전압 접합 종결 영역(206)을 형성하기 위해 높은 피크 도핑 농도를 가질 수 있다. 높은 피크 도핑 농도는 고전압 영역(116)의 반도체 디바이스에서 소량 도핑된(lightly doped) 반도체 기판(302)으로의 높은 펀치 스루 전압(punch through voltage)을 만든다. 제2 확산 웰(208)은 드리프트 영역(202B)이 고전압 영역(116)의 웰(202A)처럼 높은 피크 도핑 농도를 가지게 할 수 있다.
고전압 배선(210)은 레벨 시프트 트랜지스터(122)의 드레인 영역(308)을 고전압 영역(116) 내의 p 웰(314)에 연결한다. 이 p 웰(314)은 고전압 영역(116)의 다른 구성요소와 연결하는 데 사용될 수 있는 전도 노드(conduction node)(316)에 연결될 수 있다. 일례에서, p 웰(314)은 레벨 시프트 트랜지스터(122)와 직렬로 연결된 저항기로서 기능한다. 고전압 배선(210)은 전도성 물질(예컨대, 동 트레이스)을 포함한다.
도 3에 도시된 바와 같이, 드리프트 영역(202B)과 고전압 영역(116)의 웰(202A)은 드리프트 영역(202B)와 웰(202A) 사이에 가로 방향으로 절연 영역(204)을 남기도록 형성되어 있다. 따라서, 반도체 기판(302)은 상부 작업 면(304)으로 연장되어 절연 영역(204)을 형성한다. 일례에서, 절연 영역(204)의 길이 "L"은 28 마이크로미터이다. 일례에서, 길이 "L"은 드리프트 영역(202B)과 고전압 영역(116)의 웰(202A) 사이의 거리를 포함한다. 길이 "L"이 길수록, 웰(202A)에서 드리프트 영역(312)로의 펀치 스루 전압이 더 크다. 길이 "L"은 또한 기판의 고유 저항(resistivity)에 의존한다.
도 4a 및 도 4b는 절연 영역(204)의 길이 "L"의 변화에 대응하는 시뮬레이션 결과를 나타낸다. 도 4a에 도시된 바와 같이, 적어도 28 마이크로미터의 길이 "L"은 적어도 30V의 펀치 스루 전압에 대응한다. 또, 20 마이크로미터보다 위의 절연 영역(204)의 길이 "L"은 도 4b에 도시된 바와 같이 레벨 시프트 트랜지스터(122)의 항복 전압에 거의 영향을 미치지 않는다.
드리프트 영역(202B)과 웰(202A)을 단일 확산 웰과 함께 형성하는 것은 몇가지 이점이 있다. 예를 들면, 드리프트 영역(202B)과 웰(202A)을 동일한 확산 단계에서 동일한 마스크를 사용하여 형성할 수 있으므로, 고전압 IC(102)의 제조에 관련된 처리 시간 및 비용을 감소시킨다. 또, 드리프트 영역(202B)과 고전압 절연 섬 영역(202A)을 에피택셜 층이 아닌 확산 웰과 함께 형성함으로써, 고전압 IC(102)의 다른 구성요소에 영향을 미치지 않으면서 드리프트 영역(202B)과 고전압 절연 섬 영역(202A)에 대한 설계 조정을 할 수 있다. 그 이유는 애피택셜 층은 보통 반도체 기판(302) 전체에 또는 큰 부분(large area)에 형성되는 데 반하여, 확산 웰은 작은 부분(small area)에 용이하게 형성될 수 있기 때문이다. 따라서, 예를 들면, 드리프트 영역(202B)과 웰(202A)의 두께 변화는 고전압 IC(102)의 다른 부분에 최소한의 영향을 미친다.
추가 노트 및 실시예
실시예 1에서, 집적 회로는 트랜지스터, 고전압 영역, 도체, 및 절연 영역을 포함한다. 트랜지스터는 제1 전도 타입을 갖는 반도체 기판의 상부의 작업 면 부근에 위치하는 소스 영역, 상부의 작업 면 부근에 위치하고 소스 영역으로부터 가로 방향으로 오프셋된 드레인 영역, 드레인 영역으로부터 소스 영역 쪽으로 연장되고 제2 전도 타입을 갖는 드리프트 영역을 포함한다. 드리프트 영역은 상부의 작업 면 부근의 드리프트 영역 내에 위치하며 제1 전도 타입을 갖는 제1 리서프(resurf) 영역을 포함한다. 트랜지스터는 또한 소스 영역과 드레인 영역 사이에 가로 방향으로 위치하고 상부의 작업 면 위에 위치하는 게이트를 포함한다. 고전압 영역은 드리프트 영역으로부터 가로 방향으로 오프셋된 제1 웰 영역을 포함한다. 제1 웰 영역은 제2 전도 타입을 갖는다. 도체는 고전압 영역에 드레인 영역을 결합하도록 되어 있다. 절연 영역은 드레인 영역과 제1 웰 영역 사이에 가로 방향으로 위치한다. 절연 영역은 반도체 기판의 상부의 작업 면까지 연장된 부분을 포함한다.
실시예 2에서, 실시예 1은 상부의 작업 면 부근의 제1 웰 영역 내에 위치하며, 제1 전도 타입을 갖는 제2 리서프 영역을 선택적으로 포함할 수 있다. 제2 리서프 영역은 제1 웰 영역의 외측 에지 부근에 외주를 형성한다.
실시예 3에서, 실시예 1 및 실시예 2 중의 어느 하나 이상의 제1 리서프 영역과 제2 리서프 영역은 동일한 마스크를 사용해서 형성할 수 있다.
실시예 4에서, 실시예 1 내지 실시예 3 중의 임의의 하나 이상의 제1 웰 영역은 상부의 작업 면에 평행한 적어도 2개의 축에서 드리프트 영역으로부터 가로 방향으로 오프셋될 수 있으며, 실시예 1 내지 실시예 3 중의 임의의 하나 이상의 절연 영역은 적어도 2개의 축에서 웰 영역과 드리프트 영역 사이에 위치할 수 있다.
실시예 5에서, 실시예 1 내지 실시예 4 중의 임의의 하나 이상의 제1 웰 영역 및 드리프트 영역은 동일한 피크 도핑 농도를 가질 수 있다.
실시예 6에서, 실시예 1 내지 실시예 5 중의 임의의 하나 이상의 제1 웰 영역 및 드리프트 영역은 동일한 마스크를 사용해서 반도체 기판 내에 형성될 수 있다.
실시예 7에서, 실시예 1 내지 실시예 6 중의 임의의 하나 이상의 트랜지스터는 저전압 평면으로부터 고전압 평면까지 게이트에서 신호의 레벨을 시프트하도록 구성될 수 있다.
실시예 8에서, 실시예 1 내지 실시예 7 중의 임의의 하나 이상의 고전압 영역은 제1 웰 내에 위치하며 제1 전도 타입을 갖는 저항성 영역을 포함할 수 있다. 저항성 영역은 제1 단부 상의 도체와 제2 단부 상의 고압측 플로팅 공급 전압에 연결된다.
실시예 9에서, 실시예 1 내지 실시예 8 중의 임의의 하나 이상의 제1 웰 영역은 적어도 3개의 축에서 드리프트 영역으로부터 가로 방향으로 오프셋될 수 있다.
실시예 10에서, 실시예 1 내지 실시예 9 중의 임의의 하나 이상의 소스 영역은 게이트에 결합될 수 있다.
실시예 11에서, 실시예 1 내지 실시예 10 중의 임의의 하나 이상의 트랜지스터는 N-타입의 전계 효과 트랜지스터를 포함할 수 있다.
실시예 12에서, 실시예 1 내지 실시예 11 중의 임의의 하나 이상은 제2 트랜지스터를 포함할 수 있으며, 제2 트랜지스터는, 반도체 기판의 상부의 작업 면 부근에 위치하는 제2 소스 영역, 상부의 작업 면 부근에 위치하고 제2 소스 영역으로부터 가로 방향으로 오프셋된 제2 드레인 영역, 제2 드레인 영역으로부터 제2 소스 영역 쪽으로 연장되고 제2 전도 타입을 갖는 드리프트 영역을 포함한다. 제2 드리프트 영역은 상부의 작업 면 부근의 제2 드리프트 영역 내에 위치하며 제1 전도 타입을 갖는 제3 리서프(resurf) 영역을 포함한다. 트랜지스터는 또한 제2 소스 영역과 제2 드레인 영역 사이에 가로 방향으로 위치하고 상부의 작업 면 위에 위치하는 제2 게이트를 포함한다. 고전압 영역의 제1 웰 영역은 제2 드리프트 영역으로부터 가로 방향으로 오프셋되어 있다. 도체는 고전압 영역에 제2 드레인 영역을 결합하도록 되어 있다. 절연 영역은 제2 드레인 영역과 제1 웰 영역 사이에 가로 방향으로 위치한다.
실시예 13에서, 반도체 장치는 반도체 기판, 반도체 기판에 위치한 제1 웰, 제1 웰 내에서 상부의 작업 면 부근에 위치하는 제2 웰, 및 반도체 기판의 상부의 작업 면 위에 형성된 전도성 경로를 포함한다. 반도체 기판은 제1 전도 타입을 갖는다. 제1 웰은 제2 전도 타입을 갖는다. 제1 웰은 트랜지스터의 드리프트 영역을 포함한다. 드리프트 영역은 반도체 기판 중에서 반도체 기판의 상부의 작업 면까지 연장된 부분을 포함하는 절연 영역에 의해 고전압 절연 섬 영역으로부터 가로 방향으로 분리된다. 제2 웰은 제1 전도 타입을 가지며, 드리프트 영역을 위한 제1 리서프(resurf) 구조와 고전압 절연 섬 영역의 외주 주위의 제2 리서프 구조를 형성한다. 전도성 경로는 드리프트 영역을 고전압 절연 섬 영역에 결합시킨다.
실시예 14에서, 실시예 1 내지 실시예 13 중의 임의의 하나 이상의 드리프트 영역 및 고전압 절연 섬 영역은 동일한 확산 타입으로 형성될 수 있다.
실시예 15에서, 실시예 1 내지 실시예 14 중의 임의의 하나 이상의 고전압 절연 섬 영역은, 상부의 작업 면에 평행한 적어도 2개의 축에서 드리프트 영역으로부터 가로 방향으로 오프셋될 수 있으며, 절연 영역은 적어도 2개의 축에서 고전압 절연 섬 영역과 드리프트 영역 사이에 위치한다.
실시예 16에서, 실시예 1 내지 실시예 15 중의 임의의 하나 이상의 드리프트 영역 및 고전압 절연 영역은 동일한 피크 도핑 농도를 가질 수 있다.
실시예 17에서, 실시예 1 내지 실시예 16 중의 임의의 하나 이상의 트랜지스터는 저전압 평면으로부터 고전압 평면까지 게이트에서 신호의 레벨을 시프트하도록 구성될 수 있다.
실시예 18에서, 실시예 1 내지 실시예 17 중의 임의의 하나 이상의 트랜지스터는 N 타입의 전계 효과 트랜지스터가 될 수 있다.
실시예 19에서, 실시예 1 내지 실시예 18 중의 임의의 하나 이상의 고전압 영역은 제1 웰 내에 위치하며 제1 전도 타입을 갖는 저항성 영역을 포함할 수 있다. 저항성 영역은 제1 단부 상의 도체와 제2 단부 상의 고압측 플로팅 공급 전압에 연결된다.
실시예 20에서, 실시예 1 내지 실시예 19 중의 임의의 하나 이상의 고전압 절연 섬 영역은 적어도 2개의 축에서 상기 드리프트 영역으로부터 적어도 28 마이크로미터만큼 가로 방향으로 오프셋될 수 있다.
실시예 21에서, 방법은, 제1 전도 타입을 갖는 반도체 기판 내에, 제2 전도 타입을 가지며, 트랜지스터의 드리프트 영역을 포함하는 제1 웰을 형성하는 단계, 반도체 기판 중에서, 반도체 기판의 상부의 작업 면까지 연장하는 부분을 포함하며, 고전압 절연 섬 영역으로부터 드리프트 영역을 가로 방향으로 분리시키는 절연 영역을 형성하는 단계, 제1 웰 내의 상부의 작업 면 부근에 위치하며, 제1 전도 타입을 가지며, 드리프트 영역을 위한 제1 리서프(resurf) 구조와 고전압 절연 섬 영역의 외주 주위의 제2 리서프 구조를 형성하는 제2 웰을 형성하는 단계, 및 반도체 기판의 상부의 작업 면 위에, 드리프트 영역을 고전압 절연 섬 영역에 연결하는 전도성 경로(conductive path)를 형성하는 단계를 포함한다.
실시예 22에서, 실시예 1 내지 실시예 21 중의 임의의 하나 이상은, 드리프트 영역 및 고전압 절연 섬 영역을 동일한 확산 단계에서 형성하는 단계를 포함할 수 있다.
실시예 23에서, 실시예 1 내지 실시예 22 중의 임의의 하나 이상은, 제1 리서프 구조와 제2 리서프 구조를 동일한 마스크를 사용하여 형성하는 단계를 포함할 수 있다.
실시예 24에서, 실시예 1 내지 실시예 23 중의 임의의 하나 이상은, 상부의 작업 면에 평행한 적어도 2개의 축에서 드리프트 영역으로부터 고전압 절연 섬 영역을 가로 방향으로 오프셋시키는 단계와, 적어도 2개의 축에서 고전압 절연 섬 영역 및 드리프트 영역 사이에 절연 영역을 형성하는 단계를 포함할 수 있다.
실시예 25에서, 시스템 또는 장치는, 실시예 1-25 중의 임의의 하나 이상을 포함 또는 임의의 일부 또는 조합과 조합될 수 있으며, 실시예 1-25의 기능 중의 임의의 하나 이상을 수행하기 위한 수단을 포함할 수 있거나, 머신으로 하여금 실시예 1-25의 기능 중의 임의의 하나 이상을 수행하도록 하는 명령을 포함하는 기계로 판독가능한 기록 매체를 포함할 수 있다.
상기 상세한 설명은 상세한 설명의 일부를 이루는 첨부 도면에 대한 참조를 포함한다. 도면들은, 실례로서, 본 발명의 실시할 수 있는 구체적인 실시예를 나타낸 것이다. 이들 실시예를 여기서는 "실시형태" 또는 "예"라고도 한다. 이러한 예들은 도시되거나 설명된 것 외의 요소를 포함할 수 있다. 그러나, 본 발명자들은 또한 도시되거나 설명된 요소만이 제공되는 예도 고려한다. 또한, 본 발명자들은 본 명세서에 도시되거나 설명된 특정한 예(또는 하나 이상의 그 측면들)에 대해 또는 다른 예들(또는 하나 이상의 그 측면들)에 대해, 도시되거나 설명된 다른 예(또는 하나 이상의 그 측면들)의 요소들의 임의의 조합 또는 순열을 사용하는 예들도 고려한다.
본 명세서에 언급된 모든 간행물, 특허, 및 특허문헌은 인용에 의해 각기 본 명세서에 포함되는 것처럼, 그 내용 전체는 인용에 의해 여기에 포함된다. 본 명세서와 인용에 의해 포함되는 상기한 문헌들 사이에 사용이 불일치하는 경우, 포함되는 문헌(들)의 용법은 본 명세서의 용법에 대한 보충으로 생각되어야 하며, 양립할 수 없는 불일치의 경우, 본 명세서에서의 사용이 지배한다.
본 명세서에서, "하나"이라는 용어는, 특허문헌에 공통인 것처럼, 다른 경우들이나 "적어도 하나" 또는 "하나 이상"의 사례 또는 사용과 관계없이 하나 또는 하나 이상을 포함하기 위해 사용된다. 본 명세서에서, "또는"이라는 용어는 비배타적인 것, 즉 달리 명시되지 않는 한, "A 또는 B"는 "B가 아니라 A", "A가 아니라 B", 그리고 "A 및 B"를 가리키기 위해 사용된다. 또한 아래의 특허청구범위에서, "포함하는"이라는 용어는 제한을 두지 않는 것이다, 즉, 특허청구범위에서 이 용어 앞에 열거된 것 이외의 요소들을 포함하는 시스템, 디바이스, 물품, 또는 프로세스가 여전히 특허청구범위 내에 포함되는 것으로 간주된다. 게다가, 아래의 특허청구범위에서 "제1", "제2", 및 "제3" 등의 용어는 단지 라벨로서 사용된 것이고, 그 대상에 수치적 요건을 부가하기 위한 것은 아니다.
이상의 기재는 설명하기 위한 것이고, 한정하려는 것은 아니다. 예를 들면, 전술한 예들(또는 하나 이상의 그 측면들)은 서로 조합하여 사용될 수 있다. 예를 들면 해당 기술분야의 당업자가 이상의 기재를 검토함에 따라, 다른 실시예를 사용할 수 있다. 요약서는 37 C.F.R, §1.72(b)에 따라 독자로 하여금 개시된 기술 내용을 신속하게 알 수 있도록 하기 위해 제공된다. 요약서는 청구항들의 범위 또는 의미를 해석하거나 한정하는 데 사용되지 않을 것이라는 이해를 바탕으로 제출된다. 또한, 이상의 상세한 설명에서, 여러 특징을 함께 그룹으로 묶어 개시내용을 간단하게 할 수 있다. 이것은 청구되지 않은 개시된 특징은 모든 청구항에 필수적임을 의미하는 것으로 해석되어서는 안 된다. 오히려, 발명의 내용은 특정 개시된 실시예의 모든 특징 이내 있을 수 있다. 따라서, 다음의 특허청구범위는, 개별 실시예인 그 자체에 의거하는 각 청구항과 함께, 발명을 실시하기 위한 구체적인 내용에 포함되며, 그러한 실시예들은 여러 조합 또는 순열로 서로 조합될 수 있다. 본 발명의 범위는 청구항들의 등가물의 전 범위와 함께, 첨부된 특허청구범위를 참조하여 정해져야 한다.

Claims (13)

  1. 제1 전도(conducivity) 타입을 갖는 반도체 기판(semiconductor substrate);
    고전압 절연 섬 영역(high voltage isolation island region)으로부터 상기 반도체 기판 중에서 상기 반도체 기판의 상부의 작업 면까지 연장하는 부분을 포함하는 절연 영역(isolatin region)에 의해 가로 방향으로 분리된, 트랜지스터의 드리프트 영역(drift region)을 포함하고, 제2 전도 타입을 가지며, 상기 반도체 기판 내에 위치하는 제1 웰(well);
    상기 제1 전도 타입을 가지며, 상기 드리프트 영역을 위한 제1 리서프(resurf) 구조와 상기 고전압 절연 섬 영역의 외주 주위의 제2 리서프 구조를 형성하고, 상기 제1 웰 내의 상기 상부의 작업 면 부근에 위치하는 제2 웰; 및
    상기 반도체 기판의 상부의 작업 면 위에 형성되고, 상기 드리프트 영역을 상기 고전압 절연 섬 영역에 연결하는 전도성 경로(conductive path)
    를 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 드리프트 영역과 상기 고전압 절연 섬 영역은 동일한 확산(diffusion) 단계에서 형성되는, 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 리서프 구조와 상기 제2 리서프 구조는 동일한 마스크(mask)를 사용해서 형성되는, 반도체 장치.
  4. 제1항에 있어서,
    상기 고전압 절연 섬 영역은 상기 상부의 작업 면에 평행한 적어도 2개의 축에서 가로 방향으로 오프셋되어 있으며, 상기 절연 영역은 상기 적어도 2개의 축에서 상기 고전압 절연 섬 영역 및 상기 드리프트 영역 사이에 위치하는, 반도체 장치.
  5. 제1항에 있어서,
    상기 드리프트 영역 및 상기 고전압 절연 섬 영역은 실질적으로 유사한 피크 도핑 농도(peak doping concentration)를 갖는, 반도체 장치.
  6. 제1항에 있어서,
    상기 트랜지스터는 저전압 평면(low voltage plane)으로부터 고전압 평면까지 게이트에서 신호의 레벨을 시프트하도록 구성된, 반도체 장치.
  7. 제6항에 있어서,
    상기 트랜지스터는 N-타입의 전계 효과 트랜지스터를 포함하는, 반도체 장치.
  8. 제1항에 있어서,
    상기 고전압 영역은, 상기 제1 웰 내에 위치하고, 상기 제1 전도 타입을 가지며, 제1 단부 상의 도체(conductor)와 제2 단부 상의 고압측 플로팅 공급 전압에 결합된 저항성 영역(resistive region)을 포함하는, 반도체 장치.
  9. 제1항에 있어서,
    상기 고전압 절연 섬 영역은 적어도 2개의 축에서 상기 드리프트 영역으로부터 적어도 28 마이크로미터(micrometer)만큼 가로 방향으로 오프셋된, 반도체 장치.
  10. 제1 전도 타입을 갖는 반도체 기판 내에, 제2 전도 타입을 가지며, 트랜지스터의 드리프트 영역을 포함하는 제1 웰을 형성하는 단계;
    상기 반도체 기판 중에서, 상기 반도체 기판의 상부의 작업 면까지 연장하는 부분을 포함하며, 고전압 절연 섬 영역으로부터 상기 드리프트 영역을 가로 방향으로 분리시키는 절연 영역을 형성하는 단계;
    상기 제1 웰 내의 상기 상부의 작업 면 부근에 위치하며, 제1 전도 타입을 가지며, 상기 드리프트 영역을 위한 제1 리서프(resurf) 구조와 상기 고전압 절연 섬 영역의 외주 주위의 제2 리서프 구조를 형성하는 제2 웰을 형성하는 단계; 및
    상기 반도체 기판의 상부의 작업 면 위에, 상기 드리프트 영역을 상기 고전압 절연 섬 영역에 연결하는 전도성 경로(conductive path)를 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서,
    상기 드리프트 영역 및 상기 고전압 절연 섬 영역을 동일한 확산 단계에서 형성하는 단계를 더 포함하는 방법.
  12. 제10항에 있어서,
    상기 제1 리서프 구조와 상기 제2 리서프 구조를 동일한 마스크를 사용하여 형성하는 단계를 더 포함하는 방법.
  13. 제10항에 있어서,
    상기 상부의 작업 면에 평행한 적어도 2개의 축에서 상기 드리프트 영역으로부터 상기 고전압 절연 섬 영역을 가로 방향으로 오프셋시키는 단계; 및
    상기 적어도 2개의 축에서 상기 고전압 절연 섬 영역 및 상기 드리프트 영역 사이에 상기 절연 영역을 형성하는 단계를 더 포함하는 방법.
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