JPS61179563A - 相補型集積回路装置 - Google Patents
相補型集積回路装置Info
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- JPS61179563A JPS61179563A JP60019408A JP1940885A JPS61179563A JP S61179563 A JPS61179563 A JP S61179563A JP 60019408 A JP60019408 A JP 60019408A JP 1940885 A JP1940885 A JP 1940885A JP S61179563 A JPS61179563 A JP S61179563A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型集積回路装置に関し、特にラッチアップ
防止に改良を図ったものである。
防止に改良を図ったものである。
周知の如く、相補型（Ｃ）ＭＯ８集積回路装置は、例え
ばＮＭＯ８集積回路装置と比べ消費電流が小さく、ノイ
ズ・マージンが広いという利点があるが、ＮＭＯ８集積
回路装置にはないラッチアップ現象があり、これがしば
しば問題点となっている。前記ラッチアップはサイリス
タのターン・オン現象であり、これが生じると電源を切
らない限り電源と接地電位（ＧＮＤ）の間で電流が流れ
続け、最終的には集積回路の熱破壊を引起こす。
ばＮＭＯ８集積回路装置と比べ消費電流が小さく、ノイ
ズ・マージンが広いという利点があるが、ＮＭＯ８集積
回路装置にはないラッチアップ現象があり、これがしば
しば問題点となっている。前記ラッチアップはサイリス
タのターン・オン現象であり、これが生じると電源を切
らない限り電源と接地電位（ＧＮＤ）の間で電流が流れ
続け、最終的には集積回路の熱破壊を引起こす。
以下に、ラッチアップ現象を、第３図（ａ）、（ｂ）の
ＣＭＯ８集積回路装置の概略断面図を参照して説明する
。
ＣＭＯ８集積回路装置の概略断面図を参照して説明する
。
図中の１は、Ｎ型のシリコン基板である。この基板１の
表面には、Ｐウェル２が設けられている。
表面には、Ｐウェル２が設けられている。
同基板１の表面には、パッド、を介して外界とＮ気的に
接続されたＰ＋型（高濃度）拡散層３が設けられ、該拡
散層３はＬＳＩでは出力バッファトランジスタのドレイ
ン、又は入力保護用のダイオードのアノードに相当する
。同基板１には、基板１の電位を電源電位（Ｖｏｏ）に
接続させるためのＮ＋型く高濃度）拡散層４が設けられ
ている。同基板１にはＰチャネルトランジスタのソース
となるＰ＋型拡散層５が設けられ、該拡散層５は電源電
位に接続されている。また、前記ウェル２には、ウェル
２を接地電位（ＧＮＤ）に接続させるためのＰ＋型拡散
層６が設けられている。同ウェル２にはＮチャネルトラ
ンジスタのソースとなるＮ＋型型数散層７設けられ、該
拡散層７は接地電位に接続される。
接続されたＰ＋型（高濃度）拡散層３が設けられ、該拡
散層３はＬＳＩでは出力バッファトランジスタのドレイ
ン、又は入力保護用のダイオードのアノードに相当する
。同基板１には、基板１の電位を電源電位（Ｖｏｏ）に
接続させるためのＮ＋型く高濃度）拡散層４が設けられ
ている。同基板１にはＰチャネルトランジスタのソース
となるＰ＋型拡散層５が設けられ、該拡散層５は電源電
位に接続されている。また、前記ウェル２には、ウェル
２を接地電位（ＧＮＤ）に接続させるためのＰ＋型拡散
層６が設けられている。同ウェル２にはＮチャネルトラ
ンジスタのソースとなるＮ＋型型数散層７設けられ、該
拡散層７は接地電位に接続される。
こうした集積回路装置において、拡散層３は外界につな
がっているため、該拡散層３に電源電位より高い電位の
信号が加えられることがある。この場合、Ｐ＋型拡散層
３とＮ型の基板１は順方向のダイオードとなるため、拡
散層３から基板１に向かって電流１１が流れる（以降、
第２図（ｂ）を参照）。ところで、Ｐ＋型拡散層３、Ｎ
型の基板１及びＰウェル２はＰＮＰトランジスタを構成
するため、電流１１はそのトランジスタのベース電流と
なる。従って、ベース電流によって誘起されたコレクタ
電流１２がＰウェル２に流れ込むことになる。そして、
電流Ｉ２の一部は拡散層６を通って接地電位へ流れてゆ
くが、また一部は拡散層７に流れ込む。これは、Ｐウェ
ル２内を電流が流れることによりＰウェルの電位が接地
電位より高くなり、Ｐウェル２、Ｎ“型拡散層７のダイ
オードが順方向になるからである。
がっているため、該拡散層３に電源電位より高い電位の
信号が加えられることがある。この場合、Ｐ＋型拡散層
３とＮ型の基板１は順方向のダイオードとなるため、拡
散層３から基板１に向かって電流１１が流れる（以降、
第２図（ｂ）を参照）。ところで、Ｐ＋型拡散層３、Ｎ
型の基板１及びＰウェル２はＰＮＰトランジスタを構成
するため、電流１１はそのトランジスタのベース電流と
なる。従って、ベース電流によって誘起されたコレクタ
電流１２がＰウェル２に流れ込むことになる。そして、
電流Ｉ２の一部は拡散層６を通って接地電位へ流れてゆ
くが、また一部は拡散層７に流れ込む。これは、Ｐウェ
ル２内を電流が流れることによりＰウェルの電位が接地
電位より高くなり、Ｐウェル２、Ｎ“型拡散層７のダイ
オードが順方向になるからである。
ところで、前記拡散層７に流れる電流Ｉ３はＮ＋型型数
散層７Ｐウェル２及びＮ型の基板１からなるＮＰＮｔ−
ランジスタのベース電流でもあるため、基板１にコレク
タ電流Ｉ４が流れる。その結果、基板１が電源電位より
電位が下がり、Ｐ＋型拡散層５、Ｎ型の基板１のダイオ
ードが順方向となって順方向電流■５が流れるが、これ
はＰ“型拡散層５、Ｎ型の基板１及びＰウェル２からな
るＰＮＰトランジスタのベース電流であるためＰウェル
２にコレクタ電流Ｉ６が流れ込む。この電流Ｉ６がＰウ
ェル２から拡散層７に流れ込む電流Ｉ３となれば、１３
．１４ 、ｌｓ 、Ｉ６ 、Ｉ３の順に順次繰返し、た
とえ電流■１またはＩ２がなくなっても電源電位から接
地電位への電流は流れ続けることになる。従って、これ
はＮ＋＋拡散１層７、Ｐウェル２、Ｎ型の基板１及びＰ
＋型拡散層５からなるＮＰＮＰサイリスタのターン・オ
ンであり、Ｐ＋型拡散層６、Ｎ型の基板１及びＰウェル
２はそれを引き起こすトリガー用トランジスタとみなす
ことができる。
散層７Ｐウェル２及びＮ型の基板１からなるＮＰＮｔ−
ランジスタのベース電流でもあるため、基板１にコレク
タ電流Ｉ４が流れる。その結果、基板１が電源電位より
電位が下がり、Ｐ＋型拡散層５、Ｎ型の基板１のダイオ
ードが順方向となって順方向電流■５が流れるが、これ
はＰ“型拡散層５、Ｎ型の基板１及びＰウェル２からな
るＰＮＰトランジスタのベース電流であるためＰウェル
２にコレクタ電流Ｉ６が流れ込む。この電流Ｉ６がＰウ
ェル２から拡散層７に流れ込む電流Ｉ３となれば、１３
．１４ 、ｌｓ 、Ｉ６ 、Ｉ３の順に順次繰返し、た
とえ電流■１またはＩ２がなくなっても電源電位から接
地電位への電流は流れ続けることになる。従って、これ
はＮ＋＋拡散１層７、Ｐウェル２、Ｎ型の基板１及びＰ
＋型拡散層５からなるＮＰＮＰサイリスタのターン・オ
ンであり、Ｐ＋型拡散層６、Ｎ型の基板１及びＰウェル
２はそれを引き起こすトリガー用トランジスタとみなす
ことができる。
前述したラッチアップ現象は、半導体基板を用いている
限りにおいては相補型ＬＳＩでは避けられない現象でる
。そして、この対策には設計、プロセスの面で種々な方
法が採用されている。
限りにおいては相補型ＬＳＩでは避けられない現象でる
。そして、この対策には設計、プロセスの面で種々な方
法が採用されている。
■、設計面からの方法；これは、電荷の注入光となる拡
散層３と、サイリスタを構成するＮ＋型型数散層７びＰ
２型拡散層５との距離を大きくすることによりトリガー
電流Ｉ２を小さくしたり、拡散層６の面積を非常に大き
いものにして電流Ｉ３を減少させてラッチアップ現象を
解決しようとするものである。この方法は、実際行なわ
れているが、チップの大きさを増大させ、集積化には不
利である。
散層３と、サイリスタを構成するＮ＋型型数散層７びＰ
２型拡散層５との距離を大きくすることによりトリガー
電流Ｉ２を小さくしたり、拡散層６の面積を非常に大き
いものにして電流Ｉ３を減少させてラッチアップ現象を
解決しようとするものである。この方法は、実際行なわ
れているが、チップの大きさを増大させ、集積化には不
利である。
■、プロセス面からの方法：これは、Ｎ型の基板１の比
抵抗を減少させることがラッチアップ対策となるため、
基板１の濃度を増加させたり、エピタキシャル層を持つ
ウェハを用いることによりラッチアップ現象を解決しよ
うとするものである。
抵抗を減少させることがラッチアップ対策となるため、
基板１の濃度を増加させたり、エピタキシャル層を持つ
ウェハを用いることによりラッチアップ現象を解決しよ
うとするものである。
しかしながら、基板の濃度を上げることはＰチャネルト
ランジスタのドレインと基板１の間の空乏層容量を増加
させ、高速動作の妨げとなる。一方、エピタキシャル層
を持つウェハは、製造的に従来のウェハより工程が複雑
であり、高価である。
ランジスタのドレインと基板１の間の空乏層容量を増加
させ、高速動作の妨げとなる。一方、エピタキシャル層
を持つウェハは、製造的に従来のウェハより工程が複雑
であり、高価である。
本発明は上記事情に鑑みてなされたもので、チップサイ
ズを増大させることなく、ラッチアップ現象を抑制でき
る相補型集積回路装置を提供することを目的とするもの
である。
ズを増大させることなく、ラッチアップ現象を抑制でき
る相補型集積回路装置を提供することを目的とするもの
である。
（発明の概要〕
本願筒１の発明は、Ｎ型の半導体基板と、この基板表面
に設けられかつ外界に電気的に接続された第１のＰ型拡
散層と、同基板表面に設けられかつ接地電位以上に接続
された第２のＰ型拡散苦と、第１、第２のＰ型拡散層に
夫々近接して設けられかつ電電源電位に接続されたＮ型
拡散層とを具備することを特徴とするもので、チップサ
イズを増大させることなく、ラッチアップ現象を抑制し
ようとするものである。
に設けられかつ外界に電気的に接続された第１のＰ型拡
散層と、同基板表面に設けられかつ接地電位以上に接続
された第２のＰ型拡散苦と、第１、第２のＰ型拡散層に
夫々近接して設けられかつ電電源電位に接続されたＮ型
拡散層とを具備することを特徴とするもので、チップサ
イズを増大させることなく、ラッチアップ現象を抑制し
ようとするものである。
本願筒２の発明は、Ｐ型の半導体基板と、この基板表面
に設けられかつ外界と電気的に接続された第１のＮ型拡
散層と、同基板に設けられかつ電源電位以下に接続され
た第２のＮ型拡散層と、前記第１、第２のＮ型拡散層に
夫々近接した基板表面に設けられかつ接地電位に接続さ
れたＰ型拡散層と具備することを特徴とするもので、本
願筒１の発明と同様な効果を得ることを図ったものであ
る。
に設けられかつ外界と電気的に接続された第１のＮ型拡
散層と、同基板に設けられかつ電源電位以下に接続され
た第２のＮ型拡散層と、前記第１、第２のＮ型拡散層に
夫々近接した基板表面に設けられかつ接地電位に接続さ
れたＰ型拡散層と具備することを特徴とするもので、本
願筒１の発明と同様な効果を得ることを図ったものであ
る。
以下、本発明の一実施例を第１図及び第４図を参照して
説明する。
説明する。
実施例１
第１図を参照する。ここで、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のｘ−Ｘ線に沿う断面図である。な
お、第３図のＰウェルに相当する部分は図示していない
が従来と同様な構造となっている。
（ｂ）は同図（ａ）のｘ−Ｘ線に沿う断面図である。な
お、第３図のＰウェルに相当する部分は図示していない
が従来と同様な構造となっている。
図中の２１は、Ｎ型のシリコン基板である。この基板２
１には、外界に電気的に接続された第１のＰ＋型拡散層
２２が設けられている。この拡散層２２よりラッチアッ
プを生じるときの電荷の注入がおこなわれる。前記拡散
層２２の周囲の基板２１表面には、電源電位に接続され
た環状のＮ＋型型数散層２３設けられている。前記Ｐ＋
型拡散層２２及びＮ＋型型数散層２３周囲の基板２１表
面には、接地電位に接続された環状の第２のＰ型拡散層
２４が設けられている。なお、この拡散層２４は接地電
位以上に接続されていればよく、例えば電源電位に接続
されていてもよい。前記拡散層２４は、接地電位に接続
されたＰ＋型拡散層２４ａとこれを囲むＰ型拡散層（Ｐ
ウェル）２４ｂとから構成されている。前記Ｐウェル２
４ｂは、Ｐ４″型拡散！！２４ａを介して接地電位に接
続されている。
１には、外界に電気的に接続された第１のＰ＋型拡散層
２２が設けられている。この拡散層２２よりラッチアッ
プを生じるときの電荷の注入がおこなわれる。前記拡散
層２２の周囲の基板２１表面には、電源電位に接続され
た環状のＮ＋型型数散層２３設けられている。前記Ｐ＋
型拡散層２２及びＮ＋型型数散層２３周囲の基板２１表
面には、接地電位に接続された環状の第２のＰ型拡散層
２４が設けられている。なお、この拡散層２４は接地電
位以上に接続されていればよく、例えば電源電位に接続
されていてもよい。前記拡散層２４は、接地電位に接続
されたＰ＋型拡散層２４ａとこれを囲むＰ型拡散層（Ｐ
ウェル）２４ｂとから構成されている。前記Ｐウェル２
４ｂは、Ｐ４″型拡散！！２４ａを介して接地電位に接
続されている。
しかして、本発明によれば、外界に電気的に接続された
Ｐ＋型拡散°層２２の周囲の基板表面に電源電位に接続
された環状のＮ＋型拡故！！２３と、接地電位に接続さ
れた環状のＰ型拡散層２４が夫々設けられた構造となっ
ているため、微少なチップ面積の増大のみでラッチアッ
プ現象を従来と比べ著しく抑制できる。即ち、Ｐ＋型拡
散層２２が電源電位より高い電位になると、電流１１が
流れ、これがベース電流となるため、コレクタ電流Ｉ２
がＰウェル２４ｂ１Ｐ＋型拡散層２４ａを介して接地電
位に流れ込む。従って、この電流■２はラッチアップに
関与しない。ラッチアップで問題となる電流は、Ｐ＋型
拡散！Ｉ２２より注入され、Ｐウェル２４ｂを越えて内
部に流れる電流■３であるが、これは従来例の第２図の
コレクタ電流に比べ非常に小さい値となる。これにより
、ラッチアツブのトリガとなる電流を大幅に減少させる
ことができ、ラッチアップに強い集積回路を得ることが
できる。即ち、Ｐ＋型拡散層２２が電源電位よりも高い
電位になると、電流■１が流れ、これがベース電流とな
るため、コレクタ電流Ｉ２がＰウェル２３ｂ、Ｐ＋型拡
散層２３ａを介して接地電゛ 位に流れ込む。従って
、このコレクタ電流Ｉ２はラッチアップに関与しない。
Ｐ＋型拡散°層２２の周囲の基板表面に電源電位に接続
された環状のＮ＋型拡故！！２３と、接地電位に接続さ
れた環状のＰ型拡散層２４が夫々設けられた構造となっ
ているため、微少なチップ面積の増大のみでラッチアッ
プ現象を従来と比べ著しく抑制できる。即ち、Ｐ＋型拡
散層２２が電源電位より高い電位になると、電流１１が
流れ、これがベース電流となるため、コレクタ電流Ｉ２
がＰウェル２４ｂ１Ｐ＋型拡散層２４ａを介して接地電
位に流れ込む。従って、この電流■２はラッチアップに
関与しない。ラッチアップで問題となる電流は、Ｐ＋型
拡散！Ｉ２２より注入され、Ｐウェル２４ｂを越えて内
部に流れる電流■３であるが、これは従来例の第２図の
コレクタ電流に比べ非常に小さい値となる。これにより
、ラッチアツブのトリガとなる電流を大幅に減少させる
ことができ、ラッチアップに強い集積回路を得ることが
できる。即ち、Ｐ＋型拡散層２２が電源電位よりも高い
電位になると、電流■１が流れ、これがベース電流とな
るため、コレクタ電流Ｉ２がＰウェル２３ｂ、Ｐ＋型拡
散層２３ａを介して接地電゛ 位に流れ込む。従って
、このコレクタ電流Ｉ２はラッチアップに関与しない。
しかるに、ラッチアップで問題となる電流はＰ１型拡散
層２２より注入され、内部方向に向かって流れる電流Ｉ
３であるが、これは従来例の第２図のコレラ゛り電流に
比べれば非常に小さい値となる。従って、ラッチアップ
のトリガとなる電流を大幅に減少させることができ、ラ
ッチアップに強い集積回路を得ることができる。また、
本発明は注入される電荷を吸収するという方式であって
、注入される部分のパターンだけに注目しＩＣ内部の複
雑なパターンにとられれないため、パターンを描くのが
容易である。
層２２より注入され、内部方向に向かって流れる電流Ｉ
３であるが、これは従来例の第２図のコレラ゛り電流に
比べれば非常に小さい値となる。従って、ラッチアップ
のトリガとなる電流を大幅に減少させることができ、ラ
ッチアップに強い集積回路を得ることができる。また、
本発明は注入される電荷を吸収するという方式であって
、注入される部分のパターンだけに注目しＩＣ内部の複
雑なパターンにとられれないため、パターンを描くのが
容易である。
更に、従来製品をシュリンクしたため、ラッチアップ現
象を引起こした場合等、本発明により容易に対策が計れ
る。また、Ｐ１型拡散層２４ａを囲むようにＰウェル２
４ｂを設けるため、コレクタ面積を増大できる。
象を引起こした場合等、本発明により容易に対策が計れ
る。また、Ｐ１型拡散層２４ａを囲むようにＰウェル２
４ｂを設けるため、コレクタ面積を増大できる。
なお、実施例１では、Ｎ＋型型数散層２３びＰ型拡散層
２４が夫々Ｐ＋型拡散層２２を囲むように設けられた場
合について述べたが、これに限らない。例えば、第２図
に示す如く、Ｐ＋型の一辺に対して拡散層２３．２４が
設けられている場合でもよい。
２４が夫々Ｐ＋型拡散層２２を囲むように設けられた場
合について述べたが、これに限らない。例えば、第２図
に示す如く、Ｐ＋型の一辺に対して拡散層２３．２４が
設けられている場合でもよい。
また、実施例１では、Ｐ型拡散層２４がＰ＋型拡散層２
４ａとＰ型拡散層２４ｂとから構成される場合について
述べたが、Ｐ型拡散！２４ｂはコレクタの面積を増すた
めであるため、省略してもよい。
４ａとＰ型拡散層２４ｂとから構成される場合について
述べたが、Ｐ型拡散！２４ｂはコレクタの面積を増すた
めであるため、省略してもよい。
実施例２
第４図を参照する。ここで、同図（ａ）は平面図、同図
（ｂ）は同図（ａ）のＸ−Ｘ線に沿う断面図である。な
お、主要となるＮウェルは図示していないが実施例１と
同様に考慮する。
（ｂ）は同図（ａ）のＸ−Ｘ線に沿う断面図である。な
お、主要となるＮウェルは図示していないが実施例１と
同様に考慮する。
図中の４１は、Ｐ型のシリコン基板である。この基板４
１には、外界に電気的に接続された第１のＮ＋型型数散
層４２設けられている。この拡散層４２よりラッチアッ
プを生じるときの電荷の吸収がおこなわれる。前記拡散
層４２の周囲の基板４１表面には、電源電位に接続され
た環状のＰ＋拡散層４３が設けられている。前記Ｎ＋型
型数散層２及びＰ＋型拡散層４３の周囲の基板４１表面
には、例えば電源電位に接続された環状の第２のＮ型拡
散層４４が設けられている、なお、この拡散層４４は電
源電位以下に接続されていればよく、例えば接地電位に
接続されていてもよい。前記拡散層４４は、電源電位に
接続されたＮ＋型型数散層４４ａこれを囲むＮ型拡散層
（Ｎウェル）４４ｂとから構成されている。前記Ｎウェ
ル４４ｂは、Ｎ＋型型数散層４４ａ介して電源電位に接
続されている。
１には、外界に電気的に接続された第１のＮ＋型型数散
層４２設けられている。この拡散層４２よりラッチアッ
プを生じるときの電荷の吸収がおこなわれる。前記拡散
層４２の周囲の基板４１表面には、電源電位に接続され
た環状のＰ＋拡散層４３が設けられている。前記Ｎ＋型
型数散層２及びＰ＋型拡散層４３の周囲の基板４１表面
には、例えば電源電位に接続された環状の第２のＮ型拡
散層４４が設けられている、なお、この拡散層４４は電
源電位以下に接続されていればよく、例えば接地電位に
接続されていてもよい。前記拡散層４４は、電源電位に
接続されたＮ＋型型数散層４４ａこれを囲むＮ型拡散層
（Ｎウェル）４４ｂとから構成されている。前記Ｎウェ
ル４４ｂは、Ｎ＋型型数散層４４ａ介して電源電位に接
続されている。
しかして、実施例２によれば、前述した実施例１と同様
な効果を有するものである。なお、実施例１におけるな
お書きは実施例２でも同様に適用できる。
な効果を有するものである。なお、実施例１におけるな
お書きは実施例２でも同様に適用できる。
以上詳述した如く本発明によれば、チップサイズをあま
り増大させることなく、ラッチアップ現象を抑制できる
信頼性の高い相補型集積回路装置を提供できるものであ
る。
り増大させることなく、ラッチアップ現象を抑制できる
信頼性の高い相補型集積回路装置を提供できるものであ
る。
第１図（ａ）は本発明の実施例１に係る相補型集積回路
装置の部分平面図、同図（ｂ）は同図（ａ）のｘ−Ｘ線
に沿う断面図、第２図は同装置における拡散層のその他
の配置例を説明するための平面図、第３図（ａ）、（ｂ
）は夫々従来の相補型集積回路装置の断面図、第４図（
ａ）は本発明の実施例２に係る相補型集積回路装置の部
分平面図、同図（ｂ）は同図（ａ）のｘ−Ｘ線に沿う断
面図である。 ２１．４１・・・シリコン基板、２２．２４ａ１４３−
Ｐ ’″型型数散層２３．４２．４４ ａ ・Ｎ ”型
拡敢層、２４ｂ・・・Ｐ型拡散１１（Ｐウェル）、４４
ｂ・・・Ｎ型拡散層（Ｎウェル）。 出願人代理人 弁理士 鈴江武彦 第 〕 図 ｚｌ 第２図 第４図
装置の部分平面図、同図（ｂ）は同図（ａ）のｘ−Ｘ線
に沿う断面図、第２図は同装置における拡散層のその他
の配置例を説明するための平面図、第３図（ａ）、（ｂ
）は夫々従来の相補型集積回路装置の断面図、第４図（
ａ）は本発明の実施例２に係る相補型集積回路装置の部
分平面図、同図（ｂ）は同図（ａ）のｘ−Ｘ線に沿う断
面図である。 ２１．４１・・・シリコン基板、２２．２４ａ１４３−
Ｐ ’″型型数散層２３．４２．４４ ａ ・Ｎ ”型
拡敢層、２４ｂ・・・Ｐ型拡散１１（Ｐウェル）、４４
ｂ・・・Ｎ型拡散層（Ｎウェル）。 出願人代理人 弁理士 鈴江武彦 第 〕 図 ｚｌ 第２図 第４図
Claims (8)
- （１）、Ｎ型の半導体基板と、この基板表面に設けられ
かつ外界に電気的に接続された第１のＰ型拡散層と、同
基板表面に設けられかつ接地電位以上に接続された第２
のＰ型拡散層と、第１、第２のＰ型拡散層に夫々近接し
て設けられかつ電源電位に接続されたＮ型拡散層とを具
備することを特徴とする相補型集積回路装置。 - （２）、第２のＰ型拡散層が、高濃度のＰ型拡散層とこ
れを囲むように設けられた低濃度のＰ型拡散層とから構
成されることを特徴とする第１項記載の相補型集積回路
装置。 - （３）、第２のＰ型拡散層が第１のＰ型拡散層を囲むよ
うに設けられれていることを特徴とする特許請求の範囲
第１項記載の相補型集積回路装置。 - （４）、Ｎ型拡散層が第１のＰ型拡散層を囲むように設
けられていることを特徴とする特許請求の範囲第１項記
載の相補型集積回路装置。 - （５）、Ｐ型の半導体基板と、この基板表面に設けられ
かつ外界と電気的に接続された第１のＮ型拡散層と、同
基板に設けられかつ電源電位以下に接続された第２のＮ
型拡散層と、前記第１、第２のＮ型拡散層に夫々近接し
た基板表面に設けられかつ接地電位に接続されたＰ型拡
散層とを具備することを特徴とする相補型集積回路装置
。 - （６）、第２のＮ型拡散層が、高濃度のＮ型拡散層とこ
れを囲む低濃度のＮ型拡散層とから構成されることを特
徴とする特許請求の範囲第５項記載の相補型集積回路装
置。 - （７）、第２のＮ型拡散層が第１のＮ型拡散層を囲むよ
うに設けられていることを特徴とする特許請求の範囲第
５項記載の相補型集積回路 装置。 - （８）、Ｐ型拡散層が第１のＮ型拡散層を囲むように設
けられていることを特徴とする特許請求の範囲第５項記
載の相補型集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60019408A JPS61179563A (ja) | 1985-02-04 | 1985-02-04 | 相補型集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60019408A JPS61179563A (ja) | 1985-02-04 | 1985-02-04 | 相補型集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61179563A true JPS61179563A (ja) | 1986-08-12 |
Family
ID=11998429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60019408A Pending JPS61179563A (ja) | 1985-02-04 | 1985-02-04 | 相補型集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61179563A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0708486A3 (en) * | 1994-10-17 | 1997-07-02 | Nec Corp | Semiconductor field effect transistor with a large substrate contact zone |
-
1985
- 1985-02-04 JP JP60019408A patent/JPS61179563A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0708486A3 (en) * | 1994-10-17 | 1997-07-02 | Nec Corp | Semiconductor field effect transistor with a large substrate contact zone |
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