JP2022181457A - 半導体装置 - Google Patents

Abstract

【課題】スイッチング損失を低減しつつ、リーク電流も低減できる半導体装置を提供する。【解決手段】ＩＧＢＴ素子を有するＩＧＢＴ領域１１と、ＦＷＤ素子を有するＦＷＤ領域１２とが共通の半導体基板３０に形成されている半導体装置において、バリア領域３６および第１ベース層３２ａは、半導体基板３０の厚さ方向の所定位置にピーク濃度を有し、バリア領域３６のピーク濃度をｙ［×１．０×１０１６／ｃｍ３］とし、第１ベース層３２ａのピーク濃度をｘ［×１０×１０１７／ｃｍ３］とすると、ｙ≦１．０４２９ｘ２－２．４３７１ｘ＋１．４８を満たす構成となるようにする。【選択図】図５

Description

本発明は、絶縁ゲート構造を有する絶縁ゲートバイポーラトランジスタ（以下では、ＩＧＢＴという）素子とフリーホイールダイオード（以下では、ＦＷＤという）素子とが共通の半導体基板に形成された半導体装置に関するものである。

従来より、ＩＧＢＴ領域およびＦＷＤ領域を有する半導体装置において、ＦＷＤ素子のスイッチング損失を低減した半導体装置が提案されている（例えば、特許文献１参照）。具体的には、この半導体装置は、Ｎ^－型のドリフト層を構成する半導体基板を有しており、ドリフト層上にベース層が形成されている。そして、ＩＧＢＴ領域およびＦＷＤ領域では、ベース層を貫通するように複数のトレンチが形成され、各トレンチには、壁面を覆うようにゲート絶縁膜が形成されていると共に、ゲート絶縁膜上にゲート電極が形成されている。また、ＩＧＢＴ領域には、トレンチと接するように、Ｎ^＋型のエミッタ領域が形成されている。そして、半導体基板のうちのベース層側の一面側には、ベース層およびエミッタ領域と電気的に接続される上部電極が形成されている。

半導体基板の一面と反対の他面側には、Ｐ型のコレクタ層およびＮ型のカソード層が形成されていると共に、コレクタ層およびカソード層と電気的に接続される下部電極が形成されている。そして、半導体装置は、半導体基板の他面側にコレクタ層が形成されている領域がＩＧＢＴ領域とされ、カソード層が形成されている領域がＦＷＤ領域とされている。

また、ベース層には、ベース層を半導体基板の厚さ方向に沿って分割するようにＮ型のバリア領域が形成されている。そして、ベース層には、半導体基板の一面からバリア領域に達するようにピラー領域が形成され、ピラー領域は、上部電極とも接続されている。なお、ピラー領域は、隣合うトレンチの間にそれぞれ形成され、ＩＧＢＴ領域およびＦＷＤ領域の全体に渡って形成されている。

このような半導体装置では、バリア領域およびピラー領域が形成されていることにより、ＦＷＤ領域をダイオード動作させる際、正孔の注入が抑制される。このため、リカバリ電流を小さくでき、リカバリ時間を短くできる。したがって、スイッチング損失を低減できる。

特開２０１６－２２５５６０号公報

しかしながら、上記のような半導体装置では、ピラー領域が上部電極と接続されるため、ピラー領域およびバリア領域を介したリーク電流が懸念される。

本発明は上記点に鑑み、スイッチング損失を低減しつつ、リーク電流も低減できる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１では、ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、ＩＧＢＴ領域とＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、ドリフト層上に形成された第２導電型のベース層（３２）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（４３）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（４４）と、を含み、ベース層側の面を一面（３０ａ）とし、コレクタ層およびカソード層側の面を他面（３０ｂ）とする半導体基板と、ベース層内に形成され、ベース層をドリフト層側の第１ベース層（３２ａ）および半導体基板の一面側の第２ベース層（３２ｂ）に分割する第１導電型のバリア領域（３６）と、ＩＧＢＴ領域において、ベース層に形成され、バリア領域と接続されると共に半導体基板の一面から露出するピラー領域（３９）と、ＩＧＢＴ領域において、ベース層およびバリア領域を貫通してドリフト層に達するトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、ゲート絶縁膜上に形成されたゲート電極（３５）とを有するトレンチゲート構造と、ベース層の表層部に形成され、トレンチと接する第１導電型のエミッタ領域（３７）と、半導体基板の一面側に配置され、ベース層、ピラー領域、およびエミッタ領域と電気的に接続される第１電極（４１）と、半導体基板の他面側に配置され、コレクタ層およびカソード層と電気的に接続される第２電極（４５）と、を備えている。そして、バリア領域および第１ベース層は、半導体基板の厚さ方向の所定位置にピーク濃度を有する構成とされ、バリア領域のピーク濃度をｙ［×１．０×１０^１６／ｃｍ^３］とし、第１ベース層のピーク濃度をｘ［×１０×１０^１７／ｃｍ^３］とすると、ｙ≦１．０４２９ｘ^２－２．４３７１ｘ＋１．４８を満たす構成とされている。

これによれば、バリア領域が形成されていると共にＩＧＢＴ領域にピラー領域が形成されているため、ＦＷＤ素子がダイオード動作する際にＩＧＢＴ領域では、正孔の注入が抑制される。このため、スイッチング損失を低減することができる。

また、この半導体装置では、第１ベース層およびバリア領域が上記数式を満たす構成とされている。このため、ピラー領域およびバリア領域を形成することによるリーク電流が増加することを抑制できる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の平面図である。 図１中のII－II線に沿った断面図である。 図１中のIII－III線に沿った断面図である。 第１領域における隣合うトレンチ間のエミッタ領域、コンタクト領域、およびピラー領域の配置関係を示す図である。 第２領域における隣合うトレンチ間のエミッタ領域およびコンタクト領域の配置関係を示す図である。 ＦＷＤ領域における隣合うトレンチ間のベース層およびコンタクト領域の配置関係を示す図である。 第１領域におけるトレンチ近傍の斜視図である。 第１ベース層のピーク濃度が２．０×１０^１７／ｃｍ^３である際の、バリア領域のピーク濃度、ゲート電圧、およびコレクタ電流の関係を示す図である。 第１ベース層のピーク濃度が５．０×１０^１７／ｃｍ^３である際の、バリア領域のピーク濃度、ゲート電圧、およびコレクタ電流との関係を示す図である。 第１ベース層のピーク濃度およびバリア領域のピーク濃度と、リーク電流との関係を示す図である。 第１ベース層のピーク濃度およびバリア領域のピーク濃度と、オン電圧との関係を示す図である。 第１ベース層のピーク濃度およびバリア領域のピーク濃度と、ＩＧＢＴ領域を流れる順方向電流との関係を示す図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。なお、本実施形態の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。

図１に示されるように、半導体装置は、セル領域１０と、当該セル領域１０を囲む外周領域２０とを有している。本実施形態の半導体装置は、２つのセル領域１０を有している。そして、各セル領域１０には、ＩＧＢＴ素子として機能するＩＧＢＴ領域１１と、ＩＧＢＴ領域１１に隣接し、ＦＷＤ素子として機能するＦＷＤ領域１２とが形成されている。つまり、本実施形態の半導体装置は、後述する共通の半導体基板３０内にＩＧＢＴ領域１１とＦＷＤ領域１２とが形成されたＲＣ（Reverse Conductingの略）－ＩＧＢＴとされている。なお、具体的には後述するが、本実施形態では、半導体基板３０の他面３０ｂに位置するコレクタ層４３上の部分がＩＧＢＴ領域１１とされ、半導体基板３０の他面３０ｂに位置するカソード層４４上の部分がＦＷＤ領域１２とされている。

本実施形態では、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、各セル領域１０内において、一方向に沿って交互に形成されている。つまり、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、後述する半導体基板３０の面方向における一方向に沿って交互に形成されている。具体的には、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、それぞれ長手方向を有する矩形状の領域とされており、当該長手方向と交差する方向に沿って交互に形成されている。また、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、配列方向における両端部にＩＧＢＴ領域１１が位置するように、交互に配列されている。

なお、図１中では、ＩＧＢＴ領域１１およびＦＷＤ領域１２は、紙面左右方向を長手方向とする矩形状とされており、紙面上下方向に沿って交互に形成されている。以下、本実施形態の半導体装置の具体的な構成について説明する。

半導体装置は、図２および図３に示されるように、Ｎ^－型のドリフト層３１を構成する半導体基板３０を有している。そして、ドリフト層３１上には、Ｐ型のベース層３２が形成されている。以下、半導体基板３０のうちのベース層３２側の面を一面３０ａともいい、半導体基板３０のうちの一面３０ａと反対側の面を他面３０ｂともいう。

半導体基板３０には、一面３０ａ側からベース層３２を貫通してドリフト層３１に達するように複数のトレンチ３３が形成されている。これにより、ベース層３２は、トレンチ３３によって複数個に分離されている。本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２にそれぞれ形成されている。また、本実施形態では、複数のトレンチ３３は、ＩＧＢＴ領域１１およびＦＷＤ領域１２の配列方向と交差する方向（すなわち、図１中の紙面左右方向）を長手方向としてストライプ状に形成されている。なお、隣合うトレンチ３３同士の間隔（すなわち、ピッチ間隔）は、例えば、２μｍ程度とされる。

そして、各トレンチ３３は、各トレンチ３３の壁面を覆うように形成されたゲート絶縁膜３４と、このゲート絶縁膜３４の上に形成されたポリシリコン等により構成されるゲート電極３５とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

なお、ＩＧＢＴ領域１１に形成されたトレンチ３３に配置されているゲート電極３５は、図示しないゲート配線を介して外周領域２０に形成されたゲートパッド等と接続される。ゲートパッドは、図示しない抵抗を介して駆動回路と接続される。そして、このゲート電極３５には、所定のパルス状のゲート電圧が印加される。ＦＷＤ領域１２に形成されているトレンチ３３に配置されたゲート電極３５は、後述する上部電極４１と電気的に接続され、所定電位に維持される。

ベース層３２には、当該ベース層３２を半導体基板３０の厚さ方向に分割するように、ドリフト層３１よりも高不純物濃度とされたＮ型のバリア領域３６が形成されている。以下では、ベース層３２のうちのドリフト層３１側の部分を第１ベース層３２ａともいい、ベース層３２のうちの半導体基板３０の一面３０ａ側の部分を第２ベース層３２ｂともいう。

ここで、ＩＧＢＴ領域１１のうちのＦＷＤ領域１２側の領域を第１領域１１ａとし、ＩＧＢＴ領域１１のうちの第１領域１１ａと異なる領域を第２領域１１ｂとする。本実施形態では、上記のようにＩＧＢＴ領域１１およびＦＷＤ領域１２が配列されているため、ＦＷＤ領域１２で挟まれている部分のＩＧＢＴ領域１１では、第２領域１１ｂは、第１領域１１ａで挟まれた構成となる。また、ＩＧＢＴ領域１１とＦＷＤ領域１２との配列方向の両端部に位置するＩＧＢＴ領域１１では、配列方向の端部側の領域の全体が第２領域１１ｂとなる。なお、第１領域１１ａの範囲は、例えば、ＩＧＢＴ領域１１とＦＷＤ領域１２との境界部と、ＦＷＤ領域１２から半導体基板３０の厚さ分だけ離れた部分との間とされる。

そして、ベース層３２の表層部には、図４Ａおよび図４Ｂに示されるように、ＩＧＢＴ領域１１において、ドリフト層３１よりも高不純物濃度とされたＮ^＋型のエミッタ領域３７、およびベース層３２よりも高不純物濃度とされたＰ^＋型のコンタクト領域３８が形成されている。なお、本実施形態では、図５に示されるように、エミッタ領域３７とコンタクト領域３８とが同じ深さとされているが、例えば、コンタクト領域３８の方がエミッタ領域３７よりも深く形成されていてもよい。

また、ベース層３２の表層部には、図４Ａおよび図５に示されるように、ＩＧＢＴ領域１１の第１領域１１ａにおいて、ドリフト層３１よりも高不純物濃度とされ、バリア領域３６と同程度の不純物濃度とされたピラー領域３９が形成されている。ピラー領域３９は、図５に示されるように、バリア領域３６と接続されるように形成されている。

さらに、ベース層３２の表層部には、図４Ｃに示されるように、ＦＷＤ領域１２において、ベース層３２よりも高不純物濃度とされたＰ^＋型のコンタクト領域３８が形成されている。

つまり、本実施形態のピラー領域３９は、ＩＧＢＴ領域１１における第１領域１１ａに形成されており、第２領域１１ｂおよびＦＷＤ領域１２には形成されていない。言い換えると、本実施形態のＩＧＢＴ領域１１は、ピラー領域３９が形成されている領域が第１領域１１ａとされ、ピラー領域３９が形成されていない領域が第２領域１１ｂとされている。

そして、第１領域１１ａでは、図４Ａに示されるように、エミッタ領域３７、コンタクト領域３８、ピラー領域３９がトレンチ３３の長手方向に沿って順に形成されている。第２領域１１ｂでは、図４Ｂに示されるように、エミッタ領域３７およびコンタクト領域３８がトレンチ３３の長手方向に沿って交互に形成されている。ＦＷＤ領域１２では、コンタクト領域３８がトレンチ３３の長手方向に沿って点在して形成されている。そして、ＦＷＤ領域１２では、トレンチ３３の長手方向に沿って隣合うコンタクト領域３８の間に位置する部分からベース層３２が露出した状態となっている。

なお、図２および図３中の第１領域１１ａは、図４Ａ中のII－II線に沿った断面に相当している。図２および図３中の第２領域１１ｂは、図４Ｂ中のII－II線に沿った断面に相当している。図２および図３中のＦＷＤ領域１２は、図４Ｃ中のII－II線に沿った断面に相当している。また、図４Ａ～図４Ｃでは、トレンチ３３内に配置されるゲート絶縁膜３４およびゲート電極３５を省略して示してある。

半導体基板３０の一面３０ａ上には、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜４０が形成されている。層間絶縁膜４０には、ＩＧＢＴ領域１１において、エミッタ領域３７、コンタクト領域３８、ピラー領域３９を露出させるコンタクトホール４０ａが形成されている。層間絶縁膜４０には、ＦＷＤ領域１２において、ベース層３２およびコンタクト領域３８を露出させるコンタクトホール４０ｂが形成されている。そして、層間絶縁膜４０上には、ＩＧＢＴ領域１１において、層間絶縁膜４０に形成されたコンタクトホール４０ａを通じて、エミッタ領域３７、コンタクト領域３８（すなわち、ベース層３２）、およびピラー領域３９と電気的に接続される上部電極４１が形成されている。層間絶縁膜４０上には、ＦＷＤ領域１２において、層間絶縁膜４０に形成されたコンタクトホール４０ｂを通じて、ベース層３２およびコンタクト領域３８と電気的に接続される上部電極４１が形成されている。つまり、層間絶縁膜４０上には、ＩＧＢＴ領域１１においてエミッタ電極として機能し、ＦＷＤ領域１２においてアノード電極として機能する上部電極４１が形成されている。なお、本実施形態の上部電極４１は、ベース層３２、コンタクト領域３８、およびピラー領域３９とオーミック接合されている。

また、本実施形態では、層間絶縁膜４０には、ＦＷＤ領域１２において、ゲート電極３５を露出させるコンタクトホール４０ｃが形成されている。そして、上部電極４１は、このコンタクトホール４０ｂを通じてゲート電極３５とも接続されている。これにより、ＦＷＤ領域１２に形成されたゲート電極３５は、上部電極４１と同電位に維持される。本実施形態では、上部電極４１が第１電極に相当している。

ドリフト層３１のうちのベース層３２側と反対側（すなわち、半導体基板３０の他面３０ｂ側）には、ドリフト層３１よりも高不純物濃度とされたＮ型のフィールドストップ（以下では、単にＦＳ層ともいう）４２が形成されている。このＦＳ層４２は、必ずしも必要なものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板３０の他面３０ｂ側から注入される正孔の注入量を制御するために備えてある。

そして、ＩＧＢＴ領域１１では、ＦＳ層４２を挟んでドリフト層３１と反対側にＰ^＋型のコレクタ層４３が形成され、ＦＷＤ領域１２では、ＦＳ層４２を挟んでドリフト層３１と反対側にＮ^＋型のカソード層４４が形成されている。つまり、ＩＧＢＴ領域１１とＦＷＤ領域１２とは、半導体基板３０の他面３０ｂ側に形成される層がコレクタ層４３であるかカソード層４４であるかによって区画されている。そして、コレクタ層４３上の領域がＩＧＢＴ領域１１とされ、カソード層４４上の領域がＦＷＤ領域１２とされている。

コレクタ層４３およびカソード層４４を挟んでドリフト層３１と反対側（すなわち、半導体基板３０の他面３０ｂ）には、コレクタ層４３およびカソード層４４と電気的に接続される下部電極４５が形成されている。つまり、ＩＧＢＴ領域１１においてはコレクタ電極として機能し、ＦＷＤ領域１２においてはカソード電極として機能する下部電極４５が形成されている。本実施形態では、下部電極４５は、コレクタ層４３およびカソード層４４とオーミック接合されている。また、本実施形態では、下部電極４５が第２電極に相当している。

本実施形態の半導体装置は、このように構成されることにより、ＩＧＢＴ領域１１においては、ベース層３２をベースとし、エミッタ領域３７をエミッタとし、コレクタ層４３をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域１２においては、ベース層をアノードとし、ドリフト層３１、ＦＳ層４２、カソード層４４をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。

以上が本実施形態における半導体装置の構成である。なお、本実施形態では、Ｎ型、Ｎ^＋型、Ｎ^－型が第１導電型に相当しており、Ｐ型、Ｐ^＋型が第２導電型に相当している。また、本実施形態では、上記のように構成されることにより、半導体基板３０は、コレクタ層４３、カソード層４４、ドリフト層３１、ベース層３２、バリア領域３６、エミッタ領域３７、コンタクト領域３８、ピラー領域３９等を含んだ構成となっている。また、本実施形態の半導体装置は、半導体基板３０にイオン注入されることでベース層３２やバリア領域３６等が構成される。このため、ベース層３２やバリア領域３６は、半導体基板３０の厚さ方向における所定位置（例えば、略中心）にピーク濃度を有する構成となっている。

次に、上記半導体装置の作動について説明しつつ、さらに半導体装置の詳細な構成について説明する。

上記のような半導体装置は、下部電極４５に上部電極４１より高い電圧が印加されると、ベース層３２とドリフト層３１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極３５に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）のゲート電圧Ｖｇが印加されているときには、上部電極４１と下部電極４５との間にコレクタ電流Ｉｃは流れない。

ＩＧＢＴ素子をオン状態にするには、下部電極４５に上部電極４１より高い電圧が印加された状態で、ＩＧＢＴ領域１１のゲート電極３５に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルのゲート電圧Ｖｇが印加されるようにする。これにより、ＩＧＢＴ領域１１では、ベース層３２のうちのゲート電極３５が配置されるトレンチ３３と接している部分に反転層が形成される。そして、ＩＧＢＴ素子は、エミッタ領域３７から反転層を介して電子がドリフト層３１に供給されることによってコレクタ層４３から正孔がドリフト層３１に供給され、伝導度変調によりドリフト層３１の抵抗値が低下することにより、上部電極４１と下部電極４５との間にコレクタ電流Ｉｃが流れる。

また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をオン状態にする（すなわち、ＦＷＤ素子をダイオード動作させる）際には、上部電極４１と下部電極４５に印加する電圧をスイッチングし、上部電極４１に下部電極４５より高い電圧を印加する順電圧印加を行う。これにより、ベース層３２へ正孔が供給されると共にカソード層４４へ電子が供給されることでＦＷＤ素子がダイオード動作をする。

この際、本実施形態では、ＩＧＢＴ領域１１の第１領域１１ａには、ピラー領域３９が形成されている。このため、第１領域１１ａでは、下部電極４５から注入された電子は、ピラー領域３９から上部電極４１へと低抵抗な状態で抜ける。したがって、第１領域１１ａでは、バリア領域３６およびピラー領域３９と、ベース層３２との間のＰＮ接合に順バイアスが印加され難くなり、上部電極４１からの正孔の注入が低減される。

これにより、上部電極４１と下部電極４５との間の電圧が順バイアスから逆バイアスに切り替わった際、正孔の注入が抑制されているため、リカバリ電流を小さくでき、リカバリ時間を短くできる。したがって、スイッチング損失を低減することができる。

ここで、このような半導体装置では、ＩＧＢＴ領域１１のゲート電極３５にゲート電圧Ｖｇが印加されてコレクタ電流Ｉｃが流れ始める際、図５中の矢印Ａに示されるように、ピラー領域３９およびバリア領域３６を介して電子電流に起因するリーク電流が流れる可能性がある。

この場合、ゲート電圧Ｖｇとコレクタ電流Ｉｃ（すなわち、リーク電流）との関係は、図６および図７に示されるようになる。なお、図６は、第１ベース層３２ａのピーク濃度が２．０×１０^１７／ｃｍ^３である際のシミュレーション結果であり、図７は、第１ベース層３２ａのピーク濃度が５．０×１０^１７／ｃｍ^３である際のシミュレーション結果である。また、図６および図７は、閾値電圧Ｖｔｈが３Ｖとなるように構成した半導体装置において、バリア領域３６のピーク濃度を変化させた際のコレクタ電流Ｉｃを示しており、図中の各値はバリア領域３６のピーク濃度を示している。そして、図６および図７では、ゲート電圧Ｖｇが３Ｖ未満で流れるコレクタ電流Ｉｃがリーク電流となる。

図６および図７に示されるように、リーク電流は、第１ベース層３２ａのピーク濃度が高くなることにより、閾値電圧Ｖｔｈが高くなって小さくなる。また、リーク電流は、バリア領域３６のピーク濃度が低くなることにより、内部抵抗が高くなって小さくなる。また、現状では、閾値電圧Ｖｔｈを印加する前のリーク電流が１．０×１０^－５Ａ以下となるようにすることが望まれている。

そして、リーク電流が１．０×１０^－５Ａ以下となるバリア領域３６のピーク濃度と第１ベース層３２ａのピーク濃度との関係は、図６および図７から図８に示されるようになる。この場合、バリア領域のピーク濃度をｙ［×１．０×１０^１６／ｃｍ^３］とし、第１ベース層３２ａのピーク濃度をｘ［×１．０×１０^１７／ｃｍ^３］とすると、リーク電流は、下記数式１を満たすことで１．０×１０^－５Ａとなる。したがって、バリア領域３６および第１ベース層３２ａは、下記数式１を満たすようにピーク濃度が調整されている。

（数１）ｙ≦１．０４２９ｘ^２－２．４３７１ｘ＋１．４８
一方、ＩＧＢＴ素子がオン状態である際のオン電圧は、図９に示されるように、第１ベース層３２ａのピーク濃度を高くするほど反転層が形成され難くなるため、高くなる。また、オン電圧は、バリア領域３６のピーク濃度を低くするほどドリフト層３１に供給された正孔がベース層３２から抜け易くなるため、高くなる。なお、図９は、コレクタ電流Ｉｃを４００Ａとした場合のシミュレーション結果である。

また、ダイオード動作時においては、バリア領域３６のピーク濃度を高くするほど、下部電極４５から注入された電子がピラー領域３９から抜け易くなり、上部電極４１からの正孔の注入が低減される。本発明者らの検討によれば、図１０に示されるように、第１領域１１ａ（すなわち、ＩＧＢＴ領域１１）からＦＷＤ領域１２へ流れ込む順方向電流は、バリア領域３６のピーク濃度が２．８×１０^１６ｃｍ^－３より大きくなると、正孔の注入が低減されて十分に小さくなることが確認された。つまり、バリア領域３６のピーク濃度が２．８×１０^１６ｃｍ^－３より大きくなると、スイッチング損失を十分に低減できることが確認された。

したがって、本実施形態の半導体装置における第１ベース層３２ａのピーク濃度およびバリア領域３６のピーク濃度は、上記数式１を満たしつつ、要求される特性を考慮して調整されることが好ましい。すなわち、オン電圧を低くしたい場合には、上記数式１を満たしつつ、第１ベース層３２ａのピーク濃度を低くすると共にバリア領域３６のピーク濃度を高くすればよい。また、スイッチング損失を低減したい場合には、上記数式１を満たしつつ、バリア領域３６のピーク濃度が２．８×１０^１６ｃｍ^－３より高くなるようにすればよい。

なお、本実施形態では、ＩＧＢＴ領域１１およびＦＷＤ領域１２（すなわち、セル領域１０）の全体において、第１ベース層３２ａのピーク濃度およびバリア領域３６のピーク濃度が一定とされている。つまり、本実施形態では、ＩＧＢＴ領域１１およびＦＷＤ領域１２の全体において、第１ベース層３２ａのピーク濃度およびバリア領域３６のピーク濃度は、上記数式１を満たしつつ、要求される特性を考慮した値に調整されている。

以上説明した本実施形態によれば、バリア領域３６が形成されていると共に第１領域１１ａにピラー領域３９が形成されている。このため、ＦＷＤ素子がダイオード動作する際に第１領域１１ａでは正孔の注入が抑制され、スイッチング損失を低減することができる。

また、本実施形態では、第１ベース層３２ａおよびバリア領域３６は、上記数式１を満たすように形成されている。このため、ピラー領域３９およびバリア領域３６を形成することによるリーク電流が増加することを抑制できる。

（１）本実施形態では、上部電極４１は、エミッタ領域３７、コンタクト領域３８、およびピラー領域３９とオーミック接合されている。このため、上部電極４１としてチタン等も利用でき、材料の選択性を向上できる。

（２）本実施形態では、バリア領域３６のピーク濃度が２．８×１０^１６／ｃｍ^３とされることにより、スイッチング損失の低減を十分に図ることができる。

（３）本実施形態では、ＩＧＢＴ領域１１のうちのＦＷＤ領域１２側に位置する第１領域１１ａにピラー領域３９が配置されている。このため、ＦＷＤ動作時において、ＦＷＤ領域１２側に位置するＩＧＢＴ領域１１からＦＷＤ領域１２に正孔が流入され難くなり、スイッチング損失を低減し易くできる。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記各実施形態では、第１導電型をＮ型とし、第２導電型をＰ型とした半導体装置を説明したが、第１導電型をＰ型とし、第２導電型をＮ型とした半導体装置としてもよい。

また、上記第１実施形態において、ＩＧＢＴ領域１１では、エミッタ領域３７およびコンタクト領域３８は、トレンチ３３の長手方向と交差する方向に配列されていてもよい。この場合、各トレンチ３３と接するようにエミッタ領域３７が形成され、エミッタ領域３７を挟んでトレンチ３３と反対側にコンタクト領域３８が配置される。そして、第１領域１１ａでは、コンタクト領域３８を貫通してバリア領域３６に達するようにピラー領域３９が形成される。すなわち、第１領域１１ａでは、隣合うトレンチ３３の間において、トレンチ３３の配列方向に沿って、エミッタ領域３７、コンタクト領域３８、ピラー領域３９、コンタクト領域３８、エミッタ領域３７が順に配置される。このような半導体装置としても、第１ベース層３２ａおよびバリア領域３６が上記数式１を満たすように構成されることにより、上記第１実施形態と同様の効果を得ることができる。

そして、上記各実施形態において、上部電極４１は、ピラー領域３９とショットキー接合される材料で構成されていてもよい。これによれば、ＦＷＤ動作時において、さらに正孔が注入され難くなり、リカバリ損失の低減をさらに図ることができる。

また、上記第１実施形態では、セル領域１０の全体における第１ベース層３２ａおよびバリア領域３６のピーク濃度が上記の関係を満たすように構成されている例について説明した。しかしながら、リーク電流を低減するためには、少なくともピラー領域３９が形成されている第１領域１１ａの第１ベース層３２ａおよびバリア領域３６のピーク濃度が上記数式１を満たすように形成されていればよい。すなわち、第２領域１１ｂおよびＦＷＤ領域１２の第１ベース層３２ａおよびバリア領域３６のピーク濃度は、上記数式１を満たすように形成されていなくてもよい。この場合、第２領域１１ｂおよびＦＷＤ領域１２の一方のみが第１領域１１ａの第１ベース層３２ａおよびバリア領域３６のピーク濃度と異なるようにしてもよい。

また、ピラー領域３９は、第１領域１１ａに加え、第２領域１１ｂに形成されていてもよいし、ＦＷＤ領域１２に形成されていてもよい。例えば、第２領域１１ｂにピラー領域３９が形成される場合、平面形状は図４Ａと同様となる。また、ＦＷＤ領域１２にピラー領域３９が形成される場合、ピラー領域３９は、図４Ｃ中のコンタクト領域３８を貫通しつつ、隣合うトレンチ３３に接するように形成される。さらに、ピラー領域３９は、第２領域１１ｂのみに形成されていてもよい。すなわち、ピラー領域３９は、少なくともＩＧＢＴ領域１１に形成されていればよい。

さらに、ＦＷＤ領域１２における半導体基板３０の一面３０ａ側の構成は、適宜変更可能であり、例えば、ＩＧＢＴ領域１１と同様の構成とされていてもよい。すなわち、ＦＷＤ領域１２では、半導体基板３０の一面３０ａ側にエミッタ領域３７等が形成されていてもよい。

１１ ＩＧＢＴ領域
１２ ＦＷＤ領域
３０ 半導体基板
３０ａ 一面
３０ｂ 他面
３１ ドリフト層
３２ ベース層
３２ａ 第１ベース層
３２ｂ 第２ベース層
３３ トレンチ
３４ ゲート絶縁膜
３５ ゲート電極
３６ バリア領域
３７ エミッタ領域
３９ ピラー領域
４１ 上部電極（第１電極）
４５ 下部電極（第２電極）

Claims (4)

1. ＩＧＢＴ素子を有するＩＧＢＴ領域（１１）と、ＦＷＤ素子を有するＦＷＤ領域（１２）とが共通の半導体基板（３０）に形成されている半導体装置であって、
   前記ＩＧＢＴ領域と前記ＦＷＤ領域とを有し、第１導電型のドリフト層（３１）と、前記ドリフト層上に形成された第２導電型のベース層（３２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（４３）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（４４）と、を含み、前記ベース層側の面を一面（３０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（３０ｂ）とする前記半導体基板と、
   前記ベース層内に形成され、前記ベース層を前記ドリフト層側の第１ベース層（３２ａ）および前記半導体基板の一面側の第２ベース層（３２ｂ）に分割する第１導電型のバリア領域（３６）と、
   前記ＩＧＢＴ領域において、前記ベース層に形成され、前記バリア領域と接続されると共に前記半導体基板の一面から露出するピラー領域（３９）と、
   前記ＩＧＢＴ領域において、前記ベース層および前記バリア領域を貫通して前記ドリフト層に達するトレンチ（３３）の壁面に形成されたゲート絶縁膜（３４）と、前記ゲート絶縁膜上に形成されたゲート電極（３５）とを有するトレンチゲート構造と、
   前記ベース層の表層部に形成され、前記トレンチと接する第１導電型のエミッタ領域（３７）と、
   前記半導体基板の一面側に配置され、前記ベース層、前記ピラー領域、および前記エミッタ領域と電気的に接続される第１電極（４１）と、
   前記半導体基板の他面側に配置され、前記コレクタ層および前記カソード層と電気的に接続される第２電極（４５）と、を備え、
   前記バリア領域および前記第１ベース層は、前記半導体基板の厚さ方向の所定位置にピーク濃度を有する構成とされ、前記バリア領域のピーク濃度をｙ［×１．０×１０^１６／ｃｍ^３］とし、前記第１ベース層のピーク濃度をｘ［×１０×１０^１７／ｃｍ^３］とすると、ｙ≦１．０４２９ｘ^２－２．４３７１ｘ＋１．４８を満たす構成とされている半導体装置。
2. 前記第１電極は、前記ベース層、前記ピラー領域、および前記エミッタ領域とオーミック接合されている請求項１に記載の半導体装置。
3. 前記バリア領域は、ピーク濃度が２．８×１０^１６／ｃｍ^３以上とされている請求項１または２に記載の半導体装置。
4. 前記ＩＧＢＴ領域は、前記ＦＷＤ領域側に位置する第１領域（１１ａ）と、前記第１領域を挟んで前記ＦＷＤ領域と反対側に位置する第２領域（１１ｂ）と、を有し、
   前記ピラー領域は、少なくとも前記第１領域に形成されている請求項１ないし３のいずれか１つに記載の半導体装置。

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