CN104638025A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，其具备：场绝缘膜(17、18)，其被设置在P型外延生长层(13)上并具有第一角部(17a)、(17b)、(18a)、(18b)；N-型的阴极(14)，其被设置在所述P型外延生长层上并位于所述场绝缘膜的内侧，P-型的阳极(20)，其以与所述阴极上方相连接的方式而形成并对所述场绝缘膜的内侧的所述第一角部进行覆盖，所述阴极与所述阳极的接合部为二极管的PN接合部，所述PN接合部与所述第一角部分离。

Description

半导体装置
技术领域
本发明涉及一种具有二极管半导体装置。
背景技术
图7为表示现有的半导体装置的剖视图。与该半导体装置相关联的竖型齐纳二极管(Zener Diode)被记载于专利文献1中。
图7所示的半导体装置具有硅基板111，且在硅基板111上设置有N型嵌入层112。在N型嵌入层112上设置有P型外延生长层113，且在P型外延生长层113上设置有由LOCOS氧化膜形成的场绝缘膜116、117、118、119。
在场绝缘膜117、118的内侧的P型外延生长层113上设置有由N-型的杂质区域形成的阴极114，且N-型的阴极114与N型嵌入层112电连接。在场绝缘膜117、118的内侧的P型外延生长层113上设置有由位于阴极114上的P+型的杂质区域形成的阳极121。通过P+型的阳极121与阴极114而设置有齐纳二极管的PN接合部。
在场绝缘膜117的外侧且场绝缘膜116的内侧的P型外延生长层113上，以及场绝缘膜118的外侧并且在场绝缘膜119的内侧的P型外延生长层113上分别设置有N+型杂质区域122。在P型外延生长层113上设置有位于N+型杂质区域122下方的N-型杂质区域115，且N-型杂质区域115与N型嵌入层112电连接。在N+型杂质区域122以及阳极121上设置有硅化膜123。
当反复使用上述的二极管时则会存在耐压变动的问题。
专利文献1:US2012/0074522(图2)
发明内容
本发明的若干方式为涉及一种具有对耐压变动进行抑制的二极管的半导体装置。
本发明的一个方式为如下一种半导体装置，其特征在于，具备：场绝缘膜，其被设置在半导体层上，且具有第一角部；第一导电型的第一杂质区域，其被设置在所述半导体层上并位于所述场绝缘膜的内侧；第二导电型的第二杂质区域，其以与所述第一杂质区域上方相连接的方式而被设置，并且对所述场绝缘膜的内侧的所述第一角部进行覆盖，所述第一杂质区域与所述第二杂质区域的接合部为二极管的PN接合部，所述PN接合部与所述第一角部分离。
根据上述本发明的一个方式，由第二杂质区域对场绝缘膜的内侧的第一角部进行覆盖，并且第二杂质区域与第一杂质区域相接合的PN接合部与第一角部分离。因此，能够抑制场绝缘膜的第一角部处发生电场集中的现象。因此，即使反复使用二极管也能够抑制耐压变动。
另外，本说明书中的“半导体层”可以为外延层，也可以为硅基板，亦可以为被设置在外延层或硅基板上的杂质扩散层。
此外，在上述本发明的一个方式中优选为，所述第二杂质区域被设置在所述场绝缘膜的下方，而所述第一杂质区域不设置在所述场绝缘膜的下方。由此，能够抑制场绝缘膜的第一角部处发生电场集中的现象。
此外，在上述本发明的一个方式中优选为，所述PN接合部不设置在所述场绝缘膜的下方。由此，能够抑制场绝缘膜的第一角部处发生电场集中的现象。
此外，在上述本发明的一个方式中优选为，所述PN接合部被所述场绝缘膜包围。由此，能够抑制场绝缘膜的第一角部处发生电场集中的现象。
此外，在上述本发明的一个方式中优选为，具有：第一导电型的第三杂质区域，其被设置在所述半导体层上且被设置在所述场绝缘膜的外侧；第一导电型的第四杂质区域，其被设置在所述半导体层下方且与所述第三杂质区域以及所述第一杂质区域相连接。
此外，在上述本发明的一个方式中优选为，所述场绝缘膜具有第二角部，且所述第三杂质区域对所述场绝缘膜的外侧的所述第二角部进行覆盖。由此，能够抑制场绝缘膜的第二角部处发生电场集中的现象。
此外，在上述本发明的一个方式中优选为，所述第二杂质区域具有对所述PN接合部进行覆盖的第一区域，和位于所述第一区域上的第二区域，其中，所述第二区域与所述第一区域相比杂质浓度较高，并且所述第三杂质区域具有与所述第四杂质区域相连接的第三区域，和位于所述第三区域上的第四区域，其中，所述第四的区域与所述第三区域相比杂质浓度较高。
此外，在上述本发明的一个方式中优选为，所述场绝缘膜的内周的平面形状为去掉四边形的角部而形成的形状。由此，能够抑制场绝缘膜处发生电场集中的现象。
此外，在上述本发明的一个方式中优选为，所述场绝缘膜为硅的局部氧化氧化膜或者沟槽氧化膜。
本发明的一个方式为如下一种半导体装置，其特征在于，具备：场绝缘膜，其被设置在半导体层上；第一导电型的第一杂质区域，其被设置在所述半导体层上并位于所述场绝缘膜的内侧；第二导电型的第二杂质区域，其以与所述第一杂质区域上方相连接的方式而被设置并且以与所述场绝缘膜相连接的方式而被设置，所述第一杂质区域与所述第二杂质区域的接合部为二极管的PN接合部，所述PN接合部从所述场绝缘膜与所述第二杂质区域的边界分离。
根据上述本发明的一个方式，第二杂质区域与第一杂质区域将接合的PN接合部，而与场绝缘膜与第二杂质区域的边界分离。因此，能够抑制场绝缘膜与第二杂质区域的边界处发生电场集中的现象。因此，即使反复使用二极管也能够抑制耐压变动。
附图说明
图1的(A)～(D)为表示本发明的一个方式所涉及的半导体装置的制造方法的剖视图。
图2的(A)～(C)为表示本发明的一个方式所涉及的半导体装置的制造方法的剖视图。
图3为图2的(C)所示的半导体装置的俯视图。
图4的(A)～(D)为表示本发明的一个方式所涉及的半导体装置的制造方法的剖视图。
图5的(A)～(C)为表示本发明的一个方式所涉及的半导体装置的制造方法的剖视图。
图6为图5的(C)所示的半导体装置的俯视图。
图7为表示现有的半导体装置的剖视图。
具体实施方式
以下，利用附图来对本发明的实施方式进行详细的说明。然而，本发明并不被限定于以下的说明，在不脱离本发明的主旨以及其范围的条件下对其方式以及详细内容进行各种变更，对于本领域技术人员而言容易被理解。因此，本发明并不限定于以下所示的实施方式的记载内容而被解释的内容。另外，在本说明书中的“角部”是指曲率半径较小的部分，具体而言是指曲率半径在0.5μm以下的部分。
实施方式1
图1以及图2为表示本发明的一个方式所涉及半导体装置的制造方法的剖视图。图3为图2(C)所示的半导体装置的俯视图。
如图1(A)所示，预置硅基板11。接下来，如图1(B)所示，在硅基板11上设置N型嵌入层12(亦称为第四杂质区域)。接下来，如图1(C)所示，在N型嵌入层12上设置P型外延生长层13。
接下来，如图1(D)所示，在P型外延生长层13上设置由N-型杂质区域形成的阴极14(亦称为第一杂质区域)以及N-型第三杂质区域15。阴极14以及第三杂质区域15分别位于N型嵌入层12上并与N型嵌入层12电连接。另外，N-型的阴极14的平面形状为缺少四角形的角的形状(参照图3)。
接下来，如图2(A)所示，在P型外延生长层13上设置由LOCOS氧化膜形成的场绝缘膜16、17、18、19。
在场绝缘膜17、18的内侧设置了有源区，且在该有源区内设置有阴极14。在场绝缘膜17、18的内侧设置有第一角部17a、17b、18a、18b，且在场绝缘膜17、18的外侧设置有第二角部17c、17d、18c、18d。场绝缘膜17、18的内侧的第一角部17a、17b、18a、18b与阴极14分离并未被阴极14覆盖。场绝缘膜17、18的外侧的第二角部17c、17d、18c、18d被第三杂质区域15覆盖。
接下来，如图2(B)所示，在场绝缘膜17、18的内侧的P型外延生长层13上设置阳极20(亦称为第二杂质区域)，所述阳极20位于阴极14上且由与阴极14相连接的P-型的杂质区域形成。作为决定齐纳二极管的耐压的P-型层即阳极20，通过使有源区重叠并以高加速进行离子注入，从而亦被设置于场绝缘膜17、18下方。换言之，在与有源区相比而于外侧也配置P-型的阳极20，并在有源区正下方配置N-型的阴极14。
阳极20对场绝缘膜17、18的内侧的第一角部17A、17b、18A、18b进行覆盖。P-型的阳极20与N-型的阴极14的接合部为齐纳二极管的PN接合部，且该PN接合部与第一角部17A、17b、18A、18b分离。此外，PN接合部位于阳极20的下部的内侧。PN接合部未被设置于场绝缘膜17、18的下方。PN接合部被场绝缘膜17、18包围。此外，P-型的阳极20被设置在场绝缘膜17、18的下方。N-型的阴极14未被设置在场绝缘膜17、18的下方。另外，阳极20的平面形状为缺少四角形的角的形状(参照图3)。
接下来，如图2(C)所示，在场绝缘膜17、18的内侧的P-型的阳极20的上部设置由P+型的杂质区域形成的阳极21。接下来，在场绝缘膜17的外侧且场绝缘膜16的内侧的N-型的第三杂质区域15上，以及在场绝缘膜18的外侧且场绝缘膜19的内侧的N-型的第三杂质区域15上，分别设置N+型杂质区域22。接下来，在N+型杂质区域22以及P+型的阳极21上设置作为阴极或阳极的电极的硅化膜23。
P-型的阳极20与P+型的阳极21也能够以如下方式进行表示。P-型的阳极20具有对PN接合部进行覆盖的第一区域20，和位于第一区域20上的第二区域21，其中，第二区域21与第一区域20相比杂质浓度较高。
N-型的第三杂质区域15与N+型杂质区域22也能够以如下方式进行表示。第三杂质区域15具有与N型嵌入层12电连接的第三区域15，和位于第三区域15上的第四区域22，其中，第四的区域22与第三区域15相比杂质浓度较高。另外，阳极21的平面形状为缺少四角形的角的形状(参照图3)。此外，场绝缘膜17、18的内周的平面形状为缺少四角形的角的形状。
根据本实施方式，由P-型的阳极20对场绝缘膜17、18的内侧的第一角部17A、17b、18A、18b进行覆盖，并且阳极20与阴极14相接合的PN接合部而与第一角部17A、17b、18A、18b分离。因此，能够抑制场绝缘膜17、18的第一角部17A、17b、18A、18b处发生电场集中的现象。此外，场绝缘膜17、18与P-型的阳极20的边界而与PN接合部分离。因此，能够抑制场绝缘膜17、18与P-型的阳极20的边界处电场发生集中的现象。因此，能够提供一种即使反复使用二极管也能够抑制耐压变动并且具有稳定的耐压特性的二极管。
此外，通过由第三杂质区域15对场绝缘膜17、18的外侧的第二角部17c、17d、18c、18d进行覆盖，从而能够抑制场绝缘膜的第二角部处发生电场集中的现象。
此外，通过将场绝缘膜17、18的内周的平面形状设为缺了四角形的角的形状，从而能够抑制场绝缘膜17、18处发生电场集中的现象。因此，即使反复使用二极管也能够抑制耐压变动。
此外，根据本实施方式而实现的半导体装置能够以低成本进行制造。
另外，根据本实施方式而实现的半导体装置的各个结构要素的极性也可反过来设置。
实施方式2
图4以及图5为表示本发明的一个方式所涉及半导体装置的制造方法的剖视图，图6为图5(C)所示的半导体装置的俯视图。
图4(A)～(D)所示的工序与图1(A)～(D)所示的工序相同。
接下来，如图5(A)所示，在P型外延生长层13上设置由沟槽氧化膜形成的场绝缘膜26、27、28、29。另外，在说明书中的“沟槽氧化膜”是指，被设置在沟槽内的氧化膜。也可采用如下方式，例如，场绝缘膜26、29为STI(Shallow Trench Isolation:浅沟槽隔离)。场绝缘膜26、27、28、29也可同时形成。
在场绝缘膜27、28的内侧设置了有源区，且在该有源区内设置有阴极14。在场绝缘膜27、28的内侧设置有第一角部27a、27b、28a、29b，且在场绝缘膜27、28的外侧设置有第二角部27c、27d、28c、28d。场绝缘膜27、28的内侧的第一角部27a、27b、28a、29b与阴极14分离并未被阴极14覆盖。场绝缘膜27、28的外侧的第二角部27c、27d、28c、28d被第三杂质区域15覆盖。
接下来，如图5(B)所示，在场绝缘膜27、28的内侧的P型外延生长层13上设置阳极20(亦称为第二杂质区域)，所述阳极20位于阴极14上且由与阴极14相连接的P-型的杂质区域形成。作为决定齐纳二极管的耐压的P-型层即阳极20，通过使有源区重叠并以高加速进行离子注入，从而亦被设置于场绝缘膜27、28下方。
阳极20对场绝缘膜27、28的内侧的第一角部27A、27b、28A、29b进行覆盖。P-型的阳极20与N-型的阴极14的接合部为齐纳二极管的PN接合部，且该PN接合部与第一角部27A、27b、28A、29b分离。
接下来，如图5(C)所示，在场绝缘膜27、28的内侧的P-型的阳极20的上部设置P+型的杂质区域形成的阳极21。接下来，在场绝缘膜27的外侧且场绝缘膜26的内侧的N-型的第三杂质区域15上，以及在场绝缘膜28的外侧且场绝缘膜29的内侧的N-型的第三杂质区域15上，分别设置N+型杂质区域22。接下来，在N+型杂质区域22以及P+型的阳极21上设置硅化膜23。另外，场绝缘膜27、28的内周的平面形状为缺少四角形的角的形状。
根据本实施的方式，由P-型的阳极20对场绝缘膜27、28的内侧的第一角部27a、27b、28a、29b进行覆盖，并且阳极20与阴极14相接合的PN接合部而与第一角部27a、27b、28A、29b分离。因此，能够抑制场绝缘膜27、28的第一角部27a、27b、28A、29b处发生电场集中的现象。此外，场绝缘膜27、28与P-型的阳极20的边界而与PN接合部分离。因此，能够抑制场绝缘膜27、28与P-型的阳极20的边界处电场发生集中的现象。因此，能够提供一种即使反复使用二极管也能够抑制耐压变动并且具有稳定的耐压特性的二极管。
此外，通过由第三杂质区域15对场绝缘膜27、28的外侧的第二角部27c、27d、28c、28d进行覆盖，从而能够抑制场绝缘膜的第二角部处发生电场集中的现象。
此外，通过将场绝缘膜27、28的内周的平面形状设为缺少四角形的角的形状，从而能够抑制场绝缘膜27、28处发生电场集中的现象。因此，即使反复使用二极管也能抑制耐压变动。
此外，根据本实施方式而实现的半导体装置能够以低成本进行制造。
另外，根据本实施方式而实现的半导体装置的各个结构要素的极性也可反过来设置。
另外，在本发明中，在特定的A(以下称为“A”)的上方(或下方)设置有特定的B(以下称为“B”)(B的位置)时，并不限定于在A的上方(或下方)直接设置有B的(B的位置)情况。还包括在A的上方(或下方)而不妨碍本发明的作用效果的范围内，经由其它的方式而设置有B的(B的位置)情况。
符号说明
11硅基板；12N型嵌入层(第四杂质区域)；13P型外延生长层；14N-型的阴极；15N-型的第三杂质区域；16、17、18、19场绝缘膜(LOCOS氧化膜)；17A、17b、18A、18b第一角部；17c、17d、18c、18d第二角部；20P-型的阳极(第二杂质区域)；21P+型的阳极；22N+型杂质区域；23硅化膜；26、27、28、29场绝缘膜(沟槽氧化膜)；27a、27b、28a、29b第一角部；27c、27d、28c、28d第二角部。

Claims (19)

1.一种半导体装置，其特征在于，具备：
场绝缘膜，其被设置在半导体层上，且具有第一角部；
第一导电型的第一杂质区域，其被设置在所述半导体层上并位于所述场绝缘膜的内侧；
第二导电型的第二杂质区域，其以与所述第一杂质区域上方相连接的方式而被设置，并且对所述场绝缘膜的内侧的所述第一角部进行覆盖，
所述第一杂质区域与所述第二杂质区域的接合部为二极管的PN接合部，
所述PN接合部与所述第一角部分离。
2.如权利要求1所述的半导体装置，其特征在于，
所述PN接合部位于所述第二杂质区域的下部的内侧。
3.如权利要求1或2所述的半导体装置，其特征在于，
所述第二杂质区域被设置在所述场绝缘膜的下方，
所述第一杂质区域未被设置在所述场绝缘膜的下方。
4.如权利要求1或2所述的半导体装置，其特征在于，
所述PN接合部未被设置在所述场绝缘膜的下方。
5.如权利要求1或2所述的半导体装置，其特征在于，
所述PN接合部被所述场绝缘膜包围。
6.如权利要求1或2所述的半导体装置，其特征在于，具有：
第一导电型的第三杂质区域，其被设置在所述半导体层上，并被设置在所述场绝缘膜的外侧，
第一导电型的第四杂质区域，其被设置在所述半导体层下方，并与所述第三杂质区域以及所述第一杂质区域相连接。
7.如权利要求6所述的半导体装置，其特征在于，
所述场绝缘膜具有第二角部，
所述第三杂质区域对所述场绝缘膜的外侧的所述第二角部进行覆盖。
8.如权利要求6所述的半导体装置，其特征在于，
所述第二杂质区域具有对所述PN接合部进行覆盖的第一区域、和位于所述第一区域上方的第二区域，所述第二区域与所述第一区域相比杂质浓度较高，
所述第三杂质区域具有与所述第四杂质区域相连接的第三区域、和位于所述第三区域上方的第四区域，所述第四区域与所述第三区域相比而杂质浓度较高。
9.如权利要求1或2所述的半导体装置，其特征在于，
所述场绝缘膜的内周的平面形状为去掉四边形的角而形成的形状。
10.如权利要求1或2所述的半导体装置，其特征在于，
所述场绝缘膜为硅的局部氧化氧化膜或沟槽氧化膜。
11.一种半导体装置，其特征在于，具备：
场绝缘膜，其被设置在半导体层上，
第一导电型的第一杂质区域，其被设置在所述半导体层上，并位于所述场绝缘膜的内侧，
第二导电型的第二杂质区域，其以与所述第一杂质区域上方相连接的方式而被设置，并且以与所述场绝缘膜相连接的方式而被设置，
所述第一杂质区域与所述第二杂质区域的接合部为二极管的PN接合部，
所述PN接合部从所述场绝缘膜与所述第二杂质区域的边界分离。
12.如权利要求11所述的半导体装置，其特征在于，
所述PN接合部位于所述第二杂质区域的下部的内侧。
13.如权利要求11或12所述的半导体装置，其特征在于，
所述第二杂质区域被设置在所述场绝缘膜的下方，
所述第一杂质区域未被设置在所述场绝缘膜的下方。
14.如权利要求11或12所述的半导体装置，其特征在于，
所述PN接合部未被设置在所述场绝缘膜的下方。
15.如权利要求11或12所述的半导体装置，其特征在于，
所述PN接合部被所述场绝缘膜包围。
16.如权利要求11或12所述的半导体装置，其特征在于，具有：
第一导电型的第三杂质区域，其被设置在所述半导体层上，并被设置在所述场绝缘膜的外侧，
第一导电型的第四杂质区域，其被设置在所述半导体层下方，并与所述第三杂质区域以及所述第一杂质区域相连接。
17.如权利要求16所述的半导体装置，其特征在于，
所述第二杂质区域具有对所述PN接合部进行覆盖的第一区域、和位于所述第一区域上方的第二区域，所述第二区域与所述第一区域相比杂质浓度较高，
所述第三杂质区域具有与所述第四杂质区域相连接的第三区域、和位于所述第三区域上方的第四区域，所述第四区域与所述第三区域相比而杂质浓度较高。
18.如权利要求11或12所述的半导体装置，其特征在于，
所述场绝缘膜的内周的平面形状为去掉四边形的角而形成的形状。
19.如权利要求11或12所述的半导体装置，其特征在于，
所述场绝缘膜为硅的局部氧化氧化膜或沟槽氧化膜。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6679908B2 (ja) 2015-12-11 2020-04-15 セイコーエプソン株式会社 半導体装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54112182A (en) * 1978-02-22 1979-09-01 Nec Corp Semiconductor device
US20100244194A1 (en) * 2009-03-31 2010-09-30 Masada Atsuya Semiconductor device and manufacturing method thereof
CN102412307A (zh) * 2010-09-26 2012-04-11 上海华虹Nec电子有限公司 垂直的齐纳二极管结构及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06334200A (ja) 1993-05-24 1994-12-02 Sony Corp ツェナーダイオードおよびその製造方法
JPH0864843A (ja) 1994-08-26 1996-03-08 Rohm Co Ltd ツェナーダイオードの製造方法
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
JP2008034503A (ja) * 2006-07-27 2008-02-14 Seiko Epson Corp 半導体保護素子及び半導体保護素子の製造方法
JP2009004501A (ja) 2007-06-20 2009-01-08 Rohm Co Ltd 半導体装置
WO2008153142A1 (ja) 2007-06-15 2008-12-18 Rohm Co., Ltd. 半導体装置
JP4803211B2 (ja) * 2008-05-27 2011-10-26 トヨタ自動車株式会社 半導体装置
JP2010239016A (ja) * 2009-03-31 2010-10-21 Panasonic Corp 半導体装置およびその製造方法
JP5467543B2 (ja) 2009-03-31 2014-04-09 パナソニック株式会社 半導体装置およびその製造方法
JP5558901B2 (ja) * 2010-04-28 2014-07-23 株式会社東芝 ダイオード及びその製造方法
JP2012124474A (ja) * 2010-11-15 2012-06-28 Denso Corp 横型素子を有する半導体装置
JP5711646B2 (ja) * 2010-11-16 2015-05-07 株式会社豊田中央研究所 ダイオード
JP2012182381A (ja) 2011-03-02 2012-09-20 Panasonic Corp 半導体装置
US8772901B2 (en) * 2011-11-11 2014-07-08 Alpha And Omega Semiconductor Incorporated Termination structure for gallium nitride schottky diode

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54112182A (en) * 1978-02-22 1979-09-01 Nec Corp Semiconductor device
US20100244194A1 (en) * 2009-03-31 2010-09-30 Masada Atsuya Semiconductor device and manufacturing method thereof
CN102412307A (zh) * 2010-09-26 2012-04-11 上海华虹Nec电子有限公司 垂直的齐纳二极管结构及其制备方法

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