CN104600069B - 瞬态电压抑制器及其制造方法 - Google Patents
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Abstract
提供了一种瞬态电压抑制器及其制造方法，其可以通过对第一外延层执行离子注入来形成掩埋层的一部分、然后在沉积具有与第一外延层相同的杂质浓度的第二外延层的同时形成掩埋层的其他部分来类推掩埋层的生长，而容易地控制齐纳二极管的耐压特性，并且其可以通过形成环形的掺杂区域以通过在小的面积内增加齐纳二级管的PN结面积来增加电流经过区域，而改善电流分布特性。
Description
相关申请的交叉引用
本申请要求2013年10月31日提交的申请号为10-2013-01318008的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的方面涉及瞬态电压抑制器及其制造方法。
背景技术
参见图1，示出了一般的瞬态电压抑制器的操作原理的电路图。如在图1中所示，一般的瞬态电压抑制器(TVS)(例如：压敏电阻，晶闸管或二极管(整流器/齐纳二极管))以并联的方式连接在电源VG和负载RLOAD之间，且瞬态电压抑制器TVS的一侧连接至地(GND)。
在这种配置的情况下，当超过负载RLOAD所需要的电压的过电压被输入时，瞬态电压导出电流(ITV)经由瞬态电压抑制器TVS向地GND流动，且仅有被钳位且稳定的低电压施加至负载RLOAD，从而安全地保护负载RLOAD免于遭受瞬态电压。
瞬态电压抑制器TVS受到电容和静电放电(ESD)影响。为了提高通常由单个元件构成的瞬态电压抑制器TVS的ESD特性，有必要增加瞬态电压抑制器TVS的面积。然而，当瞬态电压抑制器TVS的面积增加时，衬底和掺杂区域的接触面积可能增加，且电容值可能相应地增加。瞬态电压抑制器TVS在电容值上的增加可能使信号严重地失真，使得难以在高频电路中采用瞬态电压抑制器TVS。另外，由于瞬态电压抑制器TVS的击穿电压很大程度地受到衬底和掺杂区域之间的浓度差影响，所以影响了流经瞬态电压抑制器TVS的总电流。因此，瞬态电压抑制器TVS的内部电阻可能增加，从而减小了静态耐压。
发明内容
本发明的方面提供一种瞬态电压抑制器及其制造方法，其可以通过对第一外延层执行离子注入来形成掩埋层的一部分、然后在沉积具有与第一外延层相同的杂质浓度的第二外延层的同时形成掩埋层的其他部分来类推掩埋层的生长，而容易地控制齐纳二极管的耐压特性。
本发明的其他方面提供一种瞬态电压抑制器及其制造方法，其可以通过形成环形的掺杂区域以通过在小的面积内增加齐纳二级管的PN结面积来增加电流经过区域，而改善电流分布特性。
根据本发明的一个方面，提供了一种瞬态电压抑制器，包括：第一导电类型的衬底；第一导电类型的第一外围层，形成在第一导电类型衬底的第一表面上；第一导电类型的第二外延层，形成在第一导电类型第一外延层的第一表面上；第二导电类型的掩埋层，插入在第一导电类型第一外延层的一部分和第一导电类型第二外延层的一部分之间；第一导电类型的掺杂区域，从第一导电类型第二外延层的第一表面向第二导电类型掩埋层向内形成以沿着所述第一导电类型第二外延层的深度方向与第二导电类型掩埋层间隔开；第二导电类型的掺杂区域，从第一导电类型第二外延层的第一表面向内形成，且与第一导电类型掺杂区域间隔开；以及第一电极，形成为覆盖第一导电类型掺杂区域的第一表面和第二导电类型掺杂区域的第一表面，且电连接第一导电类型掺杂区域和第二导电类型掺杂区域。第一导电类型第一外延层和第一导电类型第二外延层具有比第一导电类型衬底更低的浓度。
第一导电类型第一外延层和第一导电类型第二外延层可以具有相同的金属掺杂浓度。
第二导电类型掩埋层可以从第一导电类型第二外延层的与第一导电类型第一外延层的第一表面接触的第二表面向内形成在第一导电类型第一外延层和第一导电类型第二外延层中。
瞬态电压抑制器还可以包括第二电极，所述第二电极形成为覆盖第一导电类型衬底的第二表面。
瞬态电压抑制器还可以包括插入在第一电极和第一导电类型第二外延层的第一表面之间的绝缘层。
第一导电类型可以是N型，第二导电类型可以是P型。
根据本发明的另一个方面，提供了一种瞬态电压抑制器的制造方法，所述制造方法包括：制备第一导电类型的衬底；在第一导电类型衬底的第一表面上形成第一导电类型的第一外延层；将第二导电类型的杂质注入至第一导电类型第一外延层的第一表面的一部分中，然后通过在允许从第一导电类型第一外延层的第一表面生长第一导电类型第二外延层的同时允许第二导电类型的掩埋层借助于第二导电类型杂质生长来形成第一导电类型的第二外延层；从第一导电类型第二外延层的第一表面向第二导电类型掩埋层向内形成第一导电类型的掺杂区域以沿着所述第一导电类型第二外延层的深度方向与第二导电类型掩埋层间隔开；从第一导电类型第二外延层的第一表面向内形成第二导电类型的掺杂区域以与第一导电类型掺杂区域间隔开；在第一导电类型第二外延层的第一表面上形成绝缘层以暴露出第一导电类型掺杂区域和第二导电类型掺杂区域；以及通过形成金属层以覆盖暴露出的第一导电类型掺杂区域和暴露出的第二导电类型掺杂区域来形成第一电极。
第一导电类型第一外延层和第一导电类型第二外延层可以具有相同的金属掺杂浓度。
根据本发明的另一个方面，提供了一种瞬态电压抑制器，包括：第一导电类型的衬底；第一导电类型的外延层，形成在第一导电类型衬底的第一表面上；第二导电类型的第一掺杂区域，从第一导电类型外延层的第一表面向内形成；第一导电类型的第一掺杂区域，从第一导电类型外延层的第一表面向内形成以与第二导电类型第一掺杂区域间隔开，且成形为包围第二导电类型第一掺杂区域的环；第一导电类型的第二掺杂区域，从第二导电类型第一掺杂区域的第一表面向第二导电类型第一掺杂区域向内形成；第二导电类型的第二掺杂区域，从第一导电类型外延层向内形成以与第一导电类型第一掺杂区域间隔开；第二导电类型的第三掺杂区域，从第一导电类型外延层的第一表面、第一导电类型第一掺杂区域的第一表面和第二导电类型第一掺杂区域向内形成，且连接第二导电类型第一掺杂区域和第一导电类型第一掺杂区域；以及第一电极，形成为覆盖第一导电类型第二掺杂区域的第一表面和第二导电类型第二掺杂区域的第一表面，且电连接第一导电类型第二掺杂区域和第二导电类型第二掺杂区域。
瞬态电压抑制器还可以包括绝缘层，所述绝缘层插入在第一电极与第一导电类型外延层的第一表面之间，以及插入在第一电极与第二导电类型第三掺杂区域的第一表面之间。
瞬态电压抑制器还可以包括第二电极，所述第二电极形成为覆盖第一导电类型衬底的第二表面。
第一导电类型可以是P型，第二导电类型可以是N型。
如上所述，在根据本发明的瞬态电压抑制器及其制造方法中，可以通过对第一外延层执行离子注入来形成掩埋层的一部分、然后在沉积具有与第一外延层相同的杂质浓度的第二外延层的同时形成掩埋层的其他部分来类推掩埋层的生长，而容易地控制齐纳二极管的耐压特性。
另外，在根据本发明的瞬态电压抑制器及其制造方法中，可以通过形成环形的掺杂区域以通过在小的面积内增加齐纳二级管的PN结面积来增加电流经过区域，而改善电流分布特性。
本发明的另外的方面和/或优点部分将在下面的描述中陈述、或将从所述描述中变得明显、或可以通过本发明的实践来习得。
附图说明
从结合附图的以下详细描述中将更加清楚本发明的目的、特征和优点，在附图中：
图1是用于解释一般的瞬态电压抑制器的操作原理的电路图；
图2是根据本发明的一个实施例的瞬态电压抑制器的截面图；
图3是说明图2中所示的瞬态电压抑制器的制造方法的流程图；
图4是图2中所示的瞬态电压抑制器的等效电路图；
图5是根据本发明的另一个实施例的瞬态电压抑制器的截面图；
图6是说明图5中所示的瞬态电压抑制器的制造方法的流程图；以及
图7A至图7D是说明图5中所示的瞬态电压抑制器的制造方法的截面图和平面图。
具体实施方式
在下文中，将参照附图来详细描述本发明的实施例的实例。然而，本发明可以以许多不同形式实施，而不应当被解释为局限于本文所列的实施例。更确切地说，提供这些实施例使得本公开将完整而透彻，且向本领域的技术人员充分传达本发明的构思。
在附图中，为了清楚，层和区域的厚度被放大。相似的附图标记在全文中表示相似的元件。如在本文中使用的，术语“和/或”包括一个或更多个相关列出项的任意组合和所有组合。
本文使用的术语仅是描述特定实施例的目的，而非旨在限制本发明。如在本文中使用的，单数形式也旨在包括复数形式，除非上下文另有明确说明。还将理解的是，术语“包括”用在本说明书中时，指明所陈述的特征、整体、步骤、操作、元件和/或部件的存在，但并不排除一个或更多个其他特征、整体、步骤、操作、元件、部件和/或其集合的存在或增加。
将理解的是，尽管术语第一、第二等可以在本文中描述各种构件、元件、区域、层和/或部分，但这些构件、元件、区域、层和/或部分不应当受到这些术语限制。这些术语仅用于将一个构件、元件、区域、层和/或部分与另一个构件、元件、区域、层和/或部分进行区分。因而，在不脱离本发明的教义的情况下，例如，下面讨论的第一构件、元件、区域、层和/或部分可以被称为第二构件、元件、区域、层和/或部分。
参见图2，示出了根据本发明的一个实施例的瞬态电压抑制器的截面图。如在图2中所示，瞬态电压抑制器100包括：第一导电类型的衬底110、第一导电类型的第一外延层120、第二导电类型的掩埋层130、第一导电类型的第二外延层140、第一导电类型的掺杂区域150、第二导电类型的掺杂区域160、隔离层170、绝缘层180和电极190。在下文中，将描述瞬态电压抑制器100的配置，连同参照图3描述瞬态电压抑制器100的制造方法。
制备板形的第一导电类型衬底110，第一导电类型衬底110具有第一表面111和与第一表面111相对的第二表面112(S1)。第一导电类型衬底110可以是包括N型杂质的高浓度(N+)半导体晶片，所述N型杂质为诸如砷(As)、磷(P)或锑(Sb)的V族元素。
可以在第一导电类型衬底110的第一表面111上沉积第一导电类型第一外延层120(S2)。第一导电类型第一外延层120可以是掺杂有低浓度杂质的N型半导体层，所述低浓度杂质为诸如砷(As)、磷(P)或锑(Sb)的V族元素。这里，低浓度表示与第一导电类型衬底110的杂质浓度相比的相对较低浓度。第一导电类型第一外延层120包括与第一导电类型第二外延层140接触的第一表面121和与第一表面121相对且与第一导电类型衬底110的第一表面111接触的第二表面122。
在第一导电类型第一外延层120和第一导电类型第二外延层140之间插入有第二导电类型掩埋层130，且第二导电类型掩埋层130可以是包括高浓度杂质(P+)的P型，所述高浓度杂质(P+)为诸如镓(Ga)、铟(In)或硼(B)的III族元素。通过从第一导电类型第一外延层120的第一表面121向内注入P型杂质来形成底部分131、然后在底部分131上沉积第一导电类型第二外延层140的同时允许顶部分132生长，来形成第二导电类型掩埋层130(S3)。图4中所示的齐纳二级管ZD由第二导电类型掩埋层130和第一导电类型第一外延层120的PN结来实现。可以通过在第一导电类型第一外延层120和第一导电类型第二外延层140之间形成的掩埋层130的杂质浓度和生长状态来控制齐纳二级管ZD的特性。
第一导电类型第二外延层140可以沉积在第一导电类型第一外延层120的第一表面121和第二导电类型掩埋层130上，且可以是具有低浓度的V族元素杂质的N型半导体层，所述V族元素诸如砷(As)、磷(P)或锑(Sb)。第一导电类型第二外延层140具有第一表面141和第二表面142，所述第一表面141具有第一导电类型掺杂区域150和第二导电类型掺杂区域160，所述第二表面142接触第一导电类型第一外延层120的第一表面121。图4中所示的第二二极管D2由第一导电类型第二外延层140和第二导电类型掩埋层130的PN结来实现。第一导电类型第二外延层140和第一导电类型第一外延层120可以具有相同的杂质浓度。即，通过将杂质注入具有与第二导电类型掩埋层130相同浓度的第一导电类型第一外延层120、然后沉积第一导电类型第二外延层140来形成第二导电类型掩埋层130。因此，能够通过类推第二导电类型掩埋层130的生长而容易地形成第二导电类型掩埋层130，并且能够容易地控制齐纳二极管ZD的耐压特性。
从第一导电类型第二外延层140的第一表面141对应于形成有第二导电类型掩埋层130的区域向内形成第一导电类型掺杂区域150(S4)。即，第一导电类型掺杂区域150从第一导电类型第二外延层140的第一表面141向内形成，而第二导电类型掩埋层130从第一导电类型第二外延层140的第二表面142向第一表面141形成。这里，第一导电类型第二外延层140插入在第一导电类型掺杂区域150和第二导电类型掩埋层130之间。第一导电类型掺杂区域150可以是掺杂有诸如砷(As)、磷(P)或锑(Sb)的V族元素的N型区域，所述V族元素作为从第一导电类型第二外延层140的第一表面141向内的高浓度杂质。这里，高浓度表示与第一导电类型第一外延层120和第一导电类型第二外延层140的杂质浓度相比的相对较高浓度。
从第一导电类型第二外延层140的第一表面141向内形成第二导电类型掺杂区域160，且第二导电类型掺杂区域160与第一导电类型掺杂区域150间隔开预定距离(S5)。第二导电类型掺杂区域160可以是以高浓度掺杂有III族元素的P型区域，所述III族元素诸如镓(Ga)、铟(In)或硼(B)。这里，高浓度表示与第一导电类型第一外延层120和第一导电类型第二外延层140的杂质浓度相比的相对较高浓度。图4中所示的第一二极管D1由第二导电类型掺杂区域160和第一导电类型第二外延层140的PN结来实现。
隔离层170包括第一隔离层171和第二隔离层172。第一隔离层171形成在第一导电类型掺杂区域150的外周表面上，且形成为从第二导电类型掩埋层130延伸至第一导电类型第二外延层140的第一表面141。第二隔离层172形成在第二导电类型掺杂区域160的外周表面上，且形成为从第一导电类型第二外延层140的第二表面142延伸至第一导电类型第二外延层140的第一表面141。即，第一隔离层171和第二隔离层172可以形成为与第一导电类型第二外延层140相同的高度。隔离层170可以是氧化物层。
在第一导电类型第二外延层140的第一表面141上形成绝缘层180以将第一导电类型掺杂区域150和第二导电类型掺杂区域160暴露至外部(S6)。绝缘层180可以包括选自氧化硅层、氮氧化物层、未掺杂多晶硅、磷硅酸盐玻璃(PSG)，硼磷硅酸盐玻璃(BPSG)及其等价物中的至少一种，但本发明不将绝缘层180的材料局限为这里所列的这些材料。
电极190包括第一电极191和第二电极192。第一电极191被形成为覆盖经由绝缘层180暴露至外部的第一导电类型掺杂区域150和第二导电类型掺杂区域160，且与第一导电类型掺杂区域150和第二导电类型掺杂区域160电连接(S7)。第二电极192形成在第一导电类型衬底110的第二表面112上。电极190可以由选自钼(Mo)，铝(Al)，镍(Ni)，金(Au)及其等价物中的一种制成，但本发明不将电极190的材料局限于这里所列的这些材料。
在所示的实施例中，第一导电类型是N型，第二导电类型是P型，但本发明的方面不局限于此。第一导电类型可以是P型，第二导电类型可以是N型。
参见图4，说明了在图2中所示的瞬态电压抑制器的等效电路。
如在图4中所示，瞬态电压抑制器100包括第一二极管D1、第二二极管D2和齐纳二极管ZD。另外，瞬态电压抑制器100包括第一端子N1和第二端子N2。第一端子N1和第二端子N2可以是输入端子和输出端子。即，第一端子N1可以与图2中所示的第一电极191相对应，第二端子N2可以与图2中所示的第二电极192相对应。
第一二极管D1包括阳极电极和阴极电极。第一二极管D1的阳极电极连接至第一端子N1，第一二极管D1的阴极电极连接至第二端子N2。
第二二级管D2也可以包括阳极电极和阴极电极。第二二极管D2的阳极电极连接至齐纳二极管ZD的阳极电极，第二二极管D2的阴极电极连接至第一端子N1。
齐纳二极管ZD包括阳极电极和阴极电极。齐纳二极管ZD的阳极电极连接至第二二极管D2的阳极电极，齐纳二极管ZD的阴极电极连接至第二端子N2。
即，彼此串联连接的第二二极管D2和齐纳二极管ZD可以并联连接至第一二极管D1。
当第一端子N1的电压低于第二端子N2的电压时，瞬态电压抑制器100具有第一二极管D1，第一电流I1流经所述第一二极管D1。另外，当第一端子N1的电压高于第二端子N2的电压时，瞬态电压抑制器100具有第二二极管D2，第二电流I2流经第二二极管D2。在这种情况下，第二电流I2沿着第二二极管D2的正向和齐纳二极管ZD的反向流动。这里，当通过第二电流I2施加至齐纳二极管ZD的反向电压大于齐纳二极管ZD的击穿电压时，电流开始沿着齐纳二极管ZD的反方向流动。因此，当过多的电压施加至连接在第一端子N1和第二端子N2之间的负载时，瞬态电压抑制器100可以通过齐纳二极管ZD来保护负载。另外，瞬态电压抑制器100的电容可以通过第一二极管D1和第二二极管D2而减小。
参见图5，说明根据本发明的另一个实施例的瞬态电压抑制器的截面图。
如在图5中所示，瞬态电压抑制器200包括第一导电类型的衬底210、第一导电类型的外延层220、第二导电类型的第一掺杂区域230、第二导电类型的第二掺杂区域240、第一导电类型的第一掺杂区域250、第一导电类型的第二掺杂区域260、第二导电类型的第三掺杂区域270、绝缘层280以及电极290。在下文中，将描述瞬态电压抑制器200的配置，连同参照图6描述制造瞬态电压抑制器200的方法。瞬态电压抑制器200的等效电路与图4中所示的瞬态电压抑制器100的等效电路相同。
第一导电类型衬底210具有大体类似平板的形状，且具有第一表面211和与第一表面211相对的第二表面212(SA)。第一导电类型衬底210可以是包括P型杂质的高浓度(P+)半导体晶片，所述P型杂质为诸如镓(Ga)、铟(In)或硼(B)的III族元素。
在第一导电类型衬底210的第一表面211上沉积第一导电类型外延层220(SB)，且第一导电类型外延层220可以是掺杂有低浓度杂质的P型半导体层，所述低浓度杂质是诸如镓(Ga)、铟(In)或硼(B)的III族元素。这里，低浓度表示与第一导电类型衬底210的杂质浓度相比的相对较低浓度。第一导电类型外延层220包括第一表面221和第二表面222，在所述第一表面221上形成有第二导电类型第一掺杂区域230、第二导电类型第二掺杂区域240、第一导电类型第一掺杂区域250、第一导电类型第二掺杂区域260和第二导电类型第三掺杂区域270，所述第二表面222与第一表面221相对且与第一导电类型衬底210的第一表面接触。
从第一导电类型外延层220的第一表面221向内形成第二导电类型第一掺杂区域230(SC)。第二导电类型第一掺杂区域230可以是掺杂有诸如砷(As)、磷(P)或锑(Sb)的V族元素的N型区域，其从第一导电类型外延层220的第一表面221向内。
从第一导电类型外延层220的第一表面221向内形成第二导电类型第二掺杂区域240以第二导电类型第一掺杂区域230间隔开(SC)。第二导电类型第二掺杂区域240可以是掺杂有诸如砷(As)、磷(P)或锑(Sb)的V族元素的N型区域，其从第一导电类型外延层220的第一表面221向内。另外，当形成第二导电类型第一掺杂区域230时，可以一起形成第二导电类型第二掺杂区域240。另外，第二导电类型第二掺杂区域240可以具有与第二导电类型第一掺杂区域230相同的掺杂浓度，但本发明的方面不局限于此。图4中所示的第一二极管D1由第二导电类型第二掺杂区域240和第一导电类型外延层220的PN结来实现。
从第一导电类型外延层220的第一表面221向内形成第一导电类型第一掺杂区域250以成形为包围第二导电类型第一掺杂区域230的环(SD)。在图7A和图7B中，示出了说明具有第一导电类型第一掺杂区域250的瞬态电压抑制器的制造方法的截面图和平面图。如在图7B中所示，从第一导电类型外延层220的第一表面221向内形成第一导电类型第一掺杂区域250以具有包围第二导电类型第一掺杂区域230的外侧的环形面。另外，第一导电类型第二掺杂区域260形成为与第二导电类型第二掺杂区域240间隔开。第一导电类型第一掺杂区域250可以是以高浓度掺杂有III族元素的P型区域，所述III族元素诸如镓(Ga)、铟(In)或硼(B)。这里，高浓度表示与第一导电类型外延层220的杂质浓度相比的相对较高浓度。
从第二导电类型第一掺杂区域230的第一表面向内将第一导电类型第二掺杂区域260形成至第二导电类型第一掺杂区域230的内侧(SE)。第一导电类型第二掺杂区域260可以是以高浓度掺杂有III族元素的P型区域，所述III族元素诸如镓(Ga)、铟(In)或硼(B)。这里，高浓度表示与第一导电类型外延层220的杂质浓度相比的相对较高浓度。第一导电类型第二掺杂区域260可以与第一导电类型第一掺杂区域250一同形成。另外，第一导电类型第二掺杂区域260可以具有与第一导电类型第一掺杂区域250相同的杂质浓度，但本发明的方面不局限于此。第一导电类型第二掺杂区域260具有比第二导电类型第一掺杂区域230更小的深度，且形成在第二导电类型第一掺杂区域230内部。
从第一导电类型外延层220的第一表面221、第一导电类型第一掺杂区域250的第一表面251以及第二导电类型第一掺杂区域230的第一表面231向内形成第二导电类型第三掺杂区域270(SF)。
图7C至图7D是说明制造具有第二导电类型第三掺杂区域(270)的瞬态电压抑制器的制造方法的截面图和平面图。如在图7D中所示，如第二导电类型第三掺杂区域270，将第二导电类型第三掺杂区域270形成为完全覆盖第一导电类型第一掺杂区域250的第一表面251且具有环形面。第二导电类型第三掺杂区域270也从与第一导电类型第一掺杂区域250间隔开的第二导电类型第一掺杂区域230向内形成，且电连接第二导电类型第一掺杂区域230和第一导电类型第一掺杂区域250。第二导电类型第三掺杂区域270具有比第二导电类型第一掺杂区域230和第一导电类型第一掺杂区域250更小的深度。第二导电类型第三掺杂区域270可以是掺杂有V族元素的N型区域，所述V族元素诸如砷(As)、磷(P)或锑(Sb)。这里，高浓度表示与第二导电类型第一掺杂区域230和第二导电类型第二掺杂区域240的杂质浓度相比的相对较高浓度。
图4中所示的齐纳二极管ZD由第二导电类型第三掺杂区域270和第一导电类型第一掺杂区域250的PN结来实现。另外，图3中所示的第二二极管D2由第二导电类型第三掺杂区域270和第一导电类型第二掺杂区域260的PN结来实现。这里，第二导电类型第一掺杂区域230还可以位于第二导电类型第三掺杂区域270和第一导电类型第二掺杂区域260之间的PN结处。
如上所述，由于第一导电类型第一掺杂区域250和第二导电类型第三掺杂区域270形成为具有环形，所以可以在小的面积内增加齐纳二极管ZD的PN结的面积，这增加了电流经过区域，从而改善了电流分布特性。
在第一导电类型外延层220的第一表面221上形成绝缘层280以将第一导电类型第二掺杂区域260和第二导电类型第二掺杂区域240暴露至外部(SG)。这里，绝缘层180形成为覆盖第二导电类型第三掺杂区域270的第一表面271。即，绝缘层180形成在第一导电类型外延层220上，具体地形成在第一导电类型外延层220的掺杂区域上以仅暴露出第一导电类型第二掺杂区域260和第二导电类型第二掺杂区域240。绝缘层280可以包括选自氧化硅层、氧氮化物层、未掺杂多晶硅、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)及其等价物中的至少一种，但本发明不将绝缘层280的材料局限为这里所列的这些材料。
电极290包括第一电极291和第二电极292。第一电极291形成为覆盖经由绝缘层280暴露至外部的第一导电类型第二掺杂区域260和第二导电类型第二掺杂区域240，且电连接第一导电类型第二掺杂区域260和第二导电类型第二掺杂区域240(S7)。第二电极292形成在第一导电类型衬底210的第二表面212上。电极290可以由选自钼(Mo)、铝(Al)、镍(Ni)、金(Au)及其等价物中的一种制成，但本发明不将电极290的材料局限于这里所列的材料。
在所示的实施例中，第一导电类型是P型，第二导电类型是N型，但本发明的方面不局限于此。第一导电类型可以是N型，第二导电类型可以是P型。
尽管以上详细描述了根据本发明的示例性实施例的瞬态电压抑制器及其制造方法，但应当理解的是，本领域技术人员可以想到的对本文描述的基本创造性构思的许多变化和修改仍将落入所附权利要求限定的本发明的示例性实施例的精神和范围内。
Claims (12)
1.一种瞬态电压抑制器，包括：
第一导电类型的衬底；
第一导电类型的第一外延层，形成在所述第一导电类型衬底的第一表面上；
第一导电类型的第二外延层，形成在所述第一导电类型第一外延层的第一表面上；
第二导电类型的掩埋层，插入在所述第一导电类型第一外延层的一部分和所述第一导电类型第二外延层的一部分之间；
第一导电类型的掺杂区域，从所述第一导电类型第二外延层的第一表面向第二导电类型掩埋层向内形成以沿着所述第一导电类型第二外延层的深度方向与第二导电类型掩埋层间隔开；
第二导电类型的掺杂区域，从所述第一导电类型第二外延层的第一表面向内形成，且与所述第一导电类型掺杂区域间隔开；以及
第一电极，形成为覆盖所述第一导电类型掺杂区域的第一表面和所述第二导电类型掺杂区域的第一表面，且电连接所述第一导电类型掺杂区域和所述第二导电类型掺杂区域，
其中，所述第一导电类型第一外延层和所述第一导电类型第二外延层具有比所述第一导电类型衬底更低的浓度。
2.如权利要求1所述的瞬态电压抑制器，其中，所述第一导电类型第一外延层和所述第一导电类型第二外延层具有相同的金属掺杂浓度。
3.如权利要求1所述的瞬态电压抑制器，其中，所述第二导电类型掩埋层从所述第一导电类型第二外延层与所述第一导电类型第一外延层的第一表面接触的第二表面向内形成在所述第一导电类型第一外延层和所述第一导电类型第二外延层中。
4.如权利要求1所述的瞬态电压抑制器，还包括第二电极，所述第二电极形成为覆盖所述第一导电类型衬底的第二表面。
5.如权利要求1所述的瞬态电压抑制器，还包括插入在所述第一电极和所述第一导电类型第二外延层的第一表面之间的绝缘层。
6.如权利要求1所述的瞬态电压抑制器，其中，所述第一导电类型是N型，所述第二导电类型是P型。
7.一种瞬态电压抑制器的制造方法，所述制造方法包括：
制备第一导电类型的衬底；
在所述第一导电类型衬底的第一表面上形成第一导电类型的第一外延层；
将第二导电类型的杂质注入至所述第一导电类型第一外延层的第一表面的一部分中，然后通过在允许从第一导电类型第一外延层的第一表面生长第一导电类型第二外延层的同时允许第二导电类型的掩埋层借助于所述第二导电类型杂质生长来形成所述第一导电类型的第二外延层；
从所述第一导电类型第二外延层的第一表面向所述第二导电类型掩埋层向内形成第一导电类型的掺杂区域以沿着所述第一导电类型第二外延层的深度方向与第二导电类型掩埋层间隔开；
从所述第一导电类型第二外延层的第一表面向内形成第二导电类型的掺杂区域以与所述第一导电类型掺杂区域间隔开；
在所述第一导电类型第二外延层的第一表面上形成绝缘层以暴露出所述第一导电类型掺杂区域和所述第二导电类型掺杂区域；以及
通过形成金属层以覆盖暴露出的所述第一导电类型掺杂区域和暴露出的所述第二导电类型掺杂区域来形成第一电极。
8.如权利要求7所述的制造方法，其中，所述第一导电类型第一外延层和所述第一导电类型第二外延层具有相同的金属掺杂浓度。
9.一种瞬态电压抑制器，包括：
第一导电类型的衬底；
第一导电类型的外延层，形成在所述第一导电类型衬底的第一表面上；
第二导电类型的第一掺杂区域，从所述第一导电类型外延层的第一表面向内形成；
第一导电类型的第一掺杂区域，从所述第一导电类型外延层的第一表面向内形成以与所述第二导电类型第一掺杂区域间隔开，且成形为包围所述第二导电类型第一掺杂区域的环；
第一导电类型的第二掺杂区域，从所述第二导电类型第一掺杂区域的第一表面向所述第二导电类型第一掺杂区域向内形成；
第二导电类型的第二掺杂区域，从所述第一导电类型外延层的第一表面向内形成以与所述第一导电类型第一掺杂区域间隔开；
第二导电类型的第三掺杂区域，从所述第一导电类型外延层的第一表面、所述第一导电类型第一掺杂区域的第一表面和所述第二导电类型第一掺杂区域向内形成，且连接所述第二导电类型第一掺杂区域和所述第一导电类型第一掺杂区域；以及
第一电极，形成为覆盖所述第一导电类型第二掺杂区域的第一表面和所述第二导电类型第二掺杂区域的第一表面，且电连接所述第一导电类型第二掺杂区域和所述第二导电类型第二掺杂区域。
10.如权利要求9所述的瞬态电压抑制器，还包括绝缘层，所述绝缘层插入在所述第一电极与所述第一导电类型外延层的第一表面之间，以及所述第一电极与所述第二导电类型第三掺杂区域的第一表面之间。
11.如权利要求9所述的瞬态电压抑制器，还包括第二电极，所述第二电极形成为覆盖所述第一导电类型衬底的第二表面。
12.如权利要求9所述的瞬态电压抑制器，其中，所述第一导电类型是P型，所述第二导电类型是N型。
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