KR101739894B1 - 과도 전압 억제 소자 - Google Patents
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Abstract
본 발명은 과도 전압 억제 소자에 관한 것으로, 해결하고자 하는 기술적 과제는 부하의 불량에 의해 지속적으로 과도 전압에 의한 과전류가 과도 전압 억제 소자로 인가될 경우, 내부의 퓨즈가 용융되어 절단됨으로써 과전류가 지속적으로 과도 전압 억제 소자로 인가되는 것을 차단하여 안전성을 향상시키는데 있다.
이를 위해 본 발명은 제1도전형 기판; 상기 제1도전형 기판의 제1면에 형성된 제1도전형 에피층; 상기 제1도전형 에피층의 제1면으로부터 내부 방향으로 형성된 제2도전형 웰영역; 상기 제2도전형 웰 영역의 제1면의 일부를 덮도록 형성된 절연층; 및 상기 제2도전형 웰 영역의 제1면과 상기 절연층의 제1면에 형성되고, 퓨즈부를 구비하는 제1전극층을 포함하는 과도 전압 억제 소자를 개시한다.
이를 위해 본 발명은 제1도전형 기판; 상기 제1도전형 기판의 제1면에 형성된 제1도전형 에피층; 상기 제1도전형 에피층의 제1면으로부터 내부 방향으로 형성된 제2도전형 웰영역; 상기 제2도전형 웰 영역의 제1면의 일부를 덮도록 형성된 절연층; 및 상기 제2도전형 웰 영역의 제1면과 상기 절연층의 제1면에 형성되고, 퓨즈부를 구비하는 제1전극층을 포함하는 과도 전압 억제 소자를 개시한다.
Description
본 발명은 과도 전압 억제 소자에 관한 것이다.
도 1을 참조하면, 과도 전압 억제 소자의 동작 원리 및 회로도가 도시되어 있다.
도 1에 도시된 바와 같이 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)(예를 들면, 바리스터, 타이리스터, 다이오드(정류/제너))가 병렬로 연결되어 있고, 그 과도 전압 억제 소자(TVS)의 일측은 접지(GND)에 연결되어 있다.
이와 같은 구성에서, 서지(Surge) 또는 ESD(Electrostatic Discharge)등에 의해 부하(RLOAD)에서 요구하는 전압 이상의 과도 전압이 입력될 경우, 이 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지(GND)쪽으로 흐르게 된다. 즉, 과도 전압 억제 소자(TVS)는 클램핑되어 안정화된 전압만이 부하(RLOAD)에 인가되도록 함으로써, 부하(RLOAD)를 과도 전압으로부터 안전하게 보호할 수 있다.
그러나 이와 같은 과도 전압 억제 소자(TVS)는 부하(RLOAD)가 불량(예를 들면, 부하의 오픈 상태)일 경우, 지속적으로 전원(VG)을 통해 인가되는 전류를 인가받게 되므로, 발열에 의한 과도 전압 억제 소자(TVS)의 파손 또는 화재를 발생시킬 수 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 부하의 불량에 의해 지속적으로 과도 전압에 의한 과전류가 과도 전압 억제 소자로 인가될 경우, 내부의 퓨즈가 용융되어 절단됨으로써 과전류가 지속적으로 과도 전압 억제 소자로 인가되는 것을 차단하여 안전성을 향상(예를 들면, 발열 현상 제거)시킬 수 있는 과도 전압 억제 소자를 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 과도 전압 억제 소자는 제1도전형 기판과, 상기 제1도전형 기판의 제1면에 형성된 제1도전형 에피층과, 상기 제1도전형 에피층의 제1면으로부터 내부 방향으로 형성된 제2도전형 웰영역과, 상기 제2도전형 웰 영역의 제1면의 일부를 덮도록 형성된 절연층 및, 상기 제2도전형 웰 영역의 제1면과 상기 절연층의 제1면에 형성되고, 퓨즈부를 구비하는 제1전극층을 포함할 수 있다.
상기 제1전극층은 상기 제2도전형 웰 영역의 제1면에 형성된 본체부와, 상기 본체부로부터 이격되도록 상기 절연층의 제1면에 형성된 와이어 본딩부 및, 상기 본체부와 상기 와이어 본딩부 사이를 연결하는 박막으로, 상기 절연층의 제1면에 형성된 상기 퓨즈부를 포함할 수 있다.
상기 퓨즈부는 폭이 2 ~ 50㎛ 일 수 있다.
상기 퓨즈부는 두께가 0.75 내지 4㎛ 일 수 있다.
상기 퓨즈부는 길이가 10 내지 50㎛ 일 수 있다.
상기 와이어 본딩부는 사각판 형태일 수 있다.
상기 본체부는 상기 와이어 본딩부의 3변의 외주연으로부터 이격되도록 형성된 ⊂자 형태일 수 있다.
상기 제1전극층은 알루미늄일 수 있다.
상기 제1도전형 기판의 제1면의 반대면인 제2면에 형성된 제2전극층을 더 포함할 수 있다.
상기 절연층은 상기 제1도전형 에피층의 제1면을 덮을 수 있다.
본 발명에 의한 과도 전압 억제 소자는 부하의 불량(예를 들면, 부하의 오픈 상태)에 의해 지속적으로 과도 전압에 의한 과전류가 과도 전압 억제 소자로 인가될 경우, 내부의 퓨즈가 용융되어 절단됨으로써 과전류가 지속적으로 과도 전압 억제 소자로 인가되는 것을 차단하여 안전성(예를 들면, 발열 현상 제거)을 향상시킬 수 있게 된다.
도 1은 일반적인 과도 전압 억제 소자의 동작 원리를 설명하기 위한 회로도이다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 과도 전압 억제 소자를 도시한 평면도와 단면도이다.
도 3은 도 2a의 과도 전압 억제 소자의 등가 회로가 도시되어 있다.
도 4a 및 도 4b는 도 2a 및 도 2b의 과도 전압 억제 소자의 패키지 형태를 도시한 평면도 및 단면도이다.
도 2a 및 도 2b는 본 발명의 일실시예에 따른 과도 전압 억제 소자를 도시한 평면도와 단면도이다.
도 3은 도 2a의 과도 전압 억제 소자의 등가 회로가 도시되어 있다.
도 4a 및 도 4b는 도 2a 및 도 2b의 과도 전압 억제 소자의 패키지 형태를 도시한 평면도 및 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 2a를 참조하면 본 발명의 일실시예에 따른 과도 전압 억제 소자를 도시한 평면도가 도시되어 있으며, 도 2b를 참조하면 도 2a의 2b-2b선을 절단한 단면도가 도시되어 있다.
도 2a 및 도 2b에 도시된 바와 같이 과도 전압 억제 소자(100)는 제1도전형 기판(110), 제1도전형 에피층(120), 제2도전형 웰영역(130), 절연층(140), 제1전극층(150) 및 제2전극층(160)을 포함한다.
상기 제1도전형은 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 포함하는 N형 반도체층일 수 있으며, 이때 제2도전형은 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 포함된 P형 반도체 층일 수 있다. 이와 반대로 제1도전형은 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물이 포함된 P형 반도체 층일 경우, 제2도전형은 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물을 포함하는 N형 반도체층일 수 있다.
이하에서는 제1도전형이 N형 반도체층이고, 제2도전형이 P형 반도체층일 경우를 설명하고자 한다.
상기 제1도전형 기판(110)은 대략 판 형상으로, 제1면(111)과 제1면(111)의 반대면인 제2면(112)을 갖는다. 상기 제1도전형 기판(110)은 제1면(111)이 상기 제1도전형 에피층(120)의 제2면(122)과 접촉되며, 제2면(112)이 제2전극층(160)과 접촉된다. 상기 제1도전형 기판(110)은 비소(As), 인(P) 또는 안티몬(Sb)등과 같은 5족 원소인 N형 불순물을 포함하는, 고농도(N+) 반도체 웨이퍼 일 수 있다.
상기 제1도전형 에피층(120)은 제1도전형 기판(110)의 제1면(111)으로부터 증착되며, 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb)등의 불순물이 저농도로 포함된 N형 반도체층일 수 있다. 여기서 저농도라함은 상기 제1도전형 기판(110)의 불순물 농도에 비해서 상대적으로 농도가 작다는 의미이다. 상기 제1도전형 에피층(120)은 상기 절연층(140)과 접촉된 제1면(121)과, 상기 제1면(121)의 반대면으로 상기 제1도전형 기판(110)의 제1면(111)과 접촉된 제2면(122)을 포함한다.
상기 제2도전형 웰영역(130)은 상기 제1도전형 에피층(120)의 제1면(121)으로부터, 내부 방향으로 형성된다. 상기 제2도전형 웰영역(130)은 제1도전형 에피층(120)의 제1면(121)으로부터 내측방향으로 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B)등의 불순물을 고농도로 이온 주입하여 형성될 수 있다. 상기 제2도전형 웰영역(130)의 깊이는 상기 제1도전형 제1에피층(120)의 높이에 비해서 더 낮게 형성될 수 있다. 즉, 제2도전형 웰영역(130)은 제1도전형 제1에피층(120)의 내부에 위치할 수 있다. 상기 제2도전형 웰영역(130)의 제1면(131)은 상기 제1도전형 에피층(120)의 제1면(121)과 동일 평면상에 위치한다. 상기 제2도전형 웰영역(130)과, 제1도전형 에피층(120)의 PN 접합에 의해서, 도 3의 과도 전압 억제 소자(TVS)가 구현된다.
상기 절연층(140)은 제1도전형 에피층(120)의 제1면(121) 및 제2도전형 웰영역(130)의 제1면(131)을 덮도록 형성된다. 상기 절연층(140)은 외부로 노출된 제1도전형 에피층(120)의 제1면(121)을 모두 덮고, 제2도전형 웰영역(130)의 제1면(131)의 일부를 덮도록 형성된다. 상기 절연층(140)은 제2도전형 웰영역(130)과 제1전극층(150)의 와이어 본딩부(152) 사이에 개재되어, 상기 제2도전형 웰영역(130)과 와이어 본딩부(152)를 전기적으로 분리한다. 또한 절연층(140)은 제2도전형 웰영역(130)과 퓨즈부(153) 사이에 개재되어, 제2도전형 웰영역(130)과 퓨즈부(153)를 전기적으로 분리할 수 있다. 또한 상기 절연층(140)은 제1도전형 에피층(120)의 제1면(121)을 덮도록 형성되어, 제1도전형 에피층(120)을 외부 환경으로부터 보호할 수 있다.
상기 제1전극층(150)은 제2도전형 웰영역(130)의 제1면(131) 및, 절연층(140)의 제1면(141)을 덮도록 형성된다. 상기 제1전극층(150)은 절연층(140)을 통해 외부로 노출된 제2도전형 웰영역(130)의 제1면(110a)을 모두 덮도록 형성되며, 일부는 절연층(140)의 제1면(141)까지 연장되도록 형성된다. 상기 제1전극층(150)은 제2도전형 웰영역(130)의 제1면(131)에 형성된 본체부(151), 상기 절연층(140)의 제1면(141)에 형성된 와이어 본딩부(152) 및, 본체부(151)와 와이어 본딩부(152) 사이를 연결하는 퓨즈부(153)를 구비한다. 상기 제1전극층(150)은 하나의 금속층으로 일체형으로 형성될 수 있다. 상기 제1전극층(150)은 알루미늄(Al)으로 이루어질 수 있다.
상기 본체부(151)는 사각판 형태의 와이어 본딩부(152)의 세 변으로부터 이격된 대략 ⊂자 판 형상을 갖는다. 상기 본체부(151)는 상기 제2도전형 웰영역(130)의 제1면(131)에 형성되어, 상기 제2도전형 웰영역(130)과 전기적으로 연결된다. 또한 상기 본체부(151)는 일부가 절연층(140)의 제1면(141)으로 연장될 수 있다. 즉, 상기 본체부(151)는 상기 제2도전형 웰영역(130)과 직접 접촉되도록, 제2도전형 웰영역(130)의 제1면(131)에 형성되며, 일부가 절연층(140)의 제1면(141)으로 연장될 수 있다.
상기 와이어 본딩부(152)는 대략 사각판 형상으로, 절연층(140)의 제1면(141)에 형성된다. 상기 와이어 본딩부(152)는 상기 본체부(151)로부터 이격된다. 또한 와이어 본딩부(152)는 상기 퓨즈부(153)를 통해 상기 본체부(151)와 전기적으로 연결된다.
상기 퓨즈부(153)는 절연층(140)의 제1면(141)에 형성된다. 상기 퓨즈부(153)는 서로 이격된 본체부(151)와 와이어 본딩부(152) 사이를 전기적으로 연결한다. 상기 퓨즈부(153)는 미세한 두께의 금속 박막일 수 있다. 상기 퓨즈부(153)는 본체부(151)와 와이어 본딩부(152) 사이에 지속적으로 고 전류가 흐를 경우 용융되어, 상기 본체부(151)와 와이어 본딩부(152) 사이를 전기적으로 분리시킨다.
좀 더 자세하게, 상기 퓨즈부(153)의 폭은 2㎛ 내지 50㎛ 중 어느 하나의 폭을 가질 수 있다. 또한 상기 퓨즈부(153)의 길이는 10㎛ 내지 50㎛ 중 어느 하나의 길이를 가질 수 있다. 이때 상기 퓨즈부(153)의 길이는 본체부(151)와 와이어 본딩부(152)의 이격거리와 동일하다. 상기 퓨즈부(153)의 두께는 0.75㎛ 내지 4㎛ 중 어느 하나의 두께를 가질 수 있다. 상기 퓨즈부(153)의 두께는 상기 본체부(151) 및 상기 와이어 본딩부(152)의 두께에 비해서 더 얇은 두께를 갖는다.
즉, 상기 퓨즈부(153)의 폭, 길이 및 두께는 본체부(151)와 와이어 본딩부(152) 사이에 고전류가 지속적으로 흐르는 경우, 용융되어 상기 본체부(151)와 와이어 본딩부(152)가 분리시킬 수 있는 작은 폭, 길이 및 두께를 갖는다. 상기 퓨즈부(153)에 의해 도 3의 퓨즈(153)가 구현된다.
상기 제2전극층(160)은 제1도전형 기판(110)의 제2면(112)을 덮도록 형성되어, 상기 제1도전형 기판(110)과 전기적으로 연결된다.
도 4a를 참조하면 도 2a의 과도 전압 억제 소자의 패키지 형태를 도시한 평면도가 도시되어 있으며, 도 4b를 참조하면 도 2b의 과도 전압 억제 소자의 패키지 형태를 도시한 단면도가 도시되어 있다.
도 4a 및 도 4b에 도시된 바와 같이, 과도 전압 억제 소자의 패키지(200)는 도 2a 및 도 2b에 도시된 과도 전압 억제 소자(100), 과도 전압 억제 소자(100)의 제2전극층(160)과 접속된 리드프레임(210)과, 과도 전압 억제 소자(100)의 와이어 본딩부(152)와 리드프레임(210) 사이를 전기적으로 연결하는 도전성 와이어(220) 및, 과도 전압 억제 소자(100), 리드프레임(210) 및 도전성 와이어(220)를 인캡슐레이션하는 인캡슐란트(230)를 더 포함한다.
상기 리드프레임(210)은 대략 판 형상으로, 과도 전압 억제 소자(100)의 제2전극층(160)과 접속된 다이 패드(211)와, 다이 패드(211)로부터 이격된 리드부(212)를 포함한다. 상기 리드부(212)는 와이어 본딩부(152)와 도전성 와이어(220)를 통해 전기적으로 연결된다.
상기 리드프레임(210)은 인캡슐란트(230)의 내측에 위치하며, 일부가 인캡슐란트(230)의 외부로 노출되어, 과도 전압 억제 소자 패키지(200)의 외부 단자가 될 수 있다. 바람직하게는 상기 리드프레임(210)중 다이 패드(211)의 일부가 인캡슐란트(230)의 외부로 노출되어 제1단자(211a)가 되고, 리드부(212)의 일부가 인캡슐란트(230)의 외부로 노출되어 제2단자(212a)가 된다. 즉, 과도 전압 억제 소자 패키지(200)는 과도 전압 억제 소자(100)의 제1전극층(150)과 도전성 와이어(220)를 통해 전기적으로 연결된 리드부(212)의 제1단자(211a)와, 과도 전압 억제 소자(100)의 제2전극층(160)과 전기적으로 접속된 다이 패드(211)의 제2단자(212a)를 구비한다. 또한 과도 전압 억제 소자 패키지(200)는 제1단자(211a) 및 제2단자(212a) 사이에 서지(Surge) 또는 ESD(Electrostatic Discharge)등에 의해 과도 전압이 입력될 경우, 상기 과도 전압에 의한 전류가 과도 전압 억제 소자(TVS)를 통해 흐르도록 한다. 또한 과도 전압 억제 소자 패키지(200)는 제1단자(211a) 및 제2단자(212a) 사이에 부하(Road)의 불량(예를 들면, 부하의 오픈 상태)에 의해 지속적으로 과도 전압에 의한 전류가 인가될 경우, 내부의 퓨즈(153)가 용융되어 절단됨으로써, 과전류가 지속적으로 과도 전압 억제 소자(100)로 인가되어 발열되는 것을 차단할 수 있다.
상기 인캡슐란트(230)는 절연 물질로 이루어질 수 있으며, 과도 전압 억제 소자(100), 리드프레임(210) 및 도전성 와이어(220)를 외부 환경으로부터 보호할 수 있다.
이상에서 설명한 것은 본 발명에 의한 과도 전압 억제 소자를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 과도 전압 억제 소자
110; 제1도전형 기판 120; 제1도전형 에피층
130; 제2도전형 웰영역 140; 절연층
150; 제1전극층 160; 제2전극층
110; 제1도전형 기판 120; 제1도전형 에피층
130; 제2도전형 웰영역 140; 절연층
150; 제1전극층 160; 제2전극층
Claims (10)
- 제1도전형 기판;
상기 제1도전형 기판의 제1면에 형성된 제1도전형 에피층;
상기 제1도전형 에피층의 제1면으로부터 내부 방향으로 형성된 제2도전형 웰영역;
상기 제2도전형 웰 영역의 제1면의 일부를 덮도록 형성된 절연층; 및
상기 제2도전형 웰 영역의 제1면과 상기 절연층의 제1면에 형성되고, 퓨즈부를 구비하는 제1전극층을 포함하고,
상기 제1전극층은
상기 제2도전형 웰 영역의 제1면에 형성된 본체부;
상기 본체부로부터 이격되도록 상기 절연층의 제1면에 형성된 와이어 본딩부; 및
상기 본체부와 상기 와이어 본딩부 사이를 연결하는 박막으로, 상기 절연층의 제1면에 형성된 상기 퓨즈부를 포함하되,
상기 퓨즈부의 폭은 상기 본체부의 폭 및 와이어 본딩부의 폭보다 작고, 상기 퓨즈부의 두께는 상기 본체부의 두께 및 와이어 본딩부의 두께보다 작은 것을 특징으로 하는 과도 전압 억제 소자. - 삭제
- 제1항에 있어서,
상기 퓨즈부는 폭이 2 ~ 50㎛인 것을 특징으로 하는 과도 전압 억제 소자. - 제1항에 있어서,
상기 퓨즈부는 두께가 0.75 내지 4㎛인 것을 특징으로 하는 과도 전압 억제 소자. - 제1항에 있어서,
상기 퓨즈부는 길이가 10 내지 50㎛인 것을 특징으로 하는 과도 전압 억제 소자. - 제1항에 있어서,
상기 와이어 본딩부는 사각판 형태인 것을 특징으로 하는 과도 전압 억제 소자. - 제6항에 있어서,
상기 본체부는 상기 와이어 본딩부의 3변의 외주연으로부터 이격되도록 형성된 ⊂자 형태인 것을 특징으로 하는 과도 전압 억제 소자. - 제1항에 있어서,
상기 제1전극층은 알루미늄인 것을 특징으로 하는 과도 전압 억제 소자. - 제1항에 있어서,
상기 제1도전형 기판의 제1면의 반대면인 제2면에 형성된 제2전극층을 더 포함하는 것을 특징으로 하는 과도 전압 억제 소자. - 제1항에 있어서,
상기 절연층은 상기 제1도전형 에피층의 제1면을 덮는 것을 특징으로 하는 과도 전압 억제 소자.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150175800A KR101739894B1 (ko) | 2015-12-10 | 2015-12-10 | 과도 전압 억제 소자 |
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| KR101739894B1 true KR101739894B1 (ko) | 2017-05-26 |
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| KR (1) | KR101739894B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114203549A (zh) * | 2021-10-26 | 2022-03-18 | 浙江里阳半导体有限公司 | 瞬态电压抑制型电路保护器件的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101041482B1 (ko) * | 2011-01-05 | 2011-06-16 | 주식회사 시지트로닉스 | 반도체 과도전압 보호소자의 구조 및 그 제조방법 |
| KR101414005B1 (ko) * | 2013-10-31 | 2014-07-04 | 주식회사 케이이씨 | 과도 전압 억제 소자 및 그 제조 방법 |
-
2015
- 2015-12-10 KR KR1020150175800A patent/KR101739894B1/ko active IP Right Grant
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