KR101657161B1 - 과도 전압 억제 소자 패키지 - Google Patents

과도 전압 억제 소자 패키지 Download PDF

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KR101657161B1 KR1020150095285A KR20150095285A KR101657161B1 KR 101657161 B1 KR101657161 B1 KR 101657161B1 KR 1020150095285 A KR1020150095285 A KR 1020150095285A KR 20150095285 A KR20150095285 A KR 20150095285A KR 101657161 B1 KR101657161 B1 KR 101657161B1
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김현식
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주식회사 케이이씨
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Abstract

본 발명은 과도 전압 억제 소자(TVS)에 과도한 전류가 흘러 파손이 되는 것을 방지하는 과도 전압 억제 소자 패키지를 제공한다.
일예로, 과도 전압 억제 소자; 및 상기 과도 전압 억제 소자와 연결된 퓨즈를 포함하는 과도 전압 억제 소자 패키지가 개시된다.

Description

과도 전압 억제 소자 패키지{Transient Voltage Suppressor Package}
본 발명은 과도 전압 억제 소자 패키지에 관한 것이다.
과도 전압 억제 소자(TVS)는 과도한 순간전력을 항복(breakdown) 부근의 영역에서 해소시키는 동작을 하도록 제작된 소자로서, 서지(surge)나 ESD(Electrostatic Discharge)의 과도한 순간전력이 인가된 경우에 과도전력을 우회(bypass)시킴으로써, 회로의 내부로 일정한 한계치 이상의 전압이 전파되지 않도록 하여 내부의 회로나 부품을 보호하는 역할을 한다.
도 1는 과도 전압 억제 소자(TVS)가 연결된 회로도이다. 도 1을 참고하면, 전원(VG)과 부하(RLOAD) 사이에 과도 전압 억제 소자(TVS)가 연결되어 있고, 과도 전압 억제 소자(TVS)의 일측이 접지(GND)에 연결되어 있다. 서지나 ESD 등에 의해 과도한 전압이 입력되었을 때, 과도 전압에 의한 과도 전류(ITV)는 과도 전압 억제 소자(TVS)를 통하여 접지쪽으로 흐르게 된다. 따라서, 부하(RLOAD)는 안전하게 보호된다.
그러나 부하(RLOAD)가 비정상 상태 일때, 과도 전압 억제 소자(TVS)에는 전원(VG)에 의한 과도한 전압이 인가되어 과전류가 흐를 수 있고, 과전류가 흐르는 과도 전압 억제 소자(TVS)는 파손되거나 화재가 발생할 수 있다. 따라서, 과도 전압 억제 소자(TVS)를 보호할 필요가 있다.
본 발명은 과도 전압 억제 소자(TVS)에 과도한 전류가 흘러 파손이 되는 것을 방지하는 과도 전압 억제 소자 패키지를 제공한다.
본 발명에 따른 과도 전압 억제 소자 패키지는 과도 전압 억제 소자; 및 상기 과도 전압 억제 소자와 연결된 퓨즈를 포함할 수 있다.
여기서 상기 과도 전압 억제 소자는 제1도전형 기판; 상기 제1도전형 기판의 제1면으로부터 내부 방향으로 형성된 제2도전형 웰영역; 상기 제2도전형 웰영역의 제1면의 일부만을 외부로 노출시키도록 상기 제1도전형 기판 및 상기 제2도전형 웰영역에 형성된 산화층; 및 상기 산화층을 통해 노출된 상기 제2도전형 웰영역의 제1면을 덮도록 형성된 접속 메탈층을 포함할 수 있다.
그리고 상기 제1도전형 기판의 제2면에 형성된 백 메탈층을 더 포함할 수 있다.
또한, 상기 산화층의 제1면에 본딩패드를 더 포함하고, 상기 퓨즈는 상기 산화층의 제1면에 접촉되면서 상기 접속 메탈층과 상기 본딩패드의 사이에 형성될 수 있다.
또한, 상기 퓨즈는 과전류가 흐를 때 용융되어 전류를 차단할 수 있다.
또한, 상기 퓨즈 알루미늄, 폴리실리콘 또는 구리 중에서 선택된 적어도 어느 하나일 수 있다.
본 발명은 과도 전압 억제 소자 패키지는 퓨즈를 구비하여, 부하(RLOAD)가 비정상 상태 일 때 과도한 전압이 과도 전압 억제 소자(TVS)에 인가되어 과전류가 흐를 경우 퓨즈가 용융되어 절단된다. 따라서, 인가되는 과전류를 차단하여 과도 전압 억제 소자(TVS)가 파손되거나 화재가 발생하는 것을 방지할 수 있게 된다.
도 1은 일반적인 과도 전압 억제 소자를 연결한 회로도이다.
도 2는 본 발명의 일실시예에 따른 과도 전압 억제 소자 패키지의 평면도이다.
도 3은 본 발명의 일실시예에 따른 과도 전압 억제 소자 패키지의 단면도이다.
도 4는 본 발명의 일실시예에 따른 과도 전압 억제 소자 패키지의 등가회로가 도시되어 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "아래"는 "상부" 또는 "아래"를 포괄하는 개념이다.
도 2는 본 발명의 일실시예에 따른 과도 전압 억제 소자 패키지의 평면도이고, 도 3은 본 발명의 일실시예에 따른 과도 전압 억제 소자 패키지의 단면도이다.도 2 및 도 3을 참고하면, 본 발명의 일실시예에 따른 과도 전압 억제 소자 패키지(100)는 제1도전형 기판(110), 제2도전형 웰영역(120), 산화층(130), 접속 메탈층(140), 본딩패드(150), 퓨즈(160), 백 메탈층(170), 보호막(180) 및 와이어(190)를 포함할 수 있다.
상기 제1도전형은 3족 원소인 갈륨(Ga),인듐(In) 또는 붕소(B) 등의 불순물을 포함하는 P형 반도체 층일 수 있고, 이때 상기 제2도전형은 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 포함된 N형 반도체 층일 수 있다. 이와는 반대로 상기 제1도전형은 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물이 포함된 N형 반도체 층일 경우, 제2도전형은 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물을 포함하는 P형 반도체 층일 수 있다.
이하에서는 제1도전형이 P형 반도체 층이고, 제2도전형이 N형 반도체 층일 경우를 설명하고자 한다.
상기 제1도전형 기판(110)은 대략 판 형상으로, 3족 원소인 갈륨(Ga), 인듐(In) 또는 붕소(B) 등의 불순물을 포함하는 P형 반도체 층일 수 있다. 상기 제1도전형 기판(110)은 상기 산화층(130)과 접촉된 제1면(111)과 상기 제1면(111)의 반대면으로 상기 백 메탈층(170)과 접촉된 제2면(112)를 포함한다.
상기 제2도전형 웰영역(120)은 상기 제1도전형 기판(110)의 제1면(111)으로부터, 내부방향으로 형성된다. 상기 제2도전성 웰영역(120)은 제1도전형 기판(110)의 제1면(111)으로부터 내측방향으로 5족 원소인 비소(As), 인(P) 또는 안티몬(Sb) 등의 불순물을 고농도로 이온 주입하여 형성될 수 있다. 상기 제2도전형 웰영역(120)의 깊이는 상기 제1도전형 기판(110)의 높이에 비해서 더 낮게 형성된다. 즉, 제2도전형 웰영역(120)은 제1도전형 기판(110)의 내부에 위치할 수 있다. 상기 제2도전형 웰영역(120)의 제1면(121)은 상기 제1도전형 기판(110)의 제1면(111)과 동일 평면상에 위치한다. 상기 제2도전형 웰영역(120)과 제1도전형 기판(110)의 PN접합에 의해서, 과도 전압 억제 소자(TVS)가 구현된다.
상기 산화층(130)은 제1도전형 기판(110)의 제1면(111) 및 제2도전형 웰영역(120)의 제1면(121)을 덮도록 형성된다. 상기 산화층(130)은 상기 제1도전형 기판(110) 및 제2도전형 웰영역과 접촉된 제1면(131)과 상기 제1면(131)의 반대면으로 상기 접속 메탈층(140), 상기 본딩패드(150) 및 상기 퓨즈(160) 접촉된 제2면(132)을 포함한다. 상기 산화층(130)은 외부로 노출된 제1도전형 기판(110)의 제1면(111)을 모두 덮고, 제2도전형 웰영역(120)의 제1면(121)이 일부를 덮도록 형성된다. 상기 산화층(130)은 상기 제2도전형 웰영역(120)의 제1면(121)과 상기 접속 메탈층(140), 상기 본딩패드(150) 및 상기 퓨즈(160) 사이에 개재될 수 있으며, 상기 제2도전형 웰영역(120)의 제1면(121) 일부를 외부로 노출시킬 수 있다. 이때 상기 산화층(130)을 통해 외부로 노출된 제2도전형 웰영역(120)의 제1면(121)은 접속 메탈층(140)과 전기적으로 접속될 수 있다. 또한, 상기 산화층(130)은 상기 제1도전형 기판(110)의 제1면(111)을 덮도록 형성되어 상기 본딩패드(150) 및 상기 퓨즈(160)로부터 상기 제1도전형 기판(110)을 절연시킨다.
상기 접속 메탈층(140)은 상기 제2도전형 웰영역(120)의 제1면(121) 및 상기 산화층(130)의 제1면(131)을 덮도록 형성된다. 상기 접속 메탈층(140)은 상기 산화층(130)을 통해 외부로 노출된 상기 제2도전형 웰영역(120)의 제1면(121)을 모두 덮도록 형성되며, 일부는 상기 산화층(130)의 제1면(131)까지 연장되도록 형성될 수 있다.
상기 본딩패드(150)는 상기 산화층(130)의 제1면(131)에 형성된다. 상기 본딩패드(150)는 상부에 상기 도전성 와이어(151)를 본딩하여 상기 과도 전압 억제 소자(TVS)를 외부의 전자회로와 전기적으로 연결한다. 또한, 상기 본딩패드(150)의 재질은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금속(Au) 등을 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이러한 금속의 적층 방법 또는 그 재질로 본 발명을 한정하는 것은 아니다.
상기 퓨즈(160)는 상기 접속 메탈층(140)과 상기 본딩패드(150)의 사이에 형성될 수 있다. 상기 접속 메탈층(140)과 상기 본딩패드(150)의 사이에 형성된 상기 퓨즈(160)는 상기 접속 메탈층(140)과 상기 본딩패드(150)를 전기적으로 연결한다.
상기 퓨즈(160)는 부하(RLOAD)가 비정상 상태 일 때, 과도한 전압이 상기 과도 전압 억제 소자(TVS)에 인가되어 정격전류의 2~10배의 과전류가 흐른다. 상기 과전류가 흐르는 경우 상기 과도 전압 억제 소자 패키지(100)의 온도가 상승하고, 상기 퓨즈의 온도가 설정된 온도 이상이 되는 경우 퓨즈가 용융되어 절단된다. 따라서, 상기 접속 메탈층(140)과 상기 본딩패드(150)의 전기적 연결이 끊어지고, 상기 과도 전압 억제 소자(TVS)에 더이상 과전류가 흐르지 않게 되어 파괴되거나 화재가 발생하는 것을 방지한다.
상기 퓨즈(160)가 용융되는 온도는 200 ~ 300°C 로 설정할 수 있다. 상기의 온도는 상기 퓨즈(160)의 재질이나 형상으로 설정할 수 있다.
상기 온도에서 상기 퓨즈(160)가 용융되기 위한 상기 퓨즈(160)의 재질은 주석(Sn), 주석-납(Sn-Pb) 합금, 주석-아연(Sn-Zn) 합금, 주석-구리(Sn-Cu) 합금, 주석-금(Sn-Au) 합금, 주석-은(Sn-Ag) 합금일 수 있다. 그러나 이러한 재질로 본 발명을 한정하는 것은 아니다.
또한, 상기 온도에서 상기 퓨즈(160)가 용융되기 위한 상기 퓨즈(160)의 형상은 상기 퓨즈(160)의 일단부가 상기 본딩패드(150)의 변과 마주보는 상기 접속 메탈층(140)의 변 전부와 접촉되고, 그 타단부가 상기 접속 메탈층(140)의 변과 마주보는 상기 본딩패드(150)의 변 일부와 접촉되게 할 수 있다. 상기 퓨즈(160)의 일단부가 상기 본딩패드(150)의 변과 마주보는 상기 접속 메탈층(140)의 변 전부와 접촉되게 하는 것은 상기 퓨즈(160)를 접속 메탈층(140)에 강하게 결합시키기 위해서 이다. 그리고 상기 퓨즈(160)의 타단부가 상기 접속 메탈층(140)의 변과 마주보는 상기 본딩패드(150)의 변 일부와 접촉되게 하는 것은 상기 온도에 상기 퓨즈(160)가 용융되도록 설정하기 위해서 이다. 즉, 상기 접속 메탈층(140)과 상기 본딩패드(150)를 연결하는 상기 퓨즈(160)의 면적을 조절하여 용융되는 온도를 설정할 수 있다. 그러나 이러한 형상으로 본 발명을 한정하는 것은 아니다.
상기 백 메탈층(170)은 상기 제1도전형 기판(110)의 제2면(112)을 모두 덮도록 형성되어 상기 제1도전형 기판(110)과 전기적으로 연결된다. 상기 과도 전압 억제 소자(TVS)는 상기 제1도전형 기판(110)의 제2면(112)에 형성된 상기 백 메탈층(170)을 통하여 외부의 전자회로와 전기적으로 연결한다. 상기 백 메탈층(170)의 재질은 몰리브덴(Mo), 알루미늄(Al), 니켈(Ni) 및 금속(Au) 등을 순차 스퍼터링 또는 순차 도금하여 형성할 수 있으나, 이러한 금속의 적층 방법 또는 그 재질로 본 발명을 한정하는 것은 아니다.
상기 보호막(180)는 상기 접속 메탈층(140), 본딩패드(150) 및 상기 퓨즈(160)를 덮도록 형성된다. 상기 보호막(180)의 재질은 절연물질일 수 있으며, 반도체의 공정상 상기 보호막(180)의 재질이 용융되는 온도는 상기 퓨즈가 용융되도록 설정된 온도보다 낮아야 한다. 상기 보호막(180)은 상기 과도 전압 억제 소자(TVS), 상기 접속 메탈층(140), 상기 본딩패드(150) 및 상기 퓨즈(160)를 보호한다. 또한, 상기 접속 메탈층(140) 및 상기 퓨즈(160)이 외부로부터 절연되도록 한다. 이때 상기 본딩패드(150)의 일부가 상기 보호막(180)의 외부로 노출되고, 상기 노출된 본딩패드(150)의 상부에 상기 도전성 와이어(151)를 본딩하여 상기 과도 전압 억제 소자(TVS)를 외부의 전자회로와 전기적으로 연결한다.
상기의 과도 전압 억제 소자 패키지(100)는 상기 본딩패드(150)과 상기 백 메탈층(170)을 외부 단자로 하여 외부의 전자회로와 전기적으로 연결된다. 또한, 과도 전압 억제 소자(TVS)는 접속 메탈층(140)을 통하여 상기 퓨즈(160)와 연결된다.
도 4는 본 발명의 일실시예에 따른 과도 전압 억제 소자 패키지의 등가회로가 도시되어 있고, 상기 과도 전압 억제 소자 패키지(100)는 도 4에 도시된 바와 같이 직렬로 연결된 과도 전압 억제 소자(TVS)와 퓨즈(160)를 구비한다.
따라서 상기 과도 전압 억제 소자 패키지(100)는 상기 퓨즈(160)를 구비하여, 과도 전압 억제 소자(TVS)에 과전류가 흐를 경우 상기 퓨즈가 용융되어 절단되므로, 과도 전압 억제 소자(TVS)가 파손되거나 화재가 발생하는 것을 방지할 수 있게 된다.
이상에서 설명한 것은 본 발명에 따른 이차전지를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100 ; 과도 전압 억제 소자 패키지 110 ; 제1도전형 기판
120 ; 제2도전형 웰영역 130 ; 산화층
140 ; 접속 메탈층 150 ; 본딩패드
160 ; 퓨즈 170 ; 백 메탈층
180 ; 보호막

Claims (8)

  1. 제1도전형 기판, 상기 제1도전형 기판의 제1면으로부터 내부 방향으로 형성된 제2도전형 웰영역, 상기 제2도전형 웰영역의 제1면의 일부만을 외부로 노출시키도록 상기 제1도전형 기판 및 상기 제2도전형 웰영역에 형성된 산화층 및 상기 산화층을 통해 노출된 상기 제2도전형 웰영역의 제1면을 덮도록 형성된 접속 메탈층을 포함하는 과도 전압 억제 소자;
    상기 산화층의 제1면에 형성된 본딩패드; 및
    상기 산화층의 제1면에 접촉되면서 상기 접속 메탈층과 상기 본딩패드의 사이에 형성되어, 상기 과도 전압 억제 소자와 연결된 퓨즈를 포함하고,
    상기 퓨즈의 일단부가 상기 본딩패드의 변과 마주보는 상기 접속 메탈층의 변 전부와 접촉되고, 그 타단부가 상기 접속 메탈층의 변과 마주보는 상기 본딩패드의 변 일부와 접촉되는 과도 전압 억제 소자 패키지.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 제1도전형 기판의 제2면에 형성된 백 메탈층을 더 포함하는 과도 전압 억제 소자 패키지.
  4. 삭제
  5. 삭제
  6. 제 1 항에 있어서,
    상기 과도 전압 억제 소자 및 상기 퓨즈를 덮도록 형성된 보호막을 더 포함하는 과도 전압 억제 소자 패키지.
  7. 제 1 항에 있어서,
    상기 퓨즈가 200 ~ 300°C 일때 용융되어 전류를 차단하는 과도 전압 억제 소자 패키지.
  8. 제 1 항에 있어서,
    상기 퓨즈는 주석(Sn),주석-납(Sn-Pb) 합금, 주석-아연(Sn-Zn) 합금, 주석-구리(Sn-Cu) 합금, 주석-금(Sn-Au) 합금 또는 주석-은(Sn-Ag) 합금 중에서 선택된 적어도 어느 하나인 과도 전압 억제 소자 패키지.
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Citations (3)

* Cited by examiner, † Cited by third party
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KR20130014421A (ko) * 2011-07-29 2013-02-07 인피니언 테크놀로지스 아게 반도체 디바이스, 수납형 반도체 디바이스 및 반도체 디바이스 제조 방법
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