CN102856319B - 带有低钳位电压的低电容瞬态电压抑制器 - Google Patents

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Abstract

本发明涉及一种带有低钳位电压的低电容瞬态电压抑制器，其包括，一个n+型衬底、一个在衬底上的第一外延层、一个形成在第一外延层中的掩埋层、一个在第一外延层上的第二外延层，以及一个形成在掩埋层下方的第一外延层中的植入层。植入层延伸到掩埋层上方。第一沟槽位于掩埋层的一边以及植入层的一边。第二沟槽位于掩埋层的另一边，并且延伸到植入层中。第三沟槽位于植入层的另一边。每个沟槽都内衬有电介质层。在第二外延层的顶面中，制备一组源极区。沟槽和源极区交替出现。在第二外延层中，制备一对植入区。

Description

带有低钳位电压的低电容瞬态电压抑制器
技术领域
本发明是关于集成电路的，更确切地说是关于瞬态电压抑制器（TVS）。
背景技术
瞬态电压抑制器（TVS）是用于保护集成电路免遭过电压损害的器件。所设计的集成电路都是在电压的正常范围上工作的。然而，静电放电（ESD）、电快速瞬变以及闪电等意外情况产生的不可预测、不可控的高电压，会对电路造成严重损害。当这种高电压产生时，就需要TVS器件保护集成电路，规避这些可能会损坏集成电路的情况。随着集成电路中配置的易受过电压影响的器件不断增多，对TVS保护的需求也不断增长。典型的TVS应用在USB电源与数据线保护、数字视频界面、高速以太网、笔记本电脑、监视器以及平板显示器中。
图1表示配有二极管阵列的传统TVS电路，通常用于高带宽数据总线的静电放电（ESD）保护。TVS电路100包括主稳压二极管101以及两套转向二极管，即高端转向二极管103和低端转向二极管105。高端转向二极管103连接到电压源Vcc，低端转向二极管105连接到接地端Gnd，输入/输出口I/O连接在高端和低端转向二极管之间。稳压二极管101尺寸很大，作为从高压端（即Vcc端）到地电压端（即Gnd端）的雪崩二极管。当I/O（输入/输出）端接正电压时，高端二极管提供正向偏压，并被大稳压二极管钳位。
这种TVS中对器件性能有许多要求。为了更好地保护连接到TVS上的集成电路，需要很低的钳位电压。低钳位电压将确保集成电路不受任何静电放电（ESD）的影响。器件钳位电压极大地依赖于稳压/雪崩二极管的击穿电压。因此，为了改善钳位电压，也要维持稳压/雪崩二极管很低的击穿电压。在下文中，描述具有雪崩击穿性能的二极管时，名词“稳压”和“雪崩”将可以互换，除了具有低钳位电压和低雪崩二极管击穿电压之外，还必须具有很低的整体器件电容。低器件电容相当于较大的容许带宽，以及在器件运行时的插入损耗很低。为了降低成本，并且维持缩小后的集成电路的兼容性，这种TVS器件的晶片封装尺寸也必须减小。
图2表示依据原有技术，一种传统的瞬态电压抑制器（TVS）器件200的剖面示意图。这种传统的TVS 200运行方式依据上述图1所示的电路图中的TVS 100。
TVS 200形成在重掺杂的p+半导体衬底201上，p+半导体衬底201承载第一外延层203和第二外延层209。第一外延层203为轻掺杂的p-层。第一外延层203可以掺杂浓度在1015/cm3数量级上的硼。第二外延层209为极其轻掺杂的p-层。这个第二外延层209也可以掺杂硼，掺杂浓度较轻，在1014/cm3数量级上。由于第二外延层209的掺杂浓度会对高端转向二极管HSD和低端转向二极管LSD的电容产生重要的影响，因此必须将该层209的掺杂浓度设置得尽可能低（电容与掺杂浓度直接成正比）。转向二极管HSD、LSD的电容将对TVS 200的整体电容产生很大的影响，其原因在于转向二极管HSD、LSD与稳压二极管并联。因此，无论稳压二极管的电容是怎样，都可以利用转向二极管HSD、LSD的电容有效地将TVS电容降低到所需值。
n+掩埋层205形成在第一外延层203中。n+掩埋层205构成高端转向二极管HSD的阴极，还将在下文中详细介绍。P+植入层207植入在n+掩埋层205下方的第一外延层203中。将p+植入层207分成两部分，其中高端转向二极管HSD下方有一个缝隙，以避免高端转向二极管HSD下方产生很高的掺杂层。n+掩埋层205、p+植入层207、第一外延层203以及p+衬底201构成稳压二极管。n+掩埋层205构成稳压二极管的阴极，p+植入层207、第一外延层203以及p+衬底201一起构成稳压二极管的阳极。
在第二外延层209和第一外延层203中形成一组绝缘沟槽211、211’、211”，并用电介质材料（例如氧化硅）213填充。还可选择，将电介质材料213内衬绝缘沟槽211、211’、211”，并用多晶硅填充（图中没有表示出），以便于处理。配置绝缘沟槽211、211’、211”，使低端转向二极管LSD与高端转向二极管HSD绝缘，高端转向二极管HSD与稳压二极管集成。
在第二外延层209中形成一组n+源极区219、219’、219”。如图所示，第一和第二源极区219、219’分别位于第一绝缘沟槽211的右侧壁以及第二绝缘沟槽211’的左侧壁附近。第三绝缘区219”位于第三绝缘沟槽211”的右侧壁附近。第三绝缘区219”、第二外延层209、第一外延层203以及衬底201构成垂直低端转向二极管LSD。第二外延层209、第一外延层203以及衬底201一起构成低端转向二极管LSD的阳极，第三源极区219”构成低端转向二极管LSD的阴极。低端转向二极管LSD的阳极穿过衬底201，电连接到稳压二极管的阳极。
在第一和第二源极区219、219’之间的第二外延层209的顶层中，制备一个p+植入区221。P+植入区221、第二外延层209以及n+掩埋层205形成高端二极管HSD。P+植入区221和第二外延层209一起构成高端转向HSD二极管的阳极，n+掩埋层205构成高端转向二极管HSD的阴极。高端转向二极管HSD的阴极穿过n+掩埋层205，电连接到稳压二极管的阴极。
此外，绝缘层（图中没有表示出）形成在第二外延层209上方，其中带有用于金属接头的开口。Vcc垫（图中没有表示出）通过绝缘层中的开口，连接到稳压二极管上方的第二源极区219’。n-型沉降区217可以形成在第二源极区219’和n+掩埋层205之间，使稳压二极管在器件200顶面上形成一个接头。在反向模式下，n-型沉降区217作为PN结的一部分，可以用于改善正负模式下N+源极到衬底201的钳位性能。I/O垫（图中没有表示出）穿过绝缘层中的另一个开口，连接到p+植入区221（即高端转向二极管的阳极）。此外，第二I/O垫（图中没有表示出）通过绝缘层中的另一个开口，连接到第三源极区219”（即低端转向二极管的阴极）。
如上所述，传统的TVS 200运行和工作方式参见图1中的电路图。传统的TVS 200具有许多良好的器件性能。例如，传统的TVS 200位于p-型衬底201上，使衬底作为地线，有利于转向二极管HSD、LSD和稳压二极管轻松集成。此外，传统的TVS 200由于第二外延层209的轻掺杂，因此具有低电容，并且转向二极管和稳压二极管的垂直集成，使器件的封装尺寸很小。
尽管传统的TVS 200具有许多良好的器件性能，但是仍然存在许多不良的器件性能，使其不够理想。对于所有的TVS器件来说，都需要低钳位电压，以便为它所连接的集成电路提供更好地保护。TVS的钳位电压与稳压二极管的击穿电压成正比，因此受到稳压二极管的击穿性能的限制。
P+植入层207在稳压二极管结处的掺杂浓度，决定了稳压二极管的击穿电压。虽然，增大p+植入层的掺杂浓度，会降低稳压二极管击穿电压，但是存在一个特定的阈值，进一步增大掺杂浓度会产生巨大的反向漏电流，有可能会损坏器件。因此，在传统的TVS 200中，很难将稳压二极管的击穿电压降到6V以下。许多应用都要求Vcc为3V或更低，这种TVS 200是无法满足要求的。因此，必须制备一种具有改良的击穿电压以及钳位电压性能的TVS器件，同时保持传统TVS 200的低电容和微型器件封装尺寸。
发明内容
现有的TVS器件仍然急需减小晶片尺寸，从而降低器件电容，改善击穿电压和钳位电压等性能。因此，必须提出一种带有新结构布局和制备方法的新型、改良的器件结构，以达到上述目的。
正是在这一前提下，提出了本发明的各种实施例。
本发明的一个技术方案是提供一种瞬态电压抑制器，包括： 
    a）一个n-型半导体衬底；
    b）在衬底上的一个n-型半导体材料的第一外延层；
    c）位于第一外延层中的一个n-型半导体材料的掩埋层；
    d）位于掩埋层下方的第一外延层中的一个p-型半导体材料的植入层，该植入层横向延伸到掩埋层之外，掩埋层、植入层、第一外延层以及衬底构成一个NPN结；
    e）位于第一外延层上方的一个p-型材料的第二外延层；
    f）形成在第二外延层和第一外延层中的一组沟槽，其中每个沟槽都至少内衬有电介质材料，这组沟槽包括在掩埋层的一边缘和植入层的一边缘处的第一沟槽、在掩埋层另一边缘并延伸到植入层中的第二沟槽、以及在植入层另一边缘的第三沟槽，其中第二沟槽位于第一和第三沟槽之间；以及
    g）形成在第二外延层顶面中的n-型半导体材料的一组源极区，这组源极区包括位于第一和第二沟槽之间的第一和第二源极区、位于第二和第三沟槽之间的第三源极区，以及一个第四源极区，其中第三沟槽位于第三和第四源极区之间；以及
    h）形成在第二外延层中的p-型半导体材料的一对植入区，这对植入区包括位于第一源极区和第二源极区之间的第一植入区、以及位于第三沟槽和第三沟槽侧壁附近的第三源极区之间的第二植入区，其中掩埋层、第二外延层以及第一植入区构成垂直PN结，第三源极区、第二外延层以及第二植入区构成横向PN结。
其中所述衬底为重掺杂n-型半导体衬底。 
其中所述第一外延层的n-型半导体材料为n-型掺杂浓度比衬底低的n-型材料。
其中所述掩埋层的半导体材料为重掺杂的n-型半导体材料，其中n-型掺杂物的浓度高于第一外延层。 
其中每个第一、第二和第三沟槽都用电介质材料填充。  
其中f）中的每个沟槽都用多晶硅填充。 
所述的器件中，还包括形成在所述第二外延层中的一个n-型半导体材料的阱区，该阱区位于第一植入区下方，第一源极区和第二源极区之间。
其中所述植入层靠近第一和第二沟槽的对应侧壁的边缘部分，沿对应侧壁纵向延伸。 
所述的器件中还包括三个一组的形成在第二外延层中的n-型半导体材料的沉降区，第一沉降区位于第一源极区和掩埋层之间的第一沟槽侧壁附近，第二沉降区位于第二源极区和掩埋层之间的第二沟槽侧壁附近，第三沉降区位于第四源极区和第一外延层之间的第三沟槽侧壁附近。
其中沉降区的n-型半导体材料为重掺杂的n-型半导体材料。
本发明的另一个技术方案是提供一种用于制备瞬态电压抑制器的方法，其包括：
    a）在n-型半导体衬底上方，制备一个第一导电类型的第一外延层；
    b）在第一外延层的顶面中，制备一个n-型半导体材料的掩埋层；
    c）在第一外延层中，制备一个p-型半导体材料的植入层，其中植入层位于掩埋层下方，植入层的长度延伸超过掩埋层的长度；
    d）在第一外延层上方，制备一个p-型半导体材料的第二外延层；
    e）在第二外延层和第一外延层中，制备一组沟槽，这组沟槽包括在掩埋层的一边和植入层的一边处的第一沟槽、在掩埋层另一边并延伸到植入层中的第二沟槽、以及在植入层另一边的第三沟槽
    f）每个沟槽都内衬有电介质材料；
    g）用电介质材料或多晶硅填充每个沟槽的剩余部分；
    h）在第二外延层顶面中，制备一组n-型半导体材料的源极区，这组源极区包括位于第一和第二沟槽之间的第一和第二源极区、位于第二和第三沟槽之间的第三源极区，以及一个第四源极区，使第三沟槽处于第三和第四源极区之间；
    i）在第二外延层的顶面中，制备一对p-型半导体材料的植入区，这对植入区包括位于第一源极区和第二源极区之间的第一植入区，以及位于第三沟槽和第三沟槽侧壁附近的第三源极区之间的第二植入区，其中掩埋层、第二外延层和第一植入区构成一个纵向PN结，第三源极区、第二外延层和第二植入区构成一个横向PN结。
其中所述衬底是由重掺杂n-型半导体材料制成的。 
其中所述第一外延层是由n-型半导体材料制成的。 
其中所述掩埋层的半导体材料为重掺杂的n-型半导体材料，其中n-型掺杂物的浓度高于第一外延层。
所述的方法中，还包括在第二外延层中制备一个n-型半导体材料的阱区，该阱区位于第一源极区和第二源极区之间的第一植入区下方。
所述的方法中，还包括使植入层对应第一和第二沟槽侧壁的边缘部分，在垂直方向上沿对应侧壁延伸。 
所述的方法中，还包括在第二外延层中，制备三个一组的n-型半导体材料的沉降区，其中第一沉降区位于第一源极区和掩埋层之间的第一沟槽侧壁附近，第二沉降区位于第二源极区和掩埋层之间的第二沟槽侧壁附近，第三沉降区位于第四源极区和第一外延层之间的第三沟槽侧壁附近，在步骤g）之后、步骤h）之前制备该组三个沉降区。
附图说明
阅读以下详细说明并参考附图后，本发明的其他特点和优势将显而易见：
图1所示的电路图表示二极管阵列与雪崩二极管并联的传统的瞬态电压抑制器（TVS）电路。
图2表示依据原有技术，一种传统的瞬态电压抑制器（TVS）器件的剖面示意图。
图3A表示依据本发明的一个实施例，一种瞬态电压抑制器（TVS）器件的剖面示意图。
图3B表示依据本发明的一个可选实施例，一种瞬态电压抑制器（TVS）器件的剖面示意图。
图3C表示依据本发明的一个可选实施例，一种瞬态电压抑制器（TVS）器件的剖面示意图。
图3D表示依据本发明的一个可选实施例，一种瞬态电压抑制器（TVS）器件的剖面示意图。
图3E表示依据本发明的一个实施例，图3A所示的瞬态电压抑制器的剖面示意图，带有顶面绝缘层以及相应的金属垫，以便形成金属连接。
图4A-图4L表示依据本发明的一个实施例，一种用于制备图3B所示的TVS器件的方法。
具体实施方式
本发明的实施例包括带有改良后的击穿电压性能的TVS器件，从而通过N-P-N结构（而非稳压二极管）改善钳位电压性能，N-P-N结构作为雪崩二极管。TVS器件不再形成在衬底上，而是利用n+衬底制成的，有利于集成N-P-N雪崩二极管。新的TVS器件仍然保持了原有的低电容，以及微型器件封装。下文还将详细介绍本发明的实施例。
图3A表示依据本发明的一个实施例，一种瞬态电压抑制器（TVS）器件的剖面示意图。这种TVS 300仍然保持了传统TVS 200的低电容和微型器件封装尺寸，同时提高了击穿电压和钳位电压性能。图3所示的TVS 300的运行方式依据图1所示的TVS 100的电路图。
TVS 300形成在重掺杂的n+半导体衬底301上，n+半导体衬底301承载第一外延层303和第二外延层309。之所以使用n+衬底301，而非p+衬底，是为了将雪崩二极管集成为N-P-N结构，而不是P-N二极管结构。N-P-N结构所具备的特殊性能，使其应用在TVS中比P-N二极管更加出色。这些性能还将在下文中详细介绍。在下文中，N-P-N结构将被称为雪崩二极管。
第一外延层303为轻掺杂的n-层。可以用浓度为2×1016/cm3数量级的磷掺杂第一外延层303。第二外延层309为轻掺杂的p-层。可以用最小掺杂浓度为1014/cm3甚至更低的硼掺杂第二外延层309。由于第二外延层309的掺杂浓度会对高端转向二极管HSD以及低端转向二极管LSD产生巨大的影响，因此必须将该层309的掺杂浓度设置得尽可能低。由于转向二极管HSD、LSD与雪崩二极管并联，因此转向二极管HSD、LSD的电容会对TVS 300的整体电容产生巨大的影响。所以可以利用转向二极管HSD、LSD的电容，无论雪崩二极管的电容是怎样的，都可以将整体TVS 300的电容降低至所需值。
在第一外延层303中制备n+掩埋层305。n+掩埋层305构成高端转向二极管HSD的阴极，下文中还将详细介绍。在n+掩埋层305下方的第一外延层303中，植入p+植入层307。P+植入层307横向延伸到n+掩埋层305上方。通过n+掩埋层305、p+植入层307、第一外延层303以及n+衬底301，形成雪崩二极管。掩埋层305构成雪崩二极管的发射极，p+植入层307构成雪崩二极管的基极，第一外延层303以及n+衬底301一起构成雪崩二极管的集电极。
TVS 300中的雪崩二极管（即N-P-N结构）的运行方式不同于传统TVS 200中的稳压二极管。尽管传统TVS 200中的稳压二极管的击穿电压性能完全依赖于p+植入区的掺杂浓度，并且受到反向漏电流问题的局限，但是本发明所述的TVS 300中雪崩二极管的击穿电压具有更大的灵活性。雪崩二极管的击穿电压与两个不同的因素有关：P-N结（即p+植入层307与N+掩埋层305之间的结）的击穿电压，以及N-P-N结构的增益。雪崩二极管的击穿电压与P-N结的击穿电压成正比，与N-P-N结构的增益成反比。因此，p+植入层307的掺杂浓度仍然保持在防止产生漏电流的必要水平上，同时调节N-P-N的增益，以便获得所需的TVS击穿电压。N-P-N结构的增益与基极的厚度有关，在这种情况下，p+植入层307就是基极。通过减小p+植入层307的厚度，TVS的击穿电压也会大幅降低。因此，为了实现更广泛的应用，可以通过减小p+植入层307的厚度，将TVS的击穿电压降至6V以下。由于TVS的钳位电压会对击穿电压产生巨大的影响，因此通过调节雪崩二极管的增益（即减小p+植入层307的厚度），也可以大幅降低TVS的钳位电压。
在第二外延层309和第一外延层303中形成一组绝缘沟槽311、311’、311”，并用电介质材料（例如氧化硅）313填充。配置绝缘沟槽311、311’、311”，使低端转向二极管LSD与高端转向二极管HSD绝缘，高端转向二极管HSD与稳压二极管集成。
在第二外延层309中形成一组n+源极区319、319’、319”、319’”。如图所示，第一和第二源极区319、319’分别位于第一绝缘沟槽311的右侧壁以及第二绝缘沟槽311’的左侧壁附近。第三绝缘区319”位于第二绝缘沟槽311’和第三绝缘沟槽311”之间。第四源极区319’”位于第三绝缘沟槽311”的右侧壁附近。
在第二外延层309的顶层中，形成一对p+植入区321、321’。第一p+植入区321位于第一和第二源极区319、319’之间。第二p+植入区321’位于第三绝缘沟槽311’的左侧壁附近。
第一p+植入区321、第二外延层309以及n+掩埋层305形成高端二极管HSD。第一p+植入区321和第二外延层309一起形成高端转向HSD二极管的阳极，n+掩埋层305形成高端转向二极管HSD的阴极。高端转向二极管HSD的阴极穿过n+掩埋层305，电连接到雪崩二极管的发射极。
通过第三源极区319”、第二外延层309以及第二p+植入区321’，形成低端转向二极管LSD。第二p+植入区和第二外延层309一起构成低端转向二极管LSD的阳极，第三源极区319”构成低端转向二极管LSD的阴极。与图2所示的原有技术的低端转向二极管不同，这种低端转向二极管LSD是横向集成的，而不是纵向集成。然而，低端转向二极管LSD的横向集成不会对器件封装尺寸产生严重的影响，因此本发明所述的TVS 300仍然可以保持所需的微型器件封装尺寸。
此外，绝缘层（图中没有表示出）可以形成在外延层309上方，留有开口，便于提供到TVS器件300零部件的金属接头。Vcc垫（图中没有表示出）可以通过绝缘层中的开口，连接到雪崩二极管上方的第二源极区319’。可以选择将n-型沉降区317形成在第二源极区319’和n+掩埋层305之间，以使雪崩二极管在器件300的顶面上形成接触，改善在运行时正向、反向偏置模式下，N+源极到衬底301的钳制。I/O垫（图中没有表示出）可以通过绝缘层中的另一个开口，连接到p+植入区321（即高端转向二极管的阳极）。此外，第二I/O垫（图中没有表示出）可以通过绝缘层中的另一个开口，连接到第三源极区319’（即低端转向二极管的阴极）。一个附加的n-型沉降区可以形成在第四源极区319”和第一外延层303之间，用于低端转向二极管LSD的阳极与雪崩二极管的集电极之间的电接触（图中没有表示出）。
图3A中的TVS 300具有改良的器件性能，通过将N-P-N结构集成在稳压二极管上，利用上述技术，TVS 300的击穿电压可以降至6V以下。反过来，无需产生反向漏电流，就可以将钳位电压降至所需水平。此外，利用上述技术，TVS 300仍然保持了原有技术的器件200的低电容和微型器件封装。虽然TVS 300具有上述改良的器件性能，但是它的工作方式仍然依据图1中的电路图。
图3B-3D表示与图3A有关的上述瞬态电压抑制器（TVS）的可选实施例。图3B所示的剖面图表示依据本发明的有关可选实施例，提供的一种瞬态电压抑制器（TVS）器件。
图3B中的TVS 300’除了在每个绝缘沟槽311、311’、311”内附加了一个多晶硅层315之外，其他都与图3A中的TVS 300的结构相同。首先用很薄的一层氧化物313填充每个绝缘沟槽311、311’、311”，然后剩余部分用多晶硅315填充。用多晶硅315（而非氧化物）填充沟槽311、311’、311”的过程大大简化了制备工艺。用氧化物内衬沟槽，并用多晶硅填充，比用氧化物填充沟槽更加简单，并且避免了可能会在最终结构中引入高应力的复杂工艺。绝缘沟槽311、311’、311”继续使低端转向二极管LSD与高端转向二极管HSD绝缘，高端转向二极管HSD与雪崩二极管集成。这种TVS器件300’的运行方式仍然与上述图1所示的电路图相同。
图3C所示的剖面示意图，表示依据本发明的另一个可选实施例提供的一种瞬态电压抑制器（TVS）器件。图3C中的TVS 300”除了在第二外延层309中附加了一个n-阱区323以外，其他都与图3B中的TVS 300’相同。n-阱区323位于第一p+植入区321下方的第二外延层309中。n-阱区323用于为第二外延层309的指定部分提供电荷补偿。由于第二外延层309的掺杂浓度会对高端转向二极管HSD和低端转向二极管LSD的电容产生巨大的影响（反过来也会对TVS 300”的整体电容产生巨大的影响），因此必须将该层309的掺杂浓度设置得尽可能低。然而，仅仅用最小掺杂浓度掺杂第二外延层309，可能并不会总是获得所需的结果。就这点来说，n-阱区323可以额外地集成在器件中，以便有效地反向掺杂，并降低对高端转向二极管HSD的电容有作用的那部分第二外延层309的平均浓度。这种TVS 300”的运行方式与上述图1所示的电路图相同。
图3D表示依据本发明的另一个可选实施例，提供的一种瞬态电压抑制器（TVS）器件的剖面示意图。图3D中的TVS 300’”除了p+植入层307的边缘部分322、322’沿第一绝缘沟槽311的右侧壁对应的部分以及第二绝缘沟槽311’的左侧壁对应的部分垂直延伸之外，其他都与图3B中的TVS 300’结构相同。由于一部分p+植入层307位于第一绝缘沟槽311的氧化物内衬313和第二绝缘沟槽311’的氧化物内衬313之间，因此氧化物313使边缘处的掺杂浓度降低。如上所述，p+植入层的掺杂浓度与雪崩二极管的击穿电压成反比，从而与TVS的击穿电压也成反比。所以通过提高p+植入层307边缘处的掺杂浓度，可以确保雪崩二极管具有较低的击穿电压，从而有效降低TVS 300’”的钳位电压。TVS 300’”的运行方式与图1所示的电路图相同。
图3E所示的剖面示意图，表示依据本发明的一个实施例，图3A所示的瞬态电压抑制器附加了用于电连接的表面绝缘层及其相应的金属垫。图3E中的TVS 300””附加了用于电连接的表面绝缘层324和金属垫325，保持了与图3A中的TVS 300相同的结构。
顶面绝缘层324可以直接形成在第二外延层309上方。在顶面绝缘层324中制备多个开口，以便形成从金属垫到TVS零部件的电接触/接头。一个开口可以形成在第二源极区319’上方，使Vcc垫接触源极区319’。一个开口也可以形成在第一p+植入区321上方，使I/O垫接触高端转向二极管HSD的阳极。另一个开口可以形成在第三源极区311”上方，使I/O垫接触低端转向二极管LSD的阴极。此外，一个开口可以形成在第二p+源极区321’、第三绝缘沟槽311”以及第四源极区319” 上方，使金属垫在低端转向二极管LSD的阳极（即第二p+植入区321’）和雪崩二极管的集电极（即n+衬底301）之间，形成电接触。
虽然图3E表示的是图3A中所示的TVS电接触的制备过程，但是该方法也可以应用于上述任意一种TVS器件。
图4A-4L表示用于制备图3B所示的TVS器件的方法。虽然，该图示和说明仅涉及图3B所示的TVS器件，但是本领域的技术人员应明确，通过引入额外的标准处理工艺，就可以将这种制备方法应用于任意一种TVS器件。还要注意的是，尽管为了简便，仅仅表示了一种单一器件，但是本领域的技术人员应明确，图4A-4L所示的制备过程可以应用于器件单元中具有多个这种器件的集成电路。
如图4A所示，TVS器件从n+型衬底401开始（例如硅晶圆）。这与大多数TVS器件所用的p+型衬底不同。如图4B所示，第一外延层403生长在n+型衬底403上方。第一外延层403可以是轻掺杂的n-型外延层。第一外延层403和n+衬底403将共同构成N-P-N器件的集电极。
随后，如图4C所示，利用带掩膜的植入（掩膜没有表示出），制备n+掩埋层405。该n+掩埋层405将作为高端转向二极管HSD的阴极，以及N-P-N雪崩二极管的发射极。n+掩埋层405仅仅沿第一外延层的一部分长度延伸。
然后利用另一个带掩膜的植入（掩膜没有表示出），制备p+植入层407。该p+植入层407将作为N-P-N雪崩二极管的基极。P+植入层407延伸到n+掩埋层405的上方，以避免低端转向二极管LSD短接。由于要实现想要的结果，必须要求更高的能量植入，因此在n+植入后，进行p+植入。
在图4E中，在第一外延层403的上方，生长第二外延层409。第二外延层409可以是轻掺杂的p-外延层。如上所述，第二外延层409的掺杂浓度对控制转向二极管的电容非常重要，因此为了获得低器件电容，必须使掺杂浓度最小。
如图4F所示，在第一外延层403和第二外延层409中，形成三个一组的绝缘沟槽411、411’、411”。利用硬掩膜（掩膜没有表示出），将绝缘沟槽411、411’、411” 刻蚀到7微米左右的深度，使沟槽底部刚好在衬底401上方。然后，沿绝缘沟槽的侧壁，选择沉积或生长一层厚度约为50nm的氧化物413。用多晶硅415填充剩余的绝缘沟槽411。利用刻蚀-回刻工艺，除去所有多余的多晶硅。图4G表示经过氧化物生长和多晶硅沉积之后的器件。
如图4H所示，在第二外延层409中，利用硬掩膜（掩膜没有表示出），沉积三个一组的n型沉降片417。配置这些n型沉降片417，用于提供连接，以及作为转向二极管和雪崩二极管之间的接头。然后如图4I所示，利用另一个硬掩膜（掩膜没有表示出），在第二外延层409的顶面中，植入四个一组的源极区419、419’、419”、419’”。第三源极区419”将作为横向低端转向二极管LSD的阴极。第四源极区419’”提供到N-P-N雪崩二极管集电极的接触通路。
如图4J所示，在第二外延层409的顶面中，利用掩膜（掩膜没有表示出），植入一对p+植入区421、421’。第一p+植入区421在第一源极区419和第二源极区419’之间。第二p+植入区421’位于第三源极区419”和第三沟槽411”之间的第三沟槽411”的侧壁附近。第一p+植入区421和第二外延层409一起构成纵向高端转向二极管HSD的阳极，而n+掩埋层405构成纵向高端转向二极管HSD的阴极。第二p+植入区421’和第二外延层409构成低端转向二极管LSD的阳极，而第三源极区419”构成横向低端转向二极管LSD的阴极。
如图4K所示，可以在第二外延层409上方，沉积一个绝缘层424（例如氧化硅）。利用传统工艺，在绝缘层424中形成开口，作为接触到TVS器件上的节点。在第一p+植入区421上方，形成一个开口，以便接触到高端转向二极管的阳极。在第二外延层419’上形成另一个开口，以便接触到雪崩二极管的发射极。在第三源极区419”上方，形成第三开口，以便接触到横向低端转向二极管的阴极。最后，在第二p+植入区421’、第三绝缘沟槽411’以及第四源极区419’”上方，形成一个开口，以便在横向低端转向二极管和雪崩二极管之间形成电接触。
最后，可以在绝缘层424开口中，形成金属垫425，以便电接触/连接到TVS的零部件上。Vcc垫可以填充第二源极区419’上方的开口，使电压源接触源极区319’。I/O垫可以通过形成在第一p+植入区421上的开口，接触高端转向二极管HSD的阳极。另一个I/O垫通过形成在第二p+植入区419”上方的开口，接触低端转向二极管LSD的阴极。最终，金属垫沉积在第二p+植入区421’、第三绝缘沟槽411”、以及第四源极区419”上方的开口上，以便在低端转向二极管LSD的阳极（即第二p+植入区421’）以及雪崩二极管的集电极（即n+衬底401）之间，形成电接触。
如上所述，尽管上述TVS的制备工艺局限于图3B所示的TVS器件，但是可以增加额外的制备工艺，来制备上述其他任意的TVS器件。例如，可以利用额外的带掩膜的植入，制备图3C所示的TVS器件的n-阱区323。通过接触沟槽，可以植入形成p+层的延伸部分。
尽管以上是本发明的较佳实施例的完整说明，但是也有可能使用各种可选、修正和等效方案。因此，本发明的范围不应局限于以上说明，而应由所附的权利要求书及其全部等效内容决定。任何可选件（无论首选与否），都可与其他任何可选件（无论首选与否）组合。

Claims (16)

1.一种瞬态电压抑制器，其特征在于，包括： 
    a）一个n-型半导体衬底；
    b）在衬底上的一个n-型半导体材料的第一外延层；
    c）位于第一外延层中的一个n-型半导体材料的掩埋层；
    d）位于掩埋层下方的第一外延层中的一个p-型半导体材料的植入层，该植入层横向延伸到掩埋层之外，掩埋层、植入层、第一外延层以及衬底构成一个NPN结；
    e）位于第一外延层上方的一个p-型材料的第二外延层；
    f）形成在第二外延层和第一外延层中的一组沟槽，其中每个沟槽都至少内衬有电介质材料，这组沟槽包括在掩埋层的一边缘和植入层的一边缘处的第一沟槽、在掩埋层另一边缘并延伸到植入层中的第二沟槽、以及在植入层另一边缘的第三沟槽，其中第二沟槽位于第一和第三沟槽之间；以及
    g）形成在第二外延层顶面中的n-型半导体材料的一组源极区，这组源极区包括位于第一和第二沟槽之间的第一和第二源极区、位于第二和第三沟槽之间的第三源极区，以及一个第四源极区，其中第三沟槽位于第三和第四源极区之间；以及
    h）形成在第二外延层中的p-型半导体材料的一对植入区，这对植入区包括位于第一源极区和第二源极区之间的第一植入区、以及位于第三沟槽和第三沟槽侧壁附近的第三源极区之间的第二植入区，其中掩埋层、第二外延层以及第一植入区构成垂直PN结，第三源极区、第二外延层以及第二植入区构成横向PN结。
2.如权利要求1所述的器件，其特征在于，其中所述衬底为重掺杂n-型半导体衬底。
3.如权利要求2所述的器件，其特征在于，其中所述第一外延层的n-型半导体材料为n-型掺杂浓度比衬底低的n-型材料。
4.如权利要求3所述的器件，其特征在于，其中所述掩埋层的半导体材料为重掺杂的n-型半导体材料，其中n-型掺杂物的浓度高于第一外延层。
5.如权利要求1所述的器件，其特征在于，其中每个第一、第二和第三沟槽都用电介质材料填充。
6.如权利要求1所述的器件，其特征在于，其中f）中的每个沟槽都用多晶硅填充。
7.如权利要求1所述的器件，其特征在于，还包括形成在所述第二外延层中的一个n-型半导体材料的阱区，该阱区位于第一植入区下方，第一源极区和第二源极区之间。
8.如权利要求1所述的器件，其特征在于，其中所述植入层靠近第一和第二沟槽的对应侧壁的边缘部分，沿对应侧壁纵向延伸。
9.如权利要求1所述的器件，其特征在于，还包括三个一组的形成在第二外延层中的n-型半导体材料的沉降区，第一沉降区位于第一源极区和掩埋层之间的第一沟槽侧壁附近，第二沉降区位于第二源极区和掩埋层之间的第二沟槽侧壁附近，第三沉降区位于第四源极区和第一外延层之间的第三沟槽侧壁附近。
10.如权利要求9所述的器件，其特征在于，其中沉降区的n-型半导体材料为重掺杂的n-型半导体材料。
11.一种用于制备瞬态电压抑制器的方法，其特征在于，包括：
    a）在n-型半导体衬底上方，制备一个n-型半导体材料的第一外延层；
    b）在第一外延层的顶面中，制备一个n-型半导体材料的掩埋层；
    c）在第一外延层中，制备一个p-型半导体材料的植入层，其中植入层位于掩埋层下方，植入层的长度延伸超过掩埋层的长度；
    d）在第一外延层上方，制备一个p-型半导体材料的第二外延层；
    e）在第二外延层和第一外延层中，制备一组沟槽，这组沟槽包括在掩埋层的一边和植入层的一边处的第一沟槽、在掩埋层另一边并延伸到植入层中的第二沟槽、以及在植入层另一边的第三沟槽
    f）每个沟槽都内衬有电介质材料；
    g）用电介质材料或多晶硅填充每个沟槽的剩余部分；
    h）在第二外延层顶面中，制备一组n-型半导体材料的源极区，这组源极区包括位于第一和第二沟槽之间的第一和第二源极区、位于第二和第三沟槽之间的第三源极区，以及一个第四源极区，使第三沟槽处于第三和第四源极区之间；
    i）在第二外延层的顶面中，制备一对p-型半导体材料的植入区，这对植入区包括位于第一源极区和第二源极区之间的第一植入区，以及位于第三沟槽和第三沟槽侧壁附近的第三源极区之间的第二植入区，其中掩埋层、第二外延层和第一植入区构成一个纵向PN结，第三源极区、第二外延层和第二植入区构成一个横向PN结。
12.如权利要求11所述的方法，其特征在于，其中所述衬底是由重掺杂n-型半导体材料制成的。
13.如权利要求11所述的方法，其特征在于，其中所述掩埋层的半导体材料为重掺杂的n-型半导体材料，其中n-型掺杂物的浓度高于第一外延层。
14.如权利要求11所述的方法，其特征在于，还包括在第二外延层中制备一个n-型半导体材料的阱区，该阱区位于第一源极区和第二源极区之间的第一植入区下方。
15.如权利要求11所述的方法，其特征在于，还包括使植入层对应第一和第二沟槽侧壁的边缘部分，在垂直方向上沿对应侧壁延伸。
16.如权利要求11所述的方法，其特征在于，还包括在第二外延层中，制备三个一组的n-型半导体材料的沉降区，其中第一沉降区位于第一源极区和掩埋层之间的第一沟槽侧壁附近，第二沉降区位于第二源极区和掩埋层之间的第二沟槽侧壁附近，第三沉降区位于第四源极区和第一外延层之间的第三沟槽侧壁附近，在步骤g）之后、步骤h）之前制备该组三个沉降区。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583586B1 (en) 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8698196B2 (en) 2011-06-28 2014-04-15 Alpha And Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (TVS) with reduced clamping voltage
US9577035B2 (en) * 2012-08-24 2017-02-21 Newport Fab, Llc Isolated through silicon vias in RF technologies
US9293559B2 (en) 2013-07-31 2016-03-22 Alpha And Omega Semiconductor Incorporated Dual trench-gate IGBT structure
US9431385B2 (en) * 2013-08-09 2016-08-30 Semiconductor Components Industries, Llc Semiconductor component that includes a common mode filter and method of manufacturing the semiconductor component
US9123770B2 (en) 2013-11-18 2015-09-01 Alpha And Omega Semiconductor Incorporated Charge reservoir IGBT top structure
US9793254B2 (en) * 2014-12-09 2017-10-17 Alpha And Omega Semiconductor Incorporated TVS structures for high surge and low capacitance
US9484452B2 (en) 2014-12-10 2016-11-01 Alpha And Omega Semiconductor Incorporated Integrating enhancement mode depleted accumulation/inversion channel devices with MOSFETs
TWI575759B (zh) * 2015-02-04 2017-03-21 世界先進積體電路股份有限公司 半導體裝置佈局結構
CN106298511A (zh) * 2015-06-05 2017-01-04 北大方正集团有限公司 瞬态抑制二极管的制造方法和瞬态抑制二极管
CN106486474B (zh) * 2015-08-31 2019-06-04 立锜科技股份有限公司 瞬时电压抑制元件及其制造方法
US9997510B2 (en) 2015-09-09 2018-06-12 Vanguard International Semiconductor Corporation Semiconductor device layout structure
CN105261616B (zh) * 2015-09-22 2018-05-11 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法
FR3041817B1 (fr) * 2015-09-30 2017-10-13 Commissariat Energie Atomique Photodiode de type spad
TWI552302B (zh) * 2015-11-25 2016-10-01 新唐科技股份有限公司 半導體裝置及其製造方法
CN107346734B (zh) * 2016-05-05 2019-11-08 北大方正集团有限公司 二极管的制备方法和二极管
CN105932023B (zh) * 2016-05-10 2019-01-29 北京燕东微电子有限公司 瞬态电压抑制器
US10388781B2 (en) 2016-05-20 2019-08-20 Alpha And Omega Semiconductor Incorporated Device structure having inter-digitated back to back MOSFETs
CN106449636B (zh) * 2016-10-12 2019-12-10 矽力杰半导体技术(杭州)有限公司 Esd保护器件及其制造方法
TWI601287B (zh) * 2016-12-21 2017-10-01 新唐科技股份有限公司 瞬間電壓抑制二極體裝置及其製造方法
US10014388B1 (en) 2017-01-04 2018-07-03 General Electric Company Transient voltage suppression devices with symmetric breakdown characteristics
US10211199B2 (en) 2017-03-31 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. High surge transient voltage suppressor
US10062682B1 (en) * 2017-05-25 2018-08-28 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance bidirectional transient voltage suppressor
US10157904B2 (en) * 2017-03-31 2018-12-18 Alpha And Omega Semiconductor (Cayman) Ltd. High surge bi-directional transient voltage suppressor
TWI696329B (zh) * 2017-09-28 2020-06-11 大陸商萬民半導體（澳門）有限公司 高突波瞬變電壓抑制器
US10141300B1 (en) 2017-10-19 2018-11-27 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance transient voltage suppressor
US20190157263A1 (en) * 2017-11-20 2019-05-23 Littelfuse, Inc. Asymmetric transient voltage suppressor device and methods for formation
TWI643335B (zh) * 2017-12-29 2018-12-01 新唐科技股份有限公司 半導體裝置及其製造方法
CN108039348A (zh) * 2018-01-17 2018-05-15 上海长园维安微电子有限公司 可实现高耐压的esd保护器件及其制造方法
WO2020001636A1 (en) * 2018-06-30 2020-01-02 Jin Wei Semiconductor device, semiconductor apparatus and method of manufacturing the same
CN109300992B (zh) * 2018-08-16 2020-01-21 杭州电子科技大学 一种高探测效率的单光子雪崩二极管及其制作方法
CN109148292A (zh) * 2018-08-16 2019-01-04 盛世瑶兰（深圳）科技有限公司 一种瞬态电压抑制器及其制作方法
US10930637B2 (en) * 2018-09-06 2021-02-23 Amazing Microelectronic Corp. Transient voltage suppressor
CN113257674B (zh) * 2021-04-19 2023-03-07 深圳基本半导体有限公司 一种二极管芯片结构及制作方法
CN113257807B (zh) * 2021-07-01 2021-09-24 江苏应能微电子有限公司 一种低电容双向瞬态电压抑制器结构及其制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101557103A (zh) * 2008-04-11 2009-10-14 上海韦尔半导体股份有限公司 瞬态电压抑制器二极管及其制造方法

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5583348A (en) * 1991-12-03 1996-12-10 Motorola, Inc. Method for making a schottky diode that is compatible with high performance transistor structures
US6909149B2 (en) * 2003-04-16 2005-06-21 Sarnoff Corporation Low voltage silicon controlled rectifier (SCR) for electrostatic discharge (ESD) protection of silicon-on-insulator technologies
US20050045909A1 (en) * 2003-08-29 2005-03-03 Agency For Science, Technology And Research Electrostatic discharge protection for integrated circuit devices
US7118970B2 (en) * 2004-06-22 2006-10-10 Cree, Inc. Methods of fabricating silicon carbide devices with hybrid well regions
US7880223B2 (en) 2005-02-11 2011-02-01 Alpha & Omega Semiconductor, Ltd. Latch-up free vertical TVS diode array structure using trench isolation
US7781826B2 (en) * 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
US7538997B2 (en) 2006-05-31 2009-05-26 Alpha & Omega Semiconductor, Ltd. Circuit configurations to reduce snapback of a transient voltage suppressor
US8218276B2 (en) 2006-05-31 2012-07-10 Alpha and Omega Semiconductor Inc. Transient voltage suppressor (TVS) with improved clamping voltage
US7554839B2 (en) 2006-09-30 2009-06-30 Alpha & Omega Semiconductor, Ltd. Symmetric blocking transient voltage suppressor (TVS) using bipolar transistor base snatch
US8431958B2 (en) * 2006-11-16 2013-04-30 Alpha And Omega Semiconductor Ltd Optimized configurations to integrate steering diodes in low capacitance transient voltage suppressor (TVS)
US8120887B2 (en) 2007-02-28 2012-02-21 Alpha & Omega Semiconductor, Ltd. MOS transistor triggered transient voltage suppressor to provide circuit protection at a lower voltage
US20090057869A1 (en) 2007-08-31 2009-03-05 Alpha & Omega Semiconductor, Ltd. Co-packaged high-side and low-side nmosfets for efficient dc-dc power conversion
US7557554B2 (en) 2007-09-25 2009-07-07 Alpha & Omega Semiconductor, Ltd Voltage/current control apparatus and method
US8729881B2 (en) 2007-09-25 2014-05-20 Alpha & Omega Semiconductor Ltd Voltage/current control apparatus and method
US20090115018A1 (en) 2007-11-01 2009-05-07 Alpha & Omega Semiconductor, Ltd Transient voltage suppressor manufactured in silicon on oxide (SOI) layer
US8597993B2 (en) * 2008-03-14 2013-12-03 International Business Machines Corporation Electrostatic discharge (ESD) device and method of fabricating
US8120142B2 (en) 2008-04-18 2012-02-21 Alpha & Omega Semiconductor, Ltd. Applying trenched transient voltage suppressor (TVS) technology for distributed low pass filters
US20090273868A1 (en) * 2008-05-01 2009-11-05 Semiconductor Components Industries, Llc Transient voltage suppressor and method
US7989923B2 (en) * 2008-12-23 2011-08-02 Amazing Microelectronic Corp. Bi-directional transient voltage suppression device and forming method thereof
US8288839B2 (en) 2009-04-30 2012-10-16 Alpha & Omega Semiconductor, Inc. Transient voltage suppressor having symmetrical breakdown voltages
US8558276B2 (en) 2009-06-17 2013-10-15 Alpha And Omega Semiconductor, Inc. Bottom source NMOS triggered zener clamp for configuring an ultra-low voltage transient voltage suppressor (TVS)
US7893778B2 (en) 2009-06-19 2011-02-22 Alpha & Omega Semiconductor Incorporated Flexible low current oscillator for multiphase operations
FR2953062B1 (fr) * 2009-11-24 2011-12-16 St Microelectronics Tours Sas Diode de protection bidirectionnelle basse tension
US9118322B2 (en) 2010-10-12 2015-08-25 Alpha And Omega Semiconductor (Cayman) Ltd Low leakage dynamic bi-directional body-snatching (LLDBBS) scheme for high speed analog switches
US8698196B2 (en) 2011-06-28 2014-04-15 Alpha And Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (TVS) with reduced clamping voltage

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101557103A (zh) * 2008-04-11 2009-10-14 上海韦尔半导体股份有限公司 瞬态电压抑制器二极管及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583586B1 (en) 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage

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