CN101930975B - 在低电容瞬时电压抑制器(tvs)内整合控向二极管的优化配置 - Google Patents

Abstract

一种设置在半导体衬底上的瞬时电压抑制(TVS)器件，包括一个低端控向二极管和一个高端控向二极管，与主稳压二极管相连，以抑制瞬时电压。低端控向二极管和高端控向二极管与稳压二极管相连，设置在半导体衬底中，每一个二极管都包含一个纵向PN结，作为半导体衬底中的纵向二极管，用来减小瞬时电压抑制(TVS)器件所占的横向面积。在一个典型实施例中，高端控向二极管和稳压二极管沿竖直方向互相重叠，进一步减小瞬时电压抑制(TVS)器件所占的横向面积。

Description

在低电容瞬时电压抑制器(TVS)内整合控向二极管的优化配置

技术领域

本发明涉及一种瞬时电压抑制器(TVS)的电路配置和制造方法。更确切地说，本发明涉及一种优化配置整合控向二极管，以便降低瞬时电压抑制器(TVS)电容的改良电路配置和制造方法。 

背景技术

瞬时电压抑制器(TVS)通常用于保护集成电路免受由于大意疏忽造成集成电路过电压带来的损害。集成电路的设计是在电压的正常范围内工作。然而静电放电(ESD)、电快速瞬变和闪电、未预见的、不可控的高压等情况，都会对电路造成严重损害。瞬时电压抑制器(TVS)器件就是为了当上述电压问题发生时，保护集成电路的功能免受损害。由于集成电路对于过电压的损害十分敏感，因此当与集成电路一同工作的器件增加时，那么更加需要瞬时电压抑制器(TVS)的保护。瞬时电压抑制器(TVS)典型应用于USB电源、数据线路保护、数字视频界面、高速以太网、笔记本电脑、监视器和平面显示器等方面。 

图1A-1为传统的带有二极管阵列的瞬时电压抑制器(TVS)，用于高带宽数据总线的静电放电(ESD)保护。瞬时电压抑制器(TVS)阵列包括一个主稳压二极管，同高端控向二极管和低端控向二极管一起工作。高端控向二极管同电压源Vcc相连，低端控向二极管同接地端GND相连，一个输入/输出端连接高端和低端控向二极管。稳压二极管尺寸较大，可作为从高压端即Vcc端，到接地电压端即Gnd端之间的雪崩二极管。当在一个输入/输出(I/O)端加上正电压时，高端二极管提供正相偏压，并被大的Vcc-Gnd二极管箝位，例如稳压二极管。高端和低端控向二极管尺寸设计得很小，是为了降低输入/输出(I/O)电容，以此减少类似于高速以太网应用中的高速线路上的插入损耗。 

随着工业的发展，控向二极管与稳压二极管整合在一起。图1A-2和图1A-3为控向二极管与稳压二极管整合的图示。高端和低端端子从外面不可见。图1A-2 为高端控向二极管和低端控向二极管与一个单向的稳压二极管整合示意图。二极管单元在外面看起来像低电容的稳压二极管，但在内部，高端和低端二极管与稳压二极管整合在一起。内电路同图1A-1中的电路相同。输入/输出(I/O)端子为阴极，接地端GND为阳极，电压源VCC端为内化的，从外面不可见。图1A-3为高端控向二极管和低端控向二极管同一个双向稳压二极管电路整合的示意图。但是，如果用于电子器件的现代化应用，配有这种整合方式的保护电路的应用不能超出设计面积。而且，必须精心地优化设计，在电容和控向二极管的正相偏压之间找到最佳的平衡点，以获得较好的整体电压箝位。 

图1B为传统的瞬时电压抑制器(TVS)电路图，图1B-1为瞬时电压抑制器(TVS)电路实际装置的横断面视图，即按照互补金属氧化物半导体(CMOS)制作工艺，将瞬时电压抑制器(TVS)电路做出集成电路芯片。正如图1B-1所示，使用互补金属氧化物半导体(CMOS)制作工艺生产二极管、NPN和PNP晶体管，在半导体衬底上，二极管和晶体管会横向延伸。因此，通过器件设计和配置生成的瞬时电压抑制器(TVS)电路将在衬底上占据较大的面积。要想缩小如图1B-1所示的，被瞬时电压抑制器(TVS)电路保护的电子器件绝非易事。 

本专利的发明者将待审专利申请US11/606,602中的瞬时电压抑制器(TVS)电路，用图1C所示的器件配置做了改进，提出了一种新的瞬时电压抑制器(TVS)电路。本申请为部份接续申请案(CIP)，要求声明申请11/606,602的优先权。本专利申请特此引用专利申请11/606,602中的公开说明，以作参考。图1C为在一个P衬底/N-外延层结内形成的，一个带有主稳压二极管的瞬时电压抑制器(TVS)电路。如图1C所示，由于主稳压二极管和高端二极管是纵向延伸的，减少了所占的面积，所以瞬时电压抑制器(TVS)电路有了明显的改进。此电路使用两个输入/输出(I/O)端与两套相应的高端和低端二极管对，但高端和低端二极管中每个区域的导电类型却是相反的。高端控向二极管还与带有隔离沟道绝缘沟的主稳压二极管绝缘，这就避免了因大意疏忽而造成横向寄生晶体管的开启。 

尽管如此，仍然需要减小高端和低端控向二极管所占的面积。而且，还要进一步降低控向二极管的电容。因此，有必要通过新的结构布局和制作方法，设计和改进器件配置方法。新的器件配置和制作方法，还必须考虑外延层的设计优化工艺，可控的掺杂浓度和外延层厚度，以便在降低电容和保持适当的齐纳击穿电 压之间找到最好的平衡点。 

因此，电路设计和器件制造领域，必须提供新的、改良的电路配置和制作工艺方法，以解决上述难题。更确切地说，有必要改良瞬时电压抑制器(TVS)电路，为便携式电子器件，提供带有低电容和良好的电压嵌位的、低成本、高密度的瞬时电压抑制器(TVS)电路。 

发明内容

因此，本发明一方面是用高端二极管、低端二极管作为控向二极管，改良瞬时电压抑制器(TVS)的结构配置。控向二极管对与主稳压二极管配合，其中高端二极管、低端二极管和主稳压二极管都是半导体衬底中的纵向二极管。高端二极管与主稳压二极管重叠，因此瞬时电压抑制器(TVS)所占面积明显较小，也就使得由本发明改良后的瞬时电压抑制器(TVS)保护的电子器件进一步小型化。本发明所述的低成本的瞬时电压抑制器(TVS)电路能够通过很小的硅片尺寸，获得瞬时电压抑制器(TVS)保护，克服和解决了上述传统仪器配置和瞬时电压抑制器(TVS)器件制造方法的局限性与困难。 

另外，本发明另一方面是用包括高端控向二极管和低端控向二极管的控向二极管对，改良瞬时电压抑制器(TVS)的结构配置。控向二极管与主稳压二极管配合，其中高端二极管、低端二极管和主稳压二极管都是半导体衬底中的纵向二极管。与平行结构相比，纵向二极管结构要求芯片尺寸更小，因为它们的顶面上仅有一面端子，而平行器件结构的顶面两面都有端子。 

本发明另一方面是每一个二极管都是顶面上有一个单端子，并且底面上也有一个端子，这就避免了顶面两面有端子带来的不良的影响。所述的纵向二极管不同于顶面两面都有端子的结构，这就限制了在顶面附近从一个端子到另一个端子的平行电流，从而带来更高的串联电阻。相比较而言，本发明的器件纵向电流流经顶面和底面端子之间，将电流传到半导体里，因此串联电阻更低，最大电流密度更高，器件的性能大幅提升。 

本发明的另一方面是用高端二极管、低端二极管作为控向二极管，与半导体衬底中的主稳压二极管连接，改良瞬时电压抑制器(TVS)的结构配置。通过轻掺杂位于N-型掩埋层(NBL)和浅P+区之间的外延层，纵向结构带来的较好的电 流扩散，本发明的高端二极管能够显著地降低结电容。重掺杂N-型掩埋层(NBL)，进一步提高N-型掩埋层(NBL)的扩散电流。 

本发明的另一方面是用高端二极管、低端二极管作为控向二极管，与半导体衬底中的主稳压二极管连接，改良瞬时电压抑制器(TVS)的结构配置。高端二极管、低端二极管和主稳压二极管都是半导体衬底中的纵向二极管，因此没有表面电流。如上所述，由于本发明的纵向二极管结构具有较低的串联电阻(导致更低的功率耗散)以及更好的电流扩散，因此本发明所述的瞬时电压抑制器(TVS)器件的耐用性得到了改善和提高。 

本发明的另一方面是用高端二极管、低端二极管作为控向二极管，与半导体衬底中的带有N+掺杂掩埋层(NBL)的主稳压二极管连接，改良瞬时电压抑制器(TVS)的结构配置。按此配置，由于重掺杂的N+掺杂掩埋层(NBL)会通过寄生纵向PNP晶体管，抑制晶体管动作，因此器件的性能得到了改善。该寄生纵向PNP晶体管为从一个I/O端到另一个I/O端所形成寄生晶闸管(PNPN)结构的一部分。一个较弱的PNP晶体管将确保在要求Vcc和Gnd端处于浮接状态的应用时，寄生晶闸管不开启。 

本发明的另一方面是用高端二极管、低端二极管作为控向二极管，与半导体衬底中的带有N+掺杂掩埋层(NBL)的主稳压二极管连接，改良瞬时电压抑制器(TVS)的结构配置。结电容强烈依赖于掺杂浓度，若将掺杂浓度降低一个数量级，结电容会降低70％。 

在一个较佳实施例中，本发明介绍了一种瞬时电压抑制(TVS)器件，配置在半导体衬底上，包括一个低端控向二极管和一个高端控向二极管，与主稳压二极管相连，以抑制瞬时电压。与所述的稳压二极管相连的所述的低端控向二极管和高端控向二极管置于半导体衬底中，每一个都是二极管衬底中的纵向二极管，因此减少了瞬时电压抑制(TVS)器件所占的横向面积。在一个典型实施例中，高端控向二极管和稳压二极管在纵向方向上相互重叠，进一步减少了瞬时电压抑制(TVS)器件所占的横向面积。在另一典型实施例中，稳压二极管还包括源极下面的一个掩埋源极-掺杂区域。在一个典型实施例中，在掩埋源极掺杂层和一较高掺杂浓度的浅衬底掺杂区之间，高端控向二极管还包括一个轻掺杂衬底掺杂的外延层以获得高端控向二极管的低结电容。在另一典型实施例中，高压电极位 于半导体衬底的顶面上，低压电极位于半导体衬底的底面上，通过与作为纵向二极管的稳压二极管相连的低端控向二极管和高端控向二极管传导电流，这就完全消除了半导体横向的表面电流。在另一典型实施例中，在源极下的深掩埋源极掺杂区消除了由开通半导体衬底中寄生双极晶体管引起的锁闩。在另一典型实施例中，瞬时电压抑制(TVS)器件的纵向二极管位于具有轻衬底掺杂浓度的外延层内，降低对应的外延层厚度的电容，以优化高端和低端控向二极管的击穿电压。在另一典型实施例中，可通过自动掺杂形成具有最大源极掺杂浓度的掩埋源极掺杂区，无需扩散，并且符合纵向齐纳击穿电压的要求。 

在另一较佳实施例中，本发明还介绍了一种用作集成电路(IC)的电子器件，其中所述的电子器件还包括一个瞬时电压抑制(TVS)器件，以抑制电子器件中的瞬时电压。瞬时电压抑制(TVS)器件位于半导体衬底上，包括与主稳压二极管相连的低端控向二极管和高端控向二极管，以抑制瞬时电压。与主稳压二极管相连的低端控向二极管和高端控向二极管位于半导体衬底中，在其中构成了一个纵向PN结，即纵向二极管，因此减少了瞬时电压抑制(TVS)器件所占的横向区域。在一典型实施例中，高端控向二极管和稳压二极管在纵向方向上相互重叠，进一步减少了瞬时电压抑制(TVS)器件所占的横向区域。在另一典型实施例中，稳压二极管还包括一个在源极区域下的掩埋源极-掺杂区。在另一典型实施例中，在掩埋源极掺杂层和一较高掺杂浓度的浅衬底掺杂区之间，高端控向二极管还包括一个轻掺杂衬底掺杂的外延层以获得高端控向二极管的低结电容。在另一典型实施例中，高压电极位于半导体衬底的顶面上，低压电极位于半导体衬底的底面上，通过与作为纵向二极管的稳压二极管相连的低端控向二极管和高端控向二极管传导电流，这就完全消除了半导体横向的表面电流。在另一典型实施例中，在源极下的深掩埋源极掺杂区消除了由开通半导体衬底中寄生双极晶体管引起的锁闩。在另一典型实施例中，瞬时电压抑制(TVS)器件的纵向二极管位于具有轻衬底掺杂浓度的外延层中，降低对应的外延层厚度的电容，以优化高端和低端控向二极管的击穿电压。在另一典型实施例中，可通过自动掺杂形成具有最大源极掺杂浓度的掩埋源极掺杂区，无需扩散，并且符合纵向齐纳击穿电压的要求。 

本发明还介绍了一种带有集成瞬时电压抑制(TVS)电路的电子器件制造方法。该方法包括一个使用标准的DMOS制造工艺来制作纵向PN结的工序，起到与纵向稳压二极管相连的低端控向二极管和高端控向二极管的作用，以减小瞬时电压抑制(TVS)器件所占的横向区域。 

阅读以下各种附图和图形所示的较佳实施例的详细说明后，对于本领域的技术人员，本发明的这些以及其他情况和优势将显而易见。 

附图说明

图1A-1表示配有二极管阵列的传统瞬时电压抑制(TVS)电路，通常用于静电放电(ESD)保护。 

图1A-2和图1A-3分别为控向二极管与稳压二极管整合在一起，以便在单向和双向闭锁瞬时电压抑制(TVS)二极管获得低电容的示意图。 

图1B为传统瞬时电压抑制(TVS)电路的标准电路图，图1B-1为瞬时电压抑制器(TVS)电路实际装置的横断面视图，即按照互补金属氧化物半导体(CMOS)制作工艺，将瞬时电压抑制器(TVS)电路做出集成电路芯片。 

图1C为配有二极管的瞬时电压抑制器(TVS)电路，作为纵向二极管，以减小瞬时电压抑制器(TVS)电路的尺寸。 

图2至图4为稳压二极管与高端和低端控向二极管集成的横断面试图，用来说明配有N+掩埋层和隔离沟道的瞬时电压抑制器(TVS)器件的电路，以形成本发明所述的纵向瞬时电压抑制器(TVS)二极管阵列，减小二极管阵列所占的面积。 

图5A至图5B为瞬时电压抑制器(TVS)器件布局的顶视图，以说明实施本发明的纵向二极管阵列所要求的减小的面积。 

图6为配有N-掩埋层(NBL)TVS齐纳的瞬时电压抑制器(TVS)电路的电容部分的横断面示图。 

图7为控向二极管的低电容设计示意图，以优化本发明中的设计参数。 

图8为结电容随突变N+-P结的掺杂浓度ND的变化曲线。 

图9为耗尽宽度WD随突变N+-P结的掺杂浓度ND的变化曲线。 

图10A至图10D为N+掺杂掩埋层(NBL)和触发植入层的形成横断面示图。 

具体实施方式

参考图2，本发明瞬时电压抑制器(TVS)100的等效电路的侧向横断面示图。 瞬时电压抑制器(TVS)100形成于重掺杂P+半导体衬底105上，一个底部P-外延层110-1和一个顶部P-外延层110-2构成P双层外延层110，位于重掺杂P+半导体衬底105上，半导体衬底105的底面上的背面金属101，作为接地端。瞬时电压抑制器(TVS)100包括一个P+区高端控向二极管和稳压二极管的重叠区，一个深度击穿电压(VBD)触发植入层115，植入P+掺杂离子，其中植入层115位于底部外延层110-1和顶部N+源极区125下面的N+掩埋层120之间。稳压二极管从掩埋层120延伸至底部外延层110-1。浅P+植入区130形成在顶部P-外延层110-2的顶面附近，以增强同输入/输出(I/O)金属焊接点135的电接触。顶面大部分被氧化绝缘层145覆盖，留有开口允许Vcc焊接点140和N+源极区域125接触，在高端二极管和稳压二极管重叠区中，输入/输出(I/O)金属焊接点135与浅P+植入区130相接触；在瞬时电压抑制器(TVS)100的右侧，一个输入/输出(I/O)金属焊接点135’与低端二极管的源极区域125’相接触。输入/输出(I/O)金属焊接点135和输入/输出(I/O)金属焊接点135’可以在第三个方向上相连接。N+源极区域125具有一个缺口，高端二极管位于缺口内从顶部P-外延层110-2至N+掩埋层120的位置。低端二极管位于从源极区域125’到双层外延层110的位置。瞬时电压抑制器(TVS)100还包括隔离沟道150将低端控向二极管隔离高端二极管及与其重叠连接在一起的稳压二极管。从浅P+植入区以及P-外延区110-2在它下面的部分，到N+掩埋层120，然后到120下面的P-外延层110-1，有一个寄生纵向PNP晶体管。通过高度掺杂N+掩埋层120，避免了晶体管动作。寄生纵向PNP晶体管是寄生PNPN晶闸管的一部分，形成在输入/输出(I/O)金属焊接点135和135’之间的半导体区域内。一个较弱的PNP晶体管将确保在要求将Vcc和Gnd端处于浮接状态的应用时，寄生晶闸管不开启。一般要求控向二极管不能被击穿，因此稳压二极管的击穿电压要远小于控向二极管的击穿电压。VBD触发层将稳压二极管的击穿电压控制在一个符合要求的较小值上。 

图3为本发明另一种可用的瞬时电压抑制器(TVS)100’的横断面示图。深度击穿电压(VBD)触发层115’由掩膜植入在高端控向二极管下面形成缺口，以避免高掺杂层直接在高端控向二极管下面，除此之外，瞬时电压抑制器(TVS)100’与图2所示的瞬时电压抑制器(TVS)100结构相似。这样就可以避免因疏 忽大意造成P-外延层110-2在P+植入区130下面部分的掺杂浓度升高的情况。该区域的掺杂浓度应保持在较低的水平上，以获得如下所述的低电容。图4为本发明的另一种可用的瞬时电压抑制器(TVS)100”的横断面示图。N+掩埋层120’中有带缺口，深度击穿电压(VBD)触发层115”就在两段N+掩埋层120’中间，而不是在N+掩埋层120’下面，除此之外，瞬时电压抑制器(TVS)100”与图2和图3分别所示的瞬时电压抑制器(TVS)100和瞬时电压抑制器(TVS)100’结构相似。 

图5A和图5B分别为按照图1B-1所示的瞬时电压抑制器(TVS)结构布局的俯视图。如图5A所示，主稳压二极管与高端二极管分别位于不同区域上。相比之下，如图5B所示，高端二极管与稳压二极管重叠，因此图5B中的瞬时电压抑制器(TVS)100所占面积，与图5A中的瞬时电压抑制器(TVS)100相比要小得多。 

图6为电容等效电路的横断面示图，用来计算稳压二极管C_Z分别与高端二极管C_HS和低端二极管C_LS相结合的总电容。假设C_Z远大于C_HS或C_LS，总电容C_Total可以表示为： 

C_Total＝α_PNP*(C_HS)+C_LS+C_(Pad)

其中α_PNP为由P-外延层110-2、N+掩埋层120和P-外延层110-1组成的纵向PNP晶体管发射极到集电极的增益，C(Pad)为焊接点电容。根据上式，为了获得瞬时电压抑制器(TVS)的低电容，必须降低高端控向二极管的电容C_HS和低端控向二极管的电容C_LS。由于C_Z远大于C_HS，并与C_HS并联，因此C_Z对C_Total的影响可忽略。图7为突变N+/P-结的耗尽宽度W_D的示意图。对于一个纵向二极管，耗尽宽度沿竖直方向，因此P层的深度至少应该与耗尽宽度W_D一样大。但是，P层深度不应该超过W_D太多，否则将引起二极管的正向电阻不必要的增加。对于突变N+和P-结，结电容C_j和击穿电压V_BD为： 

C_j＝α(N_A)^1/2

V_BD＝α.(N_A)^-3/4*(NPT) 

其中，N_A为P区的掺杂浓度，NPT为非穿通型击穿电压。当掺杂浓度降低时，控向二极管的电容随击穿电压的升高而降低，图8表示结电容C_j随掺杂浓度的变化情况，图9表示外延层中的耗尽宽度W_D随掺杂浓度的变化情况。如图8所 示，结电容C_j随掺杂浓度的增大而增大。因此，可以通过为P-外延层110-2选取一个较低的掺杂浓度，然后利用上述掺杂浓度，根据图9所示的耗尽层厚度的宽度，找到P-外延层110-2的最佳厚度，来优化瞬时电压抑制器(TVS)。对于高端二极管，P+植入区130和N-型掩埋层(NBL)120之间会形成电容，因此，它们之间的P-外延层110-2区域的垂直距离应与耗尽宽度相匹配，这样才能获得低电容。上述垂直距离还应该接近耗尽宽度，以避免引起二极管的正向电压不必要的增加。对于低端二极管，从源极区域125’到衬底105直接的垂直距离应该与耗尽宽度(考虑到外延层110-1和110-2的掺杂浓度)大致匹配。第一外延层110-1的厚度也应该考虑低端二极管的耗尽宽度和它与高端二极管之间的距离；如果衬底105过于靠近高端二极管，衬底105中的部分掺杂物可能或扩散到第二外延层110-2的区域中接触植入物130下面，并引起第二外延层110-2中的掺杂浓度升高，导致高端二极管的电容升高。在一个较佳实施例中，P-外延层110-1和110-2的掺杂浓度将尽可能地保持在较低的水平，以确保控向二极管中获得低电容。上述的在源极区域125下面的N+掩埋层120，被植入，最大剂量、最小扩散，通过-种自动掺杂过程，同时满足纵向稳压二极管的击穿电压要求。 

图10A至图10D展示了一种在和图3中的器件100’相似的器件中，形成N-型掩埋层(NBL)的方法。图10A为在重掺杂的P+衬底105上，生长一层轻掺杂的第一P-外延层110-1。图10B为使用一种掩膜植入(图中没有给出掩膜)，以便形成N+植入区121。图10C表示一种注入物扩散N+植入区121，以形成N-型掩埋层(NBL)120。在图10C中，为使用另一种掩膜植入(图中没有给出掩膜)，以便在N+植入区121下方，形成P+VBD触发植入层115’。图10D为在第一P-外延层110-1上生长一层第二P-外延层110-2。N-型掩埋层(NBL)120轻微扩散到第二外延层110-2中。 

虽然本发明详细介绍了现有的较佳实施例，但并不能以此局限本发明的范围。例如，半导体区域的导电类型可以变换，即P型区域可以用N型区域代替，反之亦然。在这种情况下，高端二极管和低端二极管的位置应该互换；而且半导体顶端的电压应该更低，底端的电压应该更高。阅读上述公开说明书之后，各种修改和变换，对于本领域的技术人员无疑显而易见。因此，我们要求以附上的 权利要求书，来限定属于本发明范围内的所有修改和变换。 

Claims (27)

1.一种位于半导体衬底上的瞬时电压抑制器器件，其特征在于，包括：

一与稳压二极管相连接的控向二极管对，以抑制瞬时电压，其中所述控向二极管对的每一控向二极管都与稳压二极管相连，作为半导体衬底中的纵向二极管构成一个PN结，以此减小瞬时电压抑制器器件所占的横向面积，并且其中所述控向二极管对包括一个高端控向二极管和一个低端控向二极管；

一第一导电类型的并生长在一第一导电类型的衬底上的包括第一、第二外延层的双层外延层，及在第一和第二外延层的之间的一个第二导电类型的重掺杂的掩埋层，和一个位于掩埋层上面的将掩埋层连接到第二外延层上表面的第二导电类型的源极区域；

其中稳压二极管位于从掩埋层到第一外延层之间，及在源极区域里有缺口使得控向二极管对中第一个控向二极管形成于第二外延层与掩埋层之间，并且另一个源极区域使得控向二极管对中第二个控向二极管形成于该另一源极区域和所述双层外延层之间。

2.根据权利要求1所述的瞬时电压抑制器器件，其特征在于：所述控向二极管对中的第一个控向二极管和稳压二极管沿纵向相互重叠，以进一步减小瞬时电压抑制器器件所占的横向面积。

3.根据权利要求2所述的瞬时电压抑制器器件，其特征在于：所述稳压二极管在一源极区域下面，还包括一个掩埋源极掺杂区，其中所述掩埋源极掺杂区也是所述控向二极管对中的第一个控向二极管PN结的一部分。

4.根据权利要求3所述的瞬时电压抑制器器件，其特征在于：所述控向二极管对中的第一个控向二极管还包括一个轻掺杂衬底外延层，该外延层位于一个掩埋源极掺杂区和一个具有更高掺杂浓度的浅衬底掺杂区之间，以使所述控向二极管对中的第一个控向二极管获得低电容。

5.根据权利要求2所述的瞬时电压抑制器器件，其特征在于：所述控向二极管对中的第二个控向二极管由一源极区域到它下面的外延层之间形成，其中所述的第二个控向二极管并不与稳压二极管纵向重叠。

6.根据权利要求3所述的瞬时电压抑制器器件，其特征在于：在所述的源极区域下面的所述的掩埋的源极掺杂区是重掺杂的，以阻止半导体衬底中的寄生双极晶体管导通。

7.根据权利要求3所述的瞬时电压抑制器器件，其特征在于：瞬时电压抑制器器件的纵向二极管位于具有轻衬底掺杂浓度的外延层中，以减小电容，其有一相应的外延层厚度以优化高端和低端控向二极管正向电阻和结电容。

8.根据权利要求3所述的瞬时电压抑制器器件，其特征在于：所述的源极掺杂区为N型，所述控向二极管对中的第一个控向二极管为高端控向二极管，所述控向二极管对中的第二个控向二极管为低端控向二极管。

9.根据权利要求2所述的瞬时电压抑制器器件，其特征在于：至少一个隔离沟道，用于隔离所述控向二极管对中的第二个控向二极管和与稳压二极管重叠的所述控向二极管对中的第一个控向二极管。

10.一种瞬时电压抑制器器件的制备方法，其特征在于：

制备一与一个纵向稳压二极管相连的纵向控向二极管对，以减小瞬时电压抑制器器件所占的横向面积，其中所述的控向二极管对包括一个高端控向二极管和一个低端控向二极管；

在一半导体衬底上生长一第一外延层，使用一种掩膜植入以便形成一植入区，以形成一掩埋层，使用另一种掩膜植入以便在植入区下方形成一触发植入层，在第一外延层上生长一第二外延层，掩埋层轻微扩散到第二外延层中；

其中稳压二极管位于从掩埋层到第一外延层之间，及在源极区域里有缺口使得控向二极管对中第一个控向二极管形成于第二外延层与掩埋层之间，并且另一个源极区域使得控向二极管对中第二个控向二极管形成于该另一源极区域和所述双层外延层之间。

11.根据权利要求10中所述的制备方法，其特征在于：所述制备与所述的纵向稳压二极管相连的所述纵向控向二极管对的步骤，还包括沿纵向相互重叠制备控向二极管对中的第一个控向二极管以及稳压二极管以进一步减小瞬时电压抑制器器件所占的横向面积。

12.根据权利要求11中所述的制备方法，其特征在于，其中还包括一步：为所述的稳压二极管，制备在源极区域下面的掩埋的源极掺杂区。

13.根据权利要求12中所述的制备方法，其特征在于：制备控向二极管对中所述的第一个控向二极管还包括在掩埋的源极掺杂区和具有较高掺杂浓度的浅衬底掺杂区之间，形成轻掺杂衬底掺杂外延层，以使所述的第一个控向二极管获得低电容和良好的触点。

14.根据权利要求12中所述的制备方法，其特征在于，还包括：在半导体衬底上，制备两个外延层，其中掩埋的源极掺杂区位于所述的两个外延层的结点处。

15.根据权利要求12中所述的制备方法，其特征在于：所述的在源极区域下面制备所述的掩埋的源极掺杂区的步骤中，还包括重掺杂掩埋的源极掺杂区，以消除半导体衬底中的寄生双级晶体管的开启。

16.根据权利要求12中所述的制备方法，其特征在于，还包括：将瞬时电压抑制器器件的所述的纵向二极管，设置在具有轻衬底掺杂浓度的外延层中以减小电容，其有一相应的外延层厚度以优化高端和低端控向二极管的正向电阻和结电容。

17.根据权利要求12中所述的制备方法，其特征在于：源极掺杂为N型，控向二极管对中所述的第一个控向二极管为高端控向二极管，所述的第二个控向二极管为低端控向二极管。

18.根据权利要求11中所述的制备方法，其特征在于，还包括：在所述的半导体衬底中形成至少一个隔离沟道，用于隔离所述控向二极管对中的第二个控向二极管和与稳压二极管重叠的所述控向二极管对中的第一个控向二极管。

19.根据权利要求12中所述的制备方法，其特征在于：制备一个掩埋的源极掺杂区还包括在所述的半导体衬底上生长一个第一外延层，在所述的第一外延层上形成掩膜植入源极掺杂物，在所述的第一外延层上生长一个第二外延层。

20.根据权利要求12中所述的制备方法，其特征在于，还包括：通过挑选一个外延层的低掺杂浓度，来获得低结电容；并通过挑选所述的外延层厚度，来满足所述的高端和低端控向二极管的耗尽宽度，以优化高端和低端控向二极管。

21.根据权利要求20中所述的制备方法，其特征在于：所述优化瞬时电压抑制器器件的所述的高端和低端控向二极管的步骤，还包括挑选所述的外延层的所述的厚度，以避免升高所述的高端和低端控向二极管的正向电阻。

22.一种位于半导体衬底上的瞬时电压抑制器器件，其特征在于，包括：

一种第一导电类型的衬底，其顶部生长一双层外延层，该外延层包括生长在衬底上的一第一导电类型的第一外延层，和生长在第一外延层上的一第一导电类型的第二外延层；

连接纵向稳压二极管的纵向控向二极管对，其中这对控向二极管包括一个高端控向二极管和一个低端控向二极管；

一个第二导电类型的重掺杂的掩埋层，在第一和第二外延层之间，其中所述的稳压二极管位于从掩埋层到第一外延层之间；

一个位于掩埋层上面的第二导电类型的源极区域，将掩埋层连接到第二外延层上表面，其中在源极区域里有缺口，使得控向二极管对中的第一个控向二极管形成于第二外延层与掩埋层之间，并与稳压二极管重叠；并且

另一个源极区域，使得控向二极管对中的第二个控向二极管形成于该另一源极区域和所述双层外延层之间。

23.根据权利要求22中所述的瞬时电压抑制器器件，其特征在于，还包括：一个在掩埋层下面的第一导电类型的击穿电压触发层。

24.根据权利要求23中所述的瞬时电压抑制器器件，其特征在于：所述的击穿电压触发层有一个缺口，触发层并不在所述控向二极管对中的第一个控向二极管下面。

25.根据权利要求23中所述的瞬时电压抑制器器件，其特征在于：所述的掩埋层有一个缺口，其中击穿电压触发层位于缺口中。

26.根据权利要求22中所述的瞬时电压抑制器器件，其特征在于：第一导电类型为P型，第二导电类型为N型，其中所述控向二极管对中的第一个控向二极管为高端二极管，所述第二个控向二极管为低端二极管。

27.根据权利要求22中所述的瞬时电压抑制器器件，其特征在于：保持双层外延层的最少掺杂，以便在所述控向二极管中获得低电容，根据控向二极管的耗尽宽度和正向电阻，来优化其中第一外延层的厚度和第二外延层的厚度。

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