TWI437691B

TWI437691B - 在低電容暫態電壓抑制器(tvs)內整合控向二極體的優化配置

Info

Publication number: TWI437691B
Application number: TW98132926A
Authority: TW
Inventors: Madhur Bobde
Original assignee: Alpha & Omega Semiconductor
Priority date: 2008-10-01
Filing date: 2009-09-29
Publication date: 2014-05-11
Also published as: TW201015703A; CN101930975A; CN101930975B

Description

在低電容暫態電壓抑制器(TVS)內整合控向二極體的優化配置

本發明涉及一種暫態電壓抑制器(TVS)的電路配置和製造方法。更確切地說，本發明涉及一種優化配置整合控向二極體，以便降低暫態電壓抑制器(TVS)電容的改良電路配置和製造方法。

暫態電壓抑制器(TVS)通常用於保護積體電路免受由於大意疏忽造成積體電路過電壓帶來的損害。積體電路的設計是在電壓的正常範圍內工作。然而靜電放電(ESD)、電快速瞬變和閃電、未預見的、不可控的高壓等情況，都會對電路造成嚴重損害。暫態電壓抑制器(TVS)裝置就是為了當上述電壓問題發生時，保護積體電路的功能免受損害。由於積體電路對於過電壓的損害十分敏感，因此當與積體電路一同工作的裝置增加時，那麼更加需要暫態電壓抑制器(TVS)的保護。暫態電壓抑制器(TVS)典型應用於USB電源、資料線路保護、數位視頻界面、高速乙太網、筆記本電腦、監視器和平面顯示器等方面。

第1A-1圖為傳統的帶有二極體陣列的暫態電壓抑制器(TVS)，用於高帶寬資料匯流排的靜電放電(ESD)保護。暫態電壓抑制器(TVS)陣列包括一個主穩壓二極體，同高端控向二極體和低端控向二極體一起工作。高端控向二極體同電壓源Vcc相連，低端控向二極體同接地端GND相連，一個輸入/輸出端連接高端和低端控向二極體。穩壓二極體尺寸較大，可作為從高壓端即Vcc端，到接地電壓端即Gnd端之間的雪崩二極體。當在一個輸入/輸出(I/O)端加上正電壓時，高端二極體提供正相偏壓，並被大的Vcc-Gnd二極體箝位，例如穩壓二極體。高端和低端控向二極體尺寸設計得很小，是為了降低輸入/輸出(I/O)電容，以此減少類似於高速乙太網應用中的高速線路上的插入損耗。

隨著工業的發展，控向二極體與穩壓二極體整合在一起。第1A-2圖和第1A-3圖為控向二極體與穩壓二極體整合的圖示。高端和低端端子從外面不可見。第1A-2圖為高端控向二極體和低端控向二極體與一個單向的穩壓二極體整合示意圖。二極體單元在外面看起來像低電容的穩壓二極體，但在內部，高端和低端二極體與穩壓二極體整合在一起。內電路同第1A-1圖中的電路相同。輸入/輸出(I/O)端子為陰極，接地端GND為陽極，電壓源VCC端為內化的，從外面不可見。第1A-3圖為高端控向二極體和低端控向二極體同一個雙向穩壓二極體電路整合的示意圖。但是，如果用於電子裝置的現代化應用，配有這種整合方式的保護電路的應用不能超出設計面積。而且，必須精心地優化設計，在電容和控向二極體的正相偏壓之間找到最佳的平衡點，以獲得較好的整體電壓箝位元。

第1B圖為傳統的暫態電壓抑制器(TVS)電路圖，第1B-1圖為暫態電壓抑制器(TVS)電路實際裝置的橫斷面視圖，即按照互補金屬氧化物半導體(CMOS)製作工藝，將暫態電壓抑制器(TVS)電路做出積體電路晶片。正如第1B-1圖所示，使用互補金屬氧化物半導體(CMOS) 製作工藝生產二極體、NPN和PNP電晶體，在半導體襯底上，二極體和電晶體會橫向延伸。因此，通過裝置設計和配置生成的暫態電壓抑制器(TVS)電路將在襯底上佔據較大的面積。要想縮小如第1B-1圖所示的，被暫態電壓抑制器(TVS)電路保護的電子裝置絕非易事。

本專利的發明者將待審專利申請US 11/606,602中的暫態電壓抑制器(TVS)電路，用第1C圖所示的裝置配置做了改進，提出了一種新的暫態電壓抑制器(TVS)電路。本申請為部份接續申請案(CIP)，要求聲明申請11/606,602的優先權。本專利申請特此引用專利申請11/606,602中的公開說明，以作參考。第1C圖為在一個P襯底/N-外延層結內形成的，一個帶有主穩壓二極體的暫態電壓抑制器(TVS)電路。如第1C圖所示，由於主穩壓二極體和高端二極體是縱向延伸的，減少了所占的面積，所以暫態電壓抑制器(TVS)電路有了明顯的改進。此電路使用兩個輸入/輸出(I/O)端與兩套相應的高端和低端二極體對，但高端和低端二極體中每個區域的導電類型卻是相反的。高端控向二極體還與帶有隔離溝道絕緣溝的主穩壓二極體絕緣，這就避免了因大意疏忽而造成橫向寄生電晶體的開啟。

儘管如此，仍然需要減小高端和低端控向二極體所占的面積。而且，還要進一步降低控向二極體的電容。因此，有必要通過新的結構佈局和製作方法，設計和改進裝置配置方法。新的裝置配置和製作方法，還必須考慮外延層的設計優化工藝，可控的摻雜濃度和外延層厚度，以便在降低電容和保持適當的齊納擊穿電壓之間找到最好的平衡點。

因此，電路設計和裝置製造領域，必須提供新的、改良的電路配置和製作工藝方法，以解決上述難題。更確切地說，有必要改良暫態電壓抑制器(TVS)電路，為可擕式電子裝置，提供帶有低電容和良好的電壓嵌位元的、低成本、高密度的暫態電壓抑制器(TVS)電路。

因此，本發明一方面是用高端二極體、低端二極體作為控向二極體，改良暫態電壓抑制器(TVS)的結構配置。控向二極體對與主穩壓二極體配合，其中高端二極體、低端二極體和主穩壓二極體都是半導體襯底中的縱向二極體。高端二極體與主穩壓二極體重疊，因此暫態電壓抑制器(TVS)所占面積明顯較小，也就使得由本發明改良後的暫態電壓抑制器(TVS)保護的電子裝置進一步小型化。本發明所述的低成本的暫態電壓抑制器(TVS)電路能夠通過很小的矽片尺寸，獲得暫態電壓抑制器(TVS)保護，克服和解決了上述傳統儀器配置和暫態電壓抑制器(TVS)裝置製造方法的局限性與困難。

另外，本發明另一方面是用包括高端控向二極體和低端控向二極體的控向二極體對，改良暫態電壓抑制器(TVS)的結構配置。控向二極體與主穩壓二極體配合，其中高端二極體、低端二極體和主穩壓二極體都是半導體襯底中的縱向二極體。與平行結構相比，縱向二極體結構要求晶片尺寸更小，因為它們的頂面上僅有一面端子，而平行裝置結構的頂面兩面都有端子。

本發明另一方面是每一個二極體都是頂面上有一個單端子，並且底面上也有一個端子，這就避免了頂面兩面有端子帶來的不良的影響。所述的縱向二極體不同於頂面兩面都有端子的結構，這就限制了在頂面附近從一個端子到另一個端子的平行電流，從而帶來更高的串聯電阻。相比較而言，本發明的裝置縱向電流流經頂面和底面端子之間，將電流傳到半導體裏，因此串聯電阻更低，最大電流密度更高，裝置的性能大幅提升。

本發明的另一方面是用高端二極體、低端二極體作為控向二極體，與半導體襯底中的主穩壓二極體連接，改良暫態電壓抑制器(TVS)的結構配置。通過輕摻雜位於N-型掩埋層(NBL)和淺P+區之間的外延層，縱向結構帶來的較好的電流擴散，本發明的高端二極體能夠顯著地降低接面電容。重摻雜N-型掩埋層(NBL)，進一步提高N-型掩埋層(NBL)的擴散電流。

本發明的另一方面是用高端二極體、低端二極體作為控向二極體，與半導體襯底中的主穩壓二極體連接，改良暫態電壓抑制器(TVS)的結構配置。高端二極體、低端二極體和主穩壓二極體都是半導體襯底中的縱向二極體，因此沒有表面電流。如上所述，由於本發明的縱向二極體結構具有較低的串聯電阻(導致更低的功率耗散)以及更好的電流擴散，因此本發明所述的暫態電壓抑制器(TVS)裝置的耐用性得到了改善和提高。

本發明的另一方面是用高端二極體、低端二極體作為控向二極體，與半導體襯底中的帶有N+摻雜掩埋層(NBL)的主穩壓二極體連接，改良暫態電壓抑制器(TVS)的結構配置。按此配置，由於重摻雜的N+摻雜掩埋層(NBL)會通過寄生縱向PNP電晶體，抑制電晶體動作，因此裝置的性能得到了改善。該寄生縱向PNP電晶體為從一個I/O端到另一個I/O端所形成寄生晶閘管(PNPN)結構的一部分。一個較弱的PNP電晶體將確保在要求Vcc和Gnd端處於浮接狀態的應用時，寄生晶閘管不開啟。

本發明的另一方面是用高端二極體、低端二極體作為控向二極體，與半導體襯底中的帶有N+摻雜掩埋層(NBL)的主穩壓二極體連接，改良暫態電壓抑制器(TVS)的結構配置。接面電容強烈依賴於摻雜濃度，若將摻雜濃度降低一個數量級，接面電容會降低70%。

在一個較佳實施例中，本發明介紹了一種暫態電壓抑制(TVS)裝置，配置在半導體襯底上，包括一個低端控向二極體和一個高端控向二極體，與主穩壓二極體相連，以抑制暫態電壓。與所述的穩壓二極體相連的所述的低端控向二極體和高端控向二極體置於半導體襯底中，每一個都是二極體襯底中的縱向二極體，因此減少了暫態電壓抑制(TVS)裝置所占的橫向面積。在一個典型實施例中，高端控向二極體和穩壓二極體在縱向方向上相互重疊，進一步減少了暫態電壓抑制(TVS)裝置所占的橫向面積。在另一典型實施例中，穩壓二極體還包括源極下面的一個掩埋源極-摻雜區域。在一個典型實施例中，在掩埋源極摻雜層和一較高摻雜濃度的淺襯底摻雜區之間，高端控向二極體還包括一個輕摻雜襯底摻雜的外延層以獲得高端控向二極體的低接面電容。在另一典型實施例中，高壓電極位於半導體襯底的頂面上，低壓電極位於半導體襯底的底面上，通過與作為縱向二極體的穩壓二極體相連的低端控向二極體和高端控向二極體傳導電流，這就完全消除了半導體橫向的表面電流。在另一典型實施例中，在源極下的深掩埋源極摻雜區消除了由開通半導體襯底中寄生雙極電晶體引起的鎖閂。在另一典型實施例中，暫態電壓抑制(TVS)裝置的縱向二極體位於具有輕襯底摻雜濃度的外延層內，降低對應的外延層厚度的電容，以優化高端和低端控向二極體的擊穿電壓。在另一典型實施例中，可通過自動摻雜形成具有最大源極摻雜濃度的掩埋源極摻雜區，無需擴散，並且符合縱向齊納擊穿電壓的要求。

在另一較佳實施例中，本發明還介紹了一種用作積體電路(IC)的電子裝置，其中所述的電子裝置還包括一個暫態電壓抑制(TVS)裝置，以抑制電子裝置中的暫態電壓。暫態電壓抑制(TVS)裝置位於半導體襯底上，包括與主穩壓二極體相連的低端控向二極體和高端控向二極體，以抑制暫態電壓。與主穩壓二極體相連的低端控向二極體和高端控向二極體位於半導體襯底中，在其中構成了一個縱向PN接面，即縱向二極體，因此減少了暫態電壓抑制(TVS)裝置所占的橫向區域。在一典型實施例中，高端控向二極體和穩壓二極體在縱向方向上相互重疊，進一步減少了暫態電壓抑制(TVS)裝置所占的橫向區域。在另一典型實施例中，穩壓二極體還包括一個在源極區域下的掩埋源極-摻雜區。在另一典型實施例中，在掩埋源極摻雜層和一較高摻雜濃度的淺襯底摻雜區之間，高端控向二極體還包括一個輕摻雜襯底摻雜的外延層以獲得高端控向二極體的低接面電容。在另一典型實施例中，高壓電極位於半導體襯底的頂面上，低壓電極位於半導體襯底的底面上，通過與作為縱向二極體的穩壓二極體相連的低端控向二極體和高端控向二極體傳導電流，這就完全消除了半導體橫向的表面電流。在另一典型實施例中，在源極下的深掩埋源極摻雜區消除了由開通半導體襯底中寄生雙極電晶體引起的鎖閂。在另一典型實施例中，暫態電壓抑制(TVS)裝置的縱向二極體位於具有輕襯底摻雜濃度的外延層中，降低對應的外延層厚度的電容，以優化高端和低端控向二極體的擊穿電壓。在另一典型實施例中，可通過自動摻雜形成具有最大源極摻雜濃度的掩埋源極摻雜區，無需擴散，並且符合縱向齊納擊穿電壓的要求。

本發明還介紹了一種帶有集成暫態電壓抑制(TVS)電路的電子裝置製造方法。該方法包括一個使用標準的DMOS製造工藝來製作縱向PN接面的工序，起到與縱向穩壓二極體相連的低端控向二極體和高端控向二極體的作用，以減小暫態電壓抑制(TVS)裝置所占的橫向區域。

閱讀以下各種附圖和圖形所示的較佳實施例的詳細說明後，對於本領域的技術人員，本發明的這些以及其他情況和優勢將顯而易見。

I/O‧‧‧輸入/輸出

101‧‧‧背面金屬

105‧‧‧重摻雜P+半導體襯底

110‧‧‧雙層外延層

110-1、110-2‧‧‧P-外延層

120、120’‧‧‧N-型掩埋層

115‧‧‧植入層

125、125’‧‧‧N+源極區域

130‧‧‧P+植入區

135、135’‧‧‧金屬焊接點

140‧‧‧Vcc焊接點

145‧‧‧氧化絕緣層

150‧‧‧隔離溝道

115’‧‧‧觸發層

100、100’、100”、TVS‧‧‧暫態電壓抑制器

CLS‧‧‧低端二極體

CHS‧‧‧高端二極體

WD‧‧‧耗盡寬度

121‧‧‧N+植入區

第1A-1圖表示配有二極體陣列的傳統暫態電壓抑制(TVS)電路，通常用於靜電放電(ESD)保護。

第1A-2圖和第1A-3圖分別為控向二極體與穩壓二極體整合在一起，以便在單向和雙向閉鎖暫態電壓抑制(TVS)二極體獲得低電容的示意圖。

第1B圖為傳統暫態電壓抑制(TVS)電路的標準電路圖，第1B-1圖、第1B-2圖和第1B-3圖為暫態電壓抑制器(TVS)電路實際裝置的橫斷面視圖，即按照互補金屬氧化物半導體(CMOS)製作工藝，將暫態電壓抑制器(TVS)電路做出積體電路晶片。

第1C圖為配有二極體的暫態電壓抑制器(TVS)電路，作為縱向二極體，以減小暫態電壓抑制器(TVS)電路的尺寸。

第2圖至第4圖為穩壓二極體與高端和低端控向二極體集成的橫斷面試圖，用來說明配有N+掩埋層和隔離溝道的暫態電壓抑制器(TVS)裝置的電路，以形成本發明所述的縱向暫態電壓抑制器(TVS)二極體陣列，減小二極體陣列所占的面積。

第5A圖至第5B圖為暫態電壓抑制器(TVS)裝置佈局的頂視圖，以說明實施本發明的縱向二極體陣列所要求的減小的面積。

第6圖為配有N-掩埋層(NBL)TVS齊納的暫態電壓抑制器(TVS)電路的電容部分的橫斷面示圖。

第7圖為控向二極體的低電容設計示意圖，以優化本發明中的設計參數。

第8圖為接面電容隨突變N+-P結的摻雜濃度ND的變化曲線。

第9圖為耗盡寬度WD隨突變N+-P結的摻雜濃度ND的變化曲線。

第10A圖至第10D圖為N+摻雜掩埋層(NBL)和觸發植入層的形成橫斷面示圖。

參考第2圖，本發明暫態電壓抑制器(TVS)100的等效電路的側向橫斷面示圖。暫態電壓抑制器(TVS)100形成於重摻雜P+半導體襯底105上，一個底部P-外延層110-1和一個頂部P-外延層110-2構成P雙層外延層110，位於重摻雜P+半導體襯底105上，半導體襯底105的底面上的背面金屬101，作為接地端。暫態電壓抑制器(TVS)100包括一個P+區高端控向二極體和穩壓二極體的重疊區，一個深度擊穿電壓(VBD)觸發植入層115，植入P+摻雜離子，其中植入層115位於底部外延層110-1和頂部N+源極區125下面的N+掩埋層120之間。穩壓二極體從掩埋層120延伸至底部外延層110-1。淺P+植入區130形成在頂部P-外延層110-2的頂面附近，以增強同輸入/輸出(I/O)金屬焊接點135的電接觸。頂面大部分被氧化絕緣層145覆蓋，留有開口允許Vcc焊接點140和N+源極區域125接觸，在高端二極體和穩壓二極體重疊區中，輸入/輸出(I/O)金屬焊接點135與淺P+植入區130相接觸；在暫態電壓抑制器(TVS)100的右側，一個輸入/輸出(I/O)金屬焊接點135’與低端二極體的源極區域125’相接觸。輸入/輸出(I/O)金屬焊接點135和輸入/輸出(I/O)金屬焊接點135’可以在第三個方向上相連接。N+源極區域125具有一個缺口，高端二極體位於缺口內從頂部P-外延層110-2至N+掩埋層120的位置。低端二極體位於從源極區域125’到雙層外延層110的位置。暫態電壓抑制器(TVS)100還包括隔離溝道150將低端控向二極體隔離高端二極體及與其重疊連接在一起的穩壓二極體。從淺P+植入區以及P-外延區110-2在它下面的部分，到N+掩埋層120，然後到120下面的P-外延層110-1，有一個寄生縱向PNP電晶體。通過高度摻雜N+掩埋層120，避免了電晶體動作。寄生縱向PNP電晶體是寄生PNPN晶閘管的一部分，形成在輸入/輸出(I/O)金屬焊接點135和135’之間的半導體區域內。一個較弱的PNP電晶體將確保在要求將Vcc和Gnd端處於浮接狀態的應用時，寄生晶閘管不開啟。一般要求控向二極體不能被擊穿，因此穩壓二極體的擊穿電壓要遠小於控向二極體的擊穿電壓。VBD觸發層將穩壓二極體的擊穿電壓控制在一個符合要求的較小值上。

第3圖為本發明另一種可用的暫態電壓抑制器(TVS)100’的橫斷面示圖。深度擊穿電壓(VBD)觸發層115’由掩膜植入在高端控向二極體下面形成缺口，以避免高摻雜層直接在高端控向二極體下面，除此之外，暫態電壓抑制器(TVS)100’與第2圖所示的暫態電壓抑制器(TVS)100結構相似。這樣就可以避免因疏忽大意造成P-外延層110-2在P+植入區130下面部分的摻雜濃度升高的情況。該區域的摻雜濃度應保持在較低的水準上，以獲得如下所述的低電容。第4圖為本發明的另一種可用的暫態電壓抑制器(TVS)100”的橫斷面示圖。N+掩埋層120’中有帶缺口，深度擊穿電壓(VBD)觸發層115”就在兩段N+掩埋層120’中間，而不是在N+掩埋層120’下面，除此之外，暫態電壓抑制器(TVS)100”與第2圖和第3圖分別所示的暫態電壓抑制器(TVS)100和暫態電壓抑制器(TVS)100’結構相似。

第5A圖和第5B圖分別為按照第1B-1圖和第1B-2圖所示的暫態電壓抑制器(TVS)結構佈局的俯視圖。如第5A圖所示，主穩壓二極體與高端二極體分別位於不同區域上。相比之下，如第5B圖所示，高端二極體與穩壓二極體重疊，因此第5B圖中的暫態電壓抑制器(TVS)100所占面積，與第5A圖中的暫態電壓抑制器(TVS)100相比要小得多。

第6圖為電容等效電路的橫斷面示圖，用來計算穩壓二極體CZ分別與高端二極體CHS和低端二極體CLS相結合的總電容。假設CZ遠大於CHS或CLS，總電容CTotal可以表示為：CTotal=α PNP*(CHS)+CLS+C(Pad)

其中α PNP為由P-外延層110-2、N+掩埋層120和P-外延層110-1組成的縱向PNP電晶體發射極到集電極的增益，C(Pad)為焊接點電容。根據上式，為了獲得暫態電壓抑制器(TVS)的低電容，必須降低高端控向二極體的電容CHS和低端控向二極體的電容CLS。由於CZ遠大於 CHS，並與CHS並聯，因此CZ對CTotal的影響可忽略。第7圖為突變N+/P-結的耗盡寬度WD的示意圖。對於一個縱向二極體，耗盡寬度沿豎直方向，因此P層的深度至少應該與耗盡寬度WD一樣大。但是，P層深度不應該超過WD太多，否則將引起二極體的正向電阻不必要的增加。對於突變N+和P-結，接面電容Cj和擊穿電壓VBD為：Cj=α(NA)1/2

VBD=α(NA)-3/4 *(NPT)

其中，NA為P區的摻雜濃度，NPT為非穿通型擊穿電壓。當摻雜濃度降低時，控向二極體的電容隨擊穿電壓的升高而降低，第8圖表示接面電容Cj隨摻雜濃度的變化情況，第9圖表示外延層中的耗盡寬度WD隨摻雜濃度的變化情況。如第8圖所示，接面電容Cj隨摻雜濃度的增大而增大。因此，可以通過為P-外延層110-2選取一個較低的摻雜濃度，然後利用上述摻雜濃度，根據第9圖所示的耗盡層厚度的寬度，找到P-外延層110-2的最佳厚度，來優化暫態電壓抑制器(TVS)。對於高端二極體，P+植入區130和N-型掩埋增(NBL)120之間會形成電容，因此，它們之間的P-外延層110-2區域的垂直距離應與耗盡寬度相匹配，這樣才能獲得低電容。上述垂直距離還應該接近耗盡寬度，以避免引起二極體的正向電壓不必要的增加。對於低端二極體，從源極區域125’到襯底105直接的垂直距離應該與耗盡寬度(考慮到外延層110-1和110-2的摻雜濃度)大致匹配。第一外延層110-1的厚度也應該考慮低端二極體的耗盡寬度和它與高端二極體之間的距離；如果襯底105過於靠近高端二極體，襯底105中的部分摻雜物可能或擴散到第二外延層110-2的區域中接觸植入物130下面，並引起第二外延層110-2中的摻雜濃度升高，導致高端二極體的電容升高。在一個較佳實施例中，P-外延層110-1和110-2的摻雜濃度將盡可能地保持在較低的水準，以確保控向二極體中獲得低電容。上述的在源極區域125下面的N+掩埋層120，被植入，最大劑量、最小擴散，通過一種自動摻雜過程，同時滿足縱向穩壓二極體的擊穿電壓要求。

第10A圖至第10D圖展示了一種在和第3圖中的裝置100’相似的裝置中，形成N-型掩埋層(NBL)的方法。第10A圖為在重摻雜的P+襯底105上，生長一層輕摻雜的第一P-外延層110-1。第10B圖為使用一種掩膜植入(圖中沒有給出掩膜)，以便形成N+植入區121。第10C圖表示一種注入物擴散N+植入區121，以形成N-型掩埋層(NBL)120。在第10C圖中，為使用另一種掩膜植入(圖中沒有給出掩膜)，以便在N+植入區121下方，形成P+VBD觸發植入層115’。第10D圖為在第一P-外延層110-1上生長一層第二P-外延層110-2。N-型掩埋層(NBL)120輕微擴散到第二外延層110-2中。

雖然本發明詳細介紹了現有的較佳實施例，但並不能以此局限本發明的範圍。例如，半導體區域的導電類型可以變換，即P型區域可以用N型區域代替，反之亦然。在這種情況下，高端二極體和低端二極體的位置應該互換；而且半導體頂端的電壓應該更低，底端的電壓應該更高。閱讀上述公開說明書之後，各種修改和變換，對於本領域的技術人員無疑顯而易見。因此，我們要求以附上的申請專利範圍，來限定屬於本發明範圍內的所有修改和變換。