CN110021671B - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN110021671B
CN110021671B CN201811610995.8A CN201811610995A CN110021671B CN 110021671 B CN110021671 B CN 110021671B CN 201811610995 A CN201811610995 A CN 201811610995A CN 110021671 B CN110021671 B CN 110021671B
Authority
CN
China
Prior art keywords
type
epitaxial layer
conductive type
conductivity
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811610995.8A
Other languages
English (en)
Other versions
CN110021671A (zh
Inventor
韦维克
陈柏安
廖锦源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nuvoton Technology Corp
Original Assignee
Nuvoton Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nuvoton Technology Corp filed Critical Nuvoton Technology Corp
Publication of CN110021671A publication Critical patent/CN110021671A/zh
Application granted granted Critical
Publication of CN110021671B publication Critical patent/CN110021671B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/62—Protection against overvoltage, e.g. fuses, shunts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/0814—Diodes only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8611—Planar PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

本发明提供一种半导体装置及其制造方法，其中半导体装置包括基板，其具有第一导电类型；第二导电类型第一外延层，设置于基板上；第二导电类型第二外延层，设置于第二导电类型第一外延层上；基板的主动区包括：第一导电类型埋藏层，设置于第二导电类型第一外延层和第二导电类型第二外延层内；第一导电类型掺杂阱，设置于上述第二导电类型第二外延层内；第二导电类型重掺杂区，设置于第一导电类型掺杂阱上；第一沟槽隔离物，设置于上述基板中；第一导电类型掺杂区，设置于上述第一沟槽隔离物的一底面和上述第一导电类型埋藏层之间。

Description

半导体装置及其制造方法
技术领域
本发明实施例有关于一种半导体装置及其制造方法，特别是有关于一种瞬间电压抑制二极管装置及其制造方法。
背景技术
瞬间电压抑制二极管(transient-voltage-suppression(TVS)diode，以下简称TVS二极管)通常用于保护集成电路不受例如静电放电效应(ESD)，快速瞬态电压(或电流)或闪电等意外发生的瞬间过电压(或电流)事件而损毁。TVS二极管在承受上述瞬间过电压(或电流)事件时，TVS二极管的工作阻抗立即降至极低的导通值，从而会允许大电流通过，同时把电压钳制在一预定水准。因此，TVS二极管可以广泛地应用于通用串行总线(USB)电源线和数据线、数字视讯界面、高速乙太网路、笔记型电脑，显示器或平面显示器等方面，以做为电路保护元件。然而，TVS二极管持续面临的技术挑战为：进一步降低电容值的同时维持简单且低成本的工艺。
因此，在此技术领域中，有需要一种瞬间电压抑制二极管，以改善上述缺点。
发明内容
本发明的一实施例提供一种半导体装置。上述半导体装置包括一基板，上述基板具有一第一导电类型并具有一主动区；一第二导电类型第一外延层，设置于上述基板上，其中上述第二导电类型第一外延层具有一第二导电类型，且上述第二导电类型不同于上述第一导电类型；一第二导电类型第二外延层，设置于上述第二导电类型第一外延层上，其中上述第二导电类型第二外延层具有上述第二导电类型；其中上述主动区包括：一第一导电类型埋藏层，设置于上述第二导电类型第一外延层和上述第二导电类型第二外延层内；一第一导电类型掺杂阱，设置于上述第二导电类型第二外延层内且具有上述第一导电类型；一第二导电类型重掺杂区，设置于上述第一导电类型掺杂阱上且具有上述第二导电类型；一第一沟槽隔离物，设置于上述基板中；一第一导电类型掺杂区，设置于上述第一沟槽隔离物的一底面和上述第一导电类型埋藏层之间。
本发明的又一实施例提供一种半导体装置的制造方法。上述半导体装置的制造方法包括提供一基板，上述基板具有一第一导电类型并具有一主动区；进行一第一外延成长工艺，于上述基板上外延成长一第二导电类型第一外延层，其中上述第二导电类型第一外延层具有一第二导电类型，且上述第二导电类型不同于上述第一导电类型；进行一第一离子注入工艺，于上述主动区中的上述第二导电类型第一外延层中形成一第一导电类型埋藏层，其中上述第一导电类型埋藏层具有上述第一导电类型；进行一第二外延成长工艺，于上述第二导电类型第一外延层上外延成长一第二导电类型第二外延层，其中上述第二导电类型第二外延层具有上述第二导电类型；于上述主动区内的上述第二导电类型第二外延层中形成一第一沟槽，上述第一沟槽的一底面位于上述第二导电类型第二外延层的一顶面和上述第一导电类型埋藏层之间；进行一第二离子注入工艺，于上述第一沟槽的上述底面暴露出来的上述第二导电类型第二外延层中形成一第一导电类型掺杂区；于上述第一沟槽中形成一第一沟槽隔离物，且于主动区的一边界上形成一第二沟槽隔离物；进行一第三离子注入工艺，于上述第一主动区中的上述第二导电类型第二外延层中形成一第一导电类型掺杂阱，其中上述第一导电类型掺杂阱具有上述第一导电类型。
附图说明
图1～图9显示本发明一些实施例的半导体装置的工艺剖面示意图。
附图标记：
200～基板；
201、207、211～顶面；
202～沟槽隔离物定义区；
204～主动区；
206～第二导电类型外延层；
208～第一导电类型埋藏层；
208A～扩散后的第一导电类型埋藏层；
209、216、226、229～底面；
209A、223、223A～边界；
210～第二导电类型外延层；
212～沟槽；
214～侧面；
220～沟槽离子注入工艺；
222～第一导电类型掺杂区；
222A～扩散后的第一导电类型掺杂区；
228、230～沟槽隔离物；
232～离子注入工艺；
234～第一导电类型掺杂阱；
236～第一导电类型重掺杂区；
238～第二导电类型重掺杂区；
300～高电压节点；
500～半导体装置；
H1、H2～深度；
T1、T2～厚度；
D1、D2、D3～二极管；
GND～接地端。
具体实施方式
为了让本发明的目的、特征、及优点能更明显易懂，下文特举实施例，并配合所附附图，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置是为说明之用，并非用以限制本发明。且实施例中附图标号的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
本发明实施例提供一种半导体装置及其制造方法，例如为一种瞬间电压抑制二极管装置及其制造方法。于制造瞬间电压抑制二极管装置的期间，在形成与外延层导电类型相反的埋藏掺杂层(buried layer)和掺杂阱的两道离子注入工艺之间，在主动区(元件区)内的埋藏掺杂层的正上方形成一较浅的沟槽并进行一沟槽离子注入工艺，以从上述较浅沟槽的底面注入与埋藏掺杂层相同导电类型的掺质，并于形成填充上述较浅沟槽的隔绝物之后进行与沟槽离子注入工艺相同条件的掺杂阱离子注入工艺。上述较浅沟槽和沟槽离子注入工艺可形成用以连接相同相同导电类型但不同深度的埋藏掺杂层和掺杂阱的连接掺杂区，可避免因为现有工艺造成埋藏掺杂层和掺杂阱的连接不良而形成不想要的硅控整流器(silicon controlled rectifier)结构。并且，可使用较低注入能量(例如千电子伏特(KeV))的离子注入机台形成具较深深度(6～8μm)的掺杂区。
图1～图9显示本发明一些实施例的半导体装置500的工艺剖面示意图。图1～图9所示的工艺用以形成例如为一瞬间电压抑制二极管装置(transient-voltage-suppression(TVS)diode device)的半导体装置500。然而，图1～图9所示的工艺也可用于其他类型的半导体装置。请参考图1，首先提供基板200，上述基板200掺杂掺质以具有第一导电类型。举例来说，当第一导电类型为P型时，上述基板200可为一P型基板。在本发明一些实施例中，基板200的掺杂浓度可为约1019-1021/cm3，因而基板200可为重掺杂P型基板。在本发明一些实施例中，上述基板200可为硅基板。在本发明其他实施例中，可利用锗化硅(SiGe)、块状半导体(bulk semiconductor)、应变半导体(strained semiconductor)、化合物半导体(compound semiconductor)，或其他常用的半导体基板做为基板200。
如图1所示，基板200包括多个沟槽隔离物定义区202，以定义出用以形成半导体装置的主动区(active region)204的位置。在本发明一些实施例中，主动区204提供一个半导体装置形成于其上，因而上述主动区204又可视为一元件区(device region)。因此，用于电性隔离不同元件(或元件区)的沟槽隔离物定义区202可位于主动区204的一边界上。在如图1所示的一些实施例中，上述沟槽隔离物定义区202沿垂直于基板200的一顶面201的一方向延伸且沿平行于基板200的顶面201的另一方向配置，定义出基板200的主动区204。在本发明其他实施例中，可增加上述沟槽隔离物的数量以将基板200划分为多个相邻的主动区。
请再参考图2，接着，进行一外延成长(epitaxial growth)工艺，以于基板200的一顶面201上全面性外延成长一第二导电类型外延层206。上述外延成长工艺可包括例如金属有机物化学气相沉积法(MOCVD)、金属有机物化学气相外延法(MOVPE)、等离子增强型化学气相沉积法(plasma-enhanced CVD)、遥控等离子化学气相沉积法(RP-CVD)、分子束外延法(MBE)、氢化物气相外延法(HVPE)、液相外延法(LPE)、氯化物气相外延法(Cl-VPE)或类似的方法。在本发明一些实施例中，可于进行外延成长工艺时，于反应气体中加入磷化氢(phosphine)或砷化三氢(arsine)进行原位(in-situ)掺杂以形成上述第二导电类型外延层206。本发明一些实施例中，可先外延成长未掺杂的外延层(图未显示)，之后再以磷离子或砷离子掺杂上述未掺杂的外延层以形成第二导电类型外延层206。
上述第二导电类型外延层206的材质可包括硅、锗、硅与锗、III-V族化合物或上述的组合。上述第二导电类型外延层206具有一第二导电类型，且第二导电类型不同于第一导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且第二导电类型外延层206可视为一N型外延层206。在本发明一些实施例中，第二导电类型外延层206的掺杂浓度可为约1010-1016/cm3。第二导电类型外延层206的厚度T1可为约3μm至约8μm，例如为约5μm。
接着，请参考图3，进行一离子注入工艺，于主动区204中的第二导电类型外延层206中形成一第一导电类型埋藏层208。上述第一导电类型埋藏层208具有第一导电类型。举例来说，当第一导电类型为P型时，上述第一导电类型埋藏层208可视为一P型埋藏层(P-type buried layer)208。在本发明一些实施例中，上述第一导电类型埋藏层208的掺杂浓度大于具第一导电类型的基板200的掺杂浓度。举例来说，上述第一导电类型埋藏层208的掺杂浓度可为约1018-1021/cm3。并且，上述第一导电类型埋藏层208的一顶面对齐第二导电类型外延层206的一顶面207，上述第一导电类型埋藏层208的一底面209位于第二导电类型外延层206内而未延伸接触第二导电类型外延层206和基板200之间的界面(位置同基板200的顶面201)。另外，第一导电类型埋藏层208的两侧边分别位于沟槽隔离物定义区202中。在本发明一些实施例中，形成上述第一导电类型埋藏层208之后，可进行一退火工艺，以使第一导电类型埋藏层208中的掺质均匀扩散。
接着，请参考图4，进行另一外延成长工艺，于第二导电类型外延层206上全面性外延一第二导电类型外延层210。第二导电类型外延层210完全覆盖第二导电类型外延层206，且使第二导电类型外延层206的顶面207和底面(位置同基板200的顶面201)分别邻接于第二导电类型外延层210的底面和基板200的顶面201。第二导电类型外延层210具有第二导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且第二导电类型外延层210可视为一N型外延层210。在本发明一些实施例中，上述第二导电类型外延层210的工艺、掺杂浓度和厚度T2可相同或类似于第二导电类型外延层206。在本发明其他实施例中，上述第二导电类型外延层210的厚度T2可大于或小于第二导电类型外延层206的厚度T1。
在本发明一些实施例中，形成上述第二导电类型外延层210的工艺期间，位于第二导电类型外延层206内的第一导电类型埋藏层208中的掺质可从第二导电类型外延层206扩散至部分第二导电类型外延层210中以形成扩散后的第一导电类型埋藏层208A。因此，扩散后的第一导电类型埋藏层208A位于第二导电类型外延层206和第二导电类型外延层210中，且接近于第二导电类型外延层206和第二导电类型外延层210之间的界面(位置同第二导电类型外延层206的顶面207)。
在本发明其他实施例中，可利用一道外延工艺形成较厚的第二导电类型外延单层取代利用两道外延工艺分别形成具较薄厚度的第二导电类型外延层206和210。因此，第二导电类型外延单层的厚度可为第二导电类型外延层206和210总厚度(厚度T1和厚度T2的总合)。并且，可于形成第一导电类型外延单层之后进行一离子注入工艺，以于其中形成第一导电类型埋藏层208。
接着，请参考图5，进行一图案化工艺，于主动区204内的第二导电类型第二外延层210中形成一个或多个沟槽212。在本发明一些实施例中，图案化工艺包括一光刻工艺及一后续的腐蚀工艺。上述光刻工艺用以于第二导电类型第二外延层210的一顶面211上形成例如一光阻图案或一硬遮罩图案的一遮罩图案(图未显示)。上述遮罩图案可具有开口，以暴露出部分第二导电类型第二外延层210。接着，上述腐蚀工艺骤于上述基板200的沟槽隔离物定义区202之间(或被沟槽隔离物定义区202包围的)的主动区204中移除部分第二导电类型外延层210，以形成多个沟槽212。
每一个沟槽212分别从第二导电类型外延层210的顶面211延伸穿过部分第二导电类型外延层210。在本发明一些实施例中，每一个沟槽212具有一深度H1(从第二导电类型外延层210的顶面211至沟槽212的一底面216)，且沟槽212的深度H1小于第二导电类型外延层210的厚度T2。并且，每一个沟槽212的底面216位于第二导电类型第二外延层210的顶面211和扩散后的第一导电类型埋藏层208A之间。换句话说，第一导电类型埋藏层208A位于沟槽212的底面216的正下方，且扩散后的第一导电类型埋藏层208A的边界209A与沟槽212的底面216之间相隔一距离。上述腐蚀步骤包括干腐蚀、湿腐蚀或上述的组合。上述湿腐蚀可包括浸洗腐蚀(immersion etching)、喷洗腐蚀(spray etching)、上述组合、或其它适合的干腐蚀。上述干腐蚀步骤包括电容耦合等离子腐蚀、感应耦合型等离子腐蚀、螺旋等离子腐蚀、电子回旋共振等离子腐蚀、上述的组合、或其它适合的干腐蚀。上述干腐蚀步骤使用的气体可包括惰性气体、含氟气体、含氯气体、含溴气体、含碘气体、上述气体的组合或其它任何适合的气体。在本发明一些实施例中，上述干腐蚀步骤使用的气体包括Ar、CF4、SF6、CH2F2、CHF3、C2F6、Cl2、CHCl3、CCl4、HBr、CHBr3、BF3、BCl3、上述气体的组合或其它任何适合的气体。
接着，请参考图6，进行一沟槽离子注入工艺220，于沟槽212的底面216和侧面214暴露出来的部分第二导电类型第二外延层210中形成一第一导电类型掺杂区222，且上述第一导电类型掺杂区222具有第一导电类型。举例来说，当第一导电类型为P型时，上述第一导电类型掺杂区222可视为一P型掺杂区222。在本发明一些实施例中，第一导电类型掺杂区222可包围沟槽212的底面216。或者，第一导电类型掺杂区222可包围沟槽212的部分侧面214。因此，第一导电类型掺杂区222的深度可依据沟槽212的深度H1而定。并且，第一导电类型掺杂区222的一边界223可与扩散后的第一导电类型埋藏层208A的边界209A重迭或相隔距离可小于或等于1μm。在本发明一些实施例中，第一导电类型掺杂区222的掺杂浓度可为约1017-1020/cm3。在本发明一些实施例中，上述扩散后的第一导电类型埋藏层208A的掺杂浓度可设计大于第一导电类型掺杂区222的掺杂浓度至少一个数量级。举例来说，当第一导电类型掺杂区222的掺杂浓度为1017/cm3时，第一导电类型埋藏层208的掺杂浓度可为1018-1021/cm3。
接着，请参考图7，于主动区204内的沟槽212(图6所示)中形成沟槽隔离物228，且同时于主动区204的沟槽隔离物定义区202中(意即主动区204的边界上)形成沟槽隔离物230。在本发明一些实施例中，位于主动区204内的沟槽隔离物228填满沟槽212(图6)，且自第二导电类型外延层230的顶面211延伸至部分第二导电类型外延层206中。在本发明一些实施例中，沟槽隔离物228的深度与沟槽212的深度H1相同。另外，于主动区204的沟槽隔离物定义区202中(意即主动区204的边界上)的沟槽隔离物230自第二导电类型外延层210的顶面211延伸穿过第二导电类型外延层206的底面(位置同基板200的顶面201)至基板200中。换句话说，每一个沟槽隔离物230从其顶面至其底面的深度H2大于沟槽隔离物228从其顶面至其底面的深度H1。
在本发明一些实施例中，沟槽隔离物230位于沟槽隔离物228的外侧且围绕沟槽隔离物228。并且，扩散后的第一导电类型埋藏层208A邻接沟槽隔离物230，且位于沟槽隔离物228的正下方。扩散后的第一导电类型埋藏层208A可与沟槽隔离物228的底面229相隔一距离，且扩散后的第一导电类型埋藏层208A位于沟槽隔离物228的底面226和沟槽隔离物230的底面229之间。
在本发明一些实施例中，沟槽隔离物228可包括浅沟槽隔离物(shallow trenchisolation，STI)，而沟槽隔离物230可包括深沟槽隔离物(deep trench isolation，DTI)。可藉由对上述基板200以及其上的第二导电类型外延层206、210进行图案化工艺、绝缘材料填充工艺以及后续的平坦化工艺形成沟槽隔离物228和230。
在本发明一些实施例中，图案化工艺包括一光刻工艺及一后续的腐蚀工艺。上述光刻工艺用以于第二导电类型第二外延层210的顶面211上形成例如一光阻图案或一硬遮罩图案的一遮罩图案(图未显示)。上述遮罩图案可具有开口，以暴露出沟槽隔离物定义区202中的部分第二导电类型第二外延层210。接着，利用上述遮罩图案进行上述腐蚀工艺，移除部分第二导电类型外延层210、部分第二导电类型外延层206和部分基板200，以于沟槽隔离物定义区202中形成多个沟槽(图未显示)，上述多个沟槽分别从第二导电类型外延层210的顶面211延伸穿过第二导电类型外延层210，且延伸穿过第二导电类型外延层206的底面(位置相同于基板200的顶面204)至基板200中。上述腐蚀步骤包括干腐蚀、湿腐蚀或上述的组合。上述湿腐蚀可包括浸洗腐蚀(immersion etching)、喷洗腐蚀(spray etching)、上述组合、或其它适合的干腐蚀。上述干腐蚀步骤包括电容耦合等离子腐蚀、感应耦合型等离子腐蚀、螺旋等离子腐蚀、电子回旋共振等离子腐蚀、上述的组合、或其它适合的干腐蚀。上述干腐蚀步骤使用的气体可包括惰性气体、含氟气体、含氯气体、含溴气体、含碘气体、上述气体的组合或其它任何适合的气体。在本发明一些实施例中，上述干腐蚀步骤使用的气体包括Ar、CF4、SF6、CH2F2、CHF3、C2F6、Cl2、CHCl3、CCl4、HBr、CHBr3、BF3、BCl3、上述气体的组合或其它任何适合的气体。
在本发明一些实施例中，上述绝缘材料填充工艺以一绝缘材料(图未显示)填满主动区内和其边界上的沟槽。上述绝缘材料填充工艺包括化学气相沉积(CVD)法、低压化学气相沉积法(low pressure chemical vapor deposition，LPCVD)、低温化学气相沉积法(lowtemperature chemical vapor deposition，LTCVD)、快速升温化学气相沉积法(rapidthermal chemical vapor deposition，RTCVD)、等离子辅助化学气相沉积法(plasmaenhanced chemical vapor deposition，PECVD)、原子层化学气相沉积法的原子层沉积法(atomic layer deposition，ALD)或其它常用的方法。上述绝缘材料包括氧化硅、氮化硅、氮氧化硅、其它任何适合的绝缘材料、或上述的组合。
在本发明一些实施例中，上述平坦化工艺(planarization operation)以移除第二导电类型外延层210的顶面211上方的绝缘材料。上述平坦化工艺可包括一化学机械研磨(CMP)工艺及/或一回腐蚀工艺(etch-back process)。经过上述工艺后，于主动区204内的沟槽212(图6所示)中形成沟槽隔离物228，且于主动区204的沟槽隔离物定义区202中(意即主动区204的边界上)形成沟槽隔离物230。
在本发明一些实施例中，在形成沟槽隔离物228和230的期间，位于不同沟槽隔离物228下方的不同第一导电类型掺杂区222可因其中的掺质相互扩散而合并为一个扩散后的第一导电类型掺杂区222A。扩散后的第一导电类型掺杂区222A的一边界223A重迭于沟槽隔离物228的底面226和扩散后的第一导电类型埋藏层208A的边界209A。并且，扩散后的第一导电类型掺杂区222A可接触且包围沟槽隔离物228的底面226。在本发明一些实施例中，扩散后的第一导电类型掺杂区222A可接触且包围沟槽隔离物228的部分侧壁(位置同图6的沟槽212的侧壁214)。
请再参考图8，接着，进行另一离子注入工艺232，于主动区204中的第二导电类型外延层210中形成一第一导电类型掺杂阱234。上述第一导电类型掺杂阱234具有第一导电类型。举例来说，当第一导电类型为P型时，上述第一导电类型掺杂阱234可视为一P型掺杂阱234。在本发明一些实施例中，第一导电类型掺杂阱234的掺杂浓度可为约1017-1020/cm3。
在本发明一些实施例中，第一导电类型掺杂阱234位于扩散后的第一导电类型掺杂区222A和扩散后的第一导电类型埋藏层208A上方。上述第一导电类型掺杂阱234的一顶面对齐第二导电类型外延层210的顶面211，第一导电类型掺杂阱234的一底面重迭于扩散后的第一导电类型掺杂区222A的边界223A及/或扩散后的第一导电类型埋藏层208A的边界209A。第一导电类型掺杂阱234的深度可小于或等于扩散后的第一导电类型掺杂区222A的深度。另外，第一导电类型掺杂阱234可部分接触或包围扩散后的第一导电类型掺杂区222A，且其侧边可接触沟槽隔离物228和230。
在本发明一些实施例中，离子注入工艺232和图6所示的离子注入工艺222具有相同的工艺条件。举例来说，离子注入工艺232和图6所示的离子注入工艺222具有相同掺质、离子注入能量和离子注入剂量。并且，离子注入工艺222和232皆可利用较低注入能量(例如千电子伏特(KeV))的离子注入机台进行。因此，具不同深度的第一导电类型掺杂阱234和扩散后的第一导电类型掺杂区222A具有相同的掺杂浓度且可使用相同的离子注入机台形成。
在本发明一些实施例中，第一导电类型掺杂阱234可藉由于前述步骤形成的扩散后的第一导电类型掺杂区222A连接至扩散后的第一导电类型埋藏层208A。第一导电类型掺杂阱234和扩散后的第一导电类型埋藏层208A之间不会存在第二导电类型的掺质(例如第二导电类型外延层206的掺质)，而不致形成不想要的硅控整流器(SCR)结构。因此，扩散后的第一导电类型掺杂区222A可视为一第一导电类型连接掺杂区。
接着，请参考图9，进行另一离子注入工艺，于沟槽隔离物228围绕的主动区204中的第一导电类型掺杂阱234上形成一第二导电类型重掺杂区238。上述第二导电类型重掺杂区238具有第二导电类型。举例来说，当第一导电类型为P型时，上述第二导电类型为N型，且上述第二导电类型重掺杂区238的掺杂浓度可为约1019-1021/cm3时，上述第二导电类型重掺杂区238可视为N型重掺杂区(N+doped region)238。另外，扩散后的第一导电类型掺杂区222A设置于沟槽隔离物228的底面226，且位于第一导电类型埋藏层208A和第二导电类型重掺杂区238之间。
接着，可选择性进行另一离子注入工艺，于主动区204中的第一导电类型掺杂阱234上形成第一导电类型重掺杂区236，且第一导电类型重掺杂区236具有第一导电类型。举例来说，当第一导电类型为P型，且第一导电类型重掺杂区236的掺杂浓度可为约1019-1021/cm3时，上述第一导电类型重掺杂区236可视为P型重掺杂区(P+doped region)，且可做为第一导电类型掺杂阱234的接线掺杂区(pick-up doped region)。经过上述工艺之后，形成本发明一些实施例的半导体装置500。
如图9所示，在本发明一些实施例中，半导体装置500的基板200电性接地(coupledto ground)至接地端，并于图9中的基板200的底部利用接地符号及英文GND表示。半导体装置500的主动区204中的第二导电类型重掺杂区238电性耦接至一高电压节点(Vcc node)300。
如图9所示，半导体装置500位于主动区204中的第二导电类型外延层206和具第一导电类型的基板200的交界处会形成一个PN结，并于图9中的主动区204的第二导电类型外延层206和具第一导电类型的基板200的交界处利用二极管符号D1表示。上述二极管D1由第二导电类型外延层206和具第一导电类型的基板200构成。
如图9所示，半导体装置500位于主动区204中的第二导电类型外延层206与扩散后的第一导电类型埋藏层208A接触的交界处形成一个PN结(PN junction)，并利用图9中的第二导电类型外延层206与扩散后的第一导电类型埋藏层208A的交界处利用二极管符号D2表示。上述二极管D2由第二导电类型外延层206和扩散后的第一导电类型埋藏层208A构成。
如图9所示，半导体装置500位于主动区204中的第一导电类型掺杂阱234与第二导电类型重掺杂区238接触的交界处形成一个PN结(PN junction)，并利用图9中的第一导电类型掺杂阱234与第二导电类型重掺杂区238的交界处利用二极管符号D3表示。上述二极管D3由扩散后的第一导电类型掺杂区222A、第一导电类型掺杂阱234和第二导电类型重掺杂区238构成。
经由上述电性连接方式，上述二极管D1的阳极(第一导电类型基板200)电性接地至接地端GND，且上述二极管D1的阴极(第二导电类型外延层206)与上述二极管D2的阴极(第二导电类型外延层206)对接。上述二极管D2的阳极(第一导电类型埋藏层208A)与上述二极管D3的阳极(扩散后的第一导电类型掺杂区222A第一导电类型掺杂阱234)对接，且上述二极管D3的阴极(第二导电类型重掺杂区238)电性耦接至高电压节点300。
本发明实施例提供一半导体装置及其制造方法，例如为一种瞬间电压抑制二极管装置及其制造方法。本发明实施例的半导体装置在用于隔离不同元件的深沟槽隔离物(DTI)定义出的主动区(或元件区)内形成较浅的沟槽，且利用上述较浅的沟槽进行一沟槽离子注入工艺，从上述较浅沟槽的底面于外延层中注入掺质并形成连接掺杂区。上述连接掺杂区用以连接半导体装置中具较浅深度的掺杂阱和具较深深度的埋藏掺杂层。因此，上述连接掺杂区、埋藏掺杂层和掺杂阱具相同的的导电类型，且连接掺杂区沿基板顶面的法线方向位于埋藏掺杂层和掺杂阱之间。并且，用以形成连接掺杂区的沟槽离子注入工艺与用于形成掺杂阱的阱离子注入工艺具有相同的工艺条件(例如掺质、离子注入能量和离子注入剂量)。本发明实施例的半导体装置藉由形成连接掺杂区以避免因为现有工艺造成埋藏掺杂层和掺杂阱的连接不良而形成不想要的硅控整流器(silicon controlledrectifier)结构，并且可提高半导体装置的击穿电压。另外，可使用较低注入能量(例如千电子伏特(KeV))的离子注入机台代替高注入能量(例如百万电子伏特(KeV))的离子注入机台来进行上述沟槽离子注入工艺，可在有效降低工艺成本的条件下形成具较深深度(6～8μm)的连接掺杂区。也可应用本发明实施例的形成于元件区的较浅沟槽及后续的沟槽离子注入工艺，以于其他类型的半导体装置中形成指定深度(依据元件区的较浅沟槽的深度)的连接掺杂区，其可用以连接半导体装置中具不同深度的多个掺杂区。再者，本发明实施例利用两道薄外延成长工艺形成由两层较薄外延层构成的半导体装置(瞬间电压抑制二极管装置)，可使工艺步骤简化且降低工艺成本。
虽然本发明已以实施例揭露于上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视前附的申请专利范围所界定者为准。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一基板，该基板具有一第一导电类型并具有一主动区；
一第二导电类型第一外延层，设置于该基板上，其中该第二导电类型第一外延层具有一第二导电类型，且该第二导电类型不同于该第一导电类型；以及
一第二导电类型第二外延层，设置于该第二导电类型第一外延层上，其中该第二导电类型第二外延层具有该第二导电类型；
其中该主动区包括：
一第一导电类型埋藏层，设置于该第二导电类型第一外延层和该第二导电类型第二外延层内；
一第一导电类型掺杂阱，设置于该第二导电类型第二外延层内且具有该第一导电类型；
一第二导电类型重掺杂区，设置于该第一导电类型掺杂阱上且具有该第二导电类型；
一第一沟槽隔离物，设置于该基板中；以及
一第一导电类型掺杂区，设置于该第一沟槽隔离物的一底面和该第一导电类型埋藏层之间。
2.如权利要求1所述的半导体装置，其特征在于，该第一导电类型掺杂区围绕该第一沟槽隔离物的一侧壁和该底面。
3.如权利要求1所述的半导体装置，其特征在于，更包括：
一第二沟槽隔离物，设置于该基板中，其中该第二沟槽隔离物具有一第二深度且位于该主动区的一边界上。
4.如权利要求3所述的半导体装置，其特征在于，该第二沟槽隔离物自该第二导电类型第二外延层的一顶面延伸穿过该第二导电类型第一外延层的一底面至该基板中。
5.如权利要求3所述的半导体装置，其特征在于，该第一导电类型埋藏层邻接该第二沟槽隔离物，且位于该第一沟槽隔离物的正下方。
6.如权利要求1所述的半导体装置，其特征在于，该基板和该第二导电类型第一外延层构成一第一二极管，其中该第二导电类型第一外延层和该第一导电类型埋藏层构成一第二二极管，其中该第一导电类型埋藏层、该第一导电类型掺杂阱和该第二导电类型重掺杂区构成一第三二极管。
7.一种半导体装置的制造方法，其特征在于，包括下列步骤：
提供一基板，该基板具有一第一导电类型并具有一主动区；
进行一第一外延成长工艺，于该基板上外延成长一第二导电类型第一外延层，其中该第二导电类型第一外延层具有一第二导电类型，且该第二导电类型不同于该第一导电类型；
进行一第一离子注入工艺，于该主动区中的该第二导电类型第一外延层中形成一第一导电类型埋藏层，其中该第一导电类型埋藏层具有该第一导电类型；
进行一第二外延成长工艺，于该第二导电类型第一外延层上外延成长一第二导电类型第二外延层，其中该第二导电类型第二外延层具有该第二导电类型；
于该主动区内的该第二导电类型第二外延层中形成一第一沟槽，该第一沟槽的一底面位于该第二导电类型第二外延层的一顶面和该第一导电类型埋藏层之间；
进行一第二离子注入工艺，于该第一沟槽的该底面暴露出来的该第二导电类型第二外延层中形成一第一导电类型掺杂区；
于该第一沟槽中形成一第一沟槽隔离物，且于主动区的一边界上形成一第二沟槽隔离物；以及
进行一第三离子注入工艺，于该主动区中的该第二导电类型第二外延层中形成一第一导电类型掺杂阱，其中该第一导电类型掺杂阱具有该第一导电类型。
8.如权利要求7所述的半导体装置的制造方法，其特征在于，更包括：
形成该第一导电类型掺杂阱之后进行一第四离子注入工艺，于该第一沟槽隔离物围绕的该第一导电类型掺杂阱上掺杂形成一第二导电类型第一重掺杂区，其中该第二导电类型第一重掺杂区具有该第二导电类型。
9.如权利要求7所述的半导体装置的制造方法，其特征在于，形成该第一沟槽隔离物和该第二沟槽隔离物包括：
形成该第一导电类型掺杂区之后，于该主动区的一边界上形成一第二沟槽，该第二沟槽自该第二导电类型第二外延层的一顶面延伸穿过该第二导电类型第一外延层的一底面至该基板中；以及
以一绝缘材料填满该第一沟槽和该第二沟槽。
10.如权利要求7所述的半导体装置的制造方法，其特征在于，形成该第二导电类型第二外延层之后，该第一导电类型埋藏层中的掺质从该第二导电类型第一外延层扩散至部分该第二导电类型第二外延层中。
CN201811610995.8A 2017-12-29 2018-12-27 半导体装置及其制造方法 Active CN110021671B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW106146497A TWI643335B (zh) 2017-12-29 2017-12-29 半導體裝置及其製造方法
TW106146497 2017-12-29

Publications (2)

Publication Number Publication Date
CN110021671A CN110021671A (zh) 2019-07-16
CN110021671B true CN110021671B (zh) 2022-05-06

Family

ID=65431947

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811610995.8A Active CN110021671B (zh) 2017-12-29 2018-12-27 半导体装置及其制造方法

Country Status (3)

Country Link
US (1) US10615077B2 (zh)
CN (1) CN110021671B (zh)
TW (1) TWI643335B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220208750A1 (en) * 2020-12-29 2022-06-30 Alpha And Omega Semiconductor International Lp Low capacitance transient voltage suppressor with high holding voltage
TWI808599B (zh) * 2022-01-06 2023-07-11 新唐科技股份有限公司 半導體結構及其形成方法
FR3137998A1 (fr) * 2022-07-18 2024-01-19 Stmicroelectronics (Tours) Sas Dispositif électronique de protection ESD

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781826B2 (en) * 2006-11-16 2010-08-24 Alpha & Omega Semiconductor, Ltd. Circuit configuration and manufacturing processes for vertical transient voltage suppressor (TVS) and EMI filter
DE102007024355B4 (de) * 2007-05-24 2011-04-21 Infineon Technologies Ag Verfahren zum Herstellen einer Schutzstruktur
US8338854B2 (en) * 2009-03-31 2012-12-25 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8198700B2 (en) 2010-01-21 2012-06-12 International Business Machines Corporation Deep well structures with single depth shallow trench isolation regions
US20120080769A1 (en) * 2010-10-01 2012-04-05 Umesh Sharma Esd device and method
US8698196B2 (en) * 2011-06-28 2014-04-15 Alpha And Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (TVS) with reduced clamping voltage
EP2863432A1 (en) * 2013-10-21 2015-04-22 Nxp B.V. ESD protection device
TWI563627B (en) * 2014-06-13 2016-12-21 Richtek Technology Corp Transient voltage suppression device and manufacturing method thereof
US9793254B2 (en) * 2014-12-09 2017-10-17 Alpha And Omega Semiconductor Incorporated TVS structures for high surge and low capacitance
CN104851919B (zh) * 2015-04-10 2017-12-19 矽力杰半导体技术(杭州)有限公司 双向穿通半导体器件及其制造方法
KR101686569B1 (ko) * 2015-06-18 2016-12-14 주식회사 케이이씨 과도 전압 억제 소자 및 그 제조 방법
CN105261616B (zh) * 2015-09-22 2018-05-11 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法
US9583586B1 (en) * 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage
CN106449633B (zh) * 2016-09-23 2019-08-09 矽力杰半导体技术(杭州)有限公司 瞬态电压抑制器及其制造方法
TWI601287B (zh) * 2016-12-21 2017-10-01 新唐科技股份有限公司 瞬間電壓抑制二極體裝置及其製造方法

Also Published As

Publication number Publication date
CN110021671A (zh) 2019-07-16
TW201931595A (zh) 2019-08-01
TWI643335B (zh) 2018-12-01
US20190206735A1 (en) 2019-07-04
US10615077B2 (en) 2020-04-07

Similar Documents

Publication Publication Date Title
CN108231681B (zh) 瞬间电压抑制二极管装置及其制造方法
CN103199012B (zh) Io esd器件及其形成方法
US20170141097A1 (en) TVS Structures for High Surge AND Low Capacitance
CN110021671B (zh) 半导体装置及其制造方法
CN103137618B (zh) 局部载流子寿命减少
CN108242468B (zh) 半导体装置及其制造方法
EP3154086B1 (en) Electrostatic discharge protection device and method for forming the same
US10672901B2 (en) Power transistor with terminal trenches in terminal resurf regions
CN104465647A (zh) 堆叠的保护装置及相关制造方法
US7517742B2 (en) Area diode formation in SOI application
US20170200712A1 (en) Low dynamic resistance low capacitance diodes
JP2014086723A (ja) 高電圧ダイオード
CN113937098B (zh) 用于快速充电管理系统的静电防护芯片及其制备方法
EP3475974B1 (en) Semiconductor device having side-diffused trench plug and associated method
CN106952901A (zh) 静电放电保护结构及其形成方法
CN109065634B (zh) 一种电流保护芯片及其制作方法
WO2019053201A1 (en) SIC SEMICONDUCTOR DEVICE COMPRISING A DOUBLE GRID STRUCTURE
CN107393915B (zh) 瞬态电压抑制器及其制造方法
US20180090562A1 (en) Schottky barrier diode and method of manufacturing the same
CN108922925B (zh) 一种功率器件保护芯片及其制作方法
CN104425344A (zh) 半导体结构及其形成方法
CN114121938B (zh) 一种用于充电管理系统的防静电芯片及其制备方法
KR101916936B1 (ko) 전력 반도체 소자의 제조방법
CN117116968A (zh) 一种低电容瞬态电压抑制器及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant