CN106816463A - 一种终端结构、半导体器件及其制备方法 - Google Patents

一种终端结构、半导体器件及其制备方法 Download PDF

Info

Publication number
CN106816463A
CN106816463A CN201710029590.4A CN201710029590A CN106816463A CN 106816463 A CN106816463 A CN 106816463A CN 201710029590 A CN201710029590 A CN 201710029590A CN 106816463 A CN106816463 A CN 106816463A
Authority
CN
China
Prior art keywords
ring
semiconductor devices
substrate
cushion
terminal structure
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201710029590.4A
Other languages
English (en)
Other versions
CN106816463B (zh
Inventor
崔磊
温家良
金锐
徐哲
王耀华
高明超
赵哿
刘江
朱涛
和峰
潘艳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Global Energy Interconnection Research Institute
Original Assignee
State Grid Corp of China SGCC
Global Energy Interconnection Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by State Grid Corp of China SGCC, Global Energy Interconnection Research Institute filed Critical State Grid Corp of China SGCC
Priority to CN201710029590.4A priority Critical patent/CN106816463B/zh
Publication of CN106816463A publication Critical patent/CN106816463A/zh
Application granted granted Critical
Publication of CN106816463B publication Critical patent/CN106816463B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring

Abstract

本发明提供了一种终端结构、半导体器件及其制备方法，所述终端结构包括正面终端结构，其设置在衬底的正面；正面终端结构包括多个具有第一导电类型的第一场环、多个具有第二导电类型的第二场环和多个场板；背面终端结构，其设置在衬底的背面；背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环。与现有技术相比，本发明提供的一种终端结构、半导体器件及其制备方法，可以在不改变半导体器件的芯片面积的情况下提高终端结构的击穿电压耐受能力。

Description

一种终端结构、半导体器件及其制备方法
技术领域
本发明涉及半导体器件技术领域，具体涉及一种终端结构、半导体器件及其制备方法。
背景技术
半导体器件承受反偏耐压时其内部的pn结扩展延伸致表面，使表面的峰值电场高于体内，导致击穿发生在表面，同时，当碰撞电离在表面发生时，电离过程产生的热载流子易进入钝化层，在钝化层内部形成固定电荷，改变电场分布，使器件性能不稳定，可靠性下降。
目前，主要采用终端技术降低表面电场和提高终端耐压，对于垂直型半导体器件来讲，终端结构的设计主要集中在半导体器件芯片的正面，芯片的背面整体为同电位的阳极，而终端结构的耐压主要指阳极和阴极之间的电位差，由于垂直型器件芯片边缘通常不完全耗尽，因此，在芯片正表面的边缘与底部阳极同电位，随着耐压等级的提高，终端结构的尺寸逐渐增大，在芯片总面积一定的情况下，芯片通流区的面积随之减小。
发明内容
为了克服现有技术的缺陷，本发明提供了一种终端结构、半导体器件及其制备方法。
本发明中一种终端结构的技术方案是：
所述终端结构包括：
正面终端结构，其设置在衬底的正面；所述正面终端结构包括多个具有第一导电类型的第一场环、多个具有第二导电类型的第二场环和多个场板；
背面终端结构，其设置在所述衬底的背面；所述背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环。
本发明中一种半导体器件的技术方案是：
所述半导体器件包括所述的终端结构。
本发明中一种半导体器件的制备方法的技术方案是：
所述制备方法包括：
在衬底的正面形成有源区和正面终端结构；所述正面终端结构包括多个具有第一导电类型的第一场环、多个具有第二导电类型的第二场环和多个场板；
分别在所述衬底的背面形成缓冲层、阳极掺杂区和背面终端结构；所述缓冲层与有源区上下对应，所述阳极掺杂区与所述缓冲层的下表面接触，所述背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环；
在所述有源区和阳极掺杂区上分别形成正面阴极和背面阳极。
与最接近的现有技术相比，本发明的有益效果是：
1、本发明提供的一种终端结构，包括背面终端结构，该背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环，可以在不改变半导体器件的芯片面积的情况下提高终端结构的击穿电压耐受能力；
2、本发明提供的一种半导体器件，其终端结构包括正面终端结构和背面终端结构，背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环，可以在不改变半导体器件的芯片面积的情况下提高终端结构的击穿电压耐受能力，进而提高半导体器件的工作可靠性；
3、本发明提供的一种半导体器件的制备方法，通过在衬底的正面和背面分别形成终端结构，同时包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环，可以在不改变半导体器件的芯片面积的情况下提高终端结构的击穿电压耐受能力，进而提高半导体器件的工作可靠性。
附图说明
图1：本发明实施例中一种半导体器件结构示意图；
其中：101：衬底；102：有源区；103：第二场环；104：第一场环；105：第三场环；106：第四场环；107：缓冲层；108：阳极掺杂区；109：场板；110：正面阳极；111：正面钝化层；112：第一截止环；113：第二截止环；114：截止环场板；115：背面阳极；116：背面钝化层。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地说明，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面对本发明实施例提供的一种终端结构进行说明。
本实施例中终端结构包括正面终端结构和背面终端结构。
其中，正面终端结构设置在衬底的正面，背面终端结构设置在衬底的背面。本实施例中正面终端结构包括多个具有第一导电类型的第一场环、多个具有第二导电类型的第二场环和多个场板。背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环，第三场环和第四场环的数量之和可以为3～30。
本实施例中终端结构包括背面终端结构，该背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环，可以在不改变半导体器件的芯片面积的情况下提高终端结构的击穿电压耐受能力。
下面分别结合附图，对本发明提供的一种半导体器件进行说明。
图1为本发明实施例中一种半导体器件结构示意图，如图所示，本实施例中半导体器件包括衬底101、有源区102、正面阴极110、缓冲层107、阳极掺杂区108、背面阴极115和上述终端结构。
其中，有源区102设置在衬底101的正面。正面阴极110设置在有源区102的上表面。缓冲层107设置在衬底101的背面，且缓冲层107与有源区102上下对应。阳极掺杂区108设置在衬底101的背面，且与缓冲层107的下表面接触。背面阳极115设置在阳极掺杂区108的下表面。
终端结构包括正面终端结构和背面终端结构，本实施例中正面终端结构包括第一场环104、第二场环103和场板109，背面终端结构包括第三场环105和第四场环106。
本实施例中半导体器件的终端结构包括正面终端结构和背面终端结构，背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环，可以在不改变半导体器件的芯片面积的情况下提高终端结构的击穿电压耐受能力，进而提高半导体器件的工作可靠性。
进一步地，本实施例中半导体器件还可以包括下述结构，具体为：
本实施例中半导体器件还包括具有第一导电类型的第一截止环112、具有第二导电类型的第二截止环113、截止环场板114、正面钝化层111和背面钝化层116。
第一截止环113和第二截止环114均设置在衬底101的正面。正面钝化层111设置在衬底101的正面，背面钝化层116设置在衬底101的背面中与背面终端结构对应的区域上。
进一步地，本实施例中半导体器件可以包括下述类型的半导体器件，具体为：
本实施例中半导体器件可以包括垂直型半导体器件、二极管、二极管派生器件、异质结双极型晶体管、场效应晶体管、绝缘栅双极型晶体管、晶体管和晶体管派生器件。同时，本实施例中半导体器件为穿通型半导体器件。
本发明还提供了一种半导体器件的制备方法，并给出具体实施例。
本实施例中可以按照下述方法制备半导体器件，具体为：
步骤S101：在衬底的正面形成有源区和正面终端结构。正面终端结构包括多个具有第一导电类型的第一场环、多个具有第二导电类型的第二场环和多个场板。
步骤S102：分别在衬底的背面形成缓冲层、阳极掺杂区和背面终端结构。缓冲层与有源区上下对应，阳极掺杂区与所述缓冲层的下表面接触，背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环。
步骤S103：在有源区和阳极掺杂区上分别形成正面阴极和背面阳极。
本实施例中通过在衬底的正面和背面分别形成终端结构，同时包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环，可以在不改变半导体器件的芯片面积的情况下提高终端结构的击穿电压耐受能力，进而提高半导体器件的工作可靠性
进一步地，本实施例步骤S102可以按照下述步骤实施，具体为：
1、在衬底的背面分别形成缓冲层离子注入窗口和第三场环离子注入窗口。
2、通过缓冲层离子注入窗口和第三场环离子注入窗口向衬底同时注入或扩散杂质离子，形成缓冲层和第三场环。
3、在衬底的背面分别形成阳极掺杂区主离子注入窗口和第四场环离子注入窗口。
4、通过阳极掺杂区主离子注入窗口和第四场环离子注入窗口向衬底同时注入或扩散杂质离子，形成阳极掺杂区和第四场环。
本实施例中缓冲层离子注入串口的宽度大于阳极掺杂区离子注入窗口的宽度。
进一步地，本实施例中制备方法还可以包括下述步骤：
1、在衬底的正面形成正面终端钝化层。
2、在背面终端结构的下表面形成背面终端钝化层。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1.一种终端结构，其特征在于，所述终端结构包括：
正面终端结构，其设置在衬底的正面；所述正面终端结构包括多个具有第一导电类型的第一场环、多个具有第二导电类型的第二场环和多个场板；
背面终端结构，其设置在所述衬底的背面；所述背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环。
2.如权利要求1所述的一种终端结构，其特征在于，所述第三场环和第四场环的数量之和为3～30。
3.一种半导体器件，其特征在于，所述半导体器件包括如权利要求1-2任一项所述的终端结构。
4.如权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括：
有源区，其设置在所述衬底的正面；
正面阴极，其设置在所述有源区的上表面；
缓冲层，其设置在所述衬底的背面，且所述缓冲层与有源区上下对应；
阳极掺杂区，其设置在所述衬底的背面，且与所述缓冲层的下表面接触；
背面阳极，其设置在所述阳极掺杂区的下表面。
5.如权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括具有第一导电类型的第一截止环、具有第二导电类型的第二截止环和截止环场板；
所述第一截止环和第二截止环均设置在所述衬底的正面。
6.如权利要求3所述的半导体器件，其特征在于，所述半导体器件还包括：
正面钝化层，其设置在所述衬底的正面；
背面钝化层，其设置在所述衬底的背面中与所述背面终端结构对应的区域上。
7.如权利要求3-6任一项所述的半导体器件，其特征在于，所述半导体器件包括垂直型半导体器件、二极管、二极管派生器件、异质结双极型晶体管、场效应晶体管、绝缘栅双极型晶体管、晶体管和晶体管派生器件。
8.如权利要求7所述的半导体器件，其特征在于，所述半导体器件为穿通型半导体器件。
9.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
在衬底的正面形成有源区和正面终端结构；所述正面终端结构包括多个具有第一导电类型的第一场环、多个具有第二导电类型的第二场环和多个场板；
分别在所述衬底的背面形成缓冲层、阳极掺杂区和背面终端结构；所述缓冲层与有源区上下对应，所述阳极掺杂区与所述缓冲层的下表面接触，所述背面终端结构包括多个具有第一导电类型的第三场环和多个具有第二导电类型的第四场环；
在所述有源区和阳极掺杂区上分别形成正面阴极和背面阳极。
10.如权利要求9所述的一种半导体器件的制备方法，其特征在于，所述在衬底的背面形成缓冲层、阳极掺杂区和背面终端结构包括：
在所述衬底的背面分别形成缓冲层离子注入窗口和第三场环离子注入窗口；
通过所述缓冲层离子注入窗口和第三场环离子注入窗口向所述衬底同时注入或扩散杂质离子，形成所述缓冲层和第三场环；
在所述衬底的背面分别形成阳极掺杂区主离子注入窗口和第四场环离子注入窗口；
通过所述阳极掺杂区主离子注入窗口和第四场环离子注入窗口向所述衬底同时注入或扩散杂质离子，形成所述阳极掺杂区和第四场环。
11.如权利要求10所述的一种半导体器件的制备方法，其特征在于，
所述缓冲层离子注入串口的宽度大于所述阳极掺杂区离子注入窗口的宽度。
12.如权利要求9所述的一种半导体器件的制备方法，其特征在于，所述制备方法还包括：在所述衬底的正面形成正面终端钝化层，在所述背面终端结构的下表面形成背面终端钝化层。
CN201710029590.4A 2017-01-16 2017-01-16 一种终端结构、半导体器件及其制备方法 Active CN106816463B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201710029590.4A CN106816463B (zh) 2017-01-16 2017-01-16 一种终端结构、半导体器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201710029590.4A CN106816463B (zh) 2017-01-16 2017-01-16 一种终端结构、半导体器件及其制备方法

Publications (2)

Publication Number Publication Date
CN106816463A true CN106816463A (zh) 2017-06-09
CN106816463B CN106816463B (zh) 2023-02-03

Family

ID=59110901

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201710029590.4A Active CN106816463B (zh) 2017-01-16 2017-01-16 一种终端结构、半导体器件及其制备方法

Country Status (1)

Country Link
CN (1) CN106816463B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108054206A (zh) * 2017-10-24 2018-05-18 全球能源互联网研究院 一种横向元胞结构的功率器件终端结构及其制作方法
CN112133742A (zh) * 2020-10-29 2020-12-25 西安众力为半导体科技有限公司 一种igbt器件背面保护环结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0111804A1 (en) * 1982-12-13 1984-06-27 General Electric Company Bidirectional insulated-gate rectifier structures and method of operation
JP2005183891A (ja) * 2003-12-19 2005-07-07 Success International Kk 双方向ブロック型プレーナデバイスの構造と製法
EP2317553A1 (en) * 2009-10-28 2011-05-04 STMicroelectronics S.r.l. Double-sided semiconductor structure and method for manufacturing the same
CN104051547A (zh) * 2014-06-18 2014-09-17 润奥电子(扬州)制造有限公司 一种高压快速软恢复二极管及其制备方法
US20150171199A1 (en) * 2013-12-17 2015-06-18 Toyota Jidosha Kabushiki Kaisha Semiconductor device
US20150214299A1 (en) * 2014-01-16 2015-07-30 Ideal Power Inc. Structures and methods with reduced sensitivity to surface charge

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0111804A1 (en) * 1982-12-13 1984-06-27 General Electric Company Bidirectional insulated-gate rectifier structures and method of operation
JP2005183891A (ja) * 2003-12-19 2005-07-07 Success International Kk 双方向ブロック型プレーナデバイスの構造と製法
EP2317553A1 (en) * 2009-10-28 2011-05-04 STMicroelectronics S.r.l. Double-sided semiconductor structure and method for manufacturing the same
US20150171199A1 (en) * 2013-12-17 2015-06-18 Toyota Jidosha Kabushiki Kaisha Semiconductor device
US20150214299A1 (en) * 2014-01-16 2015-07-30 Ideal Power Inc. Structures and methods with reduced sensitivity to surface charge
CN104051547A (zh) * 2014-06-18 2014-09-17 润奥电子(扬州)制造有限公司 一种高压快速软恢复二极管及其制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108054206A (zh) * 2017-10-24 2018-05-18 全球能源互联网研究院 一种横向元胞结构的功率器件终端结构及其制作方法
CN112133742A (zh) * 2020-10-29 2020-12-25 西安众力为半导体科技有限公司 一种igbt器件背面保护环结构

Also Published As

Publication number Publication date
CN106816463B (zh) 2023-02-03

Similar Documents

Publication Publication Date Title
CN103887331B (zh) 高压igbt器件的vld终端及其制备方法
CN101877358A (zh) 具有对称击穿电压的瞬时电压抑制器
CN103872144B (zh) 一种软快恢复二极管及其制造方法
CN104051547A (zh) 一种高压快速软恢复二极管及其制备方法
CN102969245B (zh) 一种逆导型集成门极换流晶闸管制作方法
CN102820225A (zh) 具有扩散缓冲层的高压快速软恢复二极管的制造方法
CN106783984B (zh) 一种双面终端结构、逆导型半导体器件及其制备方法
CN102569298A (zh) 包括二极管的半导体器件
CN105826399A (zh) 一种多混合结构的软快恢复二极管及其制备方法
CN116153991A (zh) 一种双沟槽栅rc-igbt及其制备方法
CN104638024A (zh) 一种基于soi的横向恒流二极管及其制造方法
CN103855206A (zh) 绝缘栅双极晶体管及其制造方法
CN106816463A (zh) 一种终端结构、半导体器件及其制备方法
CN106298970A (zh) 一种高压快速软恢复二极管及其制造方法
CN116504817B (zh) 开关速度快且损耗低的rc-igbt结构及其制备方法
CN210429829U (zh) 具有浮岛结构的高压屏蔽栅mosfet
CN209216985U (zh) 高压肖特基二极管
CN104638020A (zh) 一种基于外延的垂直型恒流二极管及其制造方法
CN103367396B (zh) 一种超级结肖特基半导体装置及其制备方法
CN102054866A (zh) 横向高压mos器件及其制造方法
CN103872110B (zh) 逆导型igbt的背面结构及其制备方法
CN103208511A (zh) 一种超结肖特基半导体装置及其制备方法
CN103022114B (zh) 一种基于截止环的高压大功率igbt芯片及其设计方法
CN103855204B (zh) 逆导型igbt的集电极结构及其制备方法
CN102969315B (zh) 一种逆导型集成门极换流晶闸管

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
CB02 Change of applicant information

Address after: 102209 18 Riverside Avenue, Changping District science and Technology City, Beijing

Applicant after: GLOBAL ENERGY INTERCONNECTION RESEARCH INSTITUTE Co.,Ltd.

Applicant after: State Grid Corporation of China

Address before: 102209 Beijing Changping District future science and Technology North District Smart Grid Research Institute

Applicant before: GLOBAL ENERGY INTERCONNECTION RESEARCH INSTITUTE

Applicant before: State Grid Corporation of China

CB02 Change of applicant information
TA01 Transfer of patent application right

Effective date of registration: 20180503

Address after: 102209 18 Riverside Avenue, Changping District science and Technology City, Beijing

Applicant after: GLOBAL ENERGY INTERCONNECTION RESEARCH INSTITUTE Co.,Ltd.

Address before: 102209 18 Riverside Avenue, Changping District science and Technology City, Beijing

Applicant before: GLOBAL ENERGY INTERCONNECTION RESEARCH INSTITUTE Co.,Ltd.

Applicant before: State Grid Corporation of China

TA01 Transfer of patent application right
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant