TWI621239B - 暫態電壓抑制器元件及製備方法 - Google Patents

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Abstract

一個帶有突返控制和低電壓穿通擊穿模式的低電容暫態電壓抑制器，包括一個n+型基板、一個在基板上的第一外延層、一個形成在第一外延層中的掩埋層、一個在第一外延層上的第二外延層，以及一個形成在掩埋層下方第一外延層中的注入層。注入層在掩埋層上方延伸。第一溝槽位於掩埋層的一邊和注入層的一邊。第二溝槽位於掩埋層的另一邊，並在注入層中延伸。第三溝槽位於注入層的另一邊。一組源極區形成在第二外延層的頂面中。注入區形成在第二外延層中，第一注入區位於第一源極區下方。

Description

暫態電壓抑制器元件及製備方法
本發明主要涉及積體電路，更確切地說是暫態電壓抑制器。
暫態電壓抑制器(TVS)是用於保護積體電路不受過電壓損壞的元件。積體電路設計在正常範圍內的電壓下工作。然而，靜電放電(ESD)、電力快速瞬變和閃電、意外的、不可控的高電壓等情況可能會對電路造成意外損壞。需要TVS元件提供保護，避免發生這種過電壓情況時，可能會對積體電路造成的損壞。隨著越來越多的元件配有這種易受過電壓損壞的積體電路，對TVS保護的需求也與日俱增。TVS的典型應用可以用於USB電源和資料線保護、數位視訊介面、高速乙太網、筆記型電腦、顯示器和平板顯示器。
如圖1所示，配有二極體陣列的傳統TVS電路，用於高頻寬資料匯流排的靜電放電(ESD)保護。TVS電路100包括一個主穩壓二極體101，配有兩套導向二極體，也就是高端導向二極體103和低端導向二極體105。高端導向二極體103連接到電壓源Vcc，低端導向二極體105連接到接地端Gnd，輸入/輸出埠I/O連接在高端和低端導向二極體之間。穩壓二極體101具有大尺寸，用作雪崩二極體，從高壓端(即Vcc端)到接地電壓端(即Gnd端)。當I/O(輸入/輸出)端連接正電壓時，高端二極體提供正向偏壓，被大型穩壓二極體鉗位。
這種TVS需要多種元件性能。為了更好地保護連接到TVS上的積體電路，需要很低的TVS鉗位元電壓。低鉗位元電壓確保任何靜電放電(ESD) 都不會影響積體電路。元件鉗位元電壓在很大程度上依賴於穩壓/雪崩二極體的擊穿電壓。因此，為了增大鉗位元電壓，還需要維持穩壓/雪崩二極體處很低的擊穿電壓。“穩壓”和“雪崩”一詞可以互換使用，以描述具有雪崩擊穿性能的二極體。為了具有很低的鉗位元電壓和很低的雪崩二極體擊穿電壓，還必須具有極其低的整體元件電容。低元件電容意味著元件運行時較高的可允許頻寬以及插損的降低。為了減少成本並維持與小尺寸積體電路的相容性，也需要減小這種TVS元件的晶片封裝尺寸。
利用目前的TVS元件，仍然需要進一步減小晶片尺寸，降低元件電容，改進擊穿電壓和鉗位元電壓等性能。因此，必須提出新型的、改良元件結構，藉由新型結構佈局和製備方法，來達成這些目標。
正是在這樣的背景下，提出了本發明的實施例。
本發明提供一種具有低擊穿電壓的暫態電壓抑制器，減小晶片尺寸，降低元件電容，改進擊穿電壓和鉗位元電壓性能。
為實現上述目的，本發明提供一種暫態電壓抑制器元件，其特點是，包含：a)一個第一導電類型的半導體基板；b)在基板上，一個第一導電類型的半導體材料的第一外延層；c)一個第一導電類型的半導體材料的掩埋層，位於第一外延層中；d)一個第二導電類型的半導體材料的注入層，位於掩埋層下方的第一外延層中，注入層在水平方向延伸超出掩埋層，NPN結構由掩埋層、注入層、第一外延層和基板構成； e)一個第一導電類型的半導體材料的第二外延層，位於第一外延層上方；f)一對第二導電類型的半導體材料的注入區，在第二外延層的頂面中；g)一個第二導電類型的半導體材料的穿通注入區，在外延層的頂面中；h)一組形成在第二外延層和第一外延層中的溝槽，組中的每個溝槽都至少內襯電介質材料，這組溝槽包括一個第一溝槽，靠近掩埋層一邊緣和注入層一邊緣以及在穿通注入區和第一注入區之間，一個第二溝槽，靠近掩埋層另一邊緣，延伸到注入層中，一個第三溝槽，靠近注入層另一邊緣，其中第二溝槽在第一溝槽和第三溝槽之間；以及i)一組第一導電類型的半導體材料的源極區，在第二外延層的頂面中，這組源極區包括一個第一源極區，位於穿通注入區上方，一個第二源極區，位於第一溝槽和第二溝槽之間，一個第三源極區，位於第二溝槽和第三溝槽之間，以及一個第四源極區，使得第三溝槽位於第三源極區和第四源極區之間，其中第一注入區位於第二源極區和第三源極區之間，第二注入區位於第三溝槽和第三溝槽側壁附近的第三源極區之間，由第一源極區、穿通注入區和第二外延層構成一個垂直PN結，由第二源極區、第二外延層和第一注入區構成一個水平PN結，以及由第三源極區、第二外延層和第二注入區構成一個水平PN結。
上述第一導電類型為N，第二導電類型為P。
上述基板為重摻雜n-型半導體基板。
上述第一外延層的半導體材料為n-型材料，其n-型摻雜濃度低於基板。
上述第一溝槽、第二溝槽和第三溝槽中的每一個都用電介質材料填充。
h)中的每個溝槽都用多晶矽填充。
上述元件還包括一個p-型半導體材料的沉降區，形成在第二外延層中，沉降區位於穿通注入區下方，在第一源極區和第二源極區之間。
上述元件還包括一個p-型半導體材料的沉降區，形成在第二外延層中，沉降區位於第三溝槽的右側壁附近。
上述元件還包括一個n-型半導體材料的沉降區，形成在第二外延層中，沉降區位於第四源極區下方。
一種暫態電壓抑制器元件的製備方法，其特點是，包括：a)在第一導電類型的半導體基板上方，製備一個第一導電類型的第一外延層；b)在第一外延層的頂面中，製備一個第一導電類型的半導體材料的掩埋層；c)在第一外延層中，製備一個第二導電類型的半導體材料的注入層，其中注入層位於掩埋層下方，注入層的長度延伸超出掩埋層的長度；d)在第一外延層上方，製備一個第一導電類型的半導體材料的第二外延層；e)在第二外延層的頂面中，製備一個第二導電類型的半導體材料的一對注入區；f)在第二外延層的頂面中，製備一個第二導電類型的半導體材料的穿通注入區；g)在第二外延層和第一外延層中，製備一組溝槽，這組溝槽包括一個第一溝槽，在掩埋層的一邊和注入層的一邊，以及穿通注入區和第一注 入區之間，一個第二溝槽，在掩埋層的另一邊，在注入層中延伸，以及一個第三溝槽，在注入層的另一邊；h)至少用一個電介質材料內襯每個溝槽；i)在第二外延層的頂面中，製備一組第一導電類型的半導體材料的源極區，這組源極區包括一個第一源極區，位於穿通注入區上方，一個第二源極區，位於第一溝槽和第二溝槽之間，一個第三源極區，位於第二溝槽和第三溝槽之間，以及一個第四源極區，使得第三溝槽位於第三源極區和第四源極區之間，其中第一注入區位於第二源極區和第三源極區之間，第二注入區位於第三溝槽和第三溝槽側壁附近的第三源極區之間，一個垂直PN結由第一源極區、穿通注入區和第二外延層構成，一個水平PN結由第二源極區、第二外延層和第一注入區構成，一個垂直PN結由掩埋層、第二外延層和第一注入區構成，以及一個水平PN結由第三源極區、第二外延層和第二注入區構成。
本發明具有低擊穿電壓的暫態電壓抑制器和現有技術相比，其優點在於，本發明減小了晶片尺寸，降低了元件電容，改進了擊穿電壓和鉗位元電壓性能。
105、LSD‧‧‧低端導向二極體
103、HSD、HSD2‧‧‧高端導向二極體
100、200、200’、300‧‧‧TVS元件
101‧‧‧穩壓二極體
201、301、401、501‧‧‧基板
203、303、403、503‧‧‧第一外延層
205、305、405、505‧‧‧掩埋層
207、307、407、507‧‧‧注入層
209、309、409、509‧‧‧第二外延層
211、211'、211”、311、311’、311”、415、415’、415”、515、515’、515”、525‧‧‧絕緣溝槽
217、317、421、421’、423、521、521’、523‧‧‧沉降區
219、219’、219”、319、319’、319”、319'''、424、424’、424”、424'''、524、524’、524”、524'''‧‧‧源極區
221、321、321’、411、411’、413、511、511’、513‧‧‧注入區
300’‧‧‧暫態電壓抑制器
417‧‧‧電介質材料
419‧‧‧多晶矽
429、429’、529、529’‧‧‧接觸區
430、530、525、527‧‧‧絕緣層
517‧‧‧氧化層
523A、523B、523C‧‧‧區
530‧‧‧絕緣層
532‧‧‧金屬層
閱讀以下詳細說明並參照圖式之後，本發明的各個方面及優勢將顯而易見：圖1為傳統的暫態電壓抑制器(TVS)電路的電路圖，其中二極體陣列與雪崩二極體並聯。
圖2A為依據原有技術，傳統暫態電壓抑制器(TVS)元件的剖面示意圖。
圖2B為依據原有技術，一種可選暫態電壓抑制器(TVS)元件的剖面示意圖。
圖3A為依據本發明的一個可選實施例，一種暫態電壓抑制器(TVS)元件的剖面示意圖。
圖3B為依據本發明的一個可選實施例，一種暫態電壓抑制器(TVS)元件的剖面示意圖。
圖3C為依據本發明的一個可選實施例，一種暫態電壓抑制器(TVS)元件的剖面示意圖。
圖3D為依據本發明的一個實施例，圖3C所示的暫態電壓抑制器增加了頂面絕緣層和相應的金屬墊，以形成電連接的剖面示意圖。
圖4A-P為依據本發明的一個實施例，圖3D所示的TVS元件的製備方法。
以下結合附圖，進一步說明本發明的具體實施例。
引言
如圖2A所示，依據原有技術，一種傳統暫態電壓抑制器(TVS)元件200的剖面示意圖。這種傳統的TVS 200與圖1所示TVS 100的電路圖類似。
TVS 200形成在重摻雜p+半導體基板201上，p+半導體基板201承載輕p-摻雜第一外延層203以及更加輕p-摻雜的第二外延層209。由於第二外延層209的摻雜濃度對於高端導向二極體HSD和低端導向二極體LSD的電容有顯著作用，因此必須設置該層209的摻雜濃度盡可能的低(電容與摻雜濃度成正比)。由於導向二極體HSD、LSD與穩壓二極體並聯，因此導向二極體HSD、LSD的電容將對TVS 200的整體電容有很大的影響。無論穩壓二極體的電容大 或小，都可以使用導向二極體HSD、LSD的電容，將整體TVS電容有效地降低到所需值。
形成在第一外延層203中的n+掩埋層205，用作高端導向二極體HSD的陰極。第一外延層203中n+掩埋層205下方的p+注入層207，被分成兩部分，在高端導向二極體HSD下方有一個縫隙，以避免高端導向二極體HSD下方的重摻雜層。穩壓二極體由n+掩埋層205、p+注入層207、第一外延層203以及p+基板201構成。N+掩埋層205構成穩壓二極體的陰極，p+注入層207、第一外延層203以及p+基板201共同構成穩壓二極體的陽極。製備一組絕緣溝槽211、211’、211”，使低端導向二極體LSD和集成穩壓二極體的高端導向二極體HSD絕緣。
在第二外延層209中形成第一、第二和第三n+源極區219、219’、219”。如圖所示，第一和第二源極區219、219’分別位於第一絕緣溝槽211的右側壁和第二絕緣溝槽211’的左側壁附近。第三源極區219”位於第三絕緣溝槽211”的右側壁附近。垂直低端導向二極體LSD由第三源極區219”、第二外延層209、第一外延層203和基板201形成。第二外延層209、第一外延層203和基板201共同構成低端導向二極體LSD的陽極，第三源極區219”構成低端導向二極體LSD的陰極。低端導向二極體LSD的陽極藉由基板，電連接到穩壓二極體的陽極。
形成在第二外延層209的頂層中，在第一和第二源極區219、219’之間的P+注入區221、第二外延層209以及n+掩埋層205構成高端導向二極體HSD。P+注入區221和第二外延層209共同構成高端導向HSD二極體的陽極，n+掩埋層205構成高端導向二極體HSD的陰極。高端導向二極體HSD的陰極藉由n+掩埋層205，電連接到穩壓二極體的陰極。
此外，絕緣層(圖中沒有表示出)可以形成在第二外延層209上方，並在其中形成用於金屬接觸的開口。Vcc墊(圖中沒有表示出)可以藉由 絕緣層中的一個開口，連接到穩壓二極體上方的第二源極區219’。N-型沉降區217可以形成在第二源極區219’和n+掩埋層205之間，使穩壓二極體在元件200的頂面上形成連接。在反向模式下，n-型沉降區217作為PN結的一部分，可以用於改善正、負模式下N+源極到基板201的鉗位元性能。I/O墊(圖中沒有表示出)可以藉由絕緣層中的另一個開口，連接到p+注入區221(即高端導向二極體的陽極)。此外，第二I/O墊(圖中沒有表示出)可以藉由絕緣層中的另一個開口，連接到第三源極區219”(即低端導向二極體的陰極)。
如圖所示，根據圖1所示的電路圖，傳統TVS 200的運行方式和功能如上所述。這種傳統的TVS 200具有多種必要的元件性能。其一，傳統的TVS 200位於p-型基板201上，允許基板作為接地端，有利於較為簡便地集成導向二極體HSD、LSD和穩壓二極體。此外，由於第二外延層209的輕摻雜以及導向二極體和穩壓二極體的垂直集成造成的小元件封裝尺寸，使得傳統的TVS 200具有低電容。
儘管傳統的TVS 200具有許多必須的元件性能，但是它仍然受到許多不良的元件性能影響，使其不盡理想。對於所有的TVS元件來說，為了給所連接的積體電路提供更好的保護，鉗位元電壓必須很低。TVS的鉗位元電壓與穩壓二極體的擊穿電壓成正比，因此受到穩壓二極體擊穿特性的局限。
穩壓二極體結處p+注入層207的摻雜濃度決定了穩壓二極體的擊穿電壓。雖然增大p+注入層的摻雜濃度會降低穩壓二極體的擊穿電壓，然而存在一個特定的閾值，進一步增大摻雜濃度將產生很大的反向漏電流，有可能對元件造成損壞。因此，在傳統的TVS 200中，很難配置擊穿電壓低於6V的穩壓二極體。對於許多要求Vcc為3V或更低的現有應用來說，這種TVS 200並不理想。因此，必須製備一種改進擊穿電壓和鉗位元電壓性能的TVS元件，同時保持傳統TVS 200的低電容和小元件封裝尺寸。
可選TVS元件
在Lingpeng Guan等人共同指定的美國專利號8,698,196中，提出了具有改進擊穿電壓以及鉗位元電壓性能的TVS元件，特此引用其全文以作參考。所引的原有技術參考文獻所述的元件，藉由配置N-P-N結構，而非穩壓二極體，用作雪崩二極體，已經實現了改進擊穿電壓性能。圖2B表示這種TVS元件200’的示例。TVS元件200’形成在n+基板301上，而不是p+基板上，有利於N-P-N雪崩二極體的集成。形成在第一外延層303中的n+掩埋層305構成高端導向二極體HSD的陰極。第一外延層303中n+掩埋層305下方的p+注入層307，在n+掩埋層305上方水平延伸。雪崩二極體由n+掩埋層305、p+注入層307、第一外延層303和n+基板301構成。掩埋層305構成雪崩二極體的發射極，p+注入層307構成雪崩二極體的基極，第一外延層303和n+基板301共同構成雪崩二極體的集電極。
形成在第二外延層309和第一外延層303中的絕緣溝槽311、311’、311”，使低端導向二極體LSD與高端導向二極體HSD絕緣，高端導向二極體HSD與雪崩二極體集成在一起。第一、第二、第三和第四n+源極區319、319’、319”、319'''形成在第二外延層309中，如圖所示。可選n-型沉降區317可以形成在第二源極區319’和n+掩埋層305之間，使雪崩二極體在元件300的頂面上形成連接，在元件運行的正和負偏置模式下都能提高N+源極對基板301的鉗位。 在第二外延層309的頂部，形成一對p+注入區321、321’。高端二極體HSD由第一p+注入區321、第二外延層309和n+掩埋層305形成。第一p+注入區321和第二外延層309共同構成高端導向HSD二極體的陽極，n+掩埋層305構成高端導向二極體HSD的陰極。高端導向二極體HSD的陰極藉由n+掩埋層305，電連接到雪崩二極體的發射極。
低端導向二極體LSD由第三源極區319”、第二外延層309和第二p+注入區321’構成。第二p+注入區321’和第二外延層309共同構成低端導向二極體LSD的陽極，第三源極區319”構成低端導向二極體LSD的陰極。與圖 2A所示的原有技術中的低端導向二極體不同，該低端導向二極體LSD為水平集成，而不是垂直集成。然而，低端導向二極體LSD的水平集成並不會顯著增大元件的封裝尺寸，因此所發明的TVS 300仍然可以保持所需的小元件封裝尺寸。
雪崩二極體(例如N-P-N結構)的運行方式與傳統TVS 200中穩壓二極體的運行方式不同。傳統TVS 200中穩壓二極體的擊穿，取決於p+注入區的摻雜濃度，並且受到反向漏電流等問題的局限。TVS 200’中雪崩二極體的擊穿電壓取決於P-N結(也就是P+注入層307和N+掩埋層305之間的結)的擊穿電壓以及N-P-N結構的增益。雪崩二極體的擊穿電壓與P-N結的擊穿電壓成正比，與N-P-N結構的增益成反比。因此，p+注入層307的摻雜濃度保持在防止反向漏電流所需的水平上，同時調節N-P-N結構的增益，以獲得所需的TVS擊穿電壓。N-P-N結構的增益取決於基極的厚度，在這種情況下，基極為p+注入層307。藉由增大該p+注入層307的厚度和摻雜濃度，還可以有效降低TVS的擊穿電壓。因此，藉由減小p+注入層307的厚度，TVS的擊穿電壓可以降至6V一下，以便實現廣泛應用。由於TVS的鉗位元電壓與擊穿電壓關係密切，因此調節雪崩二極體的增益(即減小p+注入層307的厚度)，還可以有效降低TVS的鉗位元電壓。
TVS元件200’保留了上一代產品的低電容和小元件封裝。藉由將N-P-N結構代替穩壓二極體集成在TVS中，可以將TVS的擊穿電壓降至6V。 從而使鉗位元電壓降至所需水平，而不會產生不良的反向漏電流。此外，利用上述技術，這樣的TVS保留了原有技術元件200的低電容和小元件封裝。美國專利8,698,196提出的集成N-P-N雪崩二極體的TVS儘管如上所述改善了性能特徵，但是仍然繼續按照圖1所示的電路圖運行和工作。
然而美國專利8,698,196提出的TVS元件的暫態電壓抑制器類型，仍然局限於雪崩擊穿機制。原有技術元件的擊穿電壓無法降至6V以下。此外，這種元件無法控制突返，其中擊穿提供了充足的基極電流，可接通電晶體。而 且，原有技術的TVS元件的製備方法很難控制擊穿機制結構所使用的摻雜結構層。因此，有必要設計一種擊穿電壓較低的元件，而且其中突返現象可以單獨控制。
正是在這樣的背景下，提出了本發明的各個方面。
小擊穿電壓的TVS元件
為了設計一種擊穿電壓較低的元件，而且其中突返現象可以單獨控制，在本發明的實施例中使用了一種擊穿的穿通模式。這種擊穿模式可以使用非常低的摻雜濃度和非常窄的摻雜結構實現。
圖3A所示的TVS 300具有比美國專利8.698,196中所述的TVS更優的元件性能特徵。除了初始的N-P-N雪崩二極體結構之外，還集成了穿通N-P-N結構，利用上述技術，TVS 300的擊穿電壓可以降至3-5V之間。從而將鉗位元電壓降至所需水平，而不會產生不良的反向漏電流。此外，TVS 300保留了上述原有技術元件的低電容和小元件封裝。TVS 300儘管如上所述改善了性能特徵，但是仍然繼續按照圖1所示的電路圖運行和工作。
圖3A-3D表示依據本發明的各個方面，暫態電壓抑制器(TVS)元件的剖面示意圖。配置這些TVS元件，提供低電容和小元件封裝尺寸，利用穿通模式、以及突返控制之外，還進一步改進擊穿電壓。在圖3A-3D所示類型的元件中，發生穿通的電壓比藉由正向偏置二極體HSD2的HSD建立的雪崩二極體更低。當電壓升至雪崩擊穿以上時，雪崩二極體接通並控制突返。穿通模式在旁邊運行，雖然圖3A-3D所示的TVS元件基本按照圖1所示的上述TVS 100工作，但是還額外提供了穿通模式，用於較低電壓的擊穿。穿通NPN提供較低的TVS擊穿電壓(3-5V)，初始的NPN雪崩二極體控制突返，因此TVS 300元件的設計允許獨立控制擊穿電壓和突返，這是一項很大的優勢，TVS結構200和200’無法實現。
在圖3A中，TVS元件300形成在第一導電類型的重摻雜半導體基板401上，重摻雜半導體基板承載第一外延層403和第二外延層409。在本說明中，半導體基板401可以是n+基板；然而本發明的各個方面並不局限於這種配置。為了集成雪崩二極體作為N-P-N結構，而不是P-N二極體，可以使用n+基板401，而不是p+基板。N-P-N結構具有特定的性能特徵，用在TVS中比P-N二極體更佔優勢。這些優勢將在下文中詳細介紹。此後，N-P-N結構將被稱為雪崩二極體。
第一外延層403為輕摻雜n-層。該第一外延層403可以摻雜濃度為2×1016/cm3數量級的磷。第二外延層409為極輕摻雜n-層。該第二外延層409可以摻雜硼，其最小摻雜濃度為1014/cm3數量級或更低。由於第二外延層409的摻雜濃度對高端導向二極體HSD和低端導向二極體LSD的電容有顯著影響，因此必須使該層409的摻雜濃度盡可能地低。由於導向二極體HSD、LSD並聯到雪崩二極體上，因此導向二極體HSD、LSD的電容將顯著影響TVS 300的整體電容。無論雪崩二極體的電容大或小，都可以使用導向二極體HSD、LSD的電容，將整體TVS 300的電容有效地降低到所需值。
在圖3A所示的示例中，n+掩埋層405形成在第一外延層403中。 該n+掩埋層405構成高端導向二極體HSD的陰極，這將在下文中詳細介紹。此外，在圖3A所示的TVS示例中，在第一外延層403中n+掩埋層405下方，注入p+注入層407。P+注入層407在n+掩埋層405上方水平延伸。雪崩二極體由n+掩埋層405、p+注入層407、第一外延層403和n+基板401構成。掩埋層405構成雪崩二極體的發射極，p+注入層407構成雪崩二極體的基極，第一外延層403和n+基板401共同構成雪崩二極體的集電極。
TVS 300中的雪崩二極體(即N-P-N結構)的工作方式不同于傳統TVS 200中的穩壓二極體。然而，傳統TVS 200中穩壓二極體的擊穿電壓行為僅僅取決於p+注入區的摻雜濃度，並且受到反向漏電流問題的局限，所發明 的TVS 300中雪崩二極體的擊穿電壓使自己更加靈活。雪崩二極體的擊穿電壓取決於兩個不同的因數：P-N結(即P+注入層407和N+掩埋層405之間的結)的擊穿電壓以及N-P-N結構的增益。雪崩二極體的擊穿電壓與P-N結的擊穿電壓成正比，與N-P-N結構的增益成反比。因此，p+注入層407的摻雜濃度保持在防止反向漏電流所需的水平，同時調節N-P-N的增益，以獲得所需的TVS擊穿電壓。N-P-N的增益取決於基極的厚度，在這種情況下基極為p+注入層407。 藉由減小p+注入層407的厚度，也可以有效降低TVS的擊穿電壓。因此，藉由減小p+注入層407的厚度，TVS的擊穿電壓可以降至6V，以便廣泛應用。由於TVS的鉗位元電壓與擊穿電壓關係密切，因此調節雪崩二極體的增益(即減小p+注入層407的厚度)，還可以有效降低TVS的鉗位元電壓。
在第二外延層409和第一外延層403中製備一組絕緣溝槽415、415’、415”，並用電介質材料417(例如氧化矽)填充。配置絕緣溝槽415、415’、415”，使低端導向二極體LSD和高端導向二極體HSD絕緣，高端導向二極體HSD與雪崩二極體集成在一起。第一絕緣溝槽415靠近位於N+掩埋層405的邊緣和p+注入層407的邊緣。第二絕緣溝槽415’位於靠近N+掩埋層405的另一邊緣，並且延伸到p+注入層407中。第三絕緣溝槽415”位於靠近p+注入層407的另一邊緣。
在第二外延層409中製備一組n+源極區424、424’、424”、424'''。 如上所述，第一源極區424位於第一絕緣溝槽415左側。第二源極區424’位於第一絕緣溝槽415和第二絕緣溝槽415’之間。第三源極區424”位於第二絕緣溝槽415’和第三絕緣溝槽415”之間。第四源極區424'''位於第三絕緣溝槽311”的右側壁附近。
在第二外延層409的頂層中製備一對p+注入區411、411’。第一p+注入區411位於第二和第三源極區424’、424”之間。第二p+注入區411’位於第三絕緣溝槽415”的左側壁附近。
穿通p注入區413形成在第二外延層409的頂層中。穿通p注入區413位於第一絕緣溝槽415的左側壁附近以及第一源極區424下方。隨著穿通p-區413的摻雜分佈減小，耗盡區增大。如果穿通p-區413的摻雜濃度足夠低，並且在垂直方向上足夠窄，那麼由於電場可以輕鬆穿通N-第二外延層409和N+源極區424之間的穿通p-區，就可以很輕鬆地應用穿通模式。因此，藉由減小p+注入層413的厚度和摻雜濃度，TVS的擊穿電壓可以降至5V，以實現廣泛應用。
高端二極體HSD由第一p+注入區411、第二外延層409和n+掩埋層405構成。第一p+注入區411和第二外延層409共同構成高端導向二極體HSD的陽極，n+掩埋層405構成高端導向二極體HSD的陰極。高端導向二極體HSD的陰極藉由n+掩埋層405，電連接到雪崩二極體的發射極。
低端導向二極體LSD由第三源極區424”、第二外延層409和第二p+注入區411’構成。第二p+注入區411’和第二外延層409共同構成低端導向二極體LSD的陽極，第三源極區424”構成低端導向二極體LSD的陰極。與圖2A所示的原有技術中的低端導向二極體不同，該低端導向二極體LSD水平集成，而不是垂直集成。然而，低端導向二極體LSD的水平集成並不會顯著影響元件的封裝尺寸，因此所發明的TVS 300仍然可以保持所需的小元件封裝尺寸。
第二水平高端PN二極體(HSD 2)由第一注入區411、第二外延層409和第二源極區424’構成。第一注入區411和第二外延層409共同構成第二水平二極體HSD2的陽極，第二源極區424’構成水平高端二極體(HSD 2)的陰極。
穿通結構由第一源極區424、穿通p注入區413和第二外延層409構成。一個N-沉降結構423形成在第三絕緣溝槽415”的右側壁附近，以便提供連接基板401和地電勢的電路。此外，p+接觸區429和429”分別由p+注入區411和411’構成。
此外，絕緣層430形成在第二外延層409上方，開口形成在其中，提供到TVS元件300零部件的金屬接頭。絕緣層430包括，例如含有硼酸的矽玻璃(BPSG)，形成在低溫氧化物(LTO)上方。由導電層(圖中沒有表示出)形成在I/O墊，可藉由絕緣層中的一個開口，連接到p+接觸區429和p+注入區411(即高端導向二極體的陽極)。此外，構成I/O墊的導電層可藉由絕緣層中的另一個開口，連接到第三源極區424”(即低端導向二極體的陰極)。此外，由導電層(圖中沒有表示出)形成的GND墊，可藉由絕緣層430中的另一個開口，連接到第二注入區411’和第四源極區424'''。
圖3B-3D表示按照圖3A上述暫態電壓抑制器(TVS)元件的可選實施例。為了簡化，圖3B-3D中沒有表示出絕緣層430。
圖3B表示依據本發明的可選方法，暫態電壓抑制器(TVS)元件300’。TVS 300’除了在每個絕緣溝槽415、415’、415”中增加多晶矽填充物419之外，還保留了與圖3A所示的TVS 300相同的結構。首先，每個絕緣溝槽415、415’、415”都內襯一個電介質417(例如氧化物)薄層，剩餘部分基本用多晶矽419填充。用多晶矽419，而不是氧化物填充溝槽415、415’、415”的過程，極大地簡化了製備製程。用氧化物內襯溝槽，用多晶矽填充溝槽，比用氧化物填充溝槽更加簡單，並且避免了在最終結構中引入高應力的複雜製程。
圖3C表示依據本發明的另一個可選方面，暫態電壓抑制器(TVS)元件300”的剖面示意圖。TVS300”除了增加p-沉降區421和421’從第二外延層409開始延伸穿過第一外延層403之外，還保留了與圖3A所示的TVS 300’相同的結構。P-沉降區421位於第二外延層409和第一外延層403中，在穿通p注入區413下方以及第一絕緣溝槽415的左側壁附近。P-沉降區421’位於第二外延層409和第一外延層403中，第三絕緣溝槽415”的右側壁附近。P-沉降區421和421’在p+注入層407中終止。這些沉降區421和421’用於將p+注入層連接到接 地端，以防洩露。該TVS 300”繼續按照圖1所示的電路圖工作和運行，但是還提供一個穿通模式，用於在較低電壓下擊穿。
圖3D表示依據本發明的另一方面，暫態電壓抑制器300'''的剖面示意圖。暫態電壓抑制器300'''與圖3B基本類似，具有填充的絕緣溝槽，但是增加了圖3C所示的p-沉降區421和421’。
圖4A-4N表示上述圖3D所示TVS元件的製備方法。雖然，示意圖和說明僅針對圖3D所示的TVS元件，但是本領域的技術人員應理解該製備方法藉由額外的標準處理製程，就可輕鬆擴展至上述任意TVS元件。還應注意，雖然為了簡便僅表示出了一個單獨的元件，但是本領域的技術人員應理解圖4A-4N所示的製備製程也可用於元件晶胞中排布多個這種元件的積體電路。 此外，雖然以下示例中提供的是特定導電類型的材料，但是本領域的技術人員應理解導電類型可以互換，摻雜濃度可以與典型示例中的濃度不同。
如圖4A所示，TVS元件從第一導電類型的基板501(例如矽晶圓)開始。在圖4A-4N所示的TVS元件中，所使用的基板為n+型基板。這是與大多數TVS元件所使用的p+型基板作對比。第一外延層503生長在n+型基板501上方，如圖4B所示。第一外延層503可以是輕摻雜n-型外延層。第一外延層503和n+基板503將共同構成N-P-N元件的集電極。
如圖4C所示，隨後進行帶掩膜的注入(掩膜沒有表示出)，形成一個n+掩埋層505。該n+掩埋層505之後將作為高端導向二極體HSD的陰極，以及N-P-N雪崩二極體的發射極。N+掩埋層505僅沿第一外延層的一部分長度延伸。
然後，進行另一次帶掩膜的注入(掩膜沒有表示出)，形成一個p+注入層507。該p+注入層507之後將作為N-P-N雪崩二極體的基極。該p+注入層507在n+掩埋層505的長度上方延伸，以便防止低端導向二極體LSD短路。 在n+注入之後進行p+注入，其原因在於需要使用較高能量的注入才能獲得想要的結果。
在圖4E中，在第一外延層503上方生長一個第二外延層509。 第二外延層509可以是輕摻雜n-外延層。如上所述，第二外延層509的摻雜濃度顯然會控制導向二極體的電容，因此必須使摻雜濃度達到最小，才能獲得很低的元件電容。此外，該第二外延層之後將作為N-P-N穿通結構的發射極。
如圖4F所示，在第二外延層509的頂面中，利用掩膜(掩膜沒有表示出)注入一對p+注入區511、511’。第一p+注入區511和第二外延層509共同構成垂直高端導向二極體HSD的陽極和第二水平二極體HSD2的陽極，同時n+掩埋層505構成垂直高端導向二極體HSD的陰極。第二p+注入區511’和第二外延層509構成水平低端導向二極體LSD的陽極。
如圖4G所示，在第二外延層509的頂面中，利用掩膜(掩膜沒有表示出)注入一個穿通p注入區513。藉由控制穿通p-注入513的深度和摻雜濃度，可以控制穿通結構的擊穿電壓。注入深度可以藉由調節注入能量來控制。 注入能量越大，注入深度越深。摻雜濃度可以藉由控制注入離子的劑量來調節。 離子劑量越大，摻雜濃度就越大。降低摻雜濃度和/或減小穿通p-注入區的厚度，可降低穿通擊穿電壓，從而降低TVS擊穿電壓。分開完成的兩個p+注入511、511’可以在同一時間進行。作為示例，但不作為局限，兩個p+注入511、511’可以在600KeV左右的能量下，用3×1011/cm2的劑量完成。作為對比，穿通p-注入513可以在稍高的能量下，例如660KeV，根據所需的TVS擊穿電壓，用5×1011/cm2-8×1011/cm2的劑量完成。
如圖4H所示，在第一外延層503和第二外延層509中，形成一組三個絕緣溝槽515、515’和515”。絕緣溝槽515、515’和515”可以利用一個硬掩膜(掩膜沒有表示出)，刻蝕到大約7微米的深度，使溝槽底部正好位於基板501的上方。第一絕緣溝槽515位於N+掩埋層505的一邊和p+注入層507的 一邊，溝槽515的左側壁位於穿通p注入區513的附近。第二絕緣溝槽515’位於N+掩埋層505的另一邊，並延伸到p+注入層507中，溝槽515’的左側壁位於p+注入區511的附近。第三絕緣溝槽515”位於p+注入層507的另一邊，溝槽515”的左側壁位於p+注入區511’的附近。如圖4I所示，沿絕緣溝槽壁，可以選擇沉積或生長一個氧化層517，其厚度約為50nm。絕緣溝槽515的剩餘部分用多晶矽519填充。利用回刻製程，除去多餘的多晶矽。圖4I表示氧化物生長和多晶矽沉積之後的元件。
如圖4J所示，在第二外延層509和第一外延層503中，利用掩膜(圖中沒有表示出)可以選擇注入P-沉降注入區521、521’。P-沉降區521位於第二外延層509和第一外延層503中，在穿通p注入區513下方以及第一絕緣溝槽515的左側壁附近。P-沉降區521’位於第二外延層509和第一外延層503中，在第三絕緣溝槽515”的右側壁附近。P-沉降區521和521’都在p+注入層507中終止。如圖4J所示，還可以注入一個N-沉降區523，以便提供連接基板501和地電勢的電路。N-沉降可以在一個單獨的注入製程中利用單獨的掩膜(圖中沒有表示出)注入。
如圖4K所示，利用另一個掩膜(圖中沒有表示出)，在第二外延層509的頂面中，注入一組四個源極區524、524’、524”、524'''。第一源極區524、穿通p注入區513以及第二外延層509的下層部分構成穿通結構。第二源極區524’成為水平二極體HSD的陰極，第一p+注入區511和第二外延層509共同構成水平二極體HSD的陽極。第三源極區524”成為水平低端導向二極體LSD的陰極。第四源極區524'''為n-沉降區523提供接頭。
如圖4L-4M所示，在兩個階段形成一個絕緣層530。如圖4L所示，在第二外延層509上方，例如藉由低溫製程，可以選擇製備一個第一絕緣層525(例如二氧化矽)。然後，如圖4M所示，在第一絕緣層525上製備一層第二絕緣層527(例如含有硼酸的矽玻璃(BPSG))，以形成絕緣層530。
如圖4N所示，在絕緣層530中形成開口，例如藉由傳統的掩膜和刻蝕技術，提供到TVS元件的接觸點。這些開口包括在穿通注入區上方到第一源極區524的接頭開口。在第二源極區524’上方，形成第二開口，以便形成到突返二極體陽極的接頭。在第一p+注入區524”上方，形成第三開口，以便形成到低端二極體陰極的接頭。在第四源極區524'''上方，形成一個額外的開口，以便形成藉由n-沉降區523到基板501的接地接頭。在p+注入區511、511’上方，形成多個額外的開口，以便形成到水平低端導向二極體的陽極和雪崩二極體陽極的電連接。如圖4N所示，藉由絕緣層530中的開口，在p+注入層511和511’中嵌入p+接觸區529和529’，以便於電接觸。
如圖4O所示，在絕緣層530上方，形成一個金屬層532，以提供到TVS零部件的電接觸/接頭。金屬層532可分為第一、第二和第三區523A、523B、523C，它們之間相互電絕緣。第一區523A允許突返二極體陰極和穿通結構之間的電接觸。第二區523B允許低端二極體陰極和高端二極體陽極的I/O電接觸。第三區523C藉由第四源極區524'''和N-沉降區523，提供到低端二極體陽極和基板501的電接地接頭。
如上所述，圖4A-4P所示製備TVS的上述步驟，用於圖3D所示的TVS元件。在可選實施例中，可以利用不同的製程步驟、不同的掩膜或兩者的組合，藉由改變圖4A-4P的製程，製備TVS元件，例如圖3A-3C所示的那些TVS元件。例如，利用圖4A-4P所示製程，但是使用不同的溝槽掩膜製備絕緣溝槽415、不同的製程步驟進行電介質填充溝槽並且省去製備p-沉降區521、521’所用的掩膜和注入，也可以製備圖3A所示的元件。此外，利用圖4A-4P所示製程，但是省去製備p-沉降區521、521’所用的掩膜和注入，也可以製備圖3B所示的元件。此外，包括製備p-沉降區521、521’所用的掩膜和注入，但是利用不同的溝槽掩膜製備絕緣溝槽415和不同的製程步驟進行電介質填充溝槽，也可以製備圖3C所示的元件。
儘管本發明關於某些較佳的版本已經做了詳細的敘述，但是仍可能存在各種不同的修正、變化和等效情況。因此，本發明的範圍不應由上述說明決定，與之相反，本發明的範圍應參照所附的申請專利範圍書及其全部等效內容。任何可選件(無論首選與否)，都可與其他任何可選件(無論首選與否)組合。在以下申請專利範圍中，除非特別聲明，否則不定冠詞“一個”或“一種”都指下文內容中的一個或多個專案的數量。除非用“意思是”明確指出限定功能，否則所附的申請專利範圍書並不應認為是意義-加-功能的局限。沒有明確指出“意思是”執行特定功能的申請專利範圍書中的任意內容，都不應認為是35 USC § 112,¶ 6中所述的“意思”或“步驟”。
儘管本發明的內容已經藉由上述較佳實施例作了詳細介紹，但應當認識到上述的描述不應被認為是對本發明的限制。在本領域技術人員閱讀了上述內容後，對於本發明的多種修改和替代都將是顯而易見的。因此，本發明的保護範圍應由所附的申請專利範圍來限定。

Claims (10)

  1. 一種暫態電壓抑制器元件，其包含：a)一個第一導電類型的半導體基板；b)一個第一導電類型的半導體材料的第一外延層，在該半導體基板上；c)一個第一導電類型的半導體材料的掩埋層，位於該第一外延層中；d)一個第二導電類型的半導體材料的注入層，位於該掩埋層下方的該第一外延層中，該注入層在水平方向延伸超出該掩埋層，NPN結構由該掩埋層、該注入層、該第一外延層以及該半導體基板構成；e)一個第一導電類型的半導體材料的第二外延層，位於該第一外延層上方；f)一對第二導電類型的半導體材料的注入區，在該第二外延層的頂面中；該注入區包括一個第一注入區及一個第二注入區；g)一個第二導電類型的半導體材料的穿通注入區，在該第二外延層的頂面中；h)一組形成在第二外延層以及第一外延層中的溝槽，該組中的每個溝槽都至少內襯電介質材料，該組溝槽包括一個第一溝槽，靠近該掩埋層的一邊緣及該注入層的一邊緣、以及在該穿通注入區及該第一注入區之間；一個第二溝槽，靠近掩埋層的另一邊緣，延伸到該注入層中；一個第三溝槽，靠近 該注入層的另一邊緣，其中該第二溝槽在該第一溝槽以及該第三溝槽之間；以及i)一組第一導電類型的半導體材料的源極區，在該第二外延層的頂面中，該組源極區包括一個第一源極區，位於該穿通注入區上方；一個第二源極區，位於該第一溝槽以及該第二溝槽之間；一個第三源極區，位於該第二溝槽以及該第三溝槽之間；以及一個第四源極區，使得該第三溝槽位於該第三源極區以及第四源極區之間，其中該第一注入區位於該第二源極區以及該第三源極區之間，該第二注入區位於該第三溝槽以及該第三溝槽側壁附近的該第三源極區之間，由該第一源極區、該穿通注入區以及該第二外延層構成一個垂直PN結，由該第二源極區、該第二外延層以及該第一注入區構成一個水平PN結，以及由該第三源極區、該第二外延層以及該第二注入區構成一個水平PN結。
  2. 如申請專利範圍第1項所述之暫態電壓抑制器元件，其中，該第一導電類型為N，第二導電類型為P。
  3. 如申請專利範圍第1項所述之暫態電壓抑制器元件，其中，該半導體基板為重摻雜n-型半導體基板。
  4. 如申請專利範圍第2項所述之暫態電壓抑制器元件，其中，該第一外延層的半導體材料為n-型材料，其n-型摻雜濃度低於基板。
  5. 如申請專利範圍第1項所述之暫態電壓抑制器元件，其中，該第一溝槽、該第二溝槽以及該第三溝槽中的每一個都用電介質材料填充。
  6. 如申請專利範圍第1項所述之暫態電壓抑制器元件，其中，h)中的每個溝槽都用多晶矽填充。
  7. 如申請專利範圍第1項所述之暫態電壓抑制器元件，其中，該元件更包括一個p-型半導體材料的沉降區，形成在該第二外延層中，該沉降區位於該穿通注入區下方，在該第一源極區以及該第二源極區之間。
  8. 如申請專利範圍第1項所述之暫態電壓抑制器元件，其中，該元件更包括一個p-型半導體材料的沉降區，形成在該第二外延層中，該沉降區位於該第三溝槽的右側壁附近。
  9. 如申請專利範圍第1項所述之暫態電壓抑制器元件，其中，該元件更包括一個n-型半導體材料的沉降區，形成在該第二外延層中，沉降區位於該第四源極區下方。
  10. 一種暫態電壓抑制器元件的製備方法，其包括：a)在第一導電類型的半導體基板上方，製備一個第一導電類型的第一外延層；b)在該第一外延層的頂面中，製備一個第一導電類型的半導體材料的掩埋層；c)在該第一外延層中，製備一個第二導電類型的半導體材料的注入層，其中該注入層位於該掩埋層下方，該注入層的長度延伸超出該掩埋層的長度；d)在該第一外延層上方，製備一個第一導電類型的半導體材料的第二外延層；e)在該第二外延層的頂面中，製備一個第二導電類型的半導體材料的一對注入區；該注入區包括一個第一注入區及一個第二注入區； f)在該第二外延層的頂面中，製備一個第二導電類型的半導體材料的穿通注入區；g)在該第二外延層以及該第一外延層中，製備一組溝槽，該組溝槽包括一個第一溝槽，在該掩埋層的一邊以及該注入層的一邊，以及該穿通注入區以及該第一注入區之間；一個第二溝槽，在該掩埋層的另一邊，在該注入層中延伸；以及一個第三溝槽，在該注入層的另一邊；h)至少用一個電介質材料內襯每個溝槽；i)在該第二外延層的頂面中，製備一組第一導電類型的半導體材料的源極區，該組源極區包括一個第一源極區，位於該穿通注入區上方；一個第二源極區，位於該第一溝槽以及該第二溝槽之間；一個第三源極區，位於該第二溝槽以及該第三溝槽之間；以及一個第四源極區，使得該第三溝槽位於該第三源極區以及該第四源極區之間，其中該第一注入區位於該第二源極區以及該第三源極區之間，該第二注入區位於該第三溝槽以及該第三溝槽側壁附近的該第三源極區之間，一個垂直PN結由該第一源極區、該穿通注入區以及該第二外延層構成，一個水平PN結由該第二源極區、該第二外延層以及該第一注入區構成，一個垂直PN結由該掩埋層、該第二外延層以及該第一注入區構成，以及一個水平PN結由該第三源極區、該第二外延層以及該第二注入區構成。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9583586B1 (en) * 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage
US10211199B2 (en) 2017-03-31 2019-02-19 Alpha And Omega Semiconductor (Cayman) Ltd. High surge transient voltage suppressor
US10062682B1 (en) * 2017-05-25 2018-08-28 Alpha And Omega Semiconductor (Cayman) Ltd. Low capacitance bidirectional transient voltage suppressor
US10157904B2 (en) 2017-03-31 2018-12-18 Alpha And Omega Semiconductor (Cayman) Ltd. High surge bi-directional transient voltage suppressor
TWI622155B (zh) * 2017-08-04 2018-04-21 奇景光電股份有限公司 靜電保護電路
CN109585530B (zh) * 2017-09-28 2021-10-29 万国半导体(开曼)股份有限公司 高浪涌瞬变电压抑制器
US10276558B1 (en) * 2017-10-30 2019-04-30 International Business Machines Corporation Electrostatic discharge protection using vertical fin CMOS technology
CN107799518A (zh) * 2017-11-14 2018-03-13 上海芯石半导体股份有限公司 一种双向npn穿通型超低压tvs结构及其制备方法
CN108063137B (zh) * 2017-12-11 2020-09-01 南京溧水高新创业投资管理有限公司 瞬态电压抑制器及其制作方法
CN108109998B (zh) * 2017-12-29 2023-06-16 杭州士兰集成电路有限公司 单向低电容tvs器件及其制造方法
TWI643335B (zh) * 2017-12-29 2018-12-01 新唐科技股份有限公司 半導體裝置及其製造方法
CN109037205B (zh) * 2018-07-19 2020-12-22 车智路数据管理有限公司 瞬态电压抑制器及其制造方法
US10573635B2 (en) 2018-07-23 2020-02-25 Amazing Microelectronics Corp. Transient voltage suppression device with improved electrostatic discharge (ESD) robustness
US10903204B2 (en) 2018-07-24 2021-01-26 Amazing Microelectronic Corp. Lateral transient voltage suppressor device
US10930637B2 (en) * 2018-09-06 2021-02-23 Amazing Microelectronic Corp. Transient voltage suppressor
CN110164954A (zh) * 2019-03-25 2019-08-23 无锡力芯微电子股份有限公司 双向瞬态电压抑制器及其制造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140134825A1 (en) * 2011-06-28 2014-05-15 Alpha & Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (tvs) with reduced clamping voltage

Family Cites Families (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8089129B2 (en) * 2002-08-14 2012-01-03 Advanced Analogic Technologies, Inc. Isolated CMOS transistors
US7719054B2 (en) * 2006-05-31 2010-05-18 Advanced Analogic Technologies, Inc. High-voltage lateral DMOS device
US7863995B2 (en) * 2007-06-16 2011-01-04 Alpha & Omega Semiconductor Ltd. Methods of achieving linear capacitance in symmetrical and asymmetrical EMI filters with TVS
CN101930975B (zh) * 2008-10-01 2014-04-16 万国半导体有限公司 在低电容瞬时电压抑制器(tvs)内整合控向二极管的优化配置
US7989923B2 (en) * 2008-12-23 2011-08-02 Amazing Microelectronic Corp. Bi-directional transient voltage suppression device and forming method thereof
US7943989B2 (en) 2008-12-31 2011-05-17 Alpha And Omega Semiconductor Incorporated Nano-tube MOSFET technology and devices
US8338854B2 (en) * 2009-03-31 2012-12-25 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8288839B2 (en) 2009-04-30 2012-10-16 Alpha & Omega Semiconductor, Inc. Transient voltage suppressor having symmetrical breakdown voltages
US8829614B2 (en) 2009-08-31 2014-09-09 Alpha And Omega Semiconductor Incorporated Integrated Schottky diode in high voltage semiconductor device
US9166042B2 (en) 2009-09-30 2015-10-20 Alpha And Omega Semiconductor Incorporated High voltage MOSFET diode reverse recovery by minimizing P-body charges
US8466510B2 (en) 2009-10-30 2013-06-18 Alpha And Omega Semiconductor Incorporated Staggered column superjunction
US8373208B2 (en) 2009-11-30 2013-02-12 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-gate breakdown and built-in avalanche clamp diode
US8575695B2 (en) 2009-11-30 2013-11-05 Alpha And Omega Semiconductor Incorporated Lateral super junction device with high substrate-drain breakdown and built-in avalanche clamp diode
US7892924B1 (en) 2009-12-02 2011-02-22 Alpha And Omega Semiconductor, Inc. Method for making a charge balanced multi-nano shell drift region for superjunction semiconductor device
US8519476B2 (en) 2009-12-21 2013-08-27 Alpha And Omega Semiconductor Incorporated Method of forming a self-aligned charge balanced power DMOS
US8476698B2 (en) 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
US8217462B2 (en) * 2010-09-22 2012-07-10 Amazing Microelectronic Corp. Transient voltage suppressors
US8933506B2 (en) 2011-01-31 2015-01-13 Alpha And Omega Semiconductor Incorporated Diode structures with controlled injection efficiency for fast switching
US8829640B2 (en) 2011-03-29 2014-09-09 Alpha And Omega Semiconductor Incorporated Configuration and method to generate saddle junction electric field in edge termination
US8507978B2 (en) 2011-06-16 2013-08-13 Alpha And Omega Semiconductor Incorporated Split-gate structure in trench-based silicon carbide power device
US8710627B2 (en) 2011-06-28 2014-04-29 Alpha And Omega Semiconductor Incorporated Uni-directional transient voltage suppressor (TVS)
US8785279B2 (en) 2012-07-30 2014-07-22 Alpha And Omega Semiconductor Incorporated High voltage field balance metal oxide field effect transistor (FBM)
US8575685B2 (en) 2011-08-25 2013-11-05 Alpha And Omega Semiconductor Incorporated Buried field ring field effect transistor (BUF-FET) integrated with cells implanted with hole supply path
US9224852B2 (en) 2011-08-25 2015-12-29 Alpha And Omega Semiconductor Incorporated Corner layout for high voltage semiconductor devices
US8680613B2 (en) 2012-07-30 2014-03-25 Alpha And Omega Semiconductor Incorporated Termination design for high voltage device
US8785306B2 (en) 2011-09-27 2014-07-22 Alpha And Omega Semiconductor Incorporated Manufacturing methods for accurately aligned and self-balanced superjunction devices
US8835977B2 (en) 2012-12-19 2014-09-16 Alpha And Omega Semiconductor Incorporated TVS with low capacitance and forward voltage drop with depleted SCR as steering diode
US8809948B1 (en) 2012-12-21 2014-08-19 Alpha And Omega Semiconductor Incorporated Device structure and methods of making high density MOSFETs for load switch and DC-DC applications
US8951867B2 (en) 2012-12-21 2015-02-10 Alpha And Omega Semiconductor Incorporated High density trench-based power MOSFETs with self-aligned active contacts and method for making such devices
US8753935B1 (en) 2012-12-21 2014-06-17 Alpha And Omega Semiconductor Incorporated High frequency switching MOSFETs with low output capacitance using a depletable P-shield
US9105494B2 (en) 2013-02-25 2015-08-11 Alpha and Omega Semiconductors, Incorporated Termination trench for power MOSFET applications
US9082790B2 (en) 2013-07-18 2015-07-14 Alpha And Omega Semiconductor Incorporated Normally on high voltage switch
US9595587B2 (en) 2014-04-23 2017-03-14 Alpha And Omega Semiconductor Incorporated Split poly connection via through-poly-contact (TPC) in split-gate based power MOSFETs
US9318587B2 (en) 2014-05-30 2016-04-19 Alpha And Omega Semiconductor Incorporated Injection control in semiconductor power devices
US9171949B1 (en) 2014-09-24 2015-10-27 Alpha And Omega Semiconductor Incorporated Semiconductor device including superjunction structure formed using angled implant process
US9484452B2 (en) 2014-12-10 2016-11-01 Alpha And Omega Semiconductor Incorporated Integrating enhancement mode depleted accumulation/inversion channel devices with MOSFETs
US9583586B1 (en) * 2015-12-22 2017-02-28 Alpha And Omega Semiconductor Incorporated Transient voltage suppressor (TVS) with reduced breakdown voltage

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140134825A1 (en) * 2011-06-28 2014-05-15 Alpha & Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (tvs) with reduced clamping voltage

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US20170179107A1 (en) 2017-06-22
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