CN106796937A - 包括二极管的半导体装置以及静电放电保护装置 - Google Patents

Abstract

本发明涉及到一种半导体装置，包括在基板(6)中实施的具有各自宽度和深度的至少两个孔(18，20)，并且形成一种二极管(4)，其中，基板(6)具有确定的掺杂类型，而且，其中，掺杂每个孔(18，20)的内壁，使其掺杂类型与基板(6)掺杂不同，一个孔(18，20)的宽度和/或深度与相邻孔的宽度和/或深度不同。

Description

包括二极管的半导体装置以及静电放电保护装置

技术领域

本发明涉及到包括二极管的一种半导体装置，更具体而言，涉及到一种静电放电(ESD)保护装置。

背景技术

近年来，发光二极管(LED)集成是比如信令这样的应用中或者家用照明中的主要问题。实际上，希望在几年内在照明应用中用LED，更具体而言，用高亮度LED代替传统灯具。

通常，用在蓝宝石基板上生成的以InGaN(铟镓)为基础的材料开发了所述高亮度LED，所述蓝宝石基板是绝缘材料。这种基板的使用导致高亮度LED对静电放电的高敏感度。

从生产到现场服务的任何一点都可以发生静电放电和静电损伤。这是因为在不受控的环境中通过不恰当的ESD控制措施操作装置导致的。例如，正向偏压ESD脉冲在没有损害的情况下穿过LED，但是反向偏压ESD脉冲却会产生严重故障。

按照军用标准静电放电控制(mil-std-1686c)，通常认为InGaN LED模具是“1级”装置。要被认为是“1级”，部件需要通过人体模型试验承受20伏的偏压以及130伏的电压。为了避免因为ESD放电产生的可靠性问题，LED制造商有很多电子装置可供使用。最受欢迎的是陶瓷电容器、齐纳二极管、瞬变电压抑制(TVS)二极管以及肖特基二极管。

在这些装置中，世界各地的设计工程师广泛采用齐纳二极管，因为其制造成本低。而且，齐纳二极管比陶瓷电容器效率高，因为它们对过冲电压的防护更强。此外，所述齐纳二极管还具有较高的钳位比(脉冲钳位电压与DC击穿电压之间的比率)，而且ESD散热较慢，由此增加了钳位电压电平。

平行于LED反向偏置的正确设定的齐纳二极管使电压峰值能够按照两个方向穿过电路，而不损坏LED。把电容器加到光滑的输入信号是防止静电过载(EOS)故障的一项适当矫正措施。为此，通常采用与平行于LED反向偏置在陶瓷载体上的齐纳二极管，以便得到可靠的照明光源。

某些LED制造商更喜欢把背对背式齐纳二极管用于ESD保护，从而得到对称的装置，并且在基板上与齐纳二极管组装之后，能够测量LED的泄漏电流。这一解决方案的缺点是增加了LED器件的复杂性和成本。在极具竞争性的环境中，必须降低LED的价格是一个问题。所以施加在ESD二极管保护的价格上压力非常高。

为了降低ESD保护的价格，齐纳二极管必须越来越小，同时保持ESD鲁棒性不变。为了克服这个问题，US 2007/0145411提出一种制造槽式多晶硅二极管的方法。该方法包括在上N+(P+)型基板上构成N-(P-)型外延区域并且在N-(P-)型外延区域中构成沟槽。该方法进一步包括在沟槽中形成绝缘层以及用多晶硅填充沟槽，所述多晶硅构成沟槽的顶面。该方法进一步包括在沟槽中构成P+(N+)型掺杂多晶硅区域以及N+(P+)型掺杂多晶硅区域，以及在沟槽中构成二极管，在所述沟槽中，一部分二极管低于沟槽顶面。通过更好地利用1mm²内可用的硅片完成该结构。沟槽式二极管的优点是利用硅的整个体积，并且呈现巨大的P/N结点区。

发明内容

本发明的目的是提供增加二极管中电流维持的一个替代方案。本发明的另一个目的是使用于ESD保护的双向齐纳二极管小型化。所提出的结构可有利地用于LED保护或者用于其它装置保护。

根据本发明的第一方面，提出一种半导体装置，该半导体装置包括在基板中实施的具有各自宽度和深度的至少两个孔，并且形成一种二极管：

其中，基板具有确定的掺杂类型，而且

其中，掺杂每个孔的内壁，使其掺杂类型与基板掺杂不同，

其特征在于，一个孔的宽度和/或深度与相邻孔的宽度和/或深度不同。

二极管的这个新结构使之能够增加驱动进入二极管的电流。据发明者观察，由二极管驱动的电流并非随着二极管的(相同)孔或柱的数量线性增加。实验表明，电流集中在前几行孔(或柱)中。所以，增加现有技术的二极管的尺寸并不明显增加装置的ESD鲁棒性。在此提出的二极管的新结构使之能够在结构中更好地重新分配电流，并因此在其尺寸增加的情况下增加由二极管驱动的电流。

在第一个实施例中，每个孔都是圆形孔，而且每个孔的宽度都与其直径相对应，使之能够控制二极管的尺寸和维度。

在所提出的二极管的另一个示例性实施例中，二极管包括至少两行孔，每行孔都平行于另一行孔；同一行孔的宽度和深度相同，而且孔的深度和/或宽度按照从一行孔向相邻行孔的方向增长。这样，二极管中电流线的分配受到控制。

在所提出的二极管的优选实施例中，每个孔都是能够减少二极管泄露电流的沟槽。

有利的是，每个沟槽都平行于其它沟槽，而且沟槽的深度和/或宽度按照从一个沟槽到相邻沟槽的方向增长。因此，控制二极管中的电流使之能够减少过热。

沟槽呈现的长度按照从一个沟槽到相邻沟槽的方向有利地增长。这样，增加了保持在二极管中的电流。

有利的是，平行耦接所提出的二极管的孔，以便使电流线分配在二极管的基板中，并且使之能够进行单极ESD保护。

本发明还涉及到一种静电放电装置，包括两个如上所述的二极管。这种装置能够优化ESD保护。

在该静电放电装置的示例性实施例中，每个二极管都包括多行孔，而且第二个二极管的多行孔平行于第一个二极管的多行孔。因此，优化了二极管的集成。

在一个优选实施例中，每个二极管都包括沟槽，而且第二个二极管的沟槽平行于第一个二极管的沟槽。

为了实现双向ESD保护，以背对背的位置耦接第一个二极管和第二个二极管。

在一个示例性实施例中，静电放电装置包括堆叠在一起的至少两个半导体装置，使之能够优化二极管的集成。

在一个示例性实施例中，静电放电装置耦接到有源电子元件和/或无源电子元件，以便进行有效的ESD保护。

附图说明

在附图的各图中通过示例的方式，而非限制的方式阐释了本发明的实施例，在各图中同样的参考号指代相似的元件，在各图中：

图1是根据几个实施例的二极管的截面示意图，

图2是制造图1的二极管的方法步骤的截面示意图，

图3是制造图1的二极管的另一个方法步骤的截面示意图，

图4是与图3相对应的关于二极管第一个实施例的局部等距视图，

图5是与图3相对应的关于第二个实施例的局部等距视图，

图6是与图3相对应的关于第三个实施例的局部等距视图，

图7是用于构成二极管的沟槽的示意性等距视图，

图8是制造图1的二极管的另一个方法步骤的截面图，

图9是图1的二极管的一个替换实施例的截面图，

图10是根据图9处于背对背位置的两个二极管的等距视图，

图11显示了根据图10的二极管以及现有技术的二极管的试验曲线，

图12是耦接到电路的图11的二极管的交叉视图，以及

图13是图12所示结构的等效电路。

具体实施方式

图1显示了集成在半导体装置中的二极管4的截面示意图。在比如硅基板这样的基板6上实施二极管4。在本说明书中，假设基板6为具有确定掺杂值得P-型掺杂基板。此外，采用比如载体类型以及载体集中值这样的掺杂特征减少二极管4的电流泄露。必须仔细选择基板6的掺杂程度，因为将由其确定二极管的击穿电压。载体集中值可(仅出于阐释性目的，而非限制性目的)等于1×10¹⁸cm^-3。本说明书中列出的所有其它值都只是说明性的，而非限制性的。

掺杂方法是本领域技术人员已知的，所以在本说明书中对此方法不再赘述。

作为选择，可以采用SOI(绝缘体上硅)基板。

基板6包括第一侧边8、与第一侧边8相对的第二侧边10、顶边12以及与顶边12相对的底边14，并且显示了确定的厚度。基板6的厚度适合提高二极管4的集成二极管密度值。例如，基板6的厚度可约等于100μm(1μm＝1×10^-6m)。

如图1所示，二极管4包括在基板6中蚀刻的至少三个孔。每个孔都具有掺氮的壁(在此我们假设，如上文所述，基板6是掺磷的)，也就是壁的掺杂类型与基板的掺杂类型不同。每个孔都充满多晶硅，而且多晶硅延伸到顶边12，所以通过多晶硅连接所有孔。在多晶硅顶部实施电极。

如图1所示，基板6中各孔不同。在图1所阐释的优选实施例中，各孔的宽度和深度不同。在图1的实施例中，可以看到每个孔的宽度和深度从第一个侧边8向第二个侧边10减少。

因为图1“仅仅”是横截面图，所以未显示各孔的形状。从阐释制造根据图1的二极管的方法的如下说明中可见，在此阐释的各孔可为不同形状。

作为制造二极管4的第一个步骤，把保护层16沉积在基板6的顶边12上。图2阐释了这个方法步骤。保护层16适合抵抗基板6的蚀刻步骤。在以下说明中将对蚀刻步骤进行说明。例如，保护层16包括通过基板6氧化步骤得到的氧化硅(SiO2)。通过湿式氧化法或干式氧化法实施氧化步骤。在本说明书中不再更加详细地陈述本领域技术人员已知的这些氧化法。例如，保护层16的厚度约等于1μm。

为了在基板6中实施孔，实施在保护层16上锉出光致抗蚀剂层(图中未显示)的光刻步骤，并且通过该光刻步骤确定待蚀刻的孔的尺寸和形状。

通过在保护层16中实施的各孔蚀刻基板6。图3阐释了这个方法步骤。通过基板6顶边12的至少一个蚀刻步骤实施各孔。例如，通过湿法刻蚀步骤或者干法蚀刻步骤，或者把在干法蚀刻之后与湿法蚀刻步骤相结合实施所述蚀刻步骤。因此，可以控制各孔的壁的粗糙度。

如上所述，各孔形状不同。图4显示了第一个实施例，其中在基板6中蚀刻三个孔：第一孔18、第二孔20和第三孔22，这三个孔为圆孔。各孔彼此之间间隔一定距离。第一孔18是离基板6第一侧边8最近的孔，第三孔22离基板6第二侧边10最近。第二孔20在第一孔18与第三孔22之间。在一个实例中，两孔之间距离等于2μm。各孔的直径和深度从第一侧边8向基板6的第二侧边10减少。例如各孔直径在1μm至2μm之间变化，各孔深度在20μm至60μm之间变化。

图5阐释了另一个实例，其中二极管4包括多行孔。图5阐释了只有三行孔的二极管4，每行孔只包括两个孔。因此，二极管4具有第一行24的第一孔18、第二行26的第二孔20以及第三行28的第三孔22。

各行孔彼此平行。从一行到相邻行的各孔的深度和宽度按照从第二侧边10到第一侧边8的方向增长。各行24，26，28孔平行于基板6的第一侧边8，而且各孔的宽度和深度按照与各行垂直的方向增长。

本领域技术人员清楚，可以推广该实施例，并且可以实施确定数量的N行孔。而且，各行中孔的数量常常不同于两个。一行中孔的数量还可以与另一行不同。例如，孔的数量从第一行24到最后一行(在图5，为第三行28)减少。最好相对于垂直于各行孔的对称面分配各行中的孔。

有利的是，可以把任何一个所引用参数中的变化与另一个参数相结合。例如，可以把孔的行数的变化与各行孔的直径的变化相结合。

在一个优选的实施示例中，每个孔都呈沟槽的形状。图6显示了该实施例的第一个示例，其中，二极管4包括三个沟槽38、40、42。每个沟槽38、40、42都呈现一定的深度和宽度，并且平行于基板6的第一侧边8。为了优化电流线在二极管4中的分配，沟槽的深度和宽度按照从一个沟槽到相邻沟槽的方向增长。沟槽38、40、42平行于基板6的第二侧边10。注意，沟槽的数量可变。

对于所有沟槽而言，两个相邻沟槽之间的距离可以相同，例如为10m。但是，两个相邻沟槽之间的距离也可变。

在实施例的一个示例中，沟槽38、40、42的长度也不同。因此，例如，沟槽的长度按照从第一个沟槽38到第三个沟槽42的方向增加，如图7所示。

蚀刻各孔之后，预知在各孔中进行掺杂步骤(图8)。例如，通过载体扩散到硅基板6实施这个掺杂步骤。有利的是，由于保护层16，仅在各孔的壁上实施载体扩散。因为我们认为基板6为磷掺杂，所以在此用于掺杂的载体为N-载体。通过蒸汽气相沉积或者通过离子植入步骤实施载体植入步骤。

如果各孔之间的距离低于掺杂剂(例如含磷掺杂剂)的扩散长度，孔则像一个较深的统一PN结，但是如果各孔之间的距离较大，那么则得到平行的数个二极管。在此这第二个选项是优选的，并且选择这第二个选项。

在本说明书中不再更加详细的陈述本领域技术人员已知的沉积步骤和扩散步骤。有利的是，因为在各孔壁上掺杂，所以二极管4的串联电阻率较低。

然后，多晶硅层46沉积在孔中(图8)。例如，通过低压化学气相沉淀(LPCVD)沉淀多晶硅层46。有利的是，多晶硅层46是掺氮多晶硅，因为这有助于降低二极管的接触电阻，但是也可以采用非晶硅。有利的是，多晶硅层46填充各孔，并且覆盖基板6顶边12的一定面积，从而把所有孔连接在一起。在本发明的一个优选实施例中，多晶硅层46至少比保护层16超出1μm。然后它是有图案的。

钝化层48(图9)沉积在基板6的顶边12上，与超出的多晶硅层46部分相对应的一定面积除外。

在本说明书中钝化层48为第一电极44以及例如氧化硅(SiO2)或则厚度大于多晶硅层46超出厚度的氮化硅层。在此不再详细描述本领域技术人员已知的钝化处理。通过导电层的溅射沉积实施第二电极50，比如所述导电层为铝(Al)，或其它类型金属，是有图案的。在本说明书中不再详细描述本领域技术人员已知的沉积方法。把第一电极44电耦接到基板6，把第二电极50耦接到多晶硅层46。有利的是，二极管4的第一电极44和第二电极50位于基板6的顶边12上，使之能够增加二极管的集成值。

为了增加驱动电流的能力，使二极管4各孔平行。

二极管4可耦接到无源和/或有源元件或元件组

有利的是，二极管4用于静电放电(ESD)保护。例如，二极管4可耦接到电容器或沟槽式电容器的输入端。注意，通过考虑二极管4的极性把二极管4的第一电极44和第二电极50耦接到待保护的元件。

因此，例如，如果通过二极管4实现电路输入端的ESD正极保护，把二极管4的第二电极50耦接到电源端，把第一电极44耦接到所述电路的输入端。

还可以通过二极管4实现ESD负极性保护。

为了实现双极性ESD保护，提出包括两个二极管的一种静电放电保护装置。图10显示了包括二极管4以及第二个二极管41的这种静电放电保护装置。有利的是，第二个二极管41与二极管4特性相同，并且与之对称。此外，可以通过与二极管4相同的制造方法得到第二个二极管41。

在同一个基板6上制造第二个二极管41和二极管4。因此，优化了静电放电保护装置的集成密度。

图10中的第二个二极管41具有三个孔：第一孔62、第二孔60和第三孔58。因为第二个二极管41与二极管4对称，其孔的深度和宽度从第二个侧边10向第一个侧边8减少。放置第二个二极管41的位置，使其第一孔62位于基板6第一侧边8的一侧。第二个二极管41的第一孔62与二极管4的第一孔18相隔一定距离。例如，第二个二极管41的第一孔62与二极管4的第一孔18之间的距离等于75μm。

为了保护电路，二极管4有利地与第二个二极管41串联耦接，更具体而言，二极管4和第二个二极管41以背对背的位置耦接。该原结构能够取得优化的ESD保护，以保护电路的正常运行模式支持正脉冲和负脉冲。

通过这种结构，包括二极管4以及第二个二极管41的静电放电保护装置能够通过双向ESD保护电路，并且得到电流在基板6中更好的分配的电路。

为了显示在此提出的新结构的益处，把两个结构的ESD鲁棒性进行了比较。比较了覆盖区(所有结构都是24000μm²)相同的背对背二极管结构。

第一个结构具有沟槽宽度、深度和长度全部相同的3D二极管。背对背地设置二极管的位置，而且二极管之间的距离为75μm。每个二极管都由宽度等于1μm的六个沟槽构成。二极管面积为(18*224)μm²＝4032μm²。所有结构面积为24000μm²。

第二个结构具有3D二极管，其沟槽长度相同，但是沟槽的宽度和深度从二极管前面到二极管后面增长。一个二极管的最小沟槽在另一个二极管的最小沟槽的前面。背靠背地放置二极管的位置，而且二极管之间的距离(最小沟槽之间的距离)为75μm。每个二极管由宽度介于1μm至2.2μm之间的六个沟槽构成。二极管面积为(18*224)μm²＝4032μm²，所有结构面积为24000μm²。

图11显示了表示测量值实验结果的曲线。在该图中，有沟槽宽度和深度全部相同的现有技术的背对背二极管的四条曲线，第一条曲线名称为A1(表示泄漏电流)，第二条曲线名称为A2(表示电流与电压(I-V))。名称为B1(表示泄漏电流)和B2(表示电流与电压(I-V))另外两条曲线与沟槽宽度和深度不同的背对背二极管(具有六个沟槽的二极管4，41)相对应。

通过利用传输线脉冲(TLP)系统构成二极管的ESD鲁棒性，所述传输线脉冲(TLP)系统是有效分析工具。该系统在100ns的持续时间内产生的电流脉冲从1mA至20A。每个脉冲之后测量直流电(DC)l泄露，使之能够检测样本的损坏。在不对其造成损坏的情况下，驱动穿过二极管的电流越高，ESD鲁棒性越高。由于沟槽宽度和深度不同，在背对背二极管4,41中循环的TLP电流大于现有技术的背对背二极管的TLP电流。因此，在这个示例中，背对背二极管4，41可以把电流脉冲维持在约为13A的最大值，而具有相同结构面积以及同为19V齐纳电压的现有技术的背对背二极管只能把电流脉冲维持在约为11A。因此，背对背二极管4,41的TLP性能比现有技术背对背二极管结构高20％。

此外，由于原结构二极管4，41的串联电阻较低，所以改进了基板中的电流分配，使之能够实现具有良好ESD鲁棒性的良好ESD保护水平。

图12显示了集成静电放电装置的一个示例，所述静电放电装置包括耦接到有源电路的两个二极管4，41，所述有源电路包括电感器70以及高值电容器72。

图13阐释了这种装置的示意电路图。在图13所示的情况下，具有输入端76的电路74象征着图12的高值电容器72以及电感器70。

二极管4的第一电极44耦接到电接地，二极管4的第二电极50耦接到二极管41的第二电极55。二极管41的第一电极54耦接到输入端76。例如，保护电路74的输入端76适合接收信号(图中未显示)。

由于静电放电保护装置，可以疏散双向干扰。因此，把输入端76的正相干扰耦接到地面GND，把输入端76的负相干扰耦接到VCC。可以考虑其它类型的耦接。

此外，在本发明的一个有利实施例中，可将二极管4堆叠到另一个二极管上。可以把包括至少两个二极管4，41的静电放电保护装置堆叠到另一个静电放电保护装置上，以便能够保护多个电路输入端。

注意，可将静电放电保护装置耦接到有源电路和/或无源电路。还可以把静电放电保护装置连接到其它类型的元件或电路，比如电感器或高值电容器。

本发明提供易于制造的一种二极管。本发明还提供一种静电放电保护装置，包括串联耦接的两个二极管，所述二极管具有较高的集成密度值以及较高的TLP电流。

通过上文所述的结构，提出通过减少背对背结构中各孔(最好是沟槽)的电阻取得更好的电流传播。通过拓宽二极管结构后面的各孔(沟槽)的宽度和/或深度实现这一点。

从二极管前面向二极管后面增加孔的宽度产生第一个物理效果。如果二极管后面的孔宽度较大，那么与二极管前面的孔相比，二极管后面的孔的串联电阻较低。所以装置中电流的均匀性更好。对于给定应用电流而言，前面孔中的电流密度(相对于尺寸相同、孔相似的现有技术的二极管而言)较低，而且硅中有数个热点。因此装置的ESD鲁棒性更好。

通过增加孔的深度产生第二个物理效果。二极管后面的孔越深，越能够更好地利用硅的用途，因为更大部分硅得到了利用。在ESD事件过程中，电流因此更好地分布在基板中。

在各图及前述说明中详细阐释并描述了本发明，必须将这种阐释和说明视为说明性或示例性的，而非限制性的，本发明不仅限于所公开的实施例。在实践请求保护的本发明的过程中，通过研究附图、专利申请说明书以及所附权利要求，本领域技术人员可以理解并实施所公开的实施例的变体。

Claims (13)

1.一种半导体装置，包括在基板(6)中实施的具有各自宽度和深度的至少两个孔(18，20)，并且形成一种二极管(4)

其中，基板(6)具有确定的掺杂类型，而且

其中，掺杂每个孔(18，20)的内壁，μ使其掺杂类型与基板(6)掺杂不同，

其特征在于，一个孔(18，20)的宽度和/或深度与相邻孔的宽度和/或深度不同。

2.根据权利要求1所述的半导体装置，其特征在于，每个孔(18，20)都是圆形孔，而且特征还在于每个孔的宽度都与其直径相对应。

3.根据权利要求1或2所述的半导体装置，其特征在于，二极管(4)包括

至少两行孔(24，26)，每行孔(24，26)都平行于另一行孔，

特征还在于，同一行孔的宽度和深度相同，而且

特征还在于，孔的深度和/或宽度按照从一行孔向相邻行孔的方向增长。

4.根据权利要求1所述的半导体装置，其特征在于，每个孔(18，20)都是沟槽(38，40)。

5.根据权利要求4所述的半导体装置，其特征在于，每个沟槽(38，40)都平行于其它沟槽(38，40)，而且

特征还在于沟槽(38，40)的深度和/或宽度按照从一个沟槽到相邻沟槽的方向增长。

6.根据权利要求5所述的半导体装置，其特征在于，每个沟槽(38，40)呈现一个长度，

特征还在于沟槽的长度按照从一个沟槽到相邻沟槽的所述方向增长。

7.根据权利要求1至6中任一项所述的半导体装置，其特征在于，孔(18，20)平行耦接。

8.一种静电放电装置，其特征在于，包括根据权利要求1至7中任一项所述的两个二极管(4，41)。

9.根据权利要求8所述的静电放电装置，其特征在于，每个二极管(4，41)都包括多行孔，而且第二个二极管(41)的多行孔平行于第一个二极管(4)的多行孔(24，26)。

10.根据权利要求8所述的静电放电装置，其特征在于，每个二极管(4，41)都包括沟槽，而且第二个二极管(41)的沟槽平行于第一个二极管(4)的沟槽(38，40)。

11.根据权利要求8至10中任一项所述的静电放电装置，其特征在于，以背对背的位置耦接第一个二极管(4)和第二个二极管(41)。

12.根据权利要求8至11中任一项所述的静电放电装置，其特征在于，其包括堆叠在一起的至少两个半导体装置(2)。

13.根据权利要求8至12中任一项所述的静电放电装置，其特征在于，其耦接到有源电子元件和/或无源电子元件。