KR101161743B1 - 플라즈마 유발 손상 방지 반도체 장치 및 그 레이아웃 - Google Patents
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Abstract
본 발명은 플라즈마 유발 손상 방지 반도체 장치 및 그 레이아웃에 관한 것이다. 본 발명의 반도체 장치는 제1도전형 웰에 제1단자가 접속된 다이오드; 및 상기 다이오드의 제2단자에 제1접합 및 게이트가 접속되며, 제1전원전압단에 제2접합이 접속된 제2도전형 MOS 트랜지스터를 구비하는 것을 특징으로 하고, 전술한 반도체 장치의 보호회로를 구성하기 위한 레이아웃을 제공함에 있어서, 기판에 형성된 제1도전형 웰; 상기 제1도전형 웰에 형성되어, 상기 제1도전형 웰과 함께 다이오드를 구성하는 제2도전형 접합영역; 상기 제1도전형 웰에 형성된 제2도전형 MOS 트랜지스터; 상기 제2도전형 접합영역과 상기 제2도전형 MOS트랜지스터의 제1접합 및 게이트를 연결하기 위한 제1배선; 및 상기 제2도전형 MOS트랜지스터의 제2접합과 제1전원전압단을 연결하기 위한 제2배선을 구비하는 것을 특징으로 하며, 본 발명에 따르면, 플라즈마를 사용하는 공정에 의해 웰에 불균일하게 형성된 전하를 방출시킴으로써 PID를 방지할 수 있다. 또한, 본 발명에 따르면 종래기술과 달리 개별 접합에 대하여 보호 회로를 구성하지 않고, 웰의 전하를 직접 방출시킴으로써, 단순한 구성 및 적은 면적으로 PID를 방지할 수 있다.
Description
본 발명은 반도체 장치에 관한 것으로, 상세히는 플라즈마 유발 손상(Plasma Induced Damage, 이하 PID라 함)를 방지하기 위한 반도체 장치 및 그 레이아웃에 관한 발명이다.
최근 반도체 장치가 고집적화되면서 디자인 룰(Design rule)이 점점 작아짐에 따라, 웨이퍼 표면에 형성되는 패턴들의 간격은 계속해서 줄어들고, 종횡비(aspect ratio)는 점점 증가하고 있다. 이에 따라 예전에 반도체 소자를 제조하는 과정에서 발생하지 않거나 중요하지 않았던 문제들이 나타나고 있다.
그 중에서 플라즈마를 사용하는 공정, 예를 들어 플라즈마를 이용한 증착 또는 식각 공정을 진행하면서, PID가 발생하여 소자의 특성을 저하시키고 있다.
PID는 플라즈마를 사용하는 공정에서, 플라즈마 이온에 의해 웨이퍼에 트랩되는 전하가 방전되면서 발생하는 손상이다.
이러한 PID는 플라즈마로 형성되는 이온 및 초자외선 복사 등 많은 원인에 의해 영향을 받는데, 특히 이온에 의한 웨이퍼의 대전(chaging)이 주된 원인으로 알려져 있다.
도 1 및 도 2는 종래 기술에서 발생하는 PID를 설명하기 위한 도면이다.
도 1에 도시된 바와 같이, 플라즈마를 이용한 증착 및 식각 공정에서, 소스가스가 공급되어 발생된 플라즈마 내에는 여기된 분자, 라디칼, 일부의 이온(Ji) 및 전자(Je)가 존재한다. 이러한 전자(Je) 및 이온(Ji)은 일정한 에너지를 갖고 웨이퍼(100)에 입사된다. 이때, 웨이퍼(100)에 입사되는 전자(Je)와 이온(Ji)의 양은 동일하지만, 속도 분포의 차이로 인해 거의 모든 이온(Ji)은 웨이퍼(100)의 표면에 수직으로 입사하고, 전자(Je)는 웨이퍼(100)의 표면에 대해 소정 각도로 입사한다. 이 과정에서 웨이퍼(100)에 패턴 등의 구조물이 없는 경우에는 이온(Ji)과 전자(Je)가 균형을 이루어 대전되지만, 패턴이 있는 경우에는, 이온(Ji)과 전자(Je)가 대전하는 균형이 깨지게 된다.
보다 구체적으로, 도 2에 도시된 바와 같이, 웨이퍼(200)에 패턴(210) 등의 구조물이 있는 경우, 이온(Ji)은 대부분이 웨이퍼(200) 표면에 수직하게 입사하기 때문에 웨이퍼(200) 표면에 입사하는 이온(Ji)의 양은 큰 변화가 없다. 하지만, 전자(Je)의 경우, 패턴(210)에 의해 전자(Je)의 입사 경로가 가려지게 되면서 전자(Je)는 패턴(210)사이로 입사하지 못하고 튕겨 나가게 되며, 패턴(210)사이로 입사할 수 있는 전자(Je)의 수는 감소하게 된다. 이에 따라 패턴(210)의 벽면으로 입사하는 전자(Je)가 이온(Ji)에 비해 매우 많아지게 되고 패턴(210) 위쪽의 측면이 음(-) 전하로 대전된다. 결과적으로 정상상태에서, 패턴(210)들 사이의 웨이퍼(200) 표면은 이온(Ji)의 양(+) 전하로 더 많이 대전되고, 이러한 현상은 반도체 소자가 고집적화되면서 패턴(210)이 더욱 미세한 형태로 형성됨에 따라 더욱 심해진다. 이에 따라 웨이퍼(200)가 전기적으로 절연되어 있는 경우에는, 패턴(200)과 웨이퍼(210) 표면이 만나는 부분은 양(+) 전하로 대전되는 반면 패턴(210)의 측면은 전자에 의해 음(-) 전하로 대전된다.
아울러, 장비 자체의 환경 또는 플라즈마 조건에 따라 플라즈마 자체도 공간적 불균일성을 갖고 따라서 웨이퍼의 전화 밀도(charging density) 불균일성은 더욱 심각하게 유발된다.
플라즈마를 이용한 증착 및 식각 공정은 대부분 비전도성 물질, 예를 들어 산화실리콘(SiO2)와 같은 절연물질의 표면에서 이루어지고, 상술한 바와 같이, 불균일하게 전하 밀도가 형성되면서, 이러한 불균일한 전하 밀도가 해소되도록, 전하 밀도가 높은 쪽에서 낮은 쪽으로 전류가 발생하게 된다. 이러한 전류는 웨이퍼 내부의 소자, 예를 들어 게이트 절연막을 통해 흐르게 되면서 반도체 소자에 전기적인 스트레스를 가하게 되고, 게이트 절연막 내부에 전자 트랩(electron trap) 및 누설 전류의 경로와 같은 PID를 유발시키는 문제가 있다.
보다 구체적으로, 불균일한 전하 밀도로 인하여 얇은 금속배선에 강한 필드가 형성되고, 이로 인하여 금속 배선이 녹게 되는 현상이 발생한다.
또한, 상기 강한 필드로 인하여 게이트와 벌크 간에 전위차가 높아져 게이트 산화막이 깨어지는 현상도 나타난다.
또한, 불균일한 전하 밀도는 트랜지스터의 문턱전압(Threshold Voltage)에도 영향을 주어 트랜지스터 특성에도 변화를 가져온다.
이러한, PID를 방지하기 위한 종래기술로서, 이온이 빠져나갈 수 있는 인위적인 경로를 마련하기 위하여 보호 다이오드를 일관하여 삽입함으로써 뷸균일한 전하 밀도를 해소한다.
종래 기술에 따르면, 웰 면적이 큰 경우, 개별 접합에 대하여 보호 다이오드를 형성하였다. 반도체 장치의 웰은 특히 그 면적이 넓어 별도의 보호 장치를 이용하여 PID를 방지함으로써 보호할 필요가 있기 때문에 접합 별로 PID 방지용 다이오드 접합를 형성한다.
그러나, 이러한 종래기술에 따르면, 일관하여 삽입되는 상기 보호 다이오드로 인하여 레이아웃(Layout) 면적이 크게 늘어난다는 문제점이 있다.
또한, 상기 종래기술에 따르면, 일관하여 다이오드를 삽입하기 위해서는 홀 형성을 위한 활성영역을 형성해야 하며, 따라서 상기 활성 영역만큼 전체 면적이 늘어나게 된다는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, 집적화에 적합한 플라즈마 유발 손상 방지 반도체 장치 및 그 레이아웃을 제공하는 것을 목적으로 한다.
전술한 바와 같은 목적을 달성하기 위해 제안된 본 발명은 반도체 장치의 보호회로를 제공함에 있어서, 제1도전형 웰에 제1단자가 접속된 다이오드; 및 상기 다이오드의 제2단자에 제1접합 및 게이트가 접속되며, 제1전원전압단에 제2접합이 접속된 제2도전형 MOS 트랜지스터를 구비하는 것을 특징으로 한다.
또한, 전술한 반도체 장치의 보호회로를 구성하기 위한 레이아웃을 제공함에 있어서, 기판에 형성된 제1도전형 웰; 상기 제1도전형 웰에 형성되어, 상기 제1도전형 웰과 함께 다이오드를 구성하는 제2도전형 접합영역; 상기 제1도전형 웰에 형성된 제2도전형 MOS 트랜지스터; 상기 제2도전형 접합영역과 상기 제2도전형 MOS트랜지스터의 제1접합 및 게이트를 연결하기 위한 제1배선; 및 상기 제2도전형 MOS트랜지스터의 제2접합과 제1전원전압단을 연결하기 위한 제2배선을 구비하는 것을 특징으로 한다.
또한, 상기 레이아웃을 제공함에 있어서, 기판에 형성된 제1도전형 웰; 상기 제1도전형 웰에 형성된 제2도전형 MOS 트랜지스터; 상기 제2도전형 MOS 트랜지스터의 제1접합 및 게이트를 연결하기 위한 제1배선; 및 상기 제2도전형 MOS트랜지스터의 제2접합과 제1전원전압단을 연결하기 위한 제2배선을 구비하며, 상기 제1도전형 웰과 상기 제2도전형 MOS 트랜지스터의 제1접합이 다이오드를 구성하여, 상기 제1도전형 웰에 축적된 전하에 의해 턴 온되는 것을 다른 특징으로 한다.
본 발명에 따르면, 플라즈마를 사용하는 공정에 의해 웰에 불균일하게 형성된 전하를 방출시킴으로써 PID를 방지할 수 있다. 또한, 본 발명에 따르면 종래기술과 달리 개별 접합에 대하여 보호 회로를 구성하지 않고, 웰의 전하를 직접 방출시킴으로써, 단순한 구성 및 적은 면적으로 PID를 방지할 수 있다. 본 발명에 의해 PID 방지 반도체 장치의 집적화를 도모할 수 있다.
도 1 및 도 2는 종래 기술에서 발생하는 PID를 설명하기 위한 도면
도 3은 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 회로도
도 4 및 도 5는 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 시뮬레이션 결과
도 6은 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 회로도
도 7은 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 레이아웃
도 8은 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 레이아웃
도 9는 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 다른 형태의 레이아웃
도 10은 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 다른 형태의 레이아웃
도 11은 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 또 다른 형태의 레이아웃
도 12는 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 또 다른 형태의 레이아웃
도 3은 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 회로도
도 4 및 도 5는 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 시뮬레이션 결과
도 6은 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 회로도
도 7은 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 레이아웃
도 8은 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 레이아웃
도 9는 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 다른 형태의 레이아웃
도 10은 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 다른 형태의 레이아웃
도 11은 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 또 다른 형태의 레이아웃
도 12는 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 또 다른 형태의 레이아웃
이하에서는, 본 발명의 가장 바람직한 실시 예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
본 발명에 따르면, 종래기술과 달리 접합 별로 PID 방지용 다이오드 접합를 형성하지 않는다. 대신, 웰에 회로를 구성함으로써, 플라즈마를 사용하는 공정에 의해 웰에 불균일하게 형성된 전하를 집적 방출시킨다. 특히, 반도체 장치의 테스트 및 패키지 과정에서 바이어스가 인가될 때 웰에 뷸균일하게 형성된 전하가 자연스럽게 방출될 수 있다.
도 3은 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 회로도이다.
도 3에 도시된 바와 같이, 본 발명의 제1실시 예에 따른 PID 반도체 장치는 P타입의 불순물이 도핑된 웰(P WELL), 다이오드 및 게이트와 드래인이 상호 접속된 NMOS 트랜지스터를 포함하고, 다이오드의 애노드(A1)에는 웰이 전기적으로 연결되고, 다이오드의 캐소드(C1)는 NMOS 트랜지스터의 드래인에 전기적으로 연결된다. 여기서, 상기 NMOS 트랜지스터의 소스(S1)는 접지부(Vss)와 연결될 수 있다.
본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 동작은 다음과 같다. 플라즈마에 의하여 다이오드의 애노드(A1)의 전위가 캐소드(C1)의 전위보다 높아지게 되면 다이오드가 도통하게 된다. 이에 따라, 웰(P WELL)의 전위는 NMOS 트랜지스터의 게이트(C1)로 전달된다. 게이트(C1)의 전위가 NMOS 트랜지스터의 문턱 전압보다 높아지면, NMOS 트랜지스터는 턴 온 되며, 따라서 NMOS 트랜지스터의 소스에 연결될 수 있는 접지부(Vss)를 통해 전자가 이동할 수 있는 경로가 형성된다. 따라서, 플라즈마에 의하여 상승된 웰(P WELL)의 전위는 다이오드, NMOS 트랜지스터, 및 접지부(Vss)에 의해 형성된 경로에 의해 낮아지게 된다. 이에 따라, 웰(P WELL)의 전위 상승에 따른 PID를 방지할 수 있다.
도 4 및 도 5는 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 시뮬레이션 결과이다. 여기서, NMOS 트랜지스터의 문턱 전압은 0.33V이다.
도 4에 도시된 바와 같이 애노드(A1)로 0.1V, 0.3V, 0.6V의 입력 펄스 입력가 인가되었다.
도 5는 상기 입력 펄스에 대하여 다이오드의 캐소드(C1) 및 NMOS 트랜지스터의 소스(S1)의 전압을 측정한 그래프이다.
도 5에 도시된 바와 같이 입력 펄스에 대한 출력으로써 캐소드(C1)의 전위가 문턱 전압(0.33V)보다 낮아졌으며, 펄스 입력 이후의 NMOS 트랜지스터의 소스(S1)에서는 입력 펄스의 전압이 문턱 전압보다 낮은 경우에 전위가 일정한 레벨로 유지된다. 그러나, 입력펄스의 전압이 문턱 전압보다 높은 경우에는 전위가 계속해서 하강한다.
즉, 본 발명에 따르면, 웰(P WELL)의 전위가 문턱 전압보다 높아지게 되는 경우, 자연스럽게 전하가 방출(전위가 하강)됨으로써 PID를 방지할 수 있다.
도 6은 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 회로 도이다.
도 6에 도시된 바와 같이, 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치는 N타입의 불순물이 도핑된 웰(N WELL), 다이오드 및 게이트와 드레인이 상호 접속된 PMOS 트랜지스터를 포함하고, 다이오드의 캐소드(cathode)에는 웰(N WELL)이 전기적으로 연결되고, 다이오드의 애노드(anode)는 PMOS 트랜지스터의 드레인에 전기적으로 연결된다. 여기서, PMOS 트랜지스터의 소스는 접지부(Vss)와 연결될 수 있다.
본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 동작은 다음과 같다. 플라즈마에 의하여 다이오드 캐소드(C2)의 전위가 애노드(A2)보다 낮아지게 되면 다이오드가 도통하게 된다. 따라서, 웰(N WELL)의 전위는 PMOS 트랜지스터의 게이트(A2)로 전달된다. 웰(N WELL)의 전위가 PMOS 트랜지스터의 문턱 전압보다 낮아지면, PMOS 트랜지스터는 턴 온 되며, PMOS 트랜지스터의 소스(S2)에 연결된 접지부(Vss)를 통해 전자가 이동할 수 있는 경로가 형성된다. 따라서, 플라즈마에 의하여 낮아진 웰(N WELL)의 전위는 다이오드, PMOS 트랜지스터, 및 접지부(Vss)에 의해 형성된 경로에 의해 낮아지게 된다. 이에 따라, 웰(N WELL)의 전위 하락에 따른 PID를 방지할 수 있다.
이하, 본 발명의 제1 및 제2실시 예에 따른 PID 방지 반도체 장치의 레이아웃이 개시된다. 앞서 보았듯이, 본 발명은 웰과 전기적으로 연결되는 다이오드 및 MOS트랜지스터를 포함한다. 본 발명에 따르면 웰 상에 형성된 개별 접합에 대하여 보호 회로를 구성하지 않고, 플라즈마를 사용하는 공정에 의해 불균일하게 형성된 전하를 직접 방출시킨다. 따라서, 본 발명의 제1 및 제2실시 예에 따른 PID 방지 반도체 장치는 단순한 구성으로 PID를 방지할 수 있어 반도체 장치의 집적화에 유리하다.
도 7은 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 레이아웃을 나타내는 도면이다.
도 7에 도시된 바와 같이, P타입의 불순물이 도핑된 웰(30)상에, NMOS 트랜지스터용 접합(31) 및 다이오드 접합(32)가 배치된다. 여기서, 다이오드 접합(32)은 NMOS 트랜지스터용 접합과 근접하여 배치되는 것이 바람직하다. 그리고, 도시되지 않았으나, NMOS 트랜지스터용 접합과 다이오드 접합(32) 사이에는 소자분리막이 형성될 수 있다. 예를 들면, 트렌치소자분리(Shallow Trench Isolation, STI) 구조로 절연막이 형성될 수 있다.
다이오드 접합(32)에는 N타입의 불순물이 도핑되며, 다이오드 접합(32)의 하부에는 P타입의 웰(30)이 형성됨으로써, P-N다이오드가 형성된다. 즉, 웰(30)이 애노드(A1)가 되고, 다이오드 접합(32)가 캐소드(C1)가 된다.
NMOS 트랜지스터용 접합(31)은 드래인(31a), 소스(31b)를 포함하며, NMOS 트랜지스터용 접합(31) 상부에는 게이트(33)가 형성된다. 여기서 드래인(31a) 및 소스(31b)는 N타입의 불순물이 도핑되며, 바람직하게는 N타입의 불순물이 강하게 도핑된다.
게이트 전극(33)은 폴리 실리콘을 포함할 수 있으며, NMOS 트랜지스터용 접합(31)를 가로질러 형성된다. 바람직하게는 NMOS 트랜지스터용 접합를 가로지르고, 드래인(31a)쪽으로 확장되어 배치될 수 있다.
상기 다이오드 접합(32) 및 NMOS 트랜지스터용 접합 상부에는 제1메탈 배선(34) 및 제2메탈 배선(35)이 배치된다. 여기서, 각각의 메탈 배선은 비트라인일 수 있다.
제1메탈 배선(34)은 다이오드 접합(32), 드래인(31a) 및 게이트(33)와 전기적으로 연결된다. 따라서, 바람직하게는 제1메탈 배선(34)은 상기 다이오드 접합(32), 드래인(31a)과 중첩하여 배치될 수 있다. 즉, 제1메탈 배선(34)의 길이 방향으로, 중첩되게 확장하여 배치될 수 있다.
여기서, 제1메탈 배선(34)과 다이오드 접합(32)은 제1컨택플러그(36)를 통하여 전기적으로 연결된다. 즉, 제1컨택플러그(36)를 통하여 상?하부 레이어간에 형성된 제1메탈 배선(34)과 다이오드 접합(32)는 전기적으로 연결된다.
또한, 제1메탈 배선(34)과 드래인(31a)은 제2컨택플러그(37)를 통하여 전기적으로 연결된다. 도 7에서는 3개의 컨택플러그(37a, 37b, 37c)를 예시된다.
제1메탈 배선(34)과 게이트(33)는 제3컨택플러그(38)를 통하여 전기적으로 연결된다. 도 7에서는 2개의 컨택플러그(38a, 38b)가 예시된다.
제2메탈 배선(35)은 소스(31b)와 전기적으로 연결된다. 따라서, 바람직하게 제2메탈 배선(35)은 소스(31b)와 중첩하여 배치될 수 있다. 즉, 제2메탈 배선(35)의 길이 방향으로, 중첩되게 확장하여 배치될 수 있다.
여기서, 외부 전원전압단(예를 들어, 접지전압(Vss))와 연결되는 제2메탈 배선(35)과 소스(31b)의 연결은 제4컨택플러그(39)를 통하여 전기적으로 연결된다. 도 7에서는 3개의 컨택플러그(39a, 39b, 39c)가 예시된다.
제1 내지 제4 컨택플러그의 형성은 다이오드 접합(32) 및 상기 NMOS 트랜지스터용 접합 상의 절연막에 각각 홀을 형성함으로써 달성된다.
이때, 제1 내지 제4 컨택플러그의 홀은 동시에 형성이 가능하다. 상기 홀을 형성한 다음, 상기 형성된 홀에 도전용 물질을 매립되고, 제1 및 제2 메탈 배선(34,35)이 증착될 수 있다.
도 7에 도시된 레이아웃에 의해 도 3의 PID 방지 반도체 장치가 구성될 수 있다.
도 8은 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 회로도이다. 제2실시 예는 웰이 N타입인 경우이며, 본 실시 예의 설명에 있어 제1실시 예와 중복되는 부분의 설명은 생략될 수 있다.
도 8에 도시된 바와 같이, 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치는 N타입의 불순물이 도핑된 웰(40) 상에, PMOS 트랜지스터용 접합(41) 및 다이오드 접합(42)이 배치된다. 여기서, 다이오드 접합(42)은 PMOS 트랜지스터용 접합(41)과 근접하여 배치되는 것이 바람직하다.
다이오드 접합(42)에는 P타입의 불순물이 도핑되며, 다이오드 접합(42)의 하부에는 N타입의 웰(40)이 형성됨으로써, 다이오드가 형성될 수 있다. 즉, 웰(40)은 캐소드(cathode)가 되고, 다이오드 접합(42)이 애노드(anode)가 된다.
PMOS 트랜지스터용 접합(41)은 드레인(41a) 및 소스(41b)를 포함하고, PMOS 트랜지스터용 접합(41) 상부에는 게이트(43)가 형성된다. 여기서 드레인(41a) 및 소스(41b)는 P타입의 불순물이 도핑되며, 바람직하게는 P타입의 불순물이 강하게 도핑된다.
게이트(43)는 폴리 실리콘을 포함할 수 있으며, PMOS 트랜지스터용 접합(41)를 가로질러 형성된다. 바람직하게는 PMOS 트랜지스터용 접합(41)를 가로지르고, 드레인(41a) 쪽으로 확장되어 배치될 수 있다.
다이오드 접합(42) 및 PMOS 트랜지스터용 접합(41) 상부에는 제3메탈 배선(44) 및 제4메탈 배선(45)이 배치된다. 여기서, 각각의 메탈 배선은 비트라인일 수 있다.
제3메탈 배선(44)은 다이오드 접합(42), 드레인(41a) 및 게이트(43)와 전기적으로 연결된다. 따라서, 바람직하게 제3메탈 배선(44)은 상기 다이오드 접합(42), 드레인(41a)와 중첩되도록 배치할 수 있다. 즉, 제3메탈 배선(44)의 길이 방향으로, 중첩되게 확장하여 배치될 수 있다.
여기서, 제3메탈 배선(44)과 다이오드 접합(42)의 연결은 제5컨택플러그(46)를 통하여 전기적으로 연결된다. 즉, 제5컨택플러그(46)를 통하여 상?하부 레이어간에 형성된 제3메탈 배선(44)과 다이오드 접합(42)는 전기적으로 연결된다.
또한, 제3메탈 배선(44)과 드레인(41a)의 연결은 제6컨택플러그(47)를 통하여 전기적으로 연결된다. 도 8에서는 3개의 컨택플러그(47a,47b,47c)가 예시된다.
제3메탈 배선(44)과 게이트(43)는 제7컨택플러그(48)를 통하여 전기적으로 연결된다. 도 8에서는 2개의 컨택플러그(48a,48b)를 예시된다.
제4메탈 배선(45)은 소스(41b)과 전기적으로 연결된다. 따라서, 바람직하게는 제4메탈 배선(45)은 소스(41b)과 중첩하여 배치될 수 있다. 즉, 제4메탈 배선(45)의 길이 방향으로, 중첩되게 확장하여 배치될 수 있다.
여기서, 제4메탈 배선(45)과 소스(41b)의 연결은 제8컨택플러그(49)를 통하여 전기적으로 연결된다. 도 8에서는 3개의 컨택플러그(49a,49b,49c)를 예시된다.
제5 내지 제8 컨택플러그의 형성은 다이오드 접합(42) 및 상기 PMOS 트랜지스터용 접합(41)상의 절연막에 각각 홀을 형성함으로써 달성된다.
이때, 제5 내지 제8 컨택플러그의 홀은 동시 형성이 가능하다. 상기 홀을 형성한 다음, 상기 형성될 홀에 도전용 물질이 매립되고, 제3 및 제4 메탈 배선(44,45)이 증착될 수 있다.
도 8에 도시된 레이아웃에 의해 도 6의 PID 방지 반도체 장치가 구성될 수 있다.
도 9는 본 발명의 제1실시 예에 따른 PID 방지 반도체 장치의 다른 형태의 레이아웃이다.
도 9에서 예시한 레이아웃의 경우, 다이오드 접합 면적을 별도로 형성하지 않음으로써, 다이오드 접합 면적을 줄일 수 있는 장점이 있다. 즉, NMOS의 드래인의 N타입의 불순물과 웰(P WELL)의 접합이 다이오드의 역활도 함으로써, 레이아웃은 컴팩트하게 구성될 수 있다.
도 9에 도시된 바와 같이, P타입의 불순물이 도핑된 웰(50)상에, NMOS 트랜지스터용 접합(51)이 배치된다.
본 레이아웃은 별도의 다이오드 접합 공간 대신, 드래인(51a)에 도핑된 N타입이 불순물이 다이오드의 캐소드(cathode) 역활도 하도록 레이아웃 된다. 즉, 드레인(51a)과 웰(50)이 다이오드를 구성하며, 웰(50)은 다이오드의 애노드(anode)가 되며, 드래인(51a)은 캐소드(cathode)가 된다.
NMOS 트랜지스터용 접합(51)는 드래인(51a), 소스(51b)를 포함하고, NMOS 트랜지스터용 접합(51) 상부에는 게이트(53)가 형성된다. 여기서 드래인(51a) 및 소스(51b)는 N타입의 불순물이 도핑되며, 바람직하게는 N타입의 불순물이 강하게 도핑된다.
게이트(53)는 폴리 실리콘을 포함할 수 있으며, NMOS 트랜지스터용 접합(51)을 가로질러 형성된다. 바람직하게는 NMOS 트랜지스터용 접합(51)을 가로질러 드래인(51a)쪽으로 확장되어 배치될 수 있다.
상기 NMOS 트랜지스터용 접합(51) 상부에는 제5메탈 배선(54) 및 제6메탈 배선(55)이 배치된다. 여기서, 각각의 메탈 배선은 비트라인일 수 있다.
제5메탈 배선(54)은 드래인(51a) 및 게이트(53)와 전기적으로 연결된다. 따라서, 바람직하게는 제5메탈 배선(54)은 상기 다이오드 접합(52), 드래인(51a)과 중첩되게 배치할 수 있다. 즉, 제5메탈 배선(54)의 길이 방향으로, 중첩되게 확장하여 배치될 수 있다.
여기서, 제5메탈 배선(54)과 드래인(51a)의 연결은 제9컨택플러그(57)를 통하여 전기적으로 연결된다. 도 9에서는 3개의 컨택플러그(57a,57b,57c)가 예시된다.
즉, 제9컨택플러그(57)를 통하여 상?하부 레이어간에 형성된 제5메탈 배선(44)과 드래인(51a)은 전기적으로 연결된다.
제5메탈 배선(54)과 게이트(53)는 제10컨택플러그(58)를 통하여 전기적으로 연결된다. 도 9에서는 2개의 컨택플러그(58a,58b)가 예시된다.
제6메탈 배선(55)은 소스(51b)와 전기적으로 연결된다. 따라서, 바람직하게는 제6메탈 배선(55)은 소스(51b)와 중첩하여 배치된다. 즉, 제6메탈 배선(55)의 길이 방향으로, 중첩되게 확장하여 배치되며, 외부전원전압단, 예를 들어 접지전압(Vss)와 연결될 수 있다.
여기서, 제6메탈 배선(55)과 소스(51b)의 연결은 제11컨택플러그(59)를 통하여 전기적으로 연결된다. 도 9에서는 3개의 컨택플러그(59a,59b,59c)를 예시된다.
제9 내지 제11 컨택플러그는 NMOS 트랜지스터용 접합(51) 상의 절연막에 각각 홀을 형성함으로써 달성된다.
이때, 제9 내지 제11 컨택플러그의 홀은 동시 형성이 가능하다. 상기 홀을 형성한 다음, 상기 형성된 홀에 도전용 물질이 매립되고, 제5 및 제6 메탈 배선(54,55)이 증착될 수 있다.
도 9에 도시된 레이아웃에 의해 도 3의 PID 방지 반도체 장치가 구성될 수 있다.
도 10은 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 다른 형태의 레이아웃이다.
도 10에서 예시한 레이아웃의 경우, 다이오드 접합 면적을 별도로 형성하지 않음으로써, 다이오드 접합 면적을 줄일 수 있는 장점이 있다. 즉, PMOS 소스의 P타입의 불순물과 웰(N WELL)의 접합이 다이오드의 역활도 함으로써, 레이아웃은 컴팩트하게 구성될 수 있다.
도 10에 도시된 바와 같이, N타입의 불순물이 도핑된 웰(60) 상에, PMOS 트랜지스터용 접합(61)이 배치된다.
본 레이아웃은 별도의 다이오드 접합 공간 대신, 드레인(61a)에 도핑된 P타입이 불순물이 다이오드의 애노드(anode) 역활도 하도록 레이아웃 된다. 즉, 웰(60)은 다이오드의 캐소드(cathode)가 되며, 드레인(61a)은 애노드(anode)가 된다.
PMOS 트랜지스터용 접합(61)은 드레인(61a) 및 소스(61b)를 포함하며, PMOS 트랜지스터용 접합(61) 상부에는 게이트(63)이 형성된다. 여기서 드레인(61a) 및 소스(61b)은 P타입의 불순물이 도핑되며, 바람직하게는 P타입의 불순물이 강하게 도핑되는 것이 바람직하다.
게이트(63)는 폴리 실리콘을 포함할 수 있으며, PMOS 트랜지스터용 접합(61)을 가로질러 형성된다. 바람직하게는 PMOS 트랜지스터용 접합(61)을 가로질러 드레인(61a)쪽으로 확장되어 배치된다.
PMOS 트랜지스터용 접합(61) 상부에는 제7메탈 배선(64) 및 제8메탈 배선(65)이 배치된다. 여기서, 각각의 메탈 배선은 비트라인일 수 있다.
제7메탈 배선(64)은 드레인(61a) 및 게이트(63)와 전기적으로 연결된다. 따라서, 바람직하게는 제7메탈 배선(64)은 상기 드레인(61a)와 중첩되도록 배치된다. 즉, 제7메탈 배선(64)의 길이 방향으로, 중첩되게 확장하여 배치될 수 있다.
여기서, 제7메탈 배선(64)과 드레인(61a)의 연결은 제12컨택플러그(67)를 통하여 전기적으로 연결된다. 도 10에서는 3개의 컨택플러그(67a,67b,67c)가 예시된다.즉, 제12컨택플러그(67)를 통하여 상?하부 레이어 간에 형성된 제7메탈 배선(64)과 드레인(61a)는 전기적으로 연결된다.
제7메탈 배선(64)과 게이트(63)는 제13컨택플러그(68)를 통하여 전기적으로 연결된다. 도 10에서는 2개의 컨택플러그(68a,68b)를 예시된다.
제8메탈 배선(65)은 소스(61b)과 전기적으로 연결된다. 따라서, 바람직하게는 제8메탈 배선(65)은 소스(61b)과 중첩하여 배치될 수 있다. 즉, 제8메탈 배선(65)의 길이 방향으로, 중첩되게 확장하여 배치될 수 있다.
여기서, 제8메탈 배선(65)과 소스(61b)의 연결은 제14컨택플러그(69)를 통하여 전기적으로 연결된다. 도 10에서는 3개의 컨택플러그(69a,69b,69c)를 예시된다.
제12 내지 제14 컨택플러그의 형성은 상기 PMOS 트랜지스터용 접합(61) 상의 절연막에 각각 홀을 형성함으로써 달성된다.
이때, 제12 내지 제14 컨택플러그의 홀은 동시 형성이 가능하다. 상기 홀을 형성 후, 이에 도전용 물질을 매립하고, 제7 및 제8 메탈 배선을 증착할 수 있다.
도 10에 도시된 레이아웃에 의해 도 6의 PID 방지 반도체 장치가 구성될 수 있다.
도 11은 본 발명의 제1실시 예의 또 다른 형태의 레이아웃이다.
도 11에서 예시한 레이아웃의 경우, 드래인, 게이트 및 메탈 배선은 하나의 컨택 플러그를 통하여 수직방향으로 연결됨으로써, 컴팩트하게 구성될 수 있다. 특히, 게이트와 메탈배선의 컨택플러그를 NMOS 접합 상에서 형성함으로써, 면적을 줄일 수 있는 이점이 있다.
도 11에 도시된 바와 같이, P타입의 불순물이 도핑된 웰(70) 상에, NMOS 트랜지스터용 접합(71)이 배치된다.
본 레이아웃은 별도의 다이오드 접합 공간 대신, 드래인(71a)에 도핑된 N타입이 불순물이 다이오드의 캐소드(cathode) 역활도 하도록 레이아웃 된다. 즉, 웰(70)은 다이오드의 애노드(anode)가 되며, 드래인(71a)은 캐소드(cathode)가 된다.
NMOS 트랜지스터용 접합(71)은 드래인(71a) 및 소스(71b)를 포함하고, NMOS 트랜지스터용 상부에는 게이트(73)이 형성된다. 여기서, 드래인(71a) 및 소스(71b)는 N타입의 불순물이 도핑되며, 바람직하게는 N타입의 불순물이 강하게 도핑된다.
게이트(73)는 폴리 실리콘을 포함할 수 있으며, NMOS 트랜지스터용 접합(71)을 가로질러 형성된다. 다만, 게이트(73)는 컨택 플러그를 통하여 메탈 배선과 바로 연결되므로, 드래인(71a)쪽으로 확장되어 배치될 필요가 없다.
NMOS 트랜지스터용 접합(71) 상부에는 제9메탈 배선(74) 및 제10메탈 배선(75)이 배치된다. 여기서, 각각의 메탈 배선은 비트라인일 수 있다.
제9메탈 배선(74)은 드래인(71a) 및 게이트(73)와 중첩되어 배치되며, 이를 관통하는 컨택플러그를 이용하여 수직방향으로 전기적으로 연결된다.
즉, 제15컨택플러그(77)는 게이트(73)를 관통하며, 제15컨택플러그(77)를 통하여, 드래인(71a)과 제9메탈 배선(74)은 전기적으로 연결된다. 또한, 제15컨택플러그(77)를 통하여, 게이트 전극(73)과 제9메탈 배선(74)도 전기적으로 연결된다. 도 11에서는 3개의 컨택플러그(77a,77b,77c)를 예시된다.
제10메탈 배선(75)은 소스(71b)와 전기적으로 연결된다. 따라서, 바람직하게는 제10메탈 배선(75)은 소스(71b)와 중첩하여 배치될 수 있다. 즉, 제10메탈 배선(75)의 길이 방향으로, 중첩되게 확장하여 배치될 수 있다.
여기서, 제10메탈 배선(75)과 소스(71b)의 연결은 제16컨택플러그(79)를 통하여 전기적으로 연결된다. 도 11에서는 3개의 컨택플러그(79a,79b,79c)가 예시된다.
도 11에 도시된 레이아웃에 의해 도 3의 PID 방지 반도체 장치가 구성될 수 있다.
도 12는 본 발명의 제2실시 예에 따른 PID 방지 반도체 장치의 다른 형태의 레이아웃이다.
도 12에서 예시한 레이아웃의 경우 드레인, 게이트 및 메탈 배선은 하나의 컨택 플러그를 통하여 수직방향으로 연결됨으로써, 레이아웃은 컴팩트하게 구성될 수 있다. 특히, 게이트와 메탈배선의 컨택플러그를 PMOS 트랜지스터용 접합 상에서 형성함으로써, 면적을 줄일 수 있는 이점이 있다.
도 12에 도시된 바와 같이, N타입의 불순물이 도핑된 웰(80)상에, PMOS 트랜지스터용 접합(81)이 배치된다.
본 레이아웃은 별도의 다이오드 접합 공간 대신, 드레인(81a)에 도핑된 P타입이 불순물이 다이오드의 애노드(anode) 역활도 할 수 있도록 레이아웃된다. 즉, 웰(80)이 다이오드의 캐소드(cathode)이며, 드레인(81a)이 애노드(anode)이다
PMOS 트랜지스터용 접합(81) 상부에는 제11메탈 배선(84) 및 제12메탈 배선(85)이 배치된다. 여기서, 각각의 메탈 배선은 비트라인을 포함할 수 있다.
제11메탈 배선(84)은 드레인(81a) 및 게이트 전극(83)과 중접되어 배치되며, 이를 관통하는 컨택플러그를 이용하여 전기적으로 연결된다.
즉, 제17컨택플러그(87)는 게이트(83)를 관통하며, 제17컨택플러그(87)를 통하여, 드레인(81a)과 제11메탈 배선(84)은 전기적으로 연결된다. 또한, 제17컨택플러그(87)를 통하여, 게이트(83)와 제11메탈 배선(84)도 전기적으로 연결된다. 도 12에서는 3개의 컨택플러그(87a,87b,87c)를 예시된다.
제12메탈 배선(85)은 소스(81b)와 전기적으로 연결된다. 따라서, 바람직하게는 제12메탈 배선(85)은 소스(81b)와 중첩하여 배치될 수 있다. 즉, 제12메탈 배선(85)의 길이 방향으로, 중첩되게 확장하여 배치될 수 있다.
여기서, 제12메탈 배선(85)과 소스(81b)의 연결은 제18컨택플러그(89)를 통하여 전기적으로 연결된다. 도 12에서는 3개의 컨택플러그(89a,89b,89c)를 예시된다.
도 12에 도시된 레이아웃에 의해 도 6의 PID 방지 반도체 장치가 구성될 수 있다.
상술한 바와 같이, 본 발명에 따르면, 플라즈마를 사용하는 공정에 의해 웰에 불균일하게 형성된 전하를 방출함으로써 PID를 방지할 수 있다. 또한, 본 발명에 따르면, 종래기술과 달리 개별 접합에 대하여 보호 회로를 구성하지 않고, 웰의 전하를 직접 방출시킴으로써, 단순한 구성 및 적은 면적으로 PID를 방지할 수 있다. 본 발명에 의해 PID 방지 반도체 장치의 집적화를 도모할 수 있다.
본 발명은 상기에서 서술한 실시 예에 한정되는 것이 아니라 서로 다양한 형태로 구현될 수 있으며, 상기의 실시 예는 본 발명의 개시가 완전하도록 하여 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 따라서, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 함을 주의하여야 한다.
30 : 웰 31 : MOS 접합 32 : 다이오드 접합
33 : 게이트 전극 34 : 제1메탈 배선 35 : 제2메탈배선
36,37,38,39 : 컨택 플러그
33 : 게이트 전극 34 : 제1메탈 배선 35 : 제2메탈배선
36,37,38,39 : 컨택 플러그
Claims (19)
- 제1도전형 웰에 제1단자가 접속된 다이오드; 및
상기 다이오드의 제2단자에 제1접합 및 게이트가 접속되며, 제1전원전압단에 제2접합이 접속된 제2도전형 MOS 트랜지스터를 구비하는
반도체 장치.
- 제1항에 있어서,
상기 제1도전형은 P형이고, 상기 제1단자는 애노드(anode)이며, 상기 제1접합은 드레인인
반도체 장치.
- 제1항에 있어서,
상기 제1도전형은 N형이고, 상기 제1단자는 캐소드(cathode)이며, 상기 제1접합은 드레인인
반도체 장치.
- 제1항에 있어서,
상기 제1전원전압단은 접지전압(Vss)인
반도체 장치.
- 기판에 형성된 제1도전형 웰;
상기 제1도전형 웰에 형성되어, 상기 제1도전형 웰과 함께 다이오드를 구성하는 제2도전형 접합영역;
상기 제1도전형 웰에 형성된 제2도전형 MOS 트랜지스터;
상기 제2도전형 접합영역과 상기 제2도전형 MOS트랜지스터의 제1접합 및 게이트를 연결하기 위한 제1배선; 및
상기 제2도전형 MOS트랜지스터의 제2접합과 제1전원전압단을 연결하기 위한 제2배선을 구비하는
반도체 장치 레이아웃.
- 제5항에 있어서,
상기 제2도전형 접합영역, 상기 제1접합 및 상기 게이트가 각각 상기 제1배선과 중첩되도록 배치되는 반도체 장치 레이아웃.
- 제5항에 있어서,
상기 제2도전형 접합영역과 상기 제1배선은 제1콘택플러그에 의해 연결되고, 상기 제1접합과 상기 제1배선은 제2콘택플러그에 의해 연결되며, 상기 게이트와 상기 제1배선은 제3콘택플러그에 의해 연결되는
반도체 장치 레이아웃.
- 제5항에 있어서,
상기 제1도전형은 P형이고, 상기 제1접합은 드레인인
반도체 장치 레이아웃.
- 제5항에 있어서,
상기 제1도전형은 N형이고, 상기 제1접합은 드레인인
반도체 장치 레이아웃.
- 기판에 형성된 제1도전형 웰;
상기 제1도전형 웰에 형성된 제2도전형 MOS 트랜지스터;
상기 제2도전형 MOS 트랜지스터의 제1접합 및 게이트를 연결하기 위한 제1배선; 및
상기 제2도전형 MOS트랜지스터의 제2접합과 제1전원전압단을 연결하기 위한 제2배선을 구비하며,
상기 제1도전형 웰과 상기 제2도전형 MOS 트랜지스터의 제1접합이 다이오드를 구성하여, 상기 제1도전형 웰에 축적된 전하에 의해 턴 온되는
반도체 장치 레이아웃.
- 제10항에 있어서,
상기 제1접합 및 상기 게이트가 각각 상기 제1배선과 중첩되도록 배치되는 반도체 장치 레이아웃.
- 제11항에 있어서,
상기 제1접합과 상기 제1배선은 제1콘택플러그에 의해 연결되며, 상기 게이트와 제1배선은 제2콘택플러그에 의해 연결되는
반도체 장치 레이아웃.
- 제10항에 있어서,
상기 제1도전형은 P형이고, 상기 제1접합은 드레인인
반도체 장치 레이아웃.
- 제10항에 있어서,
상기 제1도전형은 N형이고, 상기 제1접합은 드레인인
반도체 장치 레이아웃.
- 제10항에 있어서,
상기 게이트와 상기 제1접합은 일부 중첩되어 배치되는
반도체 장치 레이아웃.
- 제15항에 있어서,
상기 제1배선은 상기 게이트와 중첩됨과 동시에 상기 제1접합과도 중첩되도록 배치되는
반도체 장치 레이아웃.
- 제15항에 있어서,
상기 제1접합, 게이트 및 상기 제1배선은 제1콘택플러그에 의해 연결되는
반도체 장치 레이아웃.
- 제15항에 있어서,
상기 제1도전형은 P형이고, 상기 제1접합은 드레인인
반도체 장치 레이아웃.
- 제15항에 있어서,
상기 제1도전형은 N형이고, 상기 제1접합은 드레인인
반도체 장치 레이아웃.
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Patent Citations (3)
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