JPH08162542A - 半導体装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 長大な配線を有するＣＭＯＳ型半導体集積回
路装置に関し、ＭＯＳＦＥＴのゲート酸化膜のダメージ
を効果的に抑制することができる半導体装置を提供する
ことである。 【解決手段】 第１導電型の半導体基板と、半導体基板
表面に形成された第１導電型とは逆の第２導電型のウェ
ルと、半導体基板の第１導電型領域の表面にゲート酸化
膜を介して形成されたゲート電極を有する第１のＭＯＳ
トランジスタと、ウェル表面にゲート酸化膜を介して形
成されたゲート電極を有する第２のＭＯＳトランジスタ
と、第１のＭＯＳトランジスタのゲート電極及び第２の
ＭＯＳトランジスタのゲート電極に接続された配線と、
半導体基板の第１導電型領域内に形成され、配線に電気
的に接続された第２導電型領域と該第２導電型領域と半
導体基板の第１導電型領域との界面に形成されたｐｎ接
合を含む保護ダイオードとを有し、配線とウェルとは電
気的に直接接続されていない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＭＯＳＦＥＴを用
いた半導体集積回路装置に関し、特に、長大な配線を有
するＣＭＯＳ型半導体集積回路装置に関する。

【０００２】

【従来の技術】半導体集積回路の微細化が進み、ＭＯＳ
ＦＥＴのゲート酸化膜が薄くなるにつれ、製造工程中に
ゲート酸化膜がダメージを受けやすくなった。ゲート酸
化膜がダメージを受けると、ＭＯＳＦＥＴのしきい値電
圧の変動や信頼性の低下等の問題が生ずる。

【０００３】このような問題は、ゲート電極に長大な配
線が接続されている場合に発生しやすい。ゲート酸化膜
がダメージを受ける原因として、製造工程中にゲート電
極に接続されている配線が帯電し、ゲート酸化膜が絶縁
破壊されることが考えられる。

【０００４】製造工程中に配線が帯電するのは、配線層
上のレジストマスク開口部アスペクト比が高くなり、開
口内に入射する正電荷の量が電子の量を上回るためと考
えられる。高アスペクト比の開口であっても、正負電荷
の量が等しいプロセスが実現できれば、配線の帯電は防
止できる。しかしながら、このようなプロセスを実現す
ることは極めて困難である。

【０００５】ゲート酸化膜のダメージを低減するには、
ゲート電極に接続される配線の周辺長や面積を制限すれ
ばよい。しかし、これは下記の理由により現実的には困
難である。

【０００６】図１２（Ｂ）は、ＣＭＯＳ型ＮＡＮＤ回路
を示す。ｐＭＯＳトランジスタＰＭ１とＰＭ２との並列
回路、及びｎＭＯＳトランジスタＮＭ１とＮＭ２との直
列回路が相互に直列に接続されている。

【０００７】ＭＯＳトランジスタＰＭ１とＮＭ１のゲー
ト電極には、一方の入力信号ＩＮ１が与えられ、ＭＯＳ
トランジスタＰＭ２とＮＭ２のゲート電極には、他方の
入力信号ＩＮ２が与えられている。ｐＭＯＳトランジス
タＰＭ１、ＰＭ２からなる並列回路とｎＭＯＳトランジ
スタＮＭ１、ＮＭ２からなる直列回路との相互接続点は
出力信号ＯＵＴを形成出力する。

【０００８】図１２（Ｂ）に示す４つのトランジスタ
は、通常、基板上の相互に近接した領域に形成される。
しかし、入力信号ＩＮ１とＩＮ２をそれぞれ発生する前
段回路が相互に近接して形成されているとは限らない。
このため、図１２（Ｂ）のＮＡＮＤ回路を一方の入力信
号を発生する前段回路の近傍に配置すると、他方の入力
信号用の配線が長くなる。このように、複数の入力接点
を有する回路の全ての入力用配線が短くなるように回路
配置することは困難である。

【０００９】他の手段は、ゲート電極を保護するダイオ
ードを接続する方法である。配線に電荷が蓄積された場
合、ダイオードを介して電荷を放電させる。図１２
（Ａ）は、ゲート電極に接続された配線の帯電を防止す
るための従来例による回路を示す。

【００１０】ｐＭＯＳトランジスタＰＭ３とｎＭＯＳト
ランジスタＮＭ３が直列に接続され、両トランジスタＰ
Ｍ３、ＮＭ３のゲート電極に前段回路ＰＳから長大な入
力配線を介して信号が入力される。トランジスタＰＭ
３、ＮＭ３のゲート電極は、保護ダイオードＤ１を介し
てｐＭＯＳトランジスタＰＭ３が形成されているｎ型ウ
ェルに接続され、保護ダイオードＤ２を介してｎＭＯＳ
トランジスタＮＭ３が形成されているｐ型ウェルに接続
されている。各ダイオードＤ１、Ｄ２は、通常の動作電
圧では常に逆方向バイアスされる向きに接続されてい
る。

【００１１】入力配線が帯電し、正の高電圧が発生する
と、保護ダイオードＤ１を通してｎ型ウェルに電流が流
れ、負の高電圧が発生すると保護ダイオードＤ２を通し
てｐ型ウェルから電流が流入する。このように、入力配
線に蓄積された電荷は、保護ダイオードＤ１またはＤ２
を通してウェルとの間で放電する。従って、ゲート酸化
膜に高い電界が印加されることを防止することができ
る。

【００１２】

【発明が解決しようとする課題】ＣＭＯＳ型回路の入力
配線は、通常、図１２（Ａ）、（Ｂ）に示すようにｎＭ
ＯＳトランジスタとｐＭＯＳトランジスタの両方に接続
されている。図１２（Ａ）に示すように、ｎＭＯＳトラ
ンジスタ、ｐＭＯＳトランジスタそれぞれに対して保護
ダイオードを設けると、１つの入力配線に対して２つの
保護ダイオードが必要となる。このため、ＣＭＯＳ回路
の占有面積が大きくなり、高集積化の要請に反する。

【００１３】本発明の目的は、ＭＯＳＦＥＴのゲート酸
化膜のダメージを効果的に抑制することができる半導体
装置を提供することである。本発明の他の目的は、大き
な面積を占有することなく、ＣＭＯＳ型回路のＭＯＳＦ
ＥＴのゲート酸化膜のダメージを効果的に抑制すること
ができる半導体装置を提供することである。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
第１導電型の半導体基板と、半導体基板表面に形成され
た第１導電型とは逆の第２導電型のウェルと、半導体基
板の第１導電型領域の表面にゲート酸化膜を介して形成
されたゲート電極を有する第１のＭＯＳトランジスタ
と、ウェル表面にゲート酸化膜を介して形成されたゲー
ト電極を有する第２のＭＯＳトランジスタと、第１のＭ
ＯＳトランジスタのゲート電極及び第２のＭＯＳトラン
ジスタのゲート電極に接続された配線と、半導体基板の
第１導電型領域内に形成され、配線に電気的に接続され
た第２導電型領域と該第２導電型領域と半導体基板の第
１導電型領域との界面に形成されたｐｎ接合を含む保護
ダイオードとを有し、配線とウェルとは電気的に直接接
続されていない。

【００１５】ゲート電極と半導体基板との間に保護ダイ
オードを挿入することにより、保護ダイオードが順方向
バイアスされる向きにゲート電極が帯電した場合には、
保護ダイオードに順方向電流が流れ、ゲート電極に蓄積
された電荷を基板に放電することができる。また、保護
ダイオードが逆方向バイアスされる向きにゲート電極が
帯電した場合には、保護ダイオードに逆方向降伏電圧以
上の電圧が印加されたときに逆方向電流が流れ、ゲート
電極に蓄積された電荷を基板に放電することができる。

【００１６】基板は静電容量が大きいため、電荷が蓄積
されても電位の変動は小さい。従って、ゲート電極に蓄
積された電荷を基板に放電することにより、ゲート酸化
膜に印加される電圧を低減することができる。これによ
り、ゲート酸化膜の絶縁破壊を防止することができ、Ｍ
ＯＳトランジスタのしきい値電圧の変動を抑制すること
が可能になる。

【００１７】前記配線の面積の和は、前記第１及び第２
のＭＯＳトランジスタのゲート酸化膜上のゲート電極の
面積の和の５００倍以上となるようにしてもよい。ゲー
ト電極に接続された配線の面積が、ゲート酸化膜上のゲ
ート電極の面積の５００倍以上のとき、特にゲート酸化
膜がダメージを受けやすい。従って、このような配線が
ゲート電極に接続されている場合に、保護ダイオードを
挿入する効果が特に大きい。

【００１８】前記配線を、多層配線層から構成し、前記
配線を構成する各配線層ごとの配線のうち前記第１及び
第２のＭＯＳトランジスタのゲート電極から順次上方に
接続されて形成された配線の面積の和が、前記第１及び
第２のＭＯＳトランジスタのゲート酸化膜上のゲート電
極の面積の和の５００倍以上となるようにしてもよい。

【００１９】配線の帯電が、配線形成のプラズマ処理工
程で発生する場合には、層間絶縁膜で覆われた下層の配
線は、帯電の要因にはならない。従って、多層配線層か
ら構成される配線のうち、パターニング時にゲート電極
に接続されていない部分は、ゲート酸化膜にダメージを
与えない。また、ゲート酸化膜の受けるダメージは各配
線層のパターニングごとに累積されると考えられる。こ
のため、配線の面積の計算は、ゲート電極から順次上層
にたどっていける配線部分のみを考慮すればよい。

【００２０】さらに、前記半導体基板表面にフィールド
酸化膜によって囲まれた複数の活性領域を有し、前記保
護ダイオードの第２導電型領域の基板表面内の面積を、
前記半導体基板表面に形成された不純物添加領域のうち
最も小さいものに等しくなるようにしてもよい。

【００２１】保護ダイオードの面積は、設計ルールの最
小の大きさのものでも効果がある。保護ダイオードを設
計ルールの最小の大きさにすることにより、保護ダイオ
ードによって占有される面積を極力小さくすることがで
きる。

【００２２】前記保護ダイオードと前記第１のＭＯＳト
ランジスタのゲート電極との間の前記配線に沿った長さ
と、前記保護ダイオードと前記第２のＭＯＳトランジス
タのゲート電極との間の前記配線に沿った長さは、共に
前記配線の全長の１／２以下となるようにすることが好
ましい。

【００２３】保護ダイオードを、ゲート電極に接続され
た配線の中間点よりもゲート電極側に接続することによ
り、より効率的にゲート酸化膜のダメージを抑制するこ
とができる。

【００２４】前記保護ダイオードの第１導電型領域のう
ちｐｎ接合近傍は、前記第２のＭＯＳトランジスタのゲ
ート電極下のチャネル領域よりも不純物濃度が高くなる
ようにしてもよい。

【００２５】保護ダイオードのｐｎ接合部の不純物濃度
を高くすれば、逆方向降伏電圧が低下する。このため、
ゲート電極に帯電した電荷をより効率的に基板に放電す
ることができる。

【００２６】さらに、前記半導体基板の第１導電型領域
に形成された他のダイオードを有し、前記保護ダイオー
ドとそれに最も近接して形成されたトランジスタとの間
の距離が、前記他のダイオードとそれに最も近接して形
成されたトランジスタとの間の距離よりも長いか等しく
なるようにすることが好ましい。

【００２７】不純物濃度を高くした保護ダイオードを、
他のＭＯＳトランジスタ等から離して配置することによ
り、不純物濃度の変動によるＭＯＳトランジスタのしき
い値電圧の変動を防止することができる。

【００２８】本発明の半導体装置の製造方法は、第１導
電型の半導体基板のダイオード形成領域に、第１導電型
の不純物を平均打ち込み深さが第１の深さとなるように
イオン注入する工程と、前記半導体基板を熱処理し、前
記第１導電型の不純物を活性化するとともに第２の深さ
まで拡散させる工程と、前記ダイオード形成領域に第２
導電型の不純物を、平均打ち込み深さが前記第１の深さ
よりも深く、前記第２の深さよりも浅い第３の深さとな
るようにイオン注入する工程と、前記半導体基板を熱処
理し、前記第２導電型の不純物を活性化する工程とを含
む。

【００２９】保護ダイオードの不純物濃度を高くするた
めには、基板と逆導電型の不純物領域と基板との界面に
基板と同一導電型でより不純物濃度が高い領域を形成す
ればよい。この不純物濃度の高い領域を形成するための
イオン注入の深さを、基板と逆導電型の不純物領域を形
成するためのイオン注入の深さよりも浅くし、熱処理に
よってより深く拡散させることにより、ｐｎ接合領域に
結晶欠陥が発生するのを抑制することができる。結晶欠
陥の発生が抑制できるため、保護ダイオードのリーク電
流を抑制するすることが可能になる。

【００３０】本発明の他の観点によれば、スクライブラ
インで囲まれた内部領域を有する半導体チップと、前記
内部領域の半導体表面内に形成され、不純物を添加され
た複数個の拡散領域と、各々が前記拡散領域のうちの一
対の拡散領域を含み、その間の半導体チップ表面上に形
成された絶縁ゲート構造を有する複数個のＭＯＳトラン
ジスタと、前記複数個のＭＯＳトランジスタの各ゲート
電極と前記複数個の拡散領域の少なくとも他の１つに接
続された複数個の配線とを有し、前記複数個のＭＯＳト
ランジスタの各ゲート電極から最も近いスクライブライ
ンまでの距離と該ゲート電極に接続された配線が接続さ
れている１つの拡散領域または複数個の拡散領域のうち
最も該ゲート電極に近いものから最も近いスクライブラ
インまでの距離とがほぼ等しい半導体集積回路装置が提
供される。

【００３１】スクライブラインからほぼ等しい距離基板
内の点はプロセス中の電位がほぼ等しい。本発明のさら
に他の観点によれば、スクライブラインで囲まれた内部
領域を有する半導体チップと、前記内部領域の半導体表
面内に形成され、不純物を添加された複数個の拡散領域
と、各々が前記拡散領域のうちの一対の拡散領域を含
み、その間の半導体チップ表面上に形成された絶縁ゲー
ト構造を有する複数個のＭＯＳトランジスタと、前記複
数個のＭＯＳトランジスタの各ゲート電極と前記複数個
の拡散領域の少なくとも１つに接続された複数個の配線
と、前記内部領域内に形成され、前記配線と同一レベル
以下では半導体表面または半導体表面上に形成された導
電体表面が露出する擬似スクライブラインとを有する半
導体集積回路装置が提供される。プロセス中、擬似スク
ライブラインが電気的に露出され、基板内電位差が減少
する。

【００３２】

【発明の実施の形態】ＣＭＯＳ回路装置は、基板内に第
１導電型のウェルと第２導電型のウェルを作成し、各ウ
ェル内に反対導電型のＭＯＳＦＥＴを作成して形成する
ことが多い。

【００３３】製造工程中の配線の帯電によるゲート酸化
膜のダメージは、ゲート電極とウェルとの間に電位差が
生じることによって発生する。この電位差の発生を防止
するために、従来は各ウェルと配線との間に保護ダイオ
ードを挿入していた。なお、基板と同一導電型のウェル
は省略してもよい。この場合も保護ダイオードは同様に
形成していた。

【００３４】半導体集積回路装置のなかで、製造工程中
に最も電位が変動しにくいのは、静電容量が最も大きい
基板である。そこで、基板に対して保護ダイオードを挿
入しさえすればゲート電極とウェルとの間の電位差の発
生を抑制できると期待される。

【００３５】以下、図１、２を参照してｐ型基板を使用
したＣＭＯＳ回路を例にとって、実施例による装置構成
について説明する。図１は、ＣＭＯＳ回路装置の断面を
示す。図２は、図１のＣＭＯＳ回路を含む２つのＣＭＯ
Ｓ回路の平面内レイアウトを示す。図２の右側部分は、
図１のＣＭＯＳ回路を示し、左側部分は前段のＣＭＯＳ
回路を示す。なお、図１は、ゲート電極及び保護ダイオ
ードの電気的な接続に着目して記載したものであり、図
２のいずれかの切断面と一致するものではない。

【００３６】図１に示すように、ｐ型シリコン基板１の
表面にｐ型ウェル３及びｎ型ウェル４が形成され、各ウ
ェルの表面には、フィールド酸化膜２に囲まれた活性領
域が画定されている。ｐ型ウェル３の活性領域に、ゲー
ト酸化膜を介して形成されたゲート電極７、ｎ⁺ 型のソ
ース及びドレイン領域５、６を有するｎＭＯＳトランジ
スタが形成され、ｎ型ウェル４の活性領域に、ゲート酸
化膜を介して形成されたゲート電極１０、ｐ⁺ 型のソー
ス及びドレイン領域９、８を有するｐＭＯＳトランジス
タが形成されている。

【００３７】ｐ型ウェル３の他の活性領域に、ｐ⁺ 型の
ウェルコンタクト１１が形成されている。ウェルコンタ
クト１１及びソース領域５は１層目配線１４により、接
地電位に接続されている。ｎ型ウェル４の他の活性領域
に、ｎ⁺ 型のウェルコンタクト１２が形成されている。
ウェルコンタクト１２及びソース領域９は１層目配線１
５により、電源電圧に接続されている。

【００３８】また、ｐ型ウェル３の他の活性領域に、ｎ
⁺ 型領域１３が形成され、ｐ型ウェル３との間でｐｎ接
合ダイオード２０を形成している。ゲート電極７、１０
及びｎ⁺ 型領域１３は２層目配線１６により相互に接続
されている。ｐ型ウェル３とｐ型基板１とはオーミック
に接合しているため、ゲート電極７、１０は、ｎ⁺ 型領
域１３とｐ型ウェル３からなる保護ダイオード２０によ
りｐ型基板１に接続される。さらに、２層目配線１６
は、長大な３層目配線１７に接続されている。

【００３９】このように、図１及び図２の右側部分に示
すＣＭＯＳ回路においては、基板１と同一導電型のｐ型
ウェル３にのみ保護ダイオード２０が形成され、ｎ型ウ
ェル４には保護ダイオードが形成されていない。

【００４０】図２の右側部分に示すように、ｎ型ウェル
４内に、ゲート電極１０を挟むようにソース及びドレイ
ン領域９、８が配置され、ソース領域９はコンタクトホ
ールＨ９を介して電源配線１５に接続されている。ｎ型
ウェル４内に形成されたウェルコンタクト１２はコンタ
クトホールＨ１２を介して電源配線１５に接続されてい
る。

【００４１】ｐ型ウェル３内に、ゲート電極７を挟むよ
うにソース及びドレイン領域５、６が配置され、ソース
領域５はコンタクトホールＨ５を介して接地線１４に接
続されている。ｐ型ウェル３内に形成されたウェルコン
タクト１１はコンタクトホールＨ１１を介して接地線１
４に接続されている。

【００４２】ドレイン領域６、８は、それぞれコンタク
トホールＨ６、Ｈ８を介して配線２１に接続されてい
る。配線２１は、図には示さない後段回路の入力端子に
接続されている。

【００４３】ｐ型ウェル３内には、保護ダイオード２０
を構成するｎ⁺ 型領域１３が配置されている。ｎ⁺ 型領
域１３、ゲート電極７及び１０は、それぞれコンタクト
ホールＨ１３、Ｈ７、Ｈ１０を介して配線１６に接続さ
れている。配線１６はコンタクトホールＨ１６を介して
長大配線１７に接続されている。

【００４４】長大配線１７は、前段のＣＭＯＳ回路の出
力接点（２つのＭＯＳトランジスタのドレイン領域６
ａ、８ａ）に接続されている。前段のＣＭＯＳ回路は、
保護ダイオード２０を有しない点以外は、その後段のＣ
ＭＯＳ回路と同様の構成である。なお、前段ＣＭＯＳ回
路の各構成部分には、後段ＣＭＯＳ回路の対応する構成
部分の符号に「ａ」を付して示している。

【００４５】次に、図３、図４を参照して、ＣＭＯＳ回
路を図１に示す構成としたときのゲート酸化膜へのダメ
ージ抑制効果について、説明する。図３（Ａ）は、ダメ
ージ抑制効果を確認するための実験に用いた回路図を示
す。ＭＯＳトランジスタ３０のゲート電極に長大配線３
１が接続されている。また、ゲート電極３０は、保護ダ
イオード３２を介して接地電位すなわちｐ型基板に接続
されている。なお、実験は、ｐ型基板についてのみ行っ
た。従って、保護ダイオード３２はｐ型ウェルに形成さ
れ、ゲート電極３０側がカソード、基板側がアノードに
なる。

【００４６】実験は、ＭＯＳトランジスタ３０がｎＭＯ
Ｓトランジスタである場合及びｐＭＯＳトランジスタで
ある場合の両方について行った。実験に使用した回路は
図１のＣＭＯＳ回路と異なり、１つのトランジスタしか
形成していないが、ＭＯＳトランジスタ３０をｐＭＯＳ
トランジスタとした場合には、図１のゲート電極７を含
むｐＭＯＳトランジスタと等価であり、ｎＭＯＳトラン
ジスタとした場合には、図１のゲート電極１０を含むｎ
ＭＯＳトランジスタと等価である。

【００４７】図３（Ｂ）は、図３（Ａ）に示す回路のレ
イアウトを示す。ＭＯＳトランジスタ形成領域３３から
４本の配線３５が引き出され、各配線３５はパッド３４
に接続されている。さらに、ＭＯＳトランジスタ形成領
域３３から図の下方に長大配線３１が延在している。長
大配線３１は、図のようにジグザグ状に形成されてい
る。

【００４８】図３（Ｃ）は、図３（Ｂ）のＭＯＳトラン
ジスタ形成領域３３の拡大図を示す。ゲート電極４０、
ソース及びドレイン領域４１、４２を有するＭＯＳトラ
ンジスタ３０が形成されている。ゲート電極４０は、層
間絶縁膜上に形成された１層目の長大配線３１に接続さ
れている。長大配線３１のゲート電極４０との接続部近
傍には保護ダイオード３２が形成されている。

【００４９】保護ダイオード３２は、ｐ型ウェル内に形
成されたｎ⁺ 型領域とｐ型ウェルとの間のｐｎ接合から
構成されている。ＭＯＳトランジスタ３０の近傍にはウ
ェルコンタクト４３が形成されている。ソース領域４
１、ウェルコンタクト４３、ドレイン領域４２及びゲー
ト電極４０は、それぞれ配線３５ａ、３５ｂ、３５ｃ、
３５ｄによりパッド３４ａ、３４ｂ、３４ｃ、３４ｄに
接続されている。

【００５０】ＭＯＳトランジスタ３０がｎＭＯＳトラン
ジスタの場合には、ＭＯＳトランジスタ３０及びウェル
コンタクト４３は、保護ダイオード３２と同じｐ型ウェ
ル内に形成される。ＭＯＳトランジスタ３０がｐＭＯＳ
トランジスタの場合には、ＭＯＳトランジスタ３０及び
ウェルコンタクト４３は、保護ダイオード３２とは異な
るｎ型ウェル内に形成される。

【００５１】図３（Ｄ）は、長大配線３１の拡大図を示
す。図示のように、幅Ｗが１．０μｍの配線がほぼ等間
隔にジグザグ状に配置されている。図４は、図３（Ａ）
に示す長大配線３１が接続されていることによるＭＯＳ
トランジスタのしきい値電圧のシフト量を保護ダイオー
ド３２を挿入した場合と挿入しない場合について示す。

【００５２】図４（Ａ）〜（Ｄ）の横軸は、ウエハの中
心からＭＯＳトランジスタ３０までの距離を単位ｃｍで
表す。なお、使用したウエハは６インチのものである。
グラフの縦軸は、長大配線が接続されているＭＯＳトラ
ンジスタのしきい値電圧をＶth、長大配線が接続されて
いないＭＯＳトランジスタのしきい値電圧をＶth0 とし
たとき、Ｖth−Ｖth0 を単位Ｖで表す。以下、Ｖth−Ｖ
th0 をしきい値電圧のシフト量と呼ぶ。

【００５３】一般に、しきい値電圧は、製造工程のばら
つきにより変動する。図４に示すようにしきい値電圧の
シフト量を測定することにより、他のパラメータの変動
の影響を除去し、長大配線を接続したことのみによる影
響を評価することができる。しきい値電圧のシフト量
は、ゲート酸化膜のダメージの指標となる。

【００５４】図４（Ａ）、（Ｃ）は、図３（Ａ）及び図
３（Ｃ）に示す保護ダイオード３２を挿入した場合、図
４（Ｂ）（Ｄ）は、保護ダイオードを挿入しない場合を
示す。また、図４（Ａ）、（Ｂ）はｎＭＯＳトランジス
タの場合、図４（Ｃ）、（Ｄ）はｐＭＯＳトランジスタ
の場合を示す。なお、実験に使用した回路は、ゲート電
極の活性領域部分の面積に対する長大配線の底部の面積
の比（以下、アンテナ比と呼ぶ）が１０００のものであ
る。また、チャネル長は０．８μｍ、チャネル幅は１０
μｍ、ゲート酸化膜厚は１０ｎｍである。

【００５５】図４（Ｂ）、（Ｄ）に示すように、保護ダ
イオードを設けない場合は、ウエハ中心からの距離が５
ｃｍを越える周辺領域に形成されたＭＯＳトランジスタ
のしきい値電圧のシフト量が大きくなっている。これに
対し、保護ダイオードを設けた場合は、ウエハ全面にわ
たってしきい値電圧のシフト量は極めて小さく、ほぼ０
である。このように、保護ダイオードを挿入することに
よりｎチャネル及びｐチャネルＭＯＳトランジスタ共
に、しきい値電圧のシフト量を低減することができる。

【００５６】このことから、１つのＣＭＯＳインバータ
に対して１つの保護ダイオードを挿入することにより、
ｎ及びｐＭＯＳトランジスタ両方のゲート酸化膜のダメ
ージを抑制できることがわかる。

【００５７】なお、保護ダイオードを挿入しない場合
に、ウエハの周辺部でしきい値電圧のシフト量が大きく
なるのは、長大配線形成のためのプラズマ処理工程にお
いて、周辺部ではイオンあるいは電子が斜め方向から入
射し、長大配線が帯電しやすいためと考えられる。

【００５８】図５は、保護ダイオードを挿入しないでア
ンテナ比を変化させた場合について、しきい値電圧のシ
フト量を示す。なお、ＭＯＳトランジスタはｎチャネル
のものを使用した。図５（Ａ）〜（Ｅ）は、それぞれア
ンテナ比が１００、３００、５００、１０００、４００
０の場合を示す。

【００５９】図５（Ａ）、（Ｂ）に示すように、アンテ
ナ比が１００及び３００であれば、保護ダイオードを挿
入しなくてもウエハ全面にわたってしきい値電圧のシフ
ト量はほぼ０である。アンテナ比が５００になると、ウ
エハ中心からの距離が５ｃｍ以上の周辺領域でしきい値
電圧のシフト量が大きくなり始め、ウエハ中心からの距
離が７ｃｍ程度になると、シフト量は約０．１Ｖとな
る。図５（Ｄ）、（Ｅ）に示すようにアンテナ比がさら
に大きくなり、１０００及び４０００となると、しきい
値電圧のシフト量はさらに大きくなる。

【００６０】このことから、アンテナ比が大きくなる
と、ゲート酸化膜がダメージを受けやすくなることがわ
かる。また、本実験においては、アンテナ比が３００以
下であれば、保護ダイオードを使用しなくてもゲート酸
化膜が受けるダメージは問題とはならない程度に小さ
い。アンテナ比が５００以上のときに、保護ダイオード
を挿入する効果が特に大きいことがわかる。なお、ＣＭ
ＯＳ等のように、１つのゲート配線に２つ以上のゲート
電極が接続されている場合、アンテナ比はゲート電極の
面積の和に対して定義する。

【００６１】長大配線が複数の配線層から構成されてい
る場合、ゲート酸化膜がダメージを受けるのは、上述の
通り長大配線を形成するためのプラズマ処理工程で長大
配線が帯電するためと考えられる。プラズマにさらされ
るのは当該プラズマ工程時の最上層の配線層のみであ
り、その下の層は、層間絶縁膜によって保護されている
ため、長大配線が帯電する要因にはならない。

【００６２】また、ゲート酸化膜が受けるダメージは、
累積トンネル電流に依存すると考えられる。従って、ゲ
ート酸化膜のダメージは、各配線層のパターニングごと
に累積されると考えられる。従って、アンテナ比を算出
するときの長大配線の面積は、各配線層ごとの配線部分
のうちゲート電極から順次上層に向かって接続されて形
成されている部分のみの面積を累積すればよい。

【００６３】たとえば、図３（Ｂ）に示すパッド３４
は、第１層目の配線層により形成されている。ゲート電
極用パッド３４ｄは、２層目配線３５ｄを介してゲート
電極４０に接続されている。従って、アンテナ比の計算
にはパッド３４ｄの面積を考慮する必要はないと考えら
れる。

【００６４】ただし、長大配線を形成するプラズマ処理
以外の工程でも長大配線が帯電する要因があると考えら
れる場合には、長大配線の各配線層毎の面積の総和を考
慮することが好ましい。

【００６５】次に、図６、図７を参照して、ＭＯＳトラ
ンジスタと保護ダイオードのウエハ上の直線距離の変動
が、ゲート酸化膜のダメージ抑制効果に与える影響につ
いて説明する。

【００６６】図６（Ａ）は、ＭＯＳトランジスタと保護
ダイオード３２との間の距離が１００μｍの場合を示
す。保護ダイオード３２は、ＭＯＳトランジスタ形成領
域３３と長大配線３１のジグザグに形成された部分とを
接続する部分に形成されている。

【００６７】図６（Ｂ）は、ＭＯＳトランジスタと保護
ダイオード３２との間の距離Ｌが５００μｍ及び１ｍｍ
の場合を示す。長大配線３１の一部を図の下方に延長
し、延長部の先端に保護ダイオード３２が形成されてい
る。この保護ダイオード３２とＭＯＳトランジスタ３３
との間の直線距離Ｌが５００μｍ及び１ｍｍの回路を作
製した。

【００６８】図６（Ａ）、（Ｂ）共に、保護ダイオード
の形成場所以外は、図３（Ｂ）、（Ｃ）と同様の構成で
ある。なお、図３（Ｂ）、（Ｃ）と同様の構成で、保護
ダイオードとＭＯＳトランジスタとの間の距離が１０μ
ｍの回路も作製した。

【００６９】図７（Ａ）〜（Ｄ）は、それぞれ保護ダイ
オードとＭＯＳトランジスタとの間の直線距離を１０μ
ｍ、１００μｍ、５００μｍ、１ｍｍとした場合のしき
い値電圧のシフト量を示す。

【００７０】図７（Ａ）に示すように、保護ダイオード
とＭＯＳトランジスタとの距離が１０μｍの場合は、ウ
エハ全面にわたってしきい値電圧のシフト量はほぼ０で
ある。保護ダイオードとＭＯＳトランジスタとの距離が
１００μｍになると、図７（Ｂ）に示すようにウエハ中
心から５ｃｍを越える周辺領域において、しきい値電圧
のシフト量がややばらつく。

【００７１】図７（Ｃ）に示すように、保護ダイオード
とＭＯＳトランジスタとの距離が５００μｍになると、
ウエハ中心から５ｃｍ以上の周辺部で、しきい値電圧の
シフト量が大きくなり、０．１Ｖになる場合がある。保
護ダイオードとＭＯＳトランジスタとの距離が１ｍｍに
なると、しきい値電圧のシフト量はさらに大きくなり、
０．１５Ｖになる場合もある。

【００７２】これは、ウエハ内で電位が均一ではなく、
保護ダイオードとＭＯＳトランジスタとを離して配置す
ると、ゲート酸化膜中に過渡的に電位差が発生するため
と考えられる。従って、保護ダイオードとＭＯＳトラン
ジスタとをできるだけ近づけて配置することが好まし
く、その距離を１００μｍ以下とすることが好ましい。

【００７３】ＭＯＳトランジスタと保護ダイオードが離
れている場合、特にその距離が１００μｍ以上の場合
に、ゲート酸化膜のダメージを抑制するためには、保護
ダイオードの逆方向降伏電圧を下げることが好ましいと
考えられる。

【００７４】次に、図８図９を参照して、保護ダイオー
ドの逆方向降伏電圧を下げた場合の効果について説明す
る。図８は、保護ダイオードを挿入したＣＭＯＳ回路装
置の断面図を示す。保護ダイオード２０の構造以外は図
１に示すＣＭＯＳ回路装置と同様の構成である。保護ダ
イオード２０は、ｐ型ウェル３内に形成されたｎ⁺ 型領
域１３、及びｎ⁺ 型領域１３とｐ型ウェル３との間に形
成され、ｐ型ウェル３よりも不純物濃度の高いｐ型高濃
度領域１８から構成されている。このように、ｐｎ接合
のｐ型領域の不純物濃度を高くすることにより、逆方向
降伏電圧を下げることができる。

【００７５】以下、図８に示すＣＭＯＳ構造の作製方法
について説明する。ｐ型シリコン基板１の表面にＬＯＣ
ＯＳ法によりフィールド酸化膜２を形成し、活性領域を
画定する。次に、イオン注入と活性化アニールによりｐ
型ウェル３及びｎ型ウェル４を形成する。ｐ型ウェル３
は、Ｂを、ｎ型ウェル４はＰを、共に加速エネルギ２０
０ｋｅＶ、ドーズ量１×１０¹³ｃｍ^-2の条件でイオン注
入し、窒素雰囲気中１０００℃で３時間活性化アニール
を行って形成する。

【００７６】次に、保護ダイオード２０を形成する領域
に、ｐ型領域１８形成用のＢを加速エネルギ１０ｋｅＶ
でイオン注入する。ドーズ量は、１×１０¹⁴ｃｍ^-2と５
×１０¹³ｃｍ^-2の場合を作製した。

【００７７】活性領域表面に、温度１０００℃で１６分
の熱酸化により厚さ１０ｎｍのゲート酸化膜を形成す
る。この熱処理工程によりイオン注入されたＢは深くド
ライブインされる。ＣＶＤにより、厚さ２００ｎｍのポ
リシリコン膜を成長させる。このポリシリコン膜の表面
に厚さ５ｎｍのスルー酸化膜を形成し、ゲート電極をｎ
型にするために、加速エネルギ２０ｋｅＶ、ドーズ量１
×１０¹⁶ｃｍ^-2の条件でポリシリコン膜全面にＰをイオ
ン注入する。イオン注入後、ポリシリコン膜をパターニ
ングしてゲート電極７、１０を形成する。

【００７８】活性領域に厚さ５ｎｍのスルー酸化膜を形
成し、ｎＭＯＳトランジスタ形成領域以外の領域を覆う
レジストパターンを形成し、ゲート電極７とレジストパ
ターンをマスクとしてＬＤＤ（低濃度ドープドレイン）
領域形成用のＡｓを加速エネルギ２０ｋｅＶ、ドーズ量
２×１０¹³ｃｍ^-2の条件でイオン注入する。このレジス
トパターンを除去した後、ｐＭＯＳトランジスタ形成領
域以外の領域を覆うレジストパターンを形成し、ゲート
電極１０及びレジストパターンをマスクとしてＬＤＤ領
域形成用のＢＦ₂ ⁺ を加速エネルギ２０ｋｅＶ、ドーズ
量１×１０¹³ｃｍ^-2の条件でイオン注入する。その後、
レジストパターンは除去する。

【００７９】次に、ＣＶＤにより、基板全面に厚さ１０
０ｎｍのＳｉＯ₂ 膜を堆積し、反応性イオンエッチング
（ＲＩＥ）により異方性エッチングし、サイドウォール
１９を形成する。

【００８０】厚さ５ｎｍのスルー酸化膜を形成し、ｎ⁺
型領域形成部分以外を覆うレジストパターンを形成し、
ｎＭＯＳトランジスタのソース／ドレイン領域５、６、
保護ダイオード２０のｎ⁺ 型領域１３及びウェルコンタ
クト１２形成のため、レジストパターンとゲート構造を
マスクとして用いて加速エネルギ３０ｋｅＶ、ドーズ量
２×１０¹⁵ｃｍ^-2の条件でＡｓをイオン注入する。その
後、レジストパターンは除去する。同様に、レジストパ
ターンを作成し、ｐＭＯＳトランジスタのソース／ドレ
イン領域９、８及びウェルコンタクト１１形成のため、
加速エネルギ２０ｋｅＶ、ドーズ量５×１０¹⁵ｃｍ^-2の
条件でＢＦ₂ ⁺ をイオン注入する。

【００８１】Ｎ₂ 雰囲気中８００℃の条件で２０分間の
活性化アニールを行い、イオン注入した不純物を活性化
する。公知の方法により、層間絶縁膜及び配線１４、１
５、１６、１７を形成する。

【００８２】図９は、ｐ型高濃度領域１８の不純物濃度
を変化させたときの、ゲート酸化膜へのダメージ抑制効
果を示す。図９（Ａ）は、加速エネルギ１０ｋｅＶ、ド
ーズ量１×１０¹⁴ｃｍ^-2の条件でｐ型高濃度領域１８形
成用のＢをイオン注入した場合、図９（Ｂ）は、加速エ
ネルギ１０ｋｅＶ、ドーズ量５×１０¹³ｃｍ^-2の条件で
イオン注入した場合を示す。図９（Ｃ）は、ｐ型高濃度
領域１８を形成しない場合を示す。なお、ＭＯＳトラン
ジスタと保護ダイオードとの距離は約３００μｍ、アン
テナ比は４０００である。

【００８３】図９（Ａ）、（Ｂ）に示すように、ｐ型高
濃度領域１８を形成した場合は、ウエハ全面にわたって
しきい値電圧のシフト量はほぼ０である。これに対し、
図９（Ｃ）に示すように、ｐ型高濃度領域１８を形成し
ない場合は、ウエハ中心から５ｃｍを越える周辺領域で
しきい値電圧のシフト量が大きくなり、０．２Ｖを越え
る場合もある。

【００８４】これらの結果から、ゲート酸化膜のダメー
ジを抑制するために保護ダイオードの逆方向降伏電圧を
低減することが有効であることがわかる。図７に示すよ
うに、保護ダイオードとＭＯＳトランジスタとの距離が
１００μｍ以下のときは、しきい値電圧のシフト量はウ
エハ全面にわたってほぼ０であるため、ｐ型高濃度領域
を形成するのは、ＭＯＳトランジスタと保護ダイオード
との距離が１００μｍ以上のときに特に有効である。

【００８５】ウエハ温度が高温のときは、保護ダイオー
ドの逆方向リーク電流はかなり大きいと考えられる。従
って、高温プロセス時には、保護ダイオードは、その逆
方向降伏電圧の大小に関係なく、ゲート電極の帯電防止
機能を果たしていると考えられる。保護ダイオードの逆
方向降伏電圧を低下させることによってゲート酸化膜の
ダメージ抑制効果が改善されるということは、逆方向降
伏電圧が意味を持つような低温プロセスにおいてウエハ
内に電位分布が生じ、過渡的にゲート酸化膜に高電圧が
印加されているものと考えられる。

【００８６】ｐ型高濃度領域１８を形成するためのイオ
ン注入は、上述のようにゲート酸化膜の形成前に行うの
が好ましい。ゲート酸化膜形成前にイオン注入しておく
ことにより、ゲート酸化膜形成時の熱処理によってイオ
ン注入時のダメージを回復することができる。

【００８７】また、ｐ型高濃度領域１８形成用の不純物
は、ｎ⁺ 型領域１３形成用の不純物よりも浅く注入する
ことが好ましい。イオン注入の深さが浅くてもｐ型高濃
度領域１８形成用の不純物はゲート酸化膜形成時の熱処
理を経験するため、ｎ⁺ 型領域１３形成用の不純物より
も深く拡散させることができる。従って、ｎ⁺ 型領域１
３とｐ型ウェル３との間にｐ型高濃度領域１８が形成さ
れる。

【００８８】通常、イオン注入を行うと、イオンが打ち
込まれた深さよりもやや浅い位置に結晶欠陥が発生しや
すい。ｐ型高濃度領域１８形成用のイオンをｎ⁺ 型領域
１３形成用のイオン打ち込みの深さよりもやや浅く打ち
込み、熱処理によって深く拡散させることにより、保護
ダイオード２０のｐｎ接合部分での結晶欠陥の発生を抑
制することができる。

【００８９】このように、イオン注入によるｐｎ接合部
分の結晶欠陥の発生を抑制し、イオン注入後の熱処理に
よって結晶性を回復することによって、リーク電流を低
減することができる。また、ｐｎ接合部のみの不純物濃
度を高くしているため、ウェル全体の不純物濃度を抑制
することができるという効果もある。

【００９０】なお、ｐ型高濃度領域１８を形成する場合
には、保護ダイオード２０は、同一ウェル内の他の領域
に形成されるＭＯＳトランジスタからなるべく遠ざけて
形成することが好ましい。遠ざけることにより、ダイオ
ード形成用のイオン注入でウェルの不純物濃度を増加さ
せてしまい、ＭＯＳトランジスタのしきい値電圧を変動
させることを防止することができる。より具体的には、
ｐ型高濃度領域が形成されていないダイオードと、それ
に最も近接して形成されたＭＯＳトランジスタとの距離
よりも遠ざけることが好ましい。

【００９１】次に、図１０、図１１を参照して、長大配
線内の保護ダイオードの取り付け位置とゲート酸化膜の
ダメージ抑制効果との関係について説明する。図１０
は、保護ダイオードの取り付け位置を概略的に示す。ゲ
ート電極からの長大配線３１に沿った長さと、孤立した
先端からの長さとの比（以下、内分比という）が、ほぼ
０：１、１：３、１：１、３：１、１：０の位置に保護
ダイオードを接続した回路を作製した。内分比がほぼ
０：１の回路は図３（Ｂ）、（Ｃ）と同様の構成であ
る。

【００９２】図１０の保護ダイオード３２ａ、３２ｂ、
３２ｃ、３２ｄはそれぞれ内分比が１：３、１：１、
３：１、１：０の場合を示す。このように、内分比が変
化してもＭＯＳトランジスタと保護ダイオードとの間の
直線距離はほぼ一定となるようにした。なお、アンテナ
比は全ての内分比について４０００とした。

【００９３】図１１（Ａ）〜（Ｅ）は、それぞれ内分比
がほぼ０：１、１：３、１：１、３：１、１：０の場合
のしきい値電圧のシフト量を示す。図１１（Ａ）、
（Ｂ）に示すように、内分比がほぼ０：１及び１：３の
場合は、ウエハ全面にわたってしきい値電圧のシフト量
はほぼ０である。図１１（Ｃ）に示すように、内分比が
１：１の場合は、ウエハ中心から６ｃｍ以上の周辺領域
において、しきい値電圧のシフト量は０．０５Ｖ程度と
なり、やや大きくなる。

【００９４】図１１（Ｄ）に示すように、内分比が３：
１となると、ウエハ中心から５ｃｍ以上離れた周辺領域
において、しきい値電圧のシフト量はさらに大きくな
り、ウエハ中心から６〜７ｃｍ離れた周辺領域では約
０．２Ｖとなる場合がある。

【００９５】図１１（Ｅ）に示すように、内分比が１：
０の場合には、ウエハ中心から５ｃｍ以上離れた周辺領
域において、しきい値電圧のシフト量はさらに大きくな
り、０．３Ｖ程度になる場合がある。

【００９６】図１１（Ａ）〜（Ｅ）からわかるように、
保護ダイオードとゲート電極との間の長大配線に沿った
長さをできるだけ短くすることが好ましい。特に、保護
ダイオードを長大配線の中間点よりもゲート電極側に配
置することが好ましい。

【００９７】保護ダイオードの面積は、極めて小さいも
のでもゲート酸化膜のダメージ抑制効果を得ることがで
きた。より具体的には、設計ルールの最小の大きさのも
のでも十分な効果を得ることができた。ウエハの面積を
有効に利用するためには、保護ダイオードの拡散領域の
面積はウエハ内のフィールド酸化膜で囲まれた活性領域
のうち最小の面積とすることが好ましい。

【００９８】なお、上記実施例では、保護ダイオードと
ｎＭＯＳトランジスタをｐ型ウェル内に形成した場合に
ついて説明したが、ｐ型ウェルを形成しないで、直接ｐ
型基板表面に形成してもよい。なお、全ての導電型を反
転して同様の結果が得られるであろうことは当業者に自
明であろう。

【００９９】以上のようにして、ゲート酸化膜のダメー
ジを抑制できることが判った。しかしながら、半導体ウ
エハ内に複数のチップを形成し、各チップ内に以上の条
件を満たすテスト素子を配置し、実験を行なったとこ
ろ、ゲート酸化膜のダメージが一部に発生することが判
明した。

【０１００】図１３（Ａ）は、チップを形成した半導体
ウエハの概略上面図である。半導体ウエハＷには複数の
チップＣＨがマトリクス状に配置され、各隣接するチッ
プ間はスクライブラインＳＬによって分離されている。
このような半導体チップＣＨ内に他の素子と共にゲート
酸化膜ダメージ抑制用構造を作り込んで実験を行なった
ところ、上述の条件を満たしているにもかかわらず、ゲ
ート酸化膜にダメージが発生することがあることが判っ
た。

【０１０１】また、図１３（Ｂ）に示すように、ウエハ
のスクライブラインＳＬを総てレジストマスクＲＭで覆
ったところ、ゲート酸化膜のダメージは発生しなくなっ
た。本発明者は、以上の現象を以下のように考えた。

【０１０２】図１４（Ａ）は、半導体チップ１つの構成
を概略的に示す。半導体チップＣＨの外周領域は、スク
ライブラインＳＬによって構成されている。スクライブ
ラインＳＬにおいては、通常全工程を通して半導体表面
が露出している。

【０１０３】プラズマ加工工程において、アスペクト比
の高い開口があると、ＭＯＳキャパシタ構造や拡散層を
介して基板内に正電荷が注入される。スクライブライン
は幅広く、プラズマに露出するので、正電荷でも負電荷
でも取り込むことができる。基板が正に帯電してもスク
ライブラインで電荷中和がなされるであろう。別の観点
から見ると、各チップにおいて、内部領域からスクライ
ブラインに向かって電流が流れることになる。基板内電
流は基板内電位分布を形成する。この電位分布は、ゲー
ト酸化膜ダメージの原因となり得る。スクライブライン
を全てレジスト等の絶縁膜で覆うと、基板内電流が流れ
にくくなる。したがって、基板内電流分布が形成されに
くくなり、ゲート酸化膜のダメージも発生しにくくな
る。

【０１０４】スクライブラインＳＬで囲まれた内部領域
内に種々の半導体素子が形成されている。入出力パッド
Ｐは、入出力保護トランジスタＴｒを介して内部回路に
接続される。また、内部回路内には、上述の長大な配線
Ｗ２に接続されたゲート電極を有するＭＯＳトランジス
タＱ２が配置されている。半導体チップの他の領域に
は、ＭＯＳトランジスタＱ１が形成され、そのゲート電
極から他のトランジスタのドレイン等の拡散層Ｄに接続
される配線Ｗ１が形成されている。ここで、ＭＯＳトラ
ンジスタＱ１のスクライブラインＳＬからの距離をｄ１
とし、拡散領域ＤのスクライブラインＳＬからの距離を
ｄ２とする。

【０１０５】長大な配線Ｗ２に電荷が蓄積されると、そ
の電荷はトランジスタＱ２のゲート絶縁膜を介して、ま
たは配線Ｗ２に接続された拡散領域を介して半導体チッ
プＣＨの基板内に流れる。この電流は、半導体基板内を
流れるのに従って、基板内に電位分布を形成する。ＭＯ
ＳトランジスタＱ１下の基板内の電位と、拡散領域Ｄで
の基板内の電位とが大きく異なると、ＭＯＳトランジス
タＱ１のゲート絶縁膜両側には、大きな電圧が印加され
てしまう。基板内の電位分布は、スクライブラインまで
の距離に依存するであろう。

【０１０６】図１４（Ｂ）は、図１４（Ａ）の構成の概
略断面図である。図中左側に拡散領域Ｄを含むトランジ
スタが配置され、中央部にＭＯＳトランジスタＱ１が配
置され、その間を配線Ｗ１が接続する。また、図中右側
には長大な配線Ｗ２がゲート電極に接続されたＭＯＳト
ランジスタＱ２が示されている。長大な配線Ｗ２からゲ
ート酸化膜を介して電荷が基板内に流れ込むと、電流が
基板横方向に流れる。

【０１０７】スクライブラインＳＬは、その表面が露出
しているため、電流の出口となることができる。すなわ
ち、正電荷、負電荷を含むプラズマがスクライブライン
ＳＬに接している場合、基板内を流れた正電荷は、スク
ライブラインＳＬにおいて負電荷と結合し、電荷を中和
することができる。

【０１０８】内部領域においては、アスペクト比の高い
窓部分には過剰の正電荷が入射するため、正電荷が基板
内に注入される。この正電荷が基板内の電流となるた
め、基板横方向に電位分布が発生する。図示の構成にお
いて、ＭＯＳトランジスタＱ１のゲート電極直下のチャ
ネル部分と、拡散領域Ｄ（これはゲート電極に接続され
ているので、拡散領域Ｄの電位はそのままＱ１のゲート
電位となる）との間に基板内電位分布ΔＶが発生する
と、ＭＯＳトランジスタＱ１のゲート絶縁膜には電圧Δ
Ｖが印加されることになる。すなわち、配線Ｗ１で収集
される電荷が小さくても、基板内電位分布によってゲー
ト絶縁膜の劣化が生じ得る。発生する電圧ΔＶは距離ｄ
１をｄ２との差に依存するであろう。

【０１０９】図１５（Ａ）、（Ｂ）は、上述の解析を確
認するために行なった実験を説明するための図である。
図１５（Ａ）は、実験用サンプルの構成を概略的に示す
平面図である。複数のＭＯＳトランジスタＭ１、Ｍ２、
…ＭｋがスクライブラインＳＬから一定の距離、このサ
ンプルにおいては２５０μｍ、に配置されている。保護
用ダイオードＰＤ１〜ＰＤｉは、スクライブラインから
１００、１２０、１４０、…、２４０μｍの位置に形成
されている。対応するＭＯＳトランジスタＭと保護用ダ
イオードＰＤとを配線Ｗ１１〜Ｗｉｉで接続する。

【０１１０】ＭＯＳトランジスタＭｊに対しては、スク
ライブラインＳＬから１００μｍの位置に拡散領域ＰＤ
ｊを形成し、絶縁ゲート電極とこの拡散領域を配線Ｗｊ
ｊで接続すると共に、ＭＯＳトランジスタのゲート電極
から約１０μｍの位置に他の保護ダイオードＤａを接続
した。

【０１１１】また、ＭＯＳトランジスタＭｋに対して
は、スクライブラインＳＬから１００μｍの位置に保護
用ダイオードＰＤｋを形成し、ゲート電極と配線Ｗｋｋ
で接続した。さらに、ＭＯＳトランジスタＭｋの近傍に
半導体表面を露出させた擬似スクライブラインＱＳＬを
形成した。

【０１１２】このようなサンプルをプラズマ工程に晒
し、ＭＯＳトランジスタＭのゲート酸化膜に発生するダ
メージを測定した。図１５（Ｂ）は、図１５（Ａ）のサ
ンプルを用いて測定したＭＯＳトランジスタＭ１〜Ｍｋ
のしきい値電圧Ｖｔｈを示すグラフである。横軸は保護
ダイオードＰＤのスクライブラインＳＬから距離をμｍ
で示す。なお、ＭＯＳトランジスタと保護ダイオードと
の間の距離を（ ）内に併せて示す。また、縦軸はしき
い値電圧Ｖｔｈを単位Ｖで示す。

【０１１３】図中右側の２つのプロットは、テスト素子
ＭｊとＭｋの測定値である。すなわち、Ｍｊはスクライ
ブラインから１００μｍの距離に保護ダイオードを有す
る他、絶縁ゲート電極から１０μｍの距離にも他の保護
ダイオードＤａを接続している。また、テスト素子Ｍｋ
は、スクライブラインから１００μｍの距離に保護ダイ
オードを接続していると共に、絶縁ゲート電極の近傍に
擬似スクライブラインＱＳＬを備えている。

【０１１４】ＭＯＳトランジスタのしきい値電圧は、図
１５（Ｂ）のグラフから明らかなように、保護ダイオー
ドがＭＯＳトランジスタから離れるに従い、次第に高く
なっている。特に、保護ダイオードがＭＯＳトランジス
タのゲート電極から７０μｍ以上離れた場合に、しきい
値電圧の変化が顕著になる。

【０１１５】一方、保護ダイオードがＭＯＳトランジス
タから離れていても、ＭＯＳトランジスタの近傍に他の
保護ダイオードを接続すれば、テスト素子Ｍｊの測定結
果に見られるように、しきい値電圧の変化は小さくな
る。また、ＭＯＳトランジスタの近傍に擬似スクライブ
ラインを形成した場合にも、テスト素子Ｍ１とＭｋの結
果から明らかなように、しきい値電圧の変化は著しく減
少する。

【０１１６】図１４（Ａ）に示すように、半導体チップ
内には通常複数の入出力保護用トランジスタＴｒが形成
されている。この保護用トランジスタＴｒは他のトラン
ジスタと比べ、その寸法が大きく設計される。保護用ト
ランジスタＴｒのゲート長をＬ、ゲート幅をＷとすれ
ば、その大きい方、通常はゲート幅Ｗ、の距離において
は、基板内に電位分布が発生しないように装置設計がな
される。したがって、半導体チップ内の最大のトランジ
スタの寸法以内であれば、基板内の電位分布は無視でき
るものと考えられる。たとえば、ゲート長ＧＬは０．５
μｍであり、ゲート幅ＧＷは５０μｍである。この場
合、ゲート幅５０μｍまでの距離であれば、基板内の電
位分布はほぼ無視できるものとなる。

【０１１７】図１５（Ｂ）の実験結果は、この考えと符
合した結果を示している。すなわち、ＭＯＳトランジス
タと保護ダイオードとの間の距離が５０μｍまでのサン
プルにおいては、しきい値電圧の変化は無視できる程度
である。

【０１１８】図１４（Ａ）に示すような半導体チップに
おいて、長大な配線Ｗ２を有するＭＯＳトランジスタＱ
２の分布は一定ではない。ただし、半導体チップ内に複
数個の長大な配線を有するＭＯＳトランジスタが形成さ
れると、基板内電流はほぼチップ中央からスクライブラ
インに向かって流れるものと考えることができる。

【０１１９】すると、保護すべきＭＯＳトランジスタと
保護ダイオードとの関係は、スクライブラインＳＬから
の距離に基づいて判断すればよいことになる。すなわ
ち、スクライブラインからの距離が等しければ、その位
置における基板内電位はほぼ同等と考えることができ
る。したがって、ＭＯＳトランジスタＱとそのゲート配
線に接続される保護ダイオードＤとはスクライブライン
ＳＬから等しい距離に配置すればよい。

【０１２０】なお、半導体基板内における電位降下は、
最大のトランジスタのゲート幅以内であればほぼ無視で
きるので、ＭＯＳトランジスタの絶縁ゲート電極と、そ
の配線に接続される保護ダイオードとのスクライブライ
ンからの距離の差は、同一チップ内の最大トランジスタ
のゲート幅以下であればよいことになる。

【０１２１】また、ゲート電極に接続される配線は、他
のＭＯＳトランジスタのドレイン領域に接続される場合
が多い。この場合、ドレイン領域は保護素子としての役
割を果たすことができる。したがって、保護ダイオード
をドレイン領域に置き換えてもよい。なお、これらをま
とめて拡散領域という。

【０１２２】図１６は、半導体チップの構成例を概略的
に示す。半導体チップＣＨ内に、ＭＯＳトランジスタＱ
１と他のＭＯＳトランジスタのドレイン拡散領域Ｄ１が
配置されている。

【０１２３】ＭＯＳトランジスタＱ１のゲート電極は、
スクライブラインＳＬから２５０μｍの距離に配置され
ている。また、他のＭＯＳトランジスタのドレイン領域
Ｄ１は、スクライブラインＳＬから距離２００μｍに配
置されている。両者は配線Ｗ１で接続されている。

【０１２４】この場合、ＭＯＳトランジスタＱ１のゲー
ト電極のスクライブラインＳＬからの距離（２５０μ
ｍ）と、ドレイン拡散領域Ｄ１のスクライブラインから
の距離（２００μｍ）とは、５０μｍ異なるのみであ
る。このチップ内の最大のトランジスタのゲート幅が前
述と同様５０μｍであれば、ドレイン拡散領域Ｄ１の基
板内電位とＭＯＳトランジスタＱ１のチャネル領域の電
位とはほぼ等しいと考えられる。したがって、ＭＯＳト
ランジスタＱ１のゲート絶縁膜にはダメージは発生しに
くい。

【０１２５】図１７は、半導体チップの他の構成例を示
す。半導体チップＣＨ内にＭＯＳトランジスタＱ１と他
のＭＯＳトランジスタのドレイン拡散領域Ｄ１とが形成
され、両者が配線Ｗによって接続されている。ＭＯＳト
ランジスタＱ１はスクライブラインＳＬから２５０μｍ
の距離に配置され、ドレイン拡散領域Ｄ１はスクライブ
ラインＳＬから１００μｍの位置に形成されている。

【０１２６】この場合、両者のスクライブラインＳＬか
らの距離の差は２５０−１００＝１５０μｍであり、チ
ップ内の最大のトランジスタのゲート幅（５０μｍ）よ
りも著しく大きい。このような構成の場合、図１５
（Ｂ）の特性Ｍ１に示すように、しきい値電圧は大きく
変動しやすい。

【０１２７】そこで、配線Ｗの途中に他の保護用ダイオ
ードＤａを形成することが好ましい。保護用ダイオード
Ｄａは、たとえばスクライブラインＳＬから距離２６０
μｍの位置に接続する。

【０１２８】このように構成すれば、ＭＯＳトランジス
タＱ１のゲート電極に印加される電圧は、保護用ダイオ
ードＤａの基板内電位とほぼ同等となり、ゲート酸化膜
に過大の電圧が印加されることを防止できる。なお、ド
レイン拡散層Ｄ１と保護用ダイオードＤａとの間には大
きな電位が発生し得るが、この電位は、ドレイン拡散領
域Ｄ１と保護用ダイオードＤａの間に流れる電流によっ
て補償できる。

【０１２９】なお、上述の基板内電流は、長大な配線Ｗ
２がプラズマから正電荷を受けることによって発生す
る。したがって、長大な配線を有する半導体集積回路装
置において、チップ内に配置するＭＯＳトランジスタと
その保護用拡散領域との関係を上述のように調整するこ
とが有効である。

【０１３０】なお、基板内電位分布は、半導体チップの
内部領域でプラズマから基板内に侵入した電荷がスクラ
イブラインに向かって流れることによって発生する。ス
クライブラインの電位を基準とすれば、スクライブライ
ンまでの距離が長いほど抵抗も高く、発生する電位差も
大きい。

【０１３１】もし、半導体チップの内部領域において
も、スクライブライン同様、プラズマ中の電荷と直接結
合できる領域があれば、その領域における電位はスクラ
イブラインの電位と同等となるであろう。このような領
域を以下、擬似スクライブラインと呼ぶ。半導体チップ
の内部領域内に、擬似スクライブラインを分布させ、各
ＭＯＳトランジスタからスクライブラインまたは擬似ス
クライブラインまでの距離を短くすれば、基板内に発生
する電位差も小さくなり、ゲート絶縁膜のダメージも小
さくなるはずである。

【０１３２】図１５（Ａ）、（Ｂ）に示すテスト素子Ｍ
ｋは、この考えに基づくものであり、ＭＯＳトランジス
タの近傍に擬似スクライブラインＱＳＬを備えている。
擬似スクライブラインを備えたことにより、他の条件が
同等のテスト素子Ｍ１と比較した時、しきい値電圧の変
化は著しく低下している。

【０１３３】このような擬似スクライブラインは、各配
線層形成工程において、電気的に半導体表面を上部空間
に露出できるものであればよい。半導体表面が直接露出
する場合および、半導体表面上に金属等の導電層が形成
されているが、その導電層またはその導電層と残り部分
の半導体表面が上部空間に露出していればよい。なお、
最上層配線を形成した後、カバー膜を形成する工程にお
いては、擬似スクライブラインを覆っても構わない。

【０１３４】図１８（Ａ）、（Ｂ）、（Ｃ）は、擬似ス
クライブラインを備えた半導体チップの構成を示す。図
１８（Ａ）は半導体チップの平面図であり、図１８
（Ｂ）は１つの擬似スクライブラインの拡大平面図であ
り、図１８（Ｃ）は図１８（Ａ）内の鎖線１８Ｃ−１８
Ｃに沿う断面図である。

【０１３５】図１８（Ａ）においては、半導体チップＣ
Ｈの周辺にはスクライブラインＳＬが形成され、その内
部領域内に複数の擬似スクライブラインＱＳＬが分布し
て配置されている。また、ＭＯＳトランジスタＱが回路
設計に従い、内部領域内に多数形成されている。

【０１３６】擬似スクライブラインは、図１８（Ｂ）に
示すように、たとえば矩形の形状を有する。図示の構成
においては、擬似スクライブラインＱＳＬは、たとえば
１０μｍ×６０μｍの寸法を有し、上部構造を形成した
時にも、その絶縁物構造ＩＳ内に約８μｍ×５０μｍの
半導体表面が露出する。なお、以上述べた寸法は単なる
例示であり、回路設計等に合わせ適宜変更することがで
きる。また、擬似スクライブラインの形状も任意に変更
できる。プラズマと良好な電気的コンタクトをとるため
には、どのような条件が必要かを以下の実験で験べた。

【０１３７】図２３（Ａ）は、サンプルの形状を示す。
厚い絶縁膜１００上に厚さ０．５μｍのメタル層１０１
を形成し、その上に厚さ０．５μｍのレジストパターン
１０２を形成した。メタル層１０１は、ｎチャネルまた
はｐチャネルＭＯＳトランジスタの絶縁ゲート電極に接
続されている。レジストパターン１０２は幅０．５μｍ
のストライプ状であり、隣接するパターン１０２間のス
ペース幅ｓを変化させた。これらレジストパターン１０
２をエッチングマスクとしてメタル層１０１をエッチし
た。エッチング終了時点でパターン間には幅ｓ高さ１μ
ｍの開口部が形成される。

【０１３８】エッチング中にメタル層１０１に正負アン
バランスの電荷が流入すると、ＭＯＳトランジスタのし
きい値電圧が変化してしまう。種々のスペース幅ｓにつ
いてｎチャネルＭＯＳトランジスタおよびｐチャネルＭ
ＯＳトランジスタのサンプルを測定した。

【０１３９】図２３（Ｂ）は、ｎチャネルＭＯＳトラン
ジスタの結果を示す。スペース幅１．２μｍ以上のサン
プルはしきい値電圧の変化をほとんど示さないが、スペ
ース幅ｓが０．９μｍ以下になると、しきい値電圧が大
きく増大している。

【０１４０】図２３（Ｃ）は、ｐチャネルＭＯＳトラン
ジスタの結果を示す。スペース幅ｓが１．４μｍ以上の
サンプルはほとんど閾値電圧の変化を示さないが、スペ
ース幅ｓが１．２μｍ以下になると、閾値電圧は大きく
減少している。

【０１４１】エッチング終了時点のアスペクト比で考え
ると、ｎチャネルＭＯＳトランジスタの場合、１／１．
２以下、ｐチャネルＭＯＳトランジスタの場合１／１．
４以下であれば、閾値電圧の変化は無視できるものであ
る。したがって、擬似スクライブラインとしてアスペク
ト比１／１．４以下の構造を作れば基板とプラズマ間を
電気的に良好に接触させることができるであろう。

【０１４２】さらに好ましくは、レジストパターンのみ
を考え、擬似スクライブラインのアスペクト比は１／
２．８以下とすればよいであろう。また、擬似スクライ
ブラインの幅のみを考えれば、幅が１．４μｍ以上ある
ことが好ましい。擬似スクライブラインの幅は配線層の
厚さの４倍以上あることがさらに好ましい。これは、エ
ッチング中スクライブラインの配線層がレジストによっ
てプラズマ中の正負電荷が遮断されないようにするため
である。

【０１４３】図１８（Ｃ）は、図１８（Ａ）の鎖線Ｃ−
Ｃに沿う断面構造を示す。シリコン半導体基板１の表面
上には、フィールド酸化膜ＯＸが選択的に形成されてい
る。チップ周辺においては、フィールド酸化膜ＯＸは形
成されず、半導体表面が露出し、スクライブラインＳＬ
を形成している。擬似スクライブラインＱＳＬにおいて
も、半導体基板１の表面が露出している。

【０１４４】なお、フィールド酸化膜ＯＸの開口部分は
素子を形成するための活性領域であり、図示の構成の場
合、活性領域内にＭＯＳトランジスタＱが形成されてい
る。ＭＯＳトランジスタＱは、半導体基板１内に形成さ
れたソース領域Ｓ、ドレイン領域Ｄおよびソース領域と
ドレイン領域に挟まれたチャネル領域上に形成された絶
縁ゲート電極Ｇを含む。

【０１４５】また、ソース領域Ｓおよびドレイン領域Ｄ
にはそれぞれソース電極ＳＥおよびドレイン電極ＤＥが
接続されている。ゲート電極Ｇおよびソース電極ＳＥ、
ドレイン電極ＤＥを覆う絶縁膜ＩＳは、スクライブライ
ンＳＬ、擬似スクライブラインＱＳＬの部分には形成さ
れず、半導体表面が露出している。絶縁膜ＩＳは、たと
えば燐シリケートガラス（ＰＳＧ）で形成される。

【０１４６】図１９は、半導体構造の他の例を示す。図
中、図１８（Ｃ）と同等部分には同等の参照符号を付
す。本構成例においては、ＭＯＳトランジスタＱのソー
ス電極ＳＥ、ドレイン電極ＤＥがタングステンプラグ等
の埋込金属領域Ｐおよびその表面上に形成された配線層
Ｗで形成されている。タングステンプラグＰは、コンタ
クトホールを形成後、全面にコンフォーマルなタングス
テン層を形成し、エッチバックを行なって作成する。こ
のタングステン層の堆積およびエッチバックの工程にお
いて、スクライブラインＳＬおよび擬似スクライブライ
ンＱＳＬの領域においても、タングステン層が堆積す
る。側壁がほぼ垂直な絶縁膜側面には、エッチバックで
除去しきれなかったタングステン領域ＲＷが残留する。

【０１４７】図２０（Ａ）、（Ｂ）、（Ｃ）は、入出力
トランジスタが擬似スクライブラインを兼用する半導体
集積回路装置を示す。図２０（Ａ）は、半導体チップの
平面図を示す。半導体チップＣＨの周辺領域にはスクラ
イブラインＳＬが形成されている。その内部領域には、
半導体集積回路が形成される。

【０１４８】この集積回路装置においては、入出力トラ
ンジスタＴｒが周辺領域のみでなく、チップ全面に分布
して形成されている。たとえば、チップ全面にわたって
バンプを有し、フェースダウンボンディングされる半導
体集積回路装置に適した構造である。内部回路のＭＯＳ
トランジスタＱは、図示したものの他、多数が内部領域
に形成されている。

【０１４９】図２０（Ｂ）は、入出力トランジスタＴｒ
の１つを拡大して示す。ソース領域Ｓは、電流方向に約
０．５μｍの幅を有する。ドレイン領域Ｄは、電流方向
の寸法がたとえば６０μｍに設定されている。ソース領
域Ｓとドレイン領域Ｄのゲート電極Ｇと平行な方向の寸
法（チャネル幅）は約５０μｍの寸法である。ドレイン
領域の内部に、たとえば３０μｍ×４０μｍの擬似スク
ライブラインＱＳＬが画定される。ドレインコンタクト
は、擬似スクライブラインＱＳＬよりも外側に形成され
る。なお、ソース領域、ドレイン領域にそれぞれ３つの
コンタクトホールが形成される場合が図示されている。

【０１５０】図２０（Ｃ）は、図２０（Ａ）の２０Ｃ−
２０Ｃに沿う断面構造を示す。前述の実施例と同様な部
分には同様の参照符号を付してその説明を省略する。内
部回路のＭＯＳトランジスタＱは、たとえば約０．５μ
ｍのゲート長を有する。入出力トランジスタＴｒは、図
２０（Ｂ）を参照して説明したような寸法を有し、擬似
スクライブラインＱＳＬには、金属等の導電物領域Ｅが
形成されている。

【０１５１】図２１（Ａ）〜（Ｃ）、図２２（Ｄ）〜
（Ｆ）は、図１９、図２０（Ｃ）に示すような構成を作
成するための製造工程を示す。図２１（Ａ）において、
シリコン半導体基板１の表面上にフィールド酸化膜ＯＸ
をＬＯＣＯＳ法によって作成する。フィールド酸化膜Ｏ
Ｘによって画定された活性領域内に内部回路のトランジ
スタＱおよび入出力回路のトランジスタＴｒを作成す
る。

【０１５２】まず、活性領域表面にゲート酸化膜を形成
し、多結晶シリコンとシリサイドとの積層からなるポリ
サイド層を形成し、パターニングすることによってゲー
ト電極Ｇを作成する。次に、ゲート電極Ｇを埋め込んで
第１層間絶縁膜５１を作成する。第１層間絶縁膜は、た
とえばＰＳＧによって作成する。

【０１５３】なお、第１層間絶縁膜５１形成後、化学機
械研磨（ＣＭＰ）により平坦化を行なってもよい。図示
の構成は、ＣＭＰによって表面を平坦化した構成を示
す。第１層間絶縁膜の厚さは、基板表面からたとえば約
２μｍである。

【０１５４】図２１（Ｂ）に示すように、第１層間絶縁
膜５１上にレジストマスクを形成し、第１層間絶縁膜を
エッチングして所望領域の基板表面を露出する。図は、
レジストマスクを除去した状態を示す。なお、トランジ
スタのコンタクトホールとなる領域は、径０．８μｍの
開口であり、中央の広い開口部分は擬似スクライブライ
ンＱＳＬとなる部分である。このエッチング工程におけ
るコンタクトホールはアスペクト比が高く、過剰正電荷
の注入が生じる。

【０１５５】図２１（Ｃ）に示すように、基板全面上に
タングステン膜５３をＣＶＤで堆積する。タングステン
膜５３の厚さは、コンタクトホール部分において、孔が
完全に埋め戻される厚さとする。たとえば、コンタクト
ホールの径の１．５倍程度の膜厚のタングステン膜を堆
積する。

【０１５６】次に、図２２（Ｄ）に示すように、堆積し
たタングステン膜５３をエッチバックする。エッチバッ
クは、プラズマエッチ、ＣＭＰ等によって行なうことが
できる。たとえば、ＣＭＰによってエッチバックする。
すると、第１層間絶縁膜５１ａ表面上のタングステン膜
５３はほぼ完全に除去される。なお、擬似スクライブラ
インＱＳＬの凹部内においては、タングステン膜５３は
化学的にエッチされるのみであるため、その一部５３Ｒ
は残存する。

【０１５７】図２２（Ｅ）に示すように、平坦化した表
面上に配線層としてアルミニウム合金層５５をスパッタ
リング等によって堆積する。たとえば、厚さ約１μｍの
アルミニウム合金を堆積する。

【０１５８】図２２（Ｆ）に示すように、アルミニウム
層５５の上にレジストマスク等を形成し、プラズマエッ
チング等によってアルミニウム層５５をパターニングす
る（レジストマスクは図示せず）。なお、擬似スクライ
ブラインＱＳＬはレジストマスクによって覆わず、露出
した状態とする。

【０１５９】このようなプラズマエッチングにおいて、
露出した配線層に正電荷が過剰に入射すると、その配線
層に接続されたコンタクト部分または絶縁ゲート電極部
分から基板１内に正電荷が注入される。この電荷は、基
板内を流れ、スクライブラインや擬似スクライブライン
において上部空間中の正負電荷と結合し、電荷中和を果
たす。

【０１６０】基板内に電流が流れても、電流の注入位置
と電流の出口との間の距離が短ければ、基板内に発生す
る電位差は小さい。したがって、ＭＯＳトランジスタの
ゲート電極において、しきい値電圧を変更してしまうこ
とが少ない。

【０１６１】このようにして、第１配線層を形成した
後、表面上を第２層間絶縁膜で覆い、第２配線層を形成
する。これらの工程は、第１層間絶縁膜形成、第１配線
層形成と同等の工程で実現できる。なお、３層以上の配
線も同様の工程によって実現することができる。

【０１６２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。

【０１６３】

【発明の効果】以上説明したように、本発明によれば、
チップ面積の増加を極力抑えて、ゲート電極に接続され
た配線が製造工程中に帯電することによるゲート酸化膜
のダメージを抑制することができる。これにより、半導
体装置の信頼性の向上、高集積化を図ることが可能にな
る。

【図面の簡単な説明】

【図１】実施例によるＣＭＯＳ回路の断面図である。

【図２】実施例によるＣＭＯＳ回路の平面図である。

【図３】実施例による効果を確認するための実験に使用
した回路の回路図及び平面図である。

【図４】保護ダイオードの有無、ＭＯＳトランジスタの
チャネル導電型の各場合毎に、ウエハ中心からＭＯＳト
ランジスタまでの距離としきい値電圧のシフト量との関
係を示すグラフである。

【図５】アンテナ比を変化させた場合、各アンテナ比毎
に、ウエハ中心からＭＯＳトランジスタまでの距離とし
きい値電圧のシフト量との関係を示すグラフである。

【図６】保護ダイオードとＭＯＳトランジスタとの距離
を変えた場合の保護ダイオードの配置を示すための回路
の平面図である。

【図７】保護ダイオードとＭＯＳトランジスタとの距離
を変えた場合、その距離毎に、ウエハ中心からＭＯＳト
ランジスタまでの距離としきい値電圧のシフト量との関
係を示すグラフである。

【図８】他の実施例によるＣＭＯＳ回路の断面図であ
る。

【図９】保護ダイオードのｐ型領域の不純物濃度を変え
て逆方向降伏電圧を変えた場合、その不純物濃度毎に、
ウエハ中心からＭＯＳトランジスタまでの距離としきい
値電圧のシフト量との関係を示すグラフである。

【図１０】長大配線への保護ダイオードの取り付け位置
を変えた場合の保護ダイオードの取り付け位置を示すた
めの回路の平面図である。

【図１１】保護ダイオードの取り付け位置を変えた場
合、その取り付け位置毎に、ウエハ中心からＭＯＳトラ
ンジスタまでの距離としきい値電圧のシフト量との関係
を示すグラフである。

【図１２】従来例によるＣＭＯＳ回路の保護ダイオード
挿入方法を示すための回路図、及びＣＭＯＳ構成のＮＡ
ＮＤゲートの回路図である。

【図１３】実験用サンプルの構造を示す平面図である。

【図１４】チップの構造を示す平面図と断面図である。

【図１５】実験に用いたサンプルの平面図および実験結
果を示すグラフである。

【図１６】実施例によるチップの構成を示す平面図であ
る。

【図１７】実施例によるチップの構成を示す平面図であ
る。

【図１８】実施例によるチップの構成を示す平面図と断
面図である。

【図１９】実施例によるチップの構成を示す断面図であ
る。

【図２０】実施例によるチップの構成を示す平面図と断
面図である。

【図２１】実施例によるチップの製造工程を示す断面図
である。

【図２２】実施例によるチップの製造工程を示す断面図
である。

【図２３】実験結果を示す断面図およびグラフである。

【符号の説明】

１ ｐ型基板 ２ フィールド酸化膜 ３ ｐ型ウェル ４ ｎ型ウェル ５ ｐ⁺ 型ソース領域 ６ ｐ⁺ 型ドレイン領域 ７、１０ ゲート電極 ８ ｎ⁺ 型ドレイン領域 ９ ｎ⁺ 型ソース領域 １１、１２ ウェルコンタクト １３ ｎ⁺ 型領域 １４、１５ １層目配線 １６ ２層目配線 １７ ３層目配線 １８ ｐ型高濃度領域 １９ サイドウォール ２０ 保護ダイオード ２１ 配線 ３０ ＭＯＳトランジスタ ３１ 長大配線 ３２ 保護ダイオード ３３ ＭＯＳトランジスタ形成領域 ３４ａ〜３４ｄ パッド ３５ａ〜３５ｄ 配線 ４０ ゲート電極 ４１ ソース領域 ４２ ドレイン領域 ＱＳＬ 擬似スクライブライン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１ Ｋ

Claims (12)

【特許請求の範囲】
1. 【請求項１】 第１導電型の半導体基板と、 前記半導体基板表面に形成された第１導電型とは逆の第
   ２導電型のウェルと、 前記半導体基板の第１導電型領域の表面にゲート酸化膜
   を介して形成されたゲート電極を有する第１のＭＯＳト
   ランジスタと、 前記ウェル表面にゲート酸化膜を介して形成されたゲー
   ト電極を有する第２のＭＯＳトランジスタと、 前記第１のＭＯＳトランジスタのゲート電極及び前記第
   ２のＭＯＳトランジスタのゲート電極に接続された配線
   と、 前記半導体基板の第１導電型領域内に形成され、前記配
   線に電気的に接続された第２導電型領域と該第２導電型
   領域と前記半導体基板の第１導電型領域との界面に形成
   されたｐｎ接合を含む保護ダイオードとを有し、 前記配線と前記ウェルとは電気的に直接接続されていな
   い半導体装置。
2. 【請求項２】 前記配線の面積の和は、前記第１及び第
   ２のＭＯＳトランジスタのゲート酸化膜上のゲート電極
   の面積の和の５００倍以上である請求項１記載の半導体
   装置。
3. 【請求項３】 前記配線は、多層配線層から構成され、 前記配線を構成する各配線層ごとの配線のうち前記第１
   及び第２のＭＯＳトランジスタのゲート電極から順次上
   方に接続されて形成された配線の面積の和は、前記第１
   及び第２のＭＯＳトランジスタのゲート酸化膜上のゲー
   ト電極の面積の和の５００倍以上である請求項１記載の
   半導体装置。
4. 【請求項４】 さらに、前記半導体基板表面にフィール
   ド酸化膜によって囲まれた複数の活性領域を有し、 前記保護ダイオードの第２導電型領域の基板表面内の面
   積は、前記半導体基板表面に形成された不純物添加領域
   のうち最も小さいものに等しい請求項１〜３のいずれか
   に記載の半導体装置。
5. 【請求項５】 前記保護ダイオードと前記第１のＭＯＳ
   トランジスタのゲート電極との間の前記配線に沿った長
   さと、前記保護ダイオードと前記第２のＭＯＳトランジ
   スタのゲート電極との間の前記配線に沿った長さは、共
   に前記配線の全長の１／２以下である請求項１〜４のい
   ずれかに記載の半導体装置。
6. 【請求項６】 前記保護ダイオードは、前記第１のＭＯ
   Ｓトランジスタのゲート電極下のチャネル領域よりも不
   純物濃度が高い第１導電型領域をｐｎ接合近傍に含む請
   求項１〜５のいずれかに記載の半導体装置。
7. 【請求項７】 さらに、前記半導体基板の第１導電型領
   域内に形成された他のダイオードを有し、 前記保護ダイオードとそれに最も近接して形成されたト
   ランジスタとの間の距離は、前記他のダイオードとそれ
   に最も近接して形成されたトランジスタとの間の距離よ
   りも長いか等しい請求項１〜６のいずれかに記載の半導
   体装置。
8. 【請求項８】 第１導電型の半導体基板のダイオード形
   成領域に、第１導電型の不純物を平均打ち込み深さが第
   １の深さとなるようにイオン注入する工程と、 前記半導体基板を熱処理し、前記第１導電型の不純物を
   活性化するとともに第２の深さまで拡散させる工程と、 前記ダイオード形成領域に第２導電型の不純物を、平均
   打ち込み深さが前記第１の深さよりも深く、前記第２の
   深さよりも浅い第３の深さとなるようにイオン注入する
   工程と、 前記半導体基板を熱処理し、前記第２導電型の不純物を
   活性化する工程とを含む半導体装置の製造方法。
9. 【請求項９】 スクライブラインで囲まれた内部領域を
   有する半導体チップと、 前記内部領域の半導体表面内に形成され、不純物を添加
   された複数個の拡散領域と、 各々が前記拡散領域のうちの一対の拡散領域を含み、そ
   の間の半導体チップ表面上に形成された絶縁ゲート構造
   を有する複数個のＭＯＳトランジスタと、 前記複数個のＭＯＳトランジスタの各ゲート電極と前記
   複数個の拡散領域の少なくとも他の１つに接続された複
   数個の配線とを有し、 前記複数個のＭＯＳトランジスタの各ゲート電極から最
   も近いスクライブラインまでの距離と該ゲート電極に接
   続された配線が接続されている１つの拡散領域または複
   数個の拡散領域のうち最も該ゲート電極に近いものから
   最も近いスクライブラインまでの距離とがほぼ等しい半
   導体集積回路装置。
10. 【請求項１０】 前記複数の配線のうち１部の配線の各
    々に複数の拡散領域が接続され、該複数の拡散領域のう
    ち最もゲート電極に近い拡散領域は保護ダイオードを構
    成する請求項９記載の半導体集積回路装置。
11. 【請求項１１】 スクライブラインで囲まれた内部領域
    を有する半導体チップと、 前記内部領域の半導体表面内に形成され、不純物を添加
    された複数個の拡散領域と、 各々が前記拡散領域のうちの一対の拡散領域を含み、そ
    の間の半導体チップ表面上に形成された絶縁ゲート構造
    を有する複数個のＭＯＳトランジスタと、 前記複数個のＭＯＳトランジスタの各ゲート電極と前記
    複数個の拡散領域の少なくとも１つに接続された複数個
    の配線と、 前記内部領域内に形成され、前記配線と同一レベル以下
    では半導体表面または半導体表面上に形成された導電体
    表面が露出する擬似スクライブラインとを有する半導体
    集積回路装置。
12. 【請求項１２】 前記擬似スクライブラインは入出力保
    護回路の拡散領域である請求項１１記載の半導体集積回
    路装置。