KR20030079291A - 반도체소자의 제조 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims abstract description 19
- 239000000758 substrate Substances 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 18
- 125000001475 halogen functional group Chemical group 0.000 claims abstract description 16
- 230000015572 biosynthetic process Effects 0.000 claims description 15
- 238000005468 ion implantation Methods 0.000 claims description 14
- 230000001590 oxidative effect Effects 0.000 claims 1
- 238000004519 manufacturing process Methods 0.000 abstract description 12
- 238000002955 isolation Methods 0.000 abstract description 7
- 150000002500 ions Chemical class 0.000 abstract 2
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 10
- 229910052757 nitrogen Inorganic materials 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000002513 implantation Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- QJGQUHMNIGDVPM-UHFFFAOYSA-N nitrogen group Chemical group [N] QJGQUHMNIGDVPM-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/82345—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
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- H—ELECTRICITY
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
Abstract
본 발명은 샬로우(shallow) 식각 공정을 통해 3중 게이트 산화막(gate oxide layer)을 형성하는 반도체소자의 제조 방법에 관해 개시한다.
개시된 본 발명의 반도체소자의 제조 방법은 제 1, 제 2 및 제 3게이트 산화막 형성영역이 각각 정의된 반도체기판을 제공하는 단계와, 기판의 제 1, 제 2 및 제 3게이트 산화막 형성영역 사이에 각각의 격리막을 형성하는 단계와, 기판의 제 2게이트 산화막 형성영역을 1차 식각하여 제 1샬로 할로영역을 형성하는 단계와, 제 1샬로 할로영역에 1차 이온주입을 실시하는 단계와, 제 3게이트 산화막 형성영역을 2차 식각하여 제 1샬로 할로영역보다 깊은 제 2샬로 할로영역을 형성하는 단계와, 상기 제 2샬로 할로영역에 상기 1차 이온주입 시보다 많은 도우즈로 2차 이온주입을 실시하는 단계와, 상기 결과의 기판을 선택적으로 습식 산화하여 제 1, 제 2 및 제 3게이트 산화막 형성영역에 각각의 제 1, 제 2 및 제 3게이트 산화막을 형성하는 단계와, 제 1, 제 2 및 제 3게이트 산화막 상에 각각의 게이트를 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 보다 상세하게는 샬로우(shallow) 식각 공정을 통해 3중 게이트 산화막(gate oxide layer)을 형성하는 반도체소자의 제조 방법에 관한 것이다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체소자의 제조 방법을 설명하기 위한 공정단면도이다.
종래 기술에 따른 반도체소자의 제조 방법은, 도 1a에 도시된 바와 같이, 먼저 제 1, 제 2 및 제 3게이트 산화막 형성영역(Ⅰ)(Ⅱ)(Ⅲ)이 정의된 반도체기판(100) 상에 이온주입 공정을 통해 각각의 웰(well)(104)을 형성한다. 이어서, 상기 웰(104)을 포함한 기판에 트렌치(trench)(미도시)를 형성하고 나서, 상기 트렌치를 매립시키는 격리막(102)을 형성한다.
그 다음, 도 1b에 도시된 바와 같이, 상기 격리막(102)을 포함한 기판 전면에 제 1절연막(106)을 형성하고 나서, 상기 제 1절연막(106) 상에 감광막을 도포하고 노광 및 현상하여 제 1게이트 산화막 형성영역(Ⅰ)을 덮는 제 1감광막 패턴(120)을 형성한다. 이때, 상기 제 1절연막(106)은 40Å 두께로 형성한다.
이 후, 도 1c에 도시된 바와 같이, 상기 제 1감광막 패턴을 마스크로 하고 제 1절연막을 식각하여 제 1절연 패턴(107)을 형성한다. 이어, 제 1감광막 패턴을 제거한다.
그 다음, 상기 제 1절연 패턴(107)을 포함한 기판 전면에 제 2절연막(108)을 형성한 후, 상기 제 2절연막(108) 상에 다시 감광막을 도포하고 노광 및 현상하여제 1절연패턴(107) 및 제 2게이트 산화막 형성영역(Ⅱ)을 덮는 제 2감광막 패턴(122)을 형성한다. 이때, 상기 제 2절연막(108)은 30Å두께로 형성한다.
이어, 도 1d에 도시된 바와 같이, 제 2감광막 패턴을 마스크로 하고 제 2절연막을 식각하여 제 2절연 패턴(109)을 형성하고 나서, 제 2감광막 패턴을 제거한다. 그 다음, 제 1 및 제 2절연 패턴(107)(109)을 포함한 기판 전면에 제 3절연막(110)을 형성하고, 도 1e에 도시된 바와 같이, 상기 제 3절연막 상에 다결정 실리콘층(112)을 차례로 형성한 후, 상기 다결정 실리콘층(112) 상에 각각의 게이트 형성영역이 정의된 제 3감광막 패턴(124)을 형성한다. 이때, 상기 제 3절연막(110)은 30Å두께로 형성한다.
이 후, 도 1f에 도시된 바와 같이, 상기 제 3감광막 패턴을 마스크로 하고 다결정 실리콘층, 제 3절연막, 제 2 절연 패턴 및 제 1절연패턴을 식각하여 3중 게이트 산화막인 각각의 제 1, 제 2 및 제 3게이트 산화막 (a)(b)(c) 및 게이트(113)를 형성한다. 이때, 상기 제 1게이트 산화막(a)의 두께는 100Å 가량되고, 제 2게이트 산화막(b)의 두께는 60Å, 제 3게이트 산화막(c)의 두께는 30Å가량 된다.
이어, 도 1g에 도시된 바와 같이, 상기 게이트(113)를 마스크로 이용하여 게이트(113) 양측 기판 하부에 저농도의 불순물 주입 공정을 실시하고 상기 게이트(113) 측면에 절연 스페이서(115)를 형성한 후, 상기 절연 스페이서(115)를 포함한 게이트(113)를 마스크로 이용하여 다시 고농도의 불순물 주입 공정을 실시하여 엘디디(Lightly Doped Drain)(118) 및 소오스/드레인(source/drain)(119)을 형성한다.
이어, 도 1h에 도시된 바와 같이, 메탈 콘택 저항을 줄이기 위해서 소오스/드레인(119)과 게이트(113) 상부에 살리사이드층(117)을 형성한다.
그러나, 종래 기술에서는 3중 게이트 산화막 형성 시 산화막 증착에 따른 과다한 열 공정에 의해 문턱 전압이 변동되고 게이트 산화막의 질이 저하되며, 또한 수차례의 산화막 증착 및 식각 공정이 진행되므로, 공정이 복잡해지는 문제점이 있었다.
이에 본 발명은 상기 종래의 문제점을 해결하기 위해 안출된 것으로, 3중 게이트 산화막 제조 공정을 단순화 및 안정화시킬 수 있는 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1h는 종래 기술에 따른 반도체소자의 제조 방법을 설명하기 위한 공정단면도.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조 방법을 설명하기 위한 공정단면도.
도면의 주요부분에 대한 부호의 설명
200. 반도체기판 202. 격리막
204. 웰 206, 208. 샬로 할로영역
220, 222. 감광막 패턴 230, 232. 질소 이온 주입 공정
210. 제 1게이트 산화막 212. 제 2게이트 산화막
214. 제 3게이트 산화막 216. 다결정 실리콘층
217. 게이트 218. 절연 스페이서
219. 엘디디 220. 소오스/드레인
240. 살리사이드층 Ⅳ. 제 1게이트 산화막 형성영역
Ⅴ. 제 2게이트 산화막 형성영역 Ⅵ. 제 3게이트 산화막 형성영역
상기 목적을 달성하기 위한 본 발명의 반도체소자의 제조 방법은 제 1, 제 2 및 제 3게이트 산화막 형성영역이 각각 정의된 반도체기판을 제공하는 단계와, 기판의 제 1, 제 2 및 제 3게이트 산화막 형성영역 사이에 각각의 격리막을 형성하는 단계와, 기판의 제 2게이트 산화막 형성영역을 1차 식각하여 제 1샬로 할로영역을 형성하는 단계와, 제 1샬로 할로영역에 1차 이온주입을 실시하는 단계와, 제 3게이트 산화막 형성영역을 2차 식각하여 제 1샬로 할로영역보다 깊은 제 2샬로 할로영역을 형성하는 단계와, 상기 제 2샬로 할로영역에 상기 1차 이온주입 시보다 많은 도우즈로 2차 이온주입을 실시하는 단계와, 상기 결과의 기판을 선택적으로 습식 산화하여 제 1, 제 2 및 제 3게이트 산화막 형성영역에 각각의 제 1, 제 2 및 제 3게이트 산화막을 형성하는 단계와, 제 1, 제 2 및 제 3게이트 산화막 상에 각각의 게이트를 형성하는 단계를 포함한 것을 특징으로 한다.
바람직하게는, 상기 1차 식각 공정은 상기 기판 표면으로부터 20Å두께로 식각하고, 상기 2차 식각 공정은 상기 기판 표면으로부터 30Å두께로 식각하는 것을 포함한다.
상기 게이트를 형성한 후, 게이트 양측 기판 하부에 엘디디 및 소오스/드레인을 형성하는 단계와, 게이트 및 소오스/드레인 상부에 살리사이드층을 형성하는 단계를 추가하는 것을 포함한다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명에 따른 반도체소자의 제조 방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 제조 방법은, 도 2a에 도시된 바와 같이, 먼저, 반도체기판(200)의 소자 격리영역(미도시)에 트렌치(미도시) 형성 및 트렌치를 매립시키는 격리막(202)을 형성하고 나서, 상기 소자격리막(202)을 포함한 기판에 이온주입 공정을 실시하여 각각의 웰(204)을 형성한다. 이때, 도면부호 Ⅳ은 제 1게이트 산화막 형성영역을 도시한 것이고, 도면부호 Ⅴ는 제 2게이트 산화막 형성영역을 도시한 것이고, 도면부호 Ⅵ은 제 3게이트 산화막 형성영역을 각각 도시한 것이다.
이어, 도 2b에 도시된 바와 같이, 상기 웰(204)을 포함한 기판에 감광막을도포하고 노광 및 현상하여 제 2게이트 산화막 형성영역(Ⅴ)을 노출시키는 제 1감광막 패턴(220)을 형성한다. 그 다음, 상기 제 1감광막 패턴을 마스크로 하고 상기 기판을 식각하여 제 2게이트 산화막 형성영역(Ⅴ)에 제 1샬로 할로영역(206)을 형성하여고 나서, 상기 제 1샬로 할로영역(206) 내부에 1차 질소 이온주입을 실시한다. 이때, 상기 제 1샬로 할로영역(206)은 기판 표면을 20Å두께로 식각하여 형성한다. 이 후, 제 1감광막 패턴을 제거한다.
이어, 도 2c에 도시된 바와 같이, 상기 결과의 기판 전면에 다시 감광막을 도포하고 노광 및 현상하여 제 3게이트 산화막 형성영역(Ⅵ)을 노출시키는 제 2감광막 패턴(222)을 형성한다. 그 다음, 상기 제 2감광막 패턴을 마스크로 하고 상기 기판을 식각하여 제 3게이트 산화막 형성영역(Ⅵ)에 제 2샬로 할로영역(208)을 형성한다. 이때, 상기 제 2샬로 할로영역(208)은 기판 표면을 약 30Å두께로 식각하여 형성한다. 이 후, 제 2감광막 패턴을 마스크로 하고 기판 전면에 2차 질소 이온주입 공정을 실시한다. 이때, 상기 2차 질소 이온 주입 공정은 이후에 형성될 게이트 산화막의 두께 조절을 위해 1차 질소 이온 주입 공정보다도 주입되는 질소의 도우즈량을 많게 설정한다.
이어서, 제 2감광막 패턴을 제거하고, 도 2d에 도시된 바와 같이, 상기 결과물에 선택적 습식 산화 공정을 실시하여 제 1, 제 2 및 제 3게이트 산화막 형성영역(Ⅳ)(Ⅴ)(Ⅵ)에 3중 게이트 산화막인 각각의 제 1, 제 2 및 제 3게이트 산화막(210)(212)(214)를 형성한다.
그런 다음, 도 2e에 도시된 바와 같이, 상기 결과물 상에 다결정실리콘층(216)을 형성하고 나서, 도 2f에 도시된 바와 같이, 상기 다결정 실리콘층을 패턴 식각하여 제 1, 제 2 및 제 3게이트 산화막(210)(212)(214) 위에 각각의 게이트(217)를 형성한다.
이 후, 도 2g에 도시된 바와 같이, 게이트(217)를 마스크로 이용하여 게이트(217) 양측 기판 하부에 저농도의 불순물 주입 공정을 실시하고 상기 게이트(217) 측면에 절연 스페이서(218)를 형성한 후, 상기 절연 스페이서(218)를 포함한 게이트를 마스크로 이용하여 다시 고농도의 불순물 주입 공정을 실시하여 엘디디(219) 및 소오스/드레인(220)을 각각 형성한다.
이어, 도 2h에 도시된 바와 같이, 메탈 콘택 저항을 줄이기 위해서 소오스/드레인과 게이트 상부에 살리사이드층(240)을 형성한다.
본 발명은 3중 게이트 산화막 형성 시 과다한 열 공정을 줄이고, 3중 게이트 산화막 공정 단순화를 위해 제 1 및 2 게이트 산화막 형성영역에 각각 마스크 작업을 하여 샬로우 할로우 영역을 형성하고 이온주입 공정을 실시한 후, 습식 산화 공정을 진행하는 방식으로 3중 게이트 산화막을 형성한다. 또한, 살리사이드층을 소오스와 드레인 및 게이트 상부에 각각 형성하여 3중 게이트 산화막 구조를 가진 씨모스 트랜지스터를 형성한다.
이상에서와 같이, 본 발명에서는 3중 게이트 산화막 형성 중 제 1 게이트 산화막에서 제 3 게이트 산화막까지의 형성 공정 시에 발생할 수 있는 게이트 산화막의 열에 의한 손상을 줄여 소자 특성을 향상시킨다. 또한, 본 발명에서는 게이트산화막에 대한 질 향상, 열안정성 향상, 핫캐리어 방지 및 문턱 전압 변동 억제 등에 기여한다.
그리고 본 발명에 따른 3중 게이트 산화막 구조를 가진 반도체 소자를 형성하는 방법은 공정이 단순화되고 공정 마진을 확보할 수 있는 잇점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (4)
- 제 1, 제 2 및 제 3게이트 산화막 형성영역이 각각 정의된 반도체기판을 제공하는 단계와,상기 기판의 상기 제 1, 제 2 및 제 3게이트 산화막 형성영역 사이에 각각의 격리막을 형성하는 단계와,상기 기판의 제 2게이트 산화막 형성영역을 1차 식각하여 제 1샬로 할로영역을 형성하는 단계와,상기 제 1샬로 할로영역에 1차 이온주입을 실시하는 단계와,상기 제 3게이트 산화막 형성영역을 2차 식각하여 상기 제 1샬로 할로영역보다 깊은 제 2샬로 할로영역을 형성하는 단계와,상기 제 2샬로 할로영역에 상기 1차 이온주입 시보다 많은 이온 도우즈로 2차 이온주입을 실시하는 단계와,상기 결과의 기판을 선택적으로 습식 산화하여 상기 제 1, 제 2 및 제 3게이트 산화막 형성영역에 각각의 제 1, 제 2 및 제 3게이트 산화막을 형성하는 단계와,상기 제 1, 제 2 및 제 3게이트 산화막 상에 각각의 게이트를 형성하는 단계를 포함한 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1항에 있어서, 상기 1차 식각 공정은 상기 기판 표면으로부터 20Å두께로식각하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1항에 있어서, 상기 2차 식각 공정은 상기 기판 표면으로부터 30Å두께로 식각하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1항에 있어서, 상기 게이트를 형성한 후,상기 게이트 양측 기판 하부에 엘디디 및 소오스/드레인을 형성하는 단계와,상기 게이트 및 소오스/드레인 상부에 살리사이드층을 형성하는 단계를 추가하는 것을 특징으로 하는 반도체소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020018236A KR20030079291A (ko) | 2002-04-03 | 2002-04-03 | 반도체소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020018236A KR20030079291A (ko) | 2002-04-03 | 2002-04-03 | 반도체소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20030079291A true KR20030079291A (ko) | 2003-10-10 |
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ID=32377680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020018236A KR20030079291A (ko) | 2002-04-03 | 2002-04-03 | 반도체소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20030079291A (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263436A (ja) * | 1994-03-25 | 1995-10-13 | Sumitomo Metal Ind Ltd | シリコン基板の酸化方法 |
| KR19990053223A (ko) * | 1997-12-23 | 1999-07-15 | 김영환 | 반도체 소자의 게이트 산화막 형성 방법 |
| JP2000315733A (ja) * | 1999-04-28 | 2000-11-14 | Fujitsu Ltd | 多電源半導体装置の製造方法 |
-
2002
- 2002-04-03 KR KR1020020018236A patent/KR20030079291A/ko not_active Application Discontinuation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263436A (ja) * | 1994-03-25 | 1995-10-13 | Sumitomo Metal Ind Ltd | シリコン基板の酸化方法 |
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| JP2000315733A (ja) * | 1999-04-28 | 2000-11-14 | Fujitsu Ltd | 多電源半導体装置の製造方法 |
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