CN116825786A - 一种半导体结构及其制备方法 - Google Patents
一种半导体结构及其制备方法 Download PDFInfo
- Publication number
- CN116825786A CN116825786A CN202311107757.6A CN202311107757A CN116825786A CN 116825786 A CN116825786 A CN 116825786A CN 202311107757 A CN202311107757 A CN 202311107757A CN 116825786 A CN116825786 A CN 116825786A
- Authority
- CN
- China
- Prior art keywords
- layer
- gate
- active region
- substrate
- oxide layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 238000002360 preparation method Methods 0.000 title abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 160
- 229920005591 polysilicon Polymers 0.000 claims abstract description 148
- 239000000758 substrate Substances 0.000 claims abstract description 82
- 229910052751 metal Inorganic materials 0.000 claims abstract description 42
- 239000002184 metal Substances 0.000 claims abstract description 42
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 42
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 42
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 84
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 81
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 81
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 56
- 238000002955 isolation Methods 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 50
- 230000004888 barrier function Effects 0.000 claims description 48
- 238000005530 etching Methods 0.000 claims description 43
- 230000008021 deposition Effects 0.000 claims description 28
- 238000005137 deposition process Methods 0.000 claims description 16
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 230000000903 blocking effect Effects 0.000 claims description 5
- 230000008569 process Effects 0.000 description 42
- 238000000151 deposition Methods 0.000 description 24
- 239000000463 material Substances 0.000 description 18
- 235000012239 silicon dioxide Nutrition 0.000 description 14
- 239000000377 silicon dioxide Substances 0.000 description 14
- 238000005468 ion implantation Methods 0.000 description 10
- 150000002500 ions Chemical class 0.000 description 10
- 230000000694 effects Effects 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 229910017052 cobalt Inorganic materials 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 230000005669 field effect Effects 0.000 description 5
- 230000005641 tunneling Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000005549 size reduction Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000009279 wet oxidation reaction Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种半导体结构及其制备方法，包括：衬底，所述衬底上形成多个有源区结构；栅极结构，形成于所述有源区结构上；以及电极结构，形成于所述栅极结构与所述有源区结构上；其中，所述栅极结构包括第一栅极与第二栅极，所述第一栅极的多晶硅层上形成金属硅化层，所述第二栅极的多晶硅层上形成金属硅化层与牺牲层，所述牺牲层位于远离所述第一栅极的所述第二栅极的一侧上。通过本发明公开的一种半导体结构及其制备方法，能够对栅极的侧墙结构以及栅氧化层的完整性进行防护。
Description
技术领域
本发明涉及半导体技术领域，特别是涉及一种半导体结构及其制备方法。
背景技术
在电源管理芯片（power management IC，PMIC）的横向扩散金属氧化物半导体场效应管（laterally-diffused metal-oxide semiconductor，LDMOS）的制程中，需要对衬底进行离子注入处理，以形成有源区结构。在形成LDMOS的栅极结构的蚀刻过程中，会将暴露出来的栅极侧墙过蚀刻，产生垫片下拉(Spacer Pull-Down)的情况。在后续的离子注入过程中，将会击穿侧墙而影响LDD区，导致一系列漏电的问题，导致LDMOS等器件的稳定性出现不可控的问题。因此，存在待改进之处。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，能够对栅极的侧墙结构以及栅氧化层的完整性进行防护。
为实现上述目的及其他相关目的，本发明提供一种半导体结构，包括：
衬底，所述衬底上形成多个有源区结构；
栅极结构，形成于所述有源区结构上；以及
电极结构，形成于所述栅极结构与所述有源区结构上；
其中，所述栅极结构包括第一栅极与第二栅极，所述第一栅极的多晶硅层上形成金属硅化层，所述第二栅极的多晶硅层上形成金属硅化层与牺牲层，所述牺牲层位于远离所述第一栅极的所述第二栅极的一侧上。
在本发明一实施例中，所述第一栅极包括：
栅氧化层与多晶硅层，依次形成于所述有源区结构上；以及
第一侧墙结构，所述第一侧墙结构包括氧化层、氧化硅层以及氮化硅层，所述氧化层、所述氧化硅层以及所述氮化硅层依次形成于多晶硅层的外围。
在本发明一实施例中，所述第二栅极包括：
栅氧化层与多晶硅层，依次形成于所述有源区结构上；以及
第二侧墙结构，所述第二侧墙结构包括牺牲层、氧化层、氧化硅层、氮化硅层以及阻挡膜，所述牺牲层形成于多晶硅层的表面上，所述氧化层、所述氧化硅层以及所述氮化硅层依次形成于多晶硅层的外围，所述阻挡膜形成于靠近所述牺牲层的所述氮化硅层的外围。
在本发明一实施例中，所述电极结构包括：
金属硅化层，形成于所述第一栅极两侧的有源区结构上，且形成于多晶硅层与阻挡膜上；
通孔停止层，形成于所述金属硅化层的外围；
隔离介电层，形成于所述通孔停止层上；以及
接触电极，形成于所述隔离介电层的凹槽中，且与所述金属硅化层相连。
本发明还提供一种半导体结构的制备方法，包括：
对衬底进行处理，以在所述衬底上形成多个有源区结构；
对所述衬底进行沉积处理，以在所述有源区结构上形成栅极结构，其中，所述栅极结构包括第一栅极与第二栅极，所述第一栅极的多晶硅层上形成金属硅化层，所述第二栅极的多晶硅层上形成金属硅化层与牺牲层，所述牺牲层位于远离所述第一栅极的所述第二栅极的一侧上；
对所述衬底进行沉积处理，以在所述有源区结构与所述栅极结构上沉积电极结构。
在本发明一实施例中，所述对所述衬底进行沉积处理，以在所述有源区结构上形成栅极结构的步骤包括：
对所述衬底进行处理，以在所述有源区结构上形成初步栅极结构；
对所述初步栅极结构进行处理，以在所述有源区结构上形成栅极结构。
在本发明一实施例中，所述对所述衬底进行处理，以在所述有源区结构上形成初步栅极结构的步骤包括：
对所述衬底进行沉积处理，以在所述有源区结构上依次沉积栅氧化层、多晶硅层以及牺牲层；
对所述牺牲层进行曝光显影处理，以在所述牺牲层上形成多个栅极掩膜层；
对所述牺牲层、所述栅氧化层以及多晶硅层进行蚀刻处理，以在所述有源区结构上形成初步栅极结构。
在本发明一实施例中，所述对所述初步栅极结构进行处理，以在所述有源区结构上形成栅极结构的步骤包括：
对所述衬底进行沉积处理，以在所述有源区结构与所述初步栅极结构的表面依次形成氧化层、氧化硅层、氮化硅层、阻挡膜以及多晶硅膜；
对所述多晶硅膜进行曝光显影处理，以在所述多晶硅膜上形成多个栅极掩膜层；
对所述初步栅极结构进行蚀刻处理，以在所述有源区结构上形成栅极结构。
在本发明一实施例中，所述对所述衬底进行沉积处理，以在所述有源区结构与所述初步栅极结构的表面依次形成氧化层、氧化硅层、氮化硅层、阻挡膜以及多晶硅膜的步骤包括：
对所述衬底进行沉积处理，以在所述有源区结构与所述初步栅极结构的表面依次形成氧化层、氧化硅层以及氮化硅层；
对所述衬底进行蚀刻处理，以去除多余的所述氮化硅层；
对所述衬底进行沉积处理，以在所述氮化硅层的外围依次形成阻挡膜与多晶硅膜。
在本发明一实施例中，所述对所述衬底进行沉积处理，以在所述有源区结构与所述栅极结构上沉积电极结构的步骤包括：
对所述衬底进行处理，以在所述有源区结构、多晶硅层以及多晶硅膜的暴露的表面形成金属硅化层；
在所述衬底进行沉积处理，以在所述有源区结构与所述栅极结构的表面依次沉积通孔停止层与隔离介电层；
对所述衬底进行通孔曝光显影与蚀刻处理，以在所述隔离介电层上形成多个凹槽；
在所述衬底进行沉积处理，以在所述凹槽中沉积接触电极。
如上所述，本发明提供一种半导体结构及其制备方法，意想不到的技术效果是，通过在多晶硅层上沉积牺牲层，进而能够便于后续提升栅极结构的高度，同时牺牲层与多晶硅层能够对栅氧化层起到保护作用，能够防止因多晶硅层晶格而产生隧穿效应，导致栅氧化层的结构造成损伤，进而能够保证栅氧化层结构的完整性。通过栅极结构的牺牲层的蚀刻，能够有效改善对阻挡膜过度蚀刻引发的栅极侧墙结构尺寸相较栅极多晶硅高度下降过重的问题，且可以通过对牺牲层的厚度进行动态调整来确保蚀刻阻挡膜时暴露出来栅极侧墙的高度，蚀刻阻挡膜对牺牲层的选择比也可以根据需求进行调整。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1显示为本发明的一种半导体结构在制备过程中形成栅极掩膜层的示意图；
图2显示为本发明的一种半导体结构在制备过程中形成氧化层的示意图；
图3显示为本发明的一种半导体结构在制备过程中形成侧墙结构的部分示意图；
图4显示为本发明的一种半导体结构在制备过程中形成侧墙结构的另一部分示意图；
图5显示为本发明的一种半导体结构在制备过程形成电极结构的示意图；
图6显示为本发明的一种半导体结构的制备方法的流程图；
图7显示为图6中步骤S20的流程图；
图8显示为图7中步骤S21的流程图；
图9显示为图7中步骤S22的流程图；
图10显示为图9中步骤S221的流程图；
图11显示为图6中步骤S30的流程图。
元件标号说明：
10、有源区结构；20、隔离结构；30、栅氧化层；40、多晶硅层；50、牺牲层；60、栅极掩膜层；70、氧化层；80、氧化硅层；90、氮化硅层；100、阻挡膜；110、多晶硅膜；120、对准掩膜层；130、金属硅化层；140、通孔停止层；150、隔离介电层；160、接触电极。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图1、图2、图3、图4以及图5，本发明提供了一种半导体结构，其上可形成多个横向扩散金属氧化物半导体场效应管（laterally-diffused metal-oxidesemiconductor，LDMOS）。多个LDMOS场效应管相互配合可形成电源管理芯片（powermanagement IC，PMIC）。半导体结构可以包括衬底与多个LDMOS场效应管。多个LDMOS场效应管可以形成于衬底上。
请参阅图1，在本发明的一个实施例中，当需要在衬底上形成LDMOS场效应管时，可以先在衬底上形成多个有源区结构10与多个隔离结构20。相邻两个隔离结构20之间的衬底上可形成有源区结构10。即在衬底上，有源区结构10与隔离结构20可以间隔排列。隔离结构20的形状可不加限制，可以为四棱柱形。即在竖直方向上，隔离结构20的截面可以形成倒梯形的形状。在衬底上形成多个有源区结构10与多个隔离结构20后，可对衬底的表面进行干法氧化处理，以在有源区结构10与隔离结构20上沉积栅氧化层30。栅氧化层30的材质可以为二氧化硅（SiO2）。当在有源区结构10与隔离结构20上沉积栅氧化层30后，可在栅氧化层30的表面沉积多晶硅层40，以便后续形成栅极结构。在沉积完栅氧化层30后，可以对有源区结构10进行离子注入处理，以对有源区结构10进行预先掺杂处理，以使源漏离子依次穿过多晶硅层40与栅氧化层30，并掺杂在有源区结构10中，形成对应的源极与漏极。当有源区结构10完成预先掺杂处理后，可以再次对多晶硅层40的表面进行沉积处理，以形成牺牲层50。牺牲层50的材质可以为氮化硅（SiN）或者氮氧化硅（SiON）。牺牲层50可以作为牺牲材料，以提升后续形成的栅极结构的高度。牺牲层50的厚度可不加限制。在本实施例中，牺牲层50的厚度可以在100A~300A的范围之间。例如，牺牲层50的厚度可以为100A，牺牲层50的厚度也可以为200A，牺牲层50的厚度还可以为300A。
请参阅图1，在本发明的一个实施例中，当在多晶硅层40上形成牺牲层50后，可以对衬底进行蚀刻处理，以初步形成部分栅极结构。在进行蚀刻处理时，可以先对牺牲层50的表面进行黄光制程处理，以进行栅极结构的曝光显影处理，并形成多个栅极掩膜层60。每个有源区结构10上可形成两个栅极掩膜层60，两个栅极掩膜层60可按照一定的间距形成在有源区结构10表面的牺牲层50上。栅极掩膜层60的材质可以为光阻显影液，光阻显影液可通过光罩在牺牲层50的表面形成需要的图案，即栅极掩膜层60。当在牺牲层50的表面形成栅极掩膜层60后，可以对有源区结构10上的牺牲层50、多晶硅层40以及栅氧化层30进行蚀刻处理，以形成对应的初步栅极结构。具体的，可以先对牺牲层50进行蚀刻处理，以去除多晶硅层40表面多余的牺牲层50，仅保留栅极掩膜层60与多晶硅层40之间的牺牲层50。由于牺牲层50的材质可以为氮化硅，因此能够起到一定的硬掩模层（Hard Mask）的作用。当去除多晶硅层40表面多余的牺牲层50后，此时可以依次对多晶硅层40与栅氧化层30进行蚀刻处理，以去除多余的多晶硅层40与栅氧化层30，仅保留牺牲层50与有源区结构10之间的多晶硅层40与栅氧化层30。之后需要对牺牲层50表面的栅极掩膜层60进行清洗处理，以去除栅极掩膜层60与其他残渣，进而在有源区结构10的表面形成初步栅极结构。初步栅极机构可以包括第一初步栅极与第二初步栅极。第一初步栅极的结构与第二初步栅极的结构可以相同。第一初步栅极可以包括牺牲层50、多晶硅层40以及栅氧化层30。栅氧化层30、多晶硅层40以及牺牲层50可依次形成在有源区结构10上。
请参阅图2，在本发明的一个实施例中，当在有源区结构10上形成初步栅极结构后，此时可以对衬底的表面进行沉积处理，以在有源区结构10的表面、隔离结构20的表面以及初步栅极结构的表面形成氧化层70。在形成氧化层70的过程中，可以进行湿法氧化处理，将有源区结构10与隔离结构20的部分表面氧化成二氧化硅，同时在有源区结构10的表面、隔离结构20的表面以及初步栅极结构的表面沉积二氧化硅，以形成氧化层70。氧化层70的材质可以为二氧化硅。当形成氧化层70后，可以再次向有源区结构10进行离子注入处理，以对有源区结构10再次进行掺杂处理，以使源漏离子穿过初步栅极结构与氧化层70，并掺杂在有源区结构10中，形成对应的源极与漏极。其中，在源漏离子的注入过程中，牺牲层50与多晶硅层40能够对栅氧化层30起到保护作用，能够防止多晶硅层40产生隧穿效应，导致栅氧化层30的结构造成损伤，进而能够保证栅氧化层30的结构的完整性。
请参阅图3，在本发明的一个实施例中，当完成离子注入处理后，此时可再次对氧化层70的表面进行沉积处理，以在氧化层70的表面依次形成氧化硅层80与氮化硅层90。其中，氧化硅层80可以形成于氧化层70的表面。氮化硅层90可以形成于氧化硅层80的表面。可以通过氧化层70、氧化硅层80以及氮化硅层90的配合，形成多晶硅层40的侧墙结构。氧化硅层80的厚度可不加限制。氧化硅层80的厚度可以在200A~300A的范围之间。例如，氧化硅层80的厚度可以为200A，氧化硅层80的厚度也可以为250A，氧化硅层80的厚度还可以为300A。氮化硅层90的厚度可不加限制。氮化硅层90的厚度可以在800A~1200A的范围之间。例如，氮化硅层90的厚度可以为800A，氮化硅层90的厚度也可以为1000A，氮化硅层90的厚度还可以为1200A。
请参阅图3，在本发明的一个实施例中，当完成氧化硅层80与氮化硅层90的沉积后，此时需要对衬底进行蚀刻处理，以形成需要的侧墙结构。在蚀刻过程中，需要去除有源区结构10与初步栅极结构的表面上多余的氮化硅层90，仅保留初步栅极结构侧面的氮化硅层90。氧化硅层80可以位于氧化层70的外围，氮化硅层90可以位于氧化硅层80的外围。氮化硅层90的形状可以不加限制。例如，氮化硅层90可以为四棱柱形，在竖直方向上，其截面可以为梯形形状。
请参阅图4，在本发明的一个实施例中，当对氮化硅层90进行蚀刻处理后，此时可以再次对有源区结构10进行离子注入处理，以对有源区结构10再次进行掺杂处理，使源漏离子穿过氮化硅层90、氧化硅层80、氧化层70以及初步栅极结构，并掺杂在有源区结构10中。之后可对有源区结构10进行退火处理，以形成对应的源极与漏极。同时，通过漏源离子注入到氮化硅层90与氧化硅层80中，能够进一步提升侧墙结构的高度。在形成源极与漏极之后，可以在衬底的表面依次形成阻挡膜100与多晶硅膜110。其中，阻挡膜100可以位于初步栅极结构的外围、氧化硅层80的表面，多晶硅膜110可以位于阻挡膜100的外围。阻挡膜100可以为氧化硅层，其材质可以为二氧化硅。阻挡膜100的厚度可以不加限制。在本实施例中，阻挡膜100的厚度可以在800A~1200A的范围之间。例如，阻挡膜100的厚度可以为800A，阻挡膜100的厚度也可以为1000A，阻挡膜100的厚度还可以为1200A。多晶硅膜110的厚度可以不加限制。在本实施例中，多晶硅膜110的厚度可以在200A~400A的范围之间。例如，多晶硅膜110的厚度可以为200A，多晶硅膜110的厚度也可以为300A，多晶硅膜110的厚度还可以为400A。
请参阅图4，在本发明的一个实施例中，当阻挡膜100与多晶硅膜110完成沉积后，此时需要对第二初步栅极的表面进行黄光制程处理，以进行栅极结构的曝光显影处理，并形成多个对准掩膜层120。对准掩膜层120可以位于第二初步栅极的多晶硅膜110的表面，且仅覆盖部分多晶硅膜110的表面。例如，对准掩膜层120可以位于远离第一初步栅极的多晶硅膜110的一侧上。对准掩膜层120也可以位于靠近第一初步栅极的多晶硅膜110的一侧上。在本实施例中，对准掩膜层120可以位于多晶硅膜110的右半部分上，即，对准掩膜层120可以位于远离第一初步栅极的多晶硅膜110的表面上。对准掩膜层120的材质可以为光阻显影液，光阻显影液可通过光罩在多晶硅膜110的表面形成需要的图案，即对准掩膜层120。当在多晶硅膜110的表面形成对准掩膜层120后，可以对有源区结构10上的初步栅极结构进行蚀刻处理，以形成对应的栅极结构。在蚀刻完成后，此时需要对多晶硅膜110表面的对准掩膜层120进行清洗处理，以去除产生的残渣。当形成栅极结构后，栅极结构可以包括第一栅极与第二栅极。第一栅极与第二栅极可以分布在有源区结构10上。通过对栅极结构的牺牲层50进行蚀刻，能够有效改善对阻挡膜100过度蚀刻引发的栅极结构尺寸下降的问题，蚀刻的选择比可以进行调整。
请参阅图4，在本发明的一个实施例中，第一栅极可以包括栅氧化层30、多晶硅层40以及第一中间侧墙结构。栅氧化层30可以形成于有源区结构10上。多晶硅层40可以形成于栅氧化层30上。第一中间侧墙结构可以形成于多晶硅层40的外围，以对多晶硅层40进行防护。第一中间侧墙结构可以包括氧化层70、氧化硅层80以及氮化硅层90。氧化层70可以形成于多晶硅层40的外围。氧化硅层80可以形成于氧化层70的外围。氮化硅层90可以形成于氧化硅层80的外围。
请参阅图4，在本发明的一个实施例中，第二栅极可以包括栅氧化层30、多晶硅层40以及第二中间侧墙结构。栅氧化层30可以形成于有源区结构10上。多晶硅层40可以形成于栅氧化层30上。第二中间侧墙结构可以形成于多晶硅层40的外围，以对多晶硅层40进行防护。第二中间侧墙结构可以包括牺牲层50、氧化层70、氧化硅层80、氮化硅层90、阻挡膜100以及多晶硅膜110。牺牲层50可以形成于多晶硅层40的上表面。氧化层70可以形成于多晶硅层40与牺牲层50的外围。氧化硅层80可以形成于氧化层70的外围。氮化硅层90可以形成于氧化硅层80的外围。阻挡膜100可以形成于氮化硅层90的一侧。多晶硅膜110可以形成于阻挡膜100的外围。
请参阅图5，在本发明的一个实施例中，当形成栅极结构后，可以对衬底进行金属硅化物制程处理。可以在有源区结构10、多晶硅层40以及多晶硅膜110的暴露的表面覆盖一层金属钴（Co）。金属钴与硅进行反应，以生成金属硅化层130。金属硅化层130的材质可以为硅化钴（CoSi）。在形成金属硅化层130后，可对衬底的表面进行沉积处理，以在有源区结构10与栅极结构的表面沉积通孔停止层140。通孔停止层140的材质可以为氮化硅（SiN）。当完成通孔停止层140的沉积后，此时可以在通孔停止层140的表面沉积隔离介电层150。隔离介电层150的材质可以为二氧化硅。当完成隔离介电层150的沉积后，可对隔离介电层150进行通孔曝光显影与蚀刻处理，以在隔离介电层150上形成多个电极的凹槽。凹槽可以与金属硅化层130相连。最后可在凹槽中沉积接触电极160，以使接触电极160与金属硅化层130相连，进而可以得到需要的半导体结构。其中，接触电极160的材质可以为钨（W）。
请参阅图5，在本发明的一个实施例中，半导体结构可以包括衬底、有源区结构10、隔离结构20、栅极结构以及电极结构。其中，衬底上形成多个有源区结构10与多个隔离结构20。相邻两个隔离结构20之间的衬底上可形成有源区结构10，有源区结构10与隔离结构20可以间隔排列。有源区结构10上可形成有栅极结构以及电极结构。栅极结构可以包括第一栅极与第二栅极，第一栅极与第二栅极可以按照预设的位置分布在有源区结构10上。
请参阅图5，在本发明的一个实施例中，第一栅极可以包括栅氧化层30、多晶硅层40以及第一侧墙结构。栅氧化层30可以形成于有源区结构10上。多晶硅层40可以形成于栅氧化层30上。第一侧墙结构可以形成于多晶硅层40的外围，以对多晶硅层40进行防护。第一侧墙结构可以包括氧化层70、氧化硅层80以及氮化硅层90。其中，氧化层70的材质可以为二氧化硅。氧化层70的数量可以为多个。氧化层70可以形成于多晶硅层40与牺牲层50的外围。氧化硅层80的数量可以为多个。氧化硅层80可以形成于氧化层70的外围。氮化硅层90的数量可以为多个。氮化硅层90可以形成于氧化硅层80的外围。
请参阅图5，在本发明的一个实施例中，第二栅极可以包括栅氧化层30、多晶硅层40以及第二侧墙结构。栅氧化层30可以形成于有源区结构10上。多晶硅层40可以形成于栅氧化层30上。第二侧墙结构可以形成于多晶硅层40的外围，以对多晶硅层40进行防护。第二侧墙结构可以包括牺牲层50、氧化层70、氧化硅层80、氮化硅层90以及阻挡膜100。牺牲层50可以形成于多晶硅层40的部分上表面上。氧化层70的数量可以为多个。氧化层70可以形成于多晶硅层40与牺牲层50的外围。氧化硅层80的数量可以为多个。氧化硅层80可以形成于氧化层70的外围。氮化硅层90的数量可以为多个。氮化硅层90可以形成于氧化硅层80的外围。阻挡膜100可以形成于多晶硅层40一侧的氮化硅层90的外围。阻挡膜100的材质可以为二氧化硅。
请参阅图5，在本发明的一个实施例中，电极结构可以包括金属硅化层130、通孔停止层140、隔离介电层150以及接触电极160。其中，金属硅化层130可以形成于第一栅极两侧的有源区结构10上、多晶硅层40的表面上以及阻挡膜100上。其中，第一栅极与第二栅极之间的有源区结构10上形成有金属硅化层130。通孔停止层140可以形成于金属硅化层130的表面、第一栅极的外围以及第二栅极的外围。隔离介电层150可以形成于通孔停止层140的外围。隔离介电层150上可形成多个凹槽。凹槽可以与金属硅化层130相连。接触电极160可形成于凹槽中，以使接触电极160与金属硅化层130相连。
可见，在上述方案中，意想不到的效果是，通过在多晶硅层上沉积牺牲层，进而能够便于后续提升栅极结构的高度，同时牺牲层与多晶硅层能够对栅氧化层起到保护作用，能够防止因多晶硅层晶格而产生隧穿效应，导致栅氧化层的结构造成损伤，进而能够保证栅氧化层结构的完整性。通过栅极结构的牺牲层的蚀刻，能够有效改善对阻挡膜过度蚀刻引发的栅极侧墙结构尺寸相较栅极多晶硅高度下降过重的问题，且可以通过对牺牲层的厚度进行动态调整来确保蚀刻阻挡膜时暴露出来栅极侧墙的高度，蚀刻阻挡膜对牺牲层的选择比也可以根据需求进行调整。
请参阅图6，本发明还提供了一种半导体结构的制备方法，该制备方法可以对上述半导体结构进行制备。制备方法可以包括如下步骤：
步骤S10、对衬底进行处理，以在衬底上形成多个有源区结构；
步骤S20、对衬底进行沉积处理，以在有源区结构上形成栅极结构，其中，栅极结构包括第一栅极与第二栅极，第一栅极的多晶硅层上形成金属硅化层，第二栅极的多晶硅层上形成金属硅化层与牺牲层，牺牲层位于远离第一栅极的第二栅极的一侧上；
步骤S30、对衬底进行沉积处理，以在有源区结构与栅极结构上沉积电极结构。
请参阅图6，在本发明的一个实施例中，当执行步骤S10时，具体的，当需要在衬底上形成LDMOS场效应管时，可以先在衬底上形成多个有源区结构10与多个隔离结构20。相邻两个隔离结构20之间的衬底上可形成有源区结构10。即在衬底上，有源区结构10与隔离结构20可以间隔排列。隔离结构20的形状可不加限制，可以为四棱柱形，隔离结构20在竖直方向上的截面可以形成倒梯形的形状。
请参阅图7，在本发明的一个实施例中，当执行步骤S20时，具体的，步骤S20可包括如下步骤：
步骤S21、对衬底进行处理，以在有源区结构上形成初步栅极结构；
步骤S22、对初步栅极结构进行处理，以在有源区结构上形成栅极结构。
请参阅图8，在本发明的一个实施例中，当执行步骤S21时，具体的，步骤S21可包括如下步骤：
步骤S211、对衬底进行沉积处理，以在有源区结构上依次沉积栅氧化层、多晶硅层以及牺牲层；
步骤S212、对牺牲层进行曝光显影处理，以在牺牲层上形成多个栅极掩膜层；
步骤S213、对牺牲层、栅氧化层以及多晶硅层进行蚀刻处理，以在有源区结构上形成初步栅极结构。
请参阅图8，在本发明的一个实施例中，当执行步骤S211时，具体的，衬底上形成多个有源区结构10与多个隔离结构20后，可对衬底的表面进行干法氧化处理，以在有源区结构10与隔离结构20上沉积栅氧化层30。栅氧化层30的材质可以为二氧化硅（SiO2）。当在有源区结构10与隔离结构20上沉积栅氧化层30后，可在栅氧化层30的表面沉积多晶硅层40，以便后续形成栅极结构。在沉积完栅氧化层30后，可以对有源区结构10进行离子注入处理，以对有源区结构10进行预先掺杂处理，以使源漏离子依次穿过多晶硅层40与栅氧化层30，并掺杂在有源区结构10中，形成对应的源极与漏极。当有源区结构10完成预先掺杂处理后，可以再次对多晶硅层40的表面进行沉积处理，以形成牺牲层50。牺牲层50的材质可以为氮化硅（SiN）或者氮氧化硅（SiON）。牺牲层50可以作为牺牲材料，以对后续形成的栅极结构进行加高。牺牲层50的厚度可不加限制。牺牲层50的厚度可以在100A~300A的范围之间。例如，牺牲层50的厚度可以为100A，牺牲层50的厚度也可以为200A，牺牲层50的厚度还可以为300A。
请参阅图8，在本发明的一个实施例中，当执行步骤S212时，具体的，当在多晶硅层40上形成牺牲层50后，可以对衬底进行蚀刻处理，以初步形成部分栅极结构。在进行蚀刻处理时，可以先对牺牲层50的表面进行黄光制程处理，以进行栅极结构的曝光显影处理，并形成多个栅极掩膜层60。每个有源区结构10上可形成两个栅极掩膜层60。两个栅极掩膜层60可按照一定的间距形成在有源区结构10表面的牺牲层50上。栅极掩膜层60的材质可以为光阻显影液。光阻显影液可通过光罩在牺牲层50的表面形成需要的图案，即栅极掩膜层60。
请参阅图8，在本发明的一个实施例中，当执行步骤S213时，具体的，当在牺牲层50的表面形成栅极掩膜层60后，可以对有源区结构10上的牺牲层50、多晶硅层40以及栅氧化层30进行蚀刻处理，以形成对应的初步栅极结构。具体的，可以先对牺牲层50进行蚀刻处理，以去除多晶硅层40表面多余的牺牲层50，仅保留栅极掩膜层60与多晶硅层40之间的牺牲层50。由于牺牲层50的材质可以为氮化硅，因此能够起到一定的硬掩模层（Hard Mask）的作用。当去除多晶硅层40表面多余的牺牲层50后，此时可以依次对多晶硅层40与栅氧化层30进行蚀刻处理，以去除多余的多晶硅层40与栅氧化层30，进而仅保留牺牲层50与有源区结构10之间的多晶硅层40与栅氧化层30。之后需要对牺牲层50表面的栅极掩膜层60进行清洗处理，以去除产生的残渣，进而在有源区结构10的表面形成初步栅极结构。初步栅极机构可以包括第一初步栅极与第二初步栅极。第一初步栅极的结构与第二初步栅极的结构可以相同。第一初步栅极可以包括牺牲层50、多晶硅层40以及栅氧化层30。栅氧化层30、多晶硅层40以及牺牲层50可依次形成有源区结构10上。
请参阅图9，在本发明的一个实施例中，当执行步骤S22时，具体的，步骤S22可包括如下步骤：
步骤S221、对衬底进行沉积处理，以在有源区结构与初步栅极结构的表面依次形成氧化层、氧化硅层、氮化硅层、阻挡膜以及多晶硅膜；
步骤S222、对多晶硅膜进行曝光显影处理，以在多晶硅膜上形成多个栅极掩膜层；
步骤S223、对初步栅极结构进行蚀刻处理，以在有源区结构上形成栅极结构。
请参阅图10，在本发明的一个实施例中，当执行步骤S221时，具体的，步骤S221可包括如下步骤：
步骤S2211、对衬底进行沉积处理，以在有源区结构与初步栅极结构的表面依次形成氧化层、氧化硅层以及氮化硅层；
步骤S2212、对衬底进行蚀刻处理，以去除多余的氮化硅层；
步骤S2213、对衬底进行沉积处理，以在氮化硅层的外围依次形成阻挡膜与多晶硅膜。
请参阅图10，在本发明的一个实施例中，当执行步骤S2211时，具体的，当在有源区结构10上形成初步栅极结构后，此时可以对衬底的表面进行沉积处理，以在有源区结构10的表面、隔离结构20的表面以及初步栅极结构的表面形成氧化层70。在形成氧化层70的过程中，可以进行湿法氧化处理，将有源区结构10与隔离结构20的部分表面氧化成二氧化硅。同时在有源区结构10的表面、隔离结构20的表面以及初步栅极结构的表面沉积二氧化硅，以形成氧化层70。氧化层70的材质可以为二氧化硅。当形成氧化层70后，可以再次对有源区结构10进行离子注入处理，以对有源区结构10再次进行掺杂处理，以使源漏离子穿过初步栅极结构与氧化层70，并掺杂在有源区结构10中，形成对应的源极与漏极。其中，在源漏离子的注入过程中，牺牲层50与多晶硅层40能够对栅氧化层30起到保护作用，能够防止多晶硅层40产生隧穿效应，导致栅氧化层30的结构造成损伤，进而能够保证栅氧化层30的结构的完整性。
请参阅图10，在本发明的一个实施例中，当执行步骤S2211时，具体的，当完成离子注入处理后，此时可再次对氧化层70的表面进行沉积处理，以在氧化层70的表面依次形成氧化硅层80与氮化硅层90。其中，氧化硅层80可以形成于氧化层70的表面。氮化硅层90可以形成于氧化硅层80的表面。可以通过氧化层70、氧化硅层80以及氮化硅层90的配合，形成多晶硅层40的侧墙结构。氧化硅层80的厚度可不加限制。氧化硅层80的厚度可以在200A~300A的范围之间。例如，氧化硅层80的厚度可以为200A，氧化硅层80的厚度也可以为250A，氧化硅层80的厚度还可以为300A。氮化硅层90的厚度可不加限制。氮化硅层90的厚度可以在800A~1200A的范围之间。例如，氮化硅层90的厚度可以为800A，氮化硅层90的厚度也可以为1000A，氮化硅层90的厚度还可以为1200A。
请参阅图10，在本发明的一个实施例中，当执行步骤S2212时，具体的，当完成氧化硅层80与氮化硅层90的沉积后，此时需要对衬底进行蚀刻处理，以形成需要的侧墙结构。在蚀刻过程中，需要去除有源区结构10与初步栅极结构的表面上多余的氮化硅层90，仅保留初步栅极结构侧面的氮化硅层90。氧化硅层80可以位于氧化层70的外围，氮化硅层90可以位于氧化硅层80的外围。氮化硅层90的形状可以不加限制，例如，氮化硅层90可以为四棱柱形，在竖直方向上，其截面可以为梯形形状。
请参阅图10，在本发明的一个实施例中，当执行步骤S2213时，具体的，当对氮化硅层90进行蚀刻处理后，此时可以再次对有源区结构10进行离子注入处理，以对有源区结构10再次进行掺杂处理，以使源漏离子穿过氮化硅层90、氧化硅层80、氧化层70以及初步栅极结构，并掺杂在有源区结构10中。之后可对有源区结构10进行退火处理，以形成对应的源极与漏极。同时，通过漏源离子注入到氮化硅层90与氧化硅层80中，能够进一步提升侧墙结构的高度。在形成源极与漏极之后，可以在衬底的表面依次形成阻挡膜100与多晶硅膜110。其中，阻挡膜100可以位于初步栅极结构的外围、氧化硅层80的表面。多晶硅膜110可以位于阻挡膜100的外围。阻挡膜100可以为氧化硅层，其材质可以为二氧化硅。阻挡膜100的厚度可以不加限制。在本实施例中，阻挡膜100的厚度可以在800A~1200A的范围之间。例如，阻挡膜100的厚度可以为800A，阻挡膜100的厚度也可以为1000A，阻挡膜100的厚度还可以为1200A。多晶硅膜110的厚度可以不加限制。在本实施例中，多晶硅膜110的厚度可以在200A~400A的范围之间。例如，多晶硅膜110的厚度可以为200A，多晶硅膜110的厚度也可以为300A，多晶硅膜110的厚度还可以为400A。
请参阅图9，在本发明的一个实施例中，当执行步骤S222时，具体的，当阻挡膜100与多晶硅膜110完成沉积后，此时需要对第二初步栅极的表面进行黄光制程处理，以进行栅极结构的曝光显影处理，并形成多个对准掩膜层120。对准掩膜层120可以位于第二初步栅极的多晶硅膜110的表面，且仅覆盖部分多晶硅膜110的表面。例如，对准掩膜层120可以位于远离第一初步栅极的多晶硅膜110的一侧上。对准掩膜层120也可以位于靠近第一初步栅极的多晶硅膜110的一侧上。在本实施例中，对准掩膜层120可以位于多晶硅膜110的右半部分上，即，对准掩膜层120可以位于远离第一初步栅极的多晶硅膜110的表面上。对准掩膜层120的材质可以为光阻显影液。光阻显影液可通过光罩在多晶硅膜110的表面形成需要的图案，即对准掩膜层120。
请参阅图9，在本发明的一个实施例中，当执行步骤S223时，具体的，当在多晶硅膜110的表面形成对准掩膜层120后，可以对有源区结构10上的初步栅极结构进行蚀刻处理，以形成对应的栅极结构。在蚀刻完成后，此时需要对多晶硅膜110表面的对准掩膜层120进行清洗处理，以去除产生的残渣。当形成栅极结构后，栅极结构可以包括第一栅极与第二栅极，第一栅极与第二栅极可以分布在有源区结构10上。通过栅极结构的牺牲层50的蚀刻，能够有效改善对阻挡膜100过度蚀刻引发的栅极结构尺寸下降的问题，蚀刻的选择比可以进行调整。
请参阅图11，在本发明的一个实施例中，当执行步骤S30时，具体的，步骤S30可包括如下步骤：
步骤S31、对衬底进行处理，以在有源区结构、多晶硅层以及多晶硅膜的暴露的表面形成金属硅化层；
步骤S32、在衬底进行沉积处理，以在有源区结构与栅极结构的表面依次沉积通孔停止层与隔离介电层；
步骤S33、对衬底进行通孔曝光显影与蚀刻处理，以在隔离介电层上形成多个电极的凹槽；
步骤S34、在衬底进行沉积处理，以在凹槽中沉积接触电极。
请参阅图11，在本发明的一个实施例中，当执行步骤S31时，具体的，当形成栅极结构后，可以对衬底进行金属硅化物制程处理。可以在有源区结构10、多晶硅层40以及多晶硅膜110的暴露的表面覆盖一层金属钴（Co），之后金属钴与硅进行反应，以生成金属硅化层130，金属硅化层130的材质可以为硅化钴（CoSi）。
请参阅图11，在本发明的一个实施例中，当执行步骤S32时，具体的，在形成金属硅化层130后，可对衬底的表面进行沉积处理，以在有源区结构10与栅极结构的表面沉积通孔停止层140。通孔停止层140的材质可以为氮化硅（SiN）。当完成通孔停止层140的沉积后，此时可以在通孔停止层140的表面沉积隔离介电层150。隔离介电层150的材质可以为二氧化硅。
请参阅图11，在本发明的一个实施例中，当执行步骤S33与步骤S34时，具体的，当完成隔离介电层150的沉积后，可对隔离介电层150进行通孔曝光显影与蚀刻处理，以在隔离介电层150上形成多个电极的凹槽。凹槽可以与金属硅化层130相连。最后可在凹槽中沉积接触电极160，以使接触电极160与金属硅化层130相连，进而可以得到需要的半导体结构。其中，接触电极160的材质可以为钨（W）。
综上所述，通过本发明提供的一种半导体结构及其制备方法，意想不到的效果是，通过在多晶硅层上沉积牺牲层，进而能够便于后续提升栅极结构的高度，同时牺牲层与多晶硅层能够对栅氧化层起到保护作用，能够防止因多晶硅层晶格而产生隧穿效应，导致栅氧化层的结构造成损伤，进而能够保证栅氧化层结构的完整性。通过栅极结构的牺牲层的蚀刻，能够有效改善对阻挡膜过度蚀刻引发的栅极侧墙结构尺寸相较栅极多晶硅高度下降过重的问题，且可以通过对牺牲层的厚度进行动态调整来确保蚀刻阻挡膜时暴露出来栅极侧墙的高度，蚀刻阻挡膜对牺牲层的选择比也可以根据需求进行调整。
在本说明书的描述中，参考术语“本实施例”、“示例”、“具体示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上公开的本发明实施例只是用于帮助阐述本发明。实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施方式。显然，根据本说明书的内容，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地理解和利用本发明。本发明仅受权利要求书及其全部范围和等效物的限制。
Claims (10)
1.一种半导体结构，其特征在于，包括：
衬底，所述衬底上形成多个有源区结构；
栅极结构，形成于所述有源区结构上；以及
电极结构，形成于所述栅极结构与所述有源区结构上；
其中，所述栅极结构包括第一栅极与第二栅极，所述第一栅极的多晶硅层上形成金属硅化层，所述第二栅极的多晶硅层上形成金属硅化层与牺牲层，所述牺牲层位于远离所述第一栅极的所述第二栅极的一侧上。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一栅极包括：
栅氧化层与多晶硅层，依次形成于所述有源区结构上；以及
第一侧墙结构，所述第一侧墙结构包括氧化层、氧化硅层以及氮化硅层，所述氧化层、所述氧化硅层以及所述氮化硅层依次形成于多晶硅层的外围。
3.根据权利要求1所述的半导体结构，其特征在于，所述第二栅极包括：
栅氧化层与多晶硅层，依次形成于所述有源区结构上；以及
第二侧墙结构，所述第二侧墙结构包括牺牲层、氧化层、氧化硅层、氮化硅层以及阻挡膜，所述牺牲层形成于多晶硅层的表面上，所述氧化层、所述氧化硅层以及所述氮化硅层依次形成于多晶硅层的外围，所述阻挡膜形成于靠近所述牺牲层的所述氮化硅层的外围。
4.根据权利要求1所述的半导体结构，其特征在于，所述电极结构包括：
金属硅化层，形成于所述第一栅极两侧的有源区结构上，且形成于多晶硅层与阻挡膜上；
通孔停止层，形成于所述金属硅化层的外围；
隔离介电层，形成于所述通孔停止层上；以及
接触电极，形成于所述隔离介电层的凹槽中，且与所述金属硅化层相连。
5.一种半导体结构的制备方法，其特征在于，包括：
对衬底进行处理，以在所述衬底上形成多个有源区结构；
对所述衬底进行沉积处理，以在所述有源区结构上形成栅极结构，其中，所述栅极结构包括第一栅极与第二栅极，所述第一栅极的多晶硅层上形成金属硅化层，所述第二栅极的多晶硅层上形成金属硅化层与牺牲层，所述牺牲层位于远离所述第一栅极的所述第二栅极的一侧上；
对所述衬底进行沉积处理，以在所述有源区结构与所述栅极结构上沉积电极结构。
6.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述对所述衬底进行沉积处理，以在所述有源区结构上形成栅极结构的步骤包括：
对所述衬底进行处理，以在所述有源区结构上形成初步栅极结构；
对所述初步栅极结构进行处理，以在所述有源区结构上形成栅极结构。
7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述对所述衬底进行处理，以在所述有源区结构上形成初步栅极结构的步骤包括：
对所述衬底进行沉积处理，以在所述有源区结构上依次沉积栅氧化层、多晶硅层以及牺牲层；
对所述牺牲层进行曝光显影处理，以在所述牺牲层上形成多个栅极掩膜层；
对所述牺牲层、所述栅氧化层以及多晶硅层进行蚀刻处理，以在所述有源区结构上形成初步栅极结构。
8.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述对所述初步栅极结构进行处理，以在所述有源区结构上形成栅极结构的步骤包括：
对所述衬底进行沉积处理，以在所述有源区结构与所述初步栅极结构的表面依次形成氧化层、氧化硅层、氮化硅层、阻挡膜以及多晶硅膜；
对所述多晶硅膜进行曝光显影处理，以在所述多晶硅膜上形成多个栅极掩膜层；
对所述初步栅极结构进行蚀刻处理，以在所述有源区结构上形成栅极结构。
9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述对所述衬底进行沉积处理，以在所述有源区结构与所述初步栅极结构的表面依次形成氧化层、氧化硅层、氮化硅层、阻挡膜以及多晶硅膜的步骤包括：
对所述衬底进行沉积处理，以在所述有源区结构与所述初步栅极结构的表面依次形成氧化层、氧化硅层以及氮化硅层；
对所述衬底进行蚀刻处理，以去除多余的所述氮化硅层；
对所述衬底进行沉积处理，以在所述氮化硅层的外围依次形成阻挡膜与多晶硅膜。
10.根据权利要求5所述的半导体结构的制备方法，其特征在于，所述对所述衬底进行沉积处理，以在所述有源区结构与所述栅极结构上沉积电极结构的步骤包括：
对所述衬底进行处理，以在所述有源区结构、多晶硅层以及多晶硅膜的暴露的表面形成金属硅化层；
在所述衬底进行沉积处理，以在所述有源区结构与所述栅极结构的表面依次沉积通孔停止层与隔离介电层；
对所述衬底进行通孔曝光显影与蚀刻处理，以在所述隔离介电层上形成多个凹槽；
在所述衬底进行沉积处理，以在所述凹槽中沉积接触电极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311107757.6A CN116825786B (zh) | 2023-08-31 | 2023-08-31 | 一种半导体结构及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311107757.6A CN116825786B (zh) | 2023-08-31 | 2023-08-31 | 一种半导体结构及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116825786A true CN116825786A (zh) | 2023-09-29 |
| CN116825786B CN116825786B (zh) | 2023-11-28 |
Family
ID=88141467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311107757.6A Active CN116825786B (zh) | 2023-08-31 | 2023-08-31 | 一种半导体结构及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116825786B (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117133717A (zh) * | 2023-10-27 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265274B1 (en) * | 1999-11-01 | 2001-07-24 | United Microelectronics Corp. | Method of a metal oxide semiconductor on a semiconductor wafer |
| KR20030047556A (ko) * | 2001-12-11 | 2003-06-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US20050037582A1 (en) * | 2003-08-13 | 2005-02-17 | International Business Machines Corporation | Device threshold control of front-gate silicon-on-insulator mosfet using a self-aligned back-gate |
| CN103811322A (zh) * | 2012-11-13 | 2014-05-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN106505042A (zh) * | 2015-09-07 | 2017-03-15 | 中芯国际集成电路制造（天津）有限公司 | 半导体器件的制备方法 |
| US20210118876A1 (en) * | 2019-10-18 | 2021-04-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | High Voltage Transistor Structures |
| CN114883266A (zh) * | 2022-03-31 | 2022-08-09 | 上海积塔半导体有限公司 | Ldmos器件及其制备方法 |
| CN115377012A (zh) * | 2021-05-21 | 2022-11-22 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构的形成方法 |
-
2023
- 2023-08-31 CN CN202311107757.6A patent/CN116825786B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6265274B1 (en) * | 1999-11-01 | 2001-07-24 | United Microelectronics Corp. | Method of a metal oxide semiconductor on a semiconductor wafer |
| KR20030047556A (ko) * | 2001-12-11 | 2003-06-18 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US20050037582A1 (en) * | 2003-08-13 | 2005-02-17 | International Business Machines Corporation | Device threshold control of front-gate silicon-on-insulator mosfet using a self-aligned back-gate |
| CN103811322A (zh) * | 2012-11-13 | 2014-05-21 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN106505042A (zh) * | 2015-09-07 | 2017-03-15 | 中芯国际集成电路制造（天津）有限公司 | 半导体器件的制备方法 |
| US20210118876A1 (en) * | 2019-10-18 | 2021-04-22 | Taiwan Semiconductor Manufacturing Co., Ltd. | High Voltage Transistor Structures |
| CN115377012A (zh) * | 2021-05-21 | 2022-11-22 | 北方集成电路技术创新中心(北京)有限公司 | 半导体结构的形成方法 |
| CN114883266A (zh) * | 2022-03-31 | 2022-08-09 | 上海积塔半导体有限公司 | Ldmos器件及其制备方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117133717A (zh) * | 2023-10-27 | 2023-11-28 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
| CN117133717B (zh) * | 2023-10-27 | 2024-03-01 | 合肥晶合集成电路股份有限公司 | 一种半导体结构的制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116825786B (zh) | 2023-11-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN116825786B (zh) | 一种半导体结构及其制备方法 | |
| KR100694973B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100192521B1 (ko) | 반도체장치의 제조방법 | |
| US20050245015A1 (en) | Method for manufacturing a semiconductor device having a dual-gate structure | |
| KR100313543B1 (ko) | 플랫 롬 제조방법 | |
| US20010009792A1 (en) | Reduced gate length transistor structures and methods for fabricating the same | |
| KR100284071B1 (ko) | 반도체소자의 콘택 제조방법 | |
| US20020061625A1 (en) | Method of manufacturing a metal oxide semiconductor device | |
| KR100329617B1 (ko) | 반도체소자의 제조방법 | |
| KR100277891B1 (ko) | 플래쉬 메모리 셀 제조방법 | |
| KR100323717B1 (ko) | 반도체 소자의 제조방법 | |
| KR100376270B1 (ko) | 스플리트 게이트형 플래쉬 메모리 소자의 제조방법 | |
| KR100368303B1 (ko) | 반도체 소자의 제조방법 | |
| KR0140811B1 (ko) | 트랜지스터 제조 방법 | |
| KR20010065305A (ko) | 플래쉬 메모리 소자의 제조방법 | |
| CN118076091A (zh) | 半导体结构及其制造方法 | |
| KR100215894B1 (ko) | 반도체 소자의 커패시터 제조방법 | |
| KR101057698B1 (ko) | 반도체소자의 실리사이드막 형성방법 | |
| KR100576436B1 (ko) | 반도체 소자의 선택적 샐리사이드층 형성 방법 | |
| KR100418923B1 (ko) | 반도체소자의 제조방법 | |
| KR100555623B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100239452B1 (ko) | 반도체 소자의 제조방법 | |
| KR100478495B1 (ko) | 반도체 장치 및 그의 제조 방법 | |
| KR100511931B1 (ko) | 반도체 메모리 제조방법 | |
| KR100215893B1 (ko) | 반도체 소자의 커패시터 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |