JP3103910B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に係わり、特に、オフセット構造を有する薄膜トランジ
スタ（ＴＦＴ）の製造方法およびそのＴＦＴを負荷トラ
ンジスタとして用いたスタテックラム（ＳＲＡＭ）の製
造方法に関する。
に係わり、特に、オフセット構造を有する薄膜トランジ
スタ（ＴＦＴ）の製造方法およびそのＴＦＴを負荷トラ
ンジスタとして用いたスタテックラム（ＳＲＡＭ）の製
造方法に関する。
【０００２】
【従来の技術】ＳＲＡＭなどの半導体装置では、高集積
化および低スタンバイ電流化などの要求から、負荷トラ
ンジスタをＴＦＴで構成する装置が開発されている。Ｓ
ＲＡＭなどにおいて、ＴＦＴを形成する場合には、図
６，７に示すように、層間絶縁層２上に、ＴＦＴのゲー
ト電極層４，６を所定パターンで形成し、その上に、ゲ
ート絶縁層８を介して半導体層１０を成膜する。
化および低スタンバイ電流化などの要求から、負荷トラ
ンジスタをＴＦＴで構成する装置が開発されている。Ｓ
ＲＡＭなどにおいて、ＴＦＴを形成する場合には、図
６，７に示すように、層間絶縁層２上に、ＴＦＴのゲー
ト電極層４，６を所定パターンで形成し、その上に、ゲ
ート絶縁層８を介して半導体層１０を成膜する。
【０００３】ゲート電極層４，６および半導体層１０
は、ＣＶＤ法などで成膜されたポリシリコン層で構成さ
れる。半導体層１０の形成パターンは、半導体装置の種
類や集積度などに応じて種々のパターンが考えられる
が、図６，７の例では、ＳＲＡＭの負荷トランジスタを
構成するため、一方のゲート電極層４の上部を横切るよ
うに形成される半導体層１０ａに、ゲート電極層４に対
するソース領域１２、チャネル領域１４およびドレイン
領域１６が形成してあり、ドレイン領域１６が、他方の
ゲート電極層６に対して、ゲート絶縁層８のコンタクト
ホール１８を介して接続してある。また、他方のゲート
電極層６の上部を横切る半導体層１０ｂには、ゲート電
極層６に対するソース領域２０、チャネル領域２２およ
びドレイン領域２４が形成してあり、ドレイン領域２４
が、一方のゲート電極層４に対して、コンタクトホール
２６を通して接続してある。
は、ＣＶＤ法などで成膜されたポリシリコン層で構成さ
れる。半導体層１０の形成パターンは、半導体装置の種
類や集積度などに応じて種々のパターンが考えられる
が、図６，７の例では、ＳＲＡＭの負荷トランジスタを
構成するため、一方のゲート電極層４の上部を横切るよ
うに形成される半導体層１０ａに、ゲート電極層４に対
するソース領域１２、チャネル領域１４およびドレイン
領域１６が形成してあり、ドレイン領域１６が、他方の
ゲート電極層６に対して、ゲート絶縁層８のコンタクト
ホール１８を介して接続してある。また、他方のゲート
電極層６の上部を横切る半導体層１０ｂには、ゲート電
極層６に対するソース領域２０、チャネル領域２２およ
びドレイン領域２４が形成してあり、ドレイン領域２４
が、一方のゲート電極層４に対して、コンタクトホール
２６を通して接続してある。
【０００４】各ゲート電極層４，６に対するソース領域
１２，２０およびドレイン領域１６，２４は、半導体層
１０ａ，１０ｂを構成するポリシリコン層に、Ｐ型ある
いはＮ型の不純物をイオン注入法などで導入することに
より形成される。最近では、このようなボトムゲート構
造のＴＦＴにおけるトランジスタ・オフ時のドレインリ
ーク電流を防止するために、たとえば図２に示すよう
に、ドレイン領域１６を構成する不純物拡散領域１６ａ
を、一方のゲート電極層４に対して所定のオフセット長
Ｏで形成し、ドレイン領域１６にオフセット長Ｏを持た
せた構造が開発されている。なお、他方のゲート電極層
６のドレイン領域２４にも、同様にオフセット長Ｏを持
たせた構造を採用している。
１２，２０およびドレイン領域１６，２４は、半導体層
１０ａ，１０ｂを構成するポリシリコン層に、Ｐ型ある
いはＮ型の不純物をイオン注入法などで導入することに
より形成される。最近では、このようなボトムゲート構
造のＴＦＴにおけるトランジスタ・オフ時のドレインリ
ーク電流を防止するために、たとえば図２に示すよう
に、ドレイン領域１６を構成する不純物拡散領域１６ａ
を、一方のゲート電極層４に対して所定のオフセット長
Ｏで形成し、ドレイン領域１６にオフセット長Ｏを持た
せた構造が開発されている。なお、他方のゲート電極層
６のドレイン領域２４にも、同様にオフセット長Ｏを持
たせた構造を採用している。
【０００５】このようなオフセット構造を採用したドレ
イン領域を有するＴＦＴでは、図５の点線で示すよう
に、オフセット構造を採用しないＴＦＴ（図５の実線）
に比較し、トランジスタ・オフ時（この例では、ゲート
電圧Ｖgsがプラス側）のドレイン電流Ｉdsが低下し、リ
ーク電流が減少する。
イン領域を有するＴＦＴでは、図５の点線で示すよう
に、オフセット構造を採用しないＴＦＴ（図５の実線）
に比較し、トランジスタ・オフ時（この例では、ゲート
電圧Ｖgsがプラス側）のドレイン電流Ｉdsが低下し、リ
ーク電流が減少する。
【０００６】
【発明が解決しようとする課題】ところが、オフセット
構造を採用すると、トランジスタ・オン時（この例で
は、ゲート電圧Ｖgsがマイナス側）のドレイン電流Ｉds
も低下する。トランジスタ・オフ時のドレイン電流Ｉds
は低下した方がよいが、トランジスタ・オン時のドレイ
ン電流Ｉdsはできるだけ低下しないことが望ましい。こ
のような要求を満足するための最適のオフセット長Ｏ
は、設計により厳密に定められる。一方、ドレイン領域
のオフセットは、半導体層１０を成膜した後、レジスト
マスクを所定パターンで成膜し、半導体層１０に対して
行われる不純物のイオン注入を、チャネル領域およびオ
フセット領域部分でマスクすることにより形成される。
構造を採用すると、トランジスタ・オン時（この例で
は、ゲート電圧Ｖgsがマイナス側）のドレイン電流Ｉds
も低下する。トランジスタ・オフ時のドレイン電流Ｉds
は低下した方がよいが、トランジスタ・オン時のドレイ
ン電流Ｉdsはできるだけ低下しないことが望ましい。こ
のような要求を満足するための最適のオフセット長Ｏ
は、設計により厳密に定められる。一方、ドレイン領域
のオフセットは、半導体層１０を成膜した後、レジスト
マスクを所定パターンで成膜し、半導体層１０に対して
行われる不純物のイオン注入を、チャネル領域およびオ
フセット領域部分でマスクすることにより形成される。
【０００７】このため、レジストマスクを所定パターン
に形成するためのリソグラフィに合わせズレが存在する
と、ドレイン領域のオフセット長Ｏが、±０．１〜±
０．２μｍ程度と、リソグラフィの合わせ精度の誤差の
範囲で最適値から変動し、ＴＦＴのトランジスタ・オフ
時のソース・ドレイン間リーク電流にばらつきが生じて
しまうという問題点を有している。
に形成するためのリソグラフィに合わせズレが存在する
と、ドレイン領域のオフセット長Ｏが、±０．１〜±
０．２μｍ程度と、リソグラフィの合わせ精度の誤差の
範囲で最適値から変動し、ＴＦＴのトランジスタ・オフ
時のソース・ドレイン間リーク電流にばらつきが生じて
しまうという問題点を有している。
【０００８】本発明は、このような実状に鑑みてなさ
れ、ＴＦＴにおけるドレイン領域のオフセット長を、リ
ソグラフィの合わせズレに依存せず、常に最適値に形成
することが可能な半導体装置の製造方法を提供すること
を目的とする。
れ、ＴＦＴにおけるドレイン領域のオフセット長を、リ
ソグラフィの合わせズレに依存せず、常に最適値に形成
することが可能な半導体装置の製造方法を提供すること
を目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置の製造方法は、ＴＦＴのゲート
電極層にドープしてある不純物濃度を制御し、このゲー
ト電極層にコンタクトホールを通じて接続される半導体
層に、ゲート電極層の不純物を拡散させることにより、
この半導体層に、オフセット長を制御しつつ他のゲート
電極層に対するドレイン領域の不純物拡散層を形成す
る。本発明では、このようなＴＦＴをＳＲＡＭの負荷ト
ランジスタとして用いることが望ましい。
に、本発明の半導体装置の製造方法は、ＴＦＴのゲート
電極層にドープしてある不純物濃度を制御し、このゲー
ト電極層にコンタクトホールを通じて接続される半導体
層に、ゲート電極層の不純物を拡散させることにより、
この半導体層に、オフセット長を制御しつつ他のゲート
電極層に対するドレイン領域の不純物拡散層を形成す
る。本発明では、このようなＴＦＴをＳＲＡＭの負荷ト
ランジスタとして用いることが望ましい。
【００１０】
【作用】本発明の半導体装置の製造方法では、ゲート電
極層にコンタクトホールを通じて接続される半導体層の
ドレイン領域となる不純物拡散層を、ゲート電極層から
の不純物拡散により形成する。したがって、ゲート電極
層にドープされる不純物濃度と、拡散現象を生じさせる
熱処理温度および熱処理時間などを制御することによ
り、半導体層に形成されるドレイン領域の一部となる不
純物拡散層の領域長を制御することが可能になる。その
結果、このドレイン領域のオフセット長を、ほぼ設計値
通りの最適値に制御することが可能になる。本発明で
は、半導体層に形成されるオフセットを有するドレイン
領域が、リソグラフィ工程を得て形成されるものではな
いことから、リソグラフィの合わせズレによりドレイン
領域のオフセット長が変動することはない。
極層にコンタクトホールを通じて接続される半導体層の
ドレイン領域となる不純物拡散層を、ゲート電極層から
の不純物拡散により形成する。したがって、ゲート電極
層にドープされる不純物濃度と、拡散現象を生じさせる
熱処理温度および熱処理時間などを制御することによ
り、半導体層に形成されるドレイン領域の一部となる不
純物拡散層の領域長を制御することが可能になる。その
結果、このドレイン領域のオフセット長を、ほぼ設計値
通りの最適値に制御することが可能になる。本発明で
は、半導体層に形成されるオフセットを有するドレイン
領域が、リソグラフィ工程を得て形成されるものではな
いことから、リソグラフィの合わせズレによりドレイン
領域のオフセット長が変動することはない。
【００１１】
【実施例】以下、本発明の一実施例に係る半導体装置の
製造方法について、図面を参照しつつ詳細に説明する。
図１は本発明の一実施例に係る製造方法で製造されるＳ
ＲＡＭの負荷トランジスタとして用いられるＴＦＴの要
部概略断面図、図２は図１に示すII-II 線に沿う要部断
面図、図３はＴＦＴの下層側に形成される駆動用トラン
ジスタと選択用トランジスタの概略平面図、図４はＳＲ
ＡＭのメモリセルを示す等価回路図、図５はＴＦＴのド
レイン領域にオフセット構造を採用した場合の作用を示
すグラフである。
製造方法について、図面を参照しつつ詳細に説明する。
図１は本発明の一実施例に係る製造方法で製造されるＳ
ＲＡＭの負荷トランジスタとして用いられるＴＦＴの要
部概略断面図、図２は図１に示すII-II 線に沿う要部断
面図、図３はＴＦＴの下層側に形成される駆動用トラン
ジスタと選択用トランジスタの概略平面図、図４はＳＲ
ＡＭのメモリセルを示す等価回路図、図５はＴＦＴのド
レイン領域にオフセット構造を採用した場合の作用を示
すグラフである。
【００１２】負荷トランジスタとしてＴＦＴを用いたＳ
ＲＡＭのメモリセルは、図４に示すように、フリップフ
ロップ回路を構成する一対の駆動用トランジスタＱ1 ，
Ｑ2と、メモリセルの選択用の選択用トランジスタＱ3
，Ｑ4 と、負荷トランジスタＱ5 ，Ｑ6 とを有する。
選択用トランジスタＱ3 ，Ｑ4 は、ワード線Ｗに生じる
ゲート電圧に応じて、トランジスタをオン状態とし、駆
動用トランジスタＱ1 ，Ｑ2 で構成されるフリップフロ
ップ回路に記憶してある情報をビット線ｂおよび反転ビ
ット線ｂ’に送信するようになっている。
ＲＡＭのメモリセルは、図４に示すように、フリップフ
ロップ回路を構成する一対の駆動用トランジスタＱ1 ，
Ｑ2と、メモリセルの選択用の選択用トランジスタＱ3
，Ｑ4 と、負荷トランジスタＱ5 ，Ｑ6 とを有する。
選択用トランジスタＱ3 ，Ｑ4 は、ワード線Ｗに生じる
ゲート電圧に応じて、トランジスタをオン状態とし、駆
動用トランジスタＱ1 ，Ｑ2 で構成されるフリップフロ
ップ回路に記憶してある情報をビット線ｂおよび反転ビ
ット線ｂ’に送信するようになっている。
【００１３】駆動用トランジスタＱ1 ，Ｑ2 と選択用ト
ランジスタＱ3 ，Ｑ4 とは、例えば図３に示すようなパ
ターンで、半導体基板３０の表層に形成してある。すな
わち、半導体基板３０の表面には、素子分離を行うため
に、選択酸化領域（ＬＯＣＯＳ）が形成してあると共
に、ゲート絶縁層が形成してあり、そのゲート絶縁層お
よびＬＯＣＯＳの上に、トランジスタＱ1 〜Ｑ4 を構成
するゲート電極層Ｇ01，Ｇ02，Ｇ34が所定のパターンで
成膜してある。ゲート電極層Ｇ34は、トランジスタＱ3
およびトランジスタＱ4 に対して共通のゲート電極とな
る。これらゲート電極層は、例えばＣＶＤ法で成膜され
たポリシリコン膜、あるいはポリシリコンとシリサイド
との積層膜であるポリサイド膜などで構成される。半導
体基板３０の表面には、ゲート電極層Ｇ01，Ｇ02，Ｇ34
に対して自己整合的に、イオン注入法などで、ソース・
ドレイン領域となる不純物拡散層ＳＤ1 〜ＳＤ7 を形成
する。不純物拡散層ＳＤ1 〜ＳＤ7 にイオン注入される
不純物としては、特に限定されないが、トランジスタＱ
1 〜Ｑ4 をＮ型ＭＯＳトランジスタで構成する場合に
は、リン（Ｐ）などが用いられる。なお、本発明では、
このような駆動用トランジスタＱ1 ，Ｑ2 および選択用
トランジスタＱ3 ，Ｑ4 の形成パターンないし形成方法
などは、特に限定されず、種々に改変することができ
る。
ランジスタＱ3 ，Ｑ4 とは、例えば図３に示すようなパ
ターンで、半導体基板３０の表層に形成してある。すな
わち、半導体基板３０の表面には、素子分離を行うため
に、選択酸化領域（ＬＯＣＯＳ）が形成してあると共
に、ゲート絶縁層が形成してあり、そのゲート絶縁層お
よびＬＯＣＯＳの上に、トランジスタＱ1 〜Ｑ4 を構成
するゲート電極層Ｇ01，Ｇ02，Ｇ34が所定のパターンで
成膜してある。ゲート電極層Ｇ34は、トランジスタＱ3
およびトランジスタＱ4 に対して共通のゲート電極とな
る。これらゲート電極層は、例えばＣＶＤ法で成膜され
たポリシリコン膜、あるいはポリシリコンとシリサイド
との積層膜であるポリサイド膜などで構成される。半導
体基板３０の表面には、ゲート電極層Ｇ01，Ｇ02，Ｇ34
に対して自己整合的に、イオン注入法などで、ソース・
ドレイン領域となる不純物拡散層ＳＤ1 〜ＳＤ7 を形成
する。不純物拡散層ＳＤ1 〜ＳＤ7 にイオン注入される
不純物としては、特に限定されないが、トランジスタＱ
1 〜Ｑ4 をＮ型ＭＯＳトランジスタで構成する場合に
は、リン（Ｐ）などが用いられる。なお、本発明では、
このような駆動用トランジスタＱ1 ，Ｑ2 および選択用
トランジスタＱ3 ，Ｑ4 の形成パターンないし形成方法
などは、特に限定されず、種々に改変することができ
る。
【００１４】このようなトランジスタＱ1 〜Ｑ4 が、多
数アレイ状に形成された半導体基板３０の上には、図
１，２に示す層間絶縁層４０が積層され、この層間絶縁
層４０の表面に、ボトムゲート構造のＴＦＴで構成され
る負荷トランジスタＱ5 ，Ｑ6が形成される。本実施例
に係るＳＲＡＭの負荷トランジスタをＴＦＴで構成する
ための製造例を次に示す。層間絶縁層４０の表面に、Ｔ
ＦＴを構成するためのゲート電極層Ｇ05およびＧ06を、
層間絶縁層４０の下層側に位置する駆動用トランジスタ
および選択用トランジスタ形成パターンに対応した所定
のパターンで形成する。層間絶縁層４０としては、特に
限定されないが、例えばＣＶＤ法で成膜されたシリコン
酸化物層などで構成される。この層間絶縁層４０の膜厚
は、特に限定されないが、例えば４０００〜５０００オ
ングストローム程度である。また、ゲート電極層Ｇ05お
よびＧ06は、例えばＣＶＤ法により成膜されるポリシリ
コン層で構成される。これらゲート電極層Ｇ05，Ｇ06を
構成するポリシリコン層には、導電性を高めるためと、
後述するようにゲート電極層に接続される半導体層に対
して不純物を拡散させるためとの目的で、不純物がドー
プ注入される。ドープされる不純物としては、特に限定
されず、Ｐ型不純物でも、Ｎ型不純物でも良い。不純物
をドープするための手段としては、イオン注入法あるい
はポリシリコンのＣＶＤ時に不純物を同時に導入する方
法などが採用される。ＳＲＡＭの負荷トランジスタＱ5
，Ｑ6 は、通常Ｐ型トランジスタで構成されるので、
後述する半導体層に形成されるドレイン領域に、ＰＮ接
合を形成しない観点からは、ゲート電極層Ｇ05，Ｇ06に
はＰ型不純物をドープすることが望ましい。ただし、Ｎ
型不純物をゲート電極層にドープして、半導体層に形成
されるドレイン領域にＰＮ接合が形成されたとしても、
ＳＲＡＭのＴＦＴとして用いる場合には問題がない。ゲ
ート電極層にドープされる不純物濃度は、後述する半導
体層のドレイン領域を構成する不純物拡散層の領域長
さ、結果的にはオフセット長Ｏを決定するための一因に
なるので、その濃度は、所定のオフセット長Ｏを得るよ
うに決定される。例えば、ゲート電極層にドープされる
不純物の濃度は、１０22 atoms/cm 3 程度である。
数アレイ状に形成された半導体基板３０の上には、図
１，２に示す層間絶縁層４０が積層され、この層間絶縁
層４０の表面に、ボトムゲート構造のＴＦＴで構成され
る負荷トランジスタＱ5 ，Ｑ6が形成される。本実施例
に係るＳＲＡＭの負荷トランジスタをＴＦＴで構成する
ための製造例を次に示す。層間絶縁層４０の表面に、Ｔ
ＦＴを構成するためのゲート電極層Ｇ05およびＧ06を、
層間絶縁層４０の下層側に位置する駆動用トランジスタ
および選択用トランジスタ形成パターンに対応した所定
のパターンで形成する。層間絶縁層４０としては、特に
限定されないが、例えばＣＶＤ法で成膜されたシリコン
酸化物層などで構成される。この層間絶縁層４０の膜厚
は、特に限定されないが、例えば４０００〜５０００オ
ングストローム程度である。また、ゲート電極層Ｇ05お
よびＧ06は、例えばＣＶＤ法により成膜されるポリシリ
コン層で構成される。これらゲート電極層Ｇ05，Ｇ06を
構成するポリシリコン層には、導電性を高めるためと、
後述するようにゲート電極層に接続される半導体層に対
して不純物を拡散させるためとの目的で、不純物がドー
プ注入される。ドープされる不純物としては、特に限定
されず、Ｐ型不純物でも、Ｎ型不純物でも良い。不純物
をドープするための手段としては、イオン注入法あるい
はポリシリコンのＣＶＤ時に不純物を同時に導入する方
法などが採用される。ＳＲＡＭの負荷トランジスタＱ5
，Ｑ6 は、通常Ｐ型トランジスタで構成されるので、
後述する半導体層に形成されるドレイン領域に、ＰＮ接
合を形成しない観点からは、ゲート電極層Ｇ05，Ｇ06に
はＰ型不純物をドープすることが望ましい。ただし、Ｎ
型不純物をゲート電極層にドープして、半導体層に形成
されるドレイン領域にＰＮ接合が形成されたとしても、
ＳＲＡＭのＴＦＴとして用いる場合には問題がない。ゲ
ート電極層にドープされる不純物濃度は、後述する半導
体層のドレイン領域を構成する不純物拡散層の領域長
さ、結果的にはオフセット長Ｏを決定するための一因に
なるので、その濃度は、所定のオフセット長Ｏを得るよ
うに決定される。例えば、ゲート電極層にドープされる
不純物の濃度は、１０22 atoms/cm 3 程度である。
【００１５】層間絶縁層４０の表面に、ゲート電極層Ｇ
05，Ｇ06を所定のパターンで成膜した後、層間絶縁層４
０の表面には、ゲート絶縁層４２を成膜する。ゲート絶
縁層４２は、特に限定されないが、ＣＶＤ法で成膜され
るシリコン酸化物膜あるいは、ＯＮＯ膜（ＳｉＯ2 ／Ｓ
ｉＮ／ＳｉＯ2 ）などで構成される。ゲート絶縁層の膜
厚は、特に限定されないが、例えば３００オングストロ
ームである。
05，Ｇ06を所定のパターンで成膜した後、層間絶縁層４
０の表面には、ゲート絶縁層４２を成膜する。ゲート絶
縁層４２は、特に限定されないが、ＣＶＤ法で成膜され
るシリコン酸化物膜あるいは、ＯＮＯ膜（ＳｉＯ2 ／Ｓ
ｉＮ／ＳｉＯ2 ）などで構成される。ゲート絶縁層の膜
厚は、特に限定されないが、例えば３００オングストロ
ームである。
【００１６】ゲート絶縁層４２の上には、ＴＦＴのソー
ス・ドレイン領域が形成される薄膜状の半導体層５０を
所定のパターンで成膜する。半導体層５０は、例えばＣ
ＶＤ法で成膜されたポリシリコン層で構成され、電源電
圧ラインＶddと、この電源電圧ラインＶddから分岐する
分岐半導体層５０ａ，５０ｂとを有する。半導体層５０
の膜厚は、特に限定されないが、例えば４００オングス
トロームである。
ス・ドレイン領域が形成される薄膜状の半導体層５０を
所定のパターンで成膜する。半導体層５０は、例えばＣ
ＶＤ法で成膜されたポリシリコン層で構成され、電源電
圧ラインＶddと、この電源電圧ラインＶddから分岐する
分岐半導体層５０ａ，５０ｂとを有する。半導体層５０
の膜厚は、特に限定されないが、例えば４００オングス
トロームである。
【００１７】半導体層５０には、電源電圧ラインＶddの
抵抗を下げるためと、各ゲート電極層Ｇ05，Ｇ06に対す
るソース領域５２，５８を形成するため、不純物がイオ
ン注入法で導入される。導入される不純物としては、特
に限定されないが、負荷トランジスタをＰ型とする場合
には、Ｐ型の不純物が導入される。イオン注入条件とし
ては、特に限定されないが、ゲート電極層Ｇ05，Ｇ06の
幅が０．５〜０．６μｍでゲート長が０．８〜２．０μ
ｍ程度の場合に、例えばＢＦ2 を用い、１〜５×１０14
atoms/cm 2 のドーズ量の条件が採用され得る。このイオ
ン注入に際しては、分岐半導体層５０ａ，５０ｂにおけ
るチャネル領域５４，６０およびドレイン領域６０，６
２に相当する部分は、レジスト膜などでマスクされる。
抵抗を下げるためと、各ゲート電極層Ｇ05，Ｇ06に対す
るソース領域５２，５８を形成するため、不純物がイオ
ン注入法で導入される。導入される不純物としては、特
に限定されないが、負荷トランジスタをＰ型とする場合
には、Ｐ型の不純物が導入される。イオン注入条件とし
ては、特に限定されないが、ゲート電極層Ｇ05，Ｇ06の
幅が０．５〜０．６μｍでゲート長が０．８〜２．０μ
ｍ程度の場合に、例えばＢＦ2 を用い、１〜５×１０14
atoms/cm 2 のドーズ量の条件が採用され得る。このイオ
ン注入に際しては、分岐半導体層５０ａ，５０ｂにおけ
るチャネル領域５４，６０およびドレイン領域６０，６
２に相当する部分は、レジスト膜などでマスクされる。
【００１８】本実施例では、分岐半導体層５０ａ，５０
ｂに形成されるオフセット長Ｏを有するドレイン領域５
６，６２の一部を構成する不純物拡散層６６，７０は、
イオン注入法で形成されるのではなく、次のような手段
で形成される。すなわち、ＳＲＡＭの負荷トランジスタ
では、一方のゲート電極層Ｇ05，Ｇ06に対するドレイン
領域５６，６２に相当する半導体層５０ａ，５０ｂが、
ゲート絶縁層４２に形成してあるコンタクトホール６
４，６８を通じて他方のゲート電極層Ｇ06，Ｇ05に接続
されるので、半導体層５０を成膜した後の熱処理工程に
より、ゲート電極層にドープしてある不純物は、ドレイ
ン領域５６に相当する半導体層５０ａ，５０ｂに拡散す
る。本実施例では、この現象を利用し、不純物拡散層６
６，７０を形成している。この不純物拡散層６６，７０
は、ゲート電極層にドープしてある不純物の種類により
導電型が決定され、Ｐ型不純物がゲート電極層にドープ
してある場合には、Ｐ型不純物拡散領域となる。前述し
たように、負荷トランジスタとなるＴＦＴは、通常Ｐ型
であることから、ゲート電極層および不純物拡散層６
６，７０もＰ型となることが望ましいが、必ずしもＰ型
でなくとも良い。ソース領域５２，５８がＰ型でドレイ
ン領域５６，６２の拡散層６６，７０が、Ｎ型の場合に
は、ＰＮ接合が生じるが、ＳＲＡＭの負荷トランジスタ
としてＴＦＴを用いる場合には、ポリシリコン層の抵抗
がＰＮ接合のダイオードに対して並列に接続された回路
と等価になるので、何等問題とならない。なお、ゲート
電極層Ｇ05，Ｇ06および半導体層５０は、図２に示す層
間絶縁層４０に形成してあるコンタクトホールを通じ
て、下層側に位置する駆動用トランジスタＱ1 ，Ｑ2 お
よび選択用トランジスタＱ3 ，Ｑ4 に対して図４に示す
回路構成となるように接続される。
ｂに形成されるオフセット長Ｏを有するドレイン領域５
６，６２の一部を構成する不純物拡散層６６，７０は、
イオン注入法で形成されるのではなく、次のような手段
で形成される。すなわち、ＳＲＡＭの負荷トランジスタ
では、一方のゲート電極層Ｇ05，Ｇ06に対するドレイン
領域５６，６２に相当する半導体層５０ａ，５０ｂが、
ゲート絶縁層４２に形成してあるコンタクトホール６
４，６８を通じて他方のゲート電極層Ｇ06，Ｇ05に接続
されるので、半導体層５０を成膜した後の熱処理工程に
より、ゲート電極層にドープしてある不純物は、ドレイ
ン領域５６に相当する半導体層５０ａ，５０ｂに拡散す
る。本実施例では、この現象を利用し、不純物拡散層６
６，７０を形成している。この不純物拡散層６６，７０
は、ゲート電極層にドープしてある不純物の種類により
導電型が決定され、Ｐ型不純物がゲート電極層にドープ
してある場合には、Ｐ型不純物拡散領域となる。前述し
たように、負荷トランジスタとなるＴＦＴは、通常Ｐ型
であることから、ゲート電極層および不純物拡散層６
６，７０もＰ型となることが望ましいが、必ずしもＰ型
でなくとも良い。ソース領域５２，５８がＰ型でドレイ
ン領域５６，６２の拡散層６６，７０が、Ｎ型の場合に
は、ＰＮ接合が生じるが、ＳＲＡＭの負荷トランジスタ
としてＴＦＴを用いる場合には、ポリシリコン層の抵抗
がＰＮ接合のダイオードに対して並列に接続された回路
と等価になるので、何等問題とならない。なお、ゲート
電極層Ｇ05，Ｇ06および半導体層５０は、図２に示す層
間絶縁層４０に形成してあるコンタクトホールを通じ
て、下層側に位置する駆動用トランジスタＱ1 ，Ｑ2 お
よび選択用トランジスタＱ3 ，Ｑ4 に対して図４に示す
回路構成となるように接続される。
【００１９】本実施例では、負荷トランジスタＱ5 ，Ｑ
6 を構成するＴＦＴは、ドレイン領域５６，６２の不純
物拡散層６６，７０が、各ゲート電極層Ｇ05，Ｇ06に対
してオフセット長Ｏを有する構成となっている。一方、
ＴＦＴのドレイン領域におけるオフセット長Ｏに依存し
て、図５の点線で示すように、オフセット構造を採用し
ないＴＦＴ（図５の実線）に比較し、トランジスタ・オ
フ時（この例では、ゲート電圧Ｖgsがプラス側）のドレ
イン電流Ｉdsが低下し、リーク電流が減少する。ところ
が、オフセット構造を採用すると、トランジスタ・オン
時（この例では、ゲート電圧Ｖgsがマイナス側）のドレ
イン電流Ｉdsも低下する。トランジスタ・オフ時のドレ
イン電流Ｉdsは低下した方がよいが、トランジスタ・オ
ン時のドレイン電流Ｉdsはできるだけ低下しないことが
望ましい。このような要求を満足するための最適のオフ
セット長Ｏは、設計により厳密に定められる。
6 を構成するＴＦＴは、ドレイン領域５６，６２の不純
物拡散層６６，７０が、各ゲート電極層Ｇ05，Ｇ06に対
してオフセット長Ｏを有する構成となっている。一方、
ＴＦＴのドレイン領域におけるオフセット長Ｏに依存し
て、図５の点線で示すように、オフセット構造を採用し
ないＴＦＴ（図５の実線）に比較し、トランジスタ・オ
フ時（この例では、ゲート電圧Ｖgsがプラス側）のドレ
イン電流Ｉdsが低下し、リーク電流が減少する。ところ
が、オフセット構造を採用すると、トランジスタ・オン
時（この例では、ゲート電圧Ｖgsがマイナス側）のドレ
イン電流Ｉdsも低下する。トランジスタ・オフ時のドレ
イン電流Ｉdsは低下した方がよいが、トランジスタ・オ
ン時のドレイン電流Ｉdsはできるだけ低下しないことが
望ましい。このような要求を満足するための最適のオフ
セット長Ｏは、設計により厳密に定められる。
【００２０】本実施例では、オフセット長Ｏを決定する
のは、ゲート電極層Ｇ05，Ｇ06にドープしてある不純物
濃度と、半導体層５０ａ，５０ｂのドレイン領域５６，
６２に、ゲート電極層から拡散してくる不純物拡散６
６，７０を形成するための熱処理温度および熱処理時間
などである。前述したように、ゲート電極層にドープさ
れる不純物の濃度は、所定のオフセット長Ｏを得るよう
に決定され、例えば１０22 atoms/cm 3 程度である。ま
た、熱処理温度は、半導体層５０ａ，５０ｂのパターン
にもよるが、所定のオフセット長Ｏを得るように決定さ
れ、例えば９００°Ｃ程度であり、熱処理時間は、２０
〜３０分程度である。また、最適なオフセット長Ｏは、
特に限定されないが、たとえば０．５〜０．６μｍの範
囲内にある。
のは、ゲート電極層Ｇ05，Ｇ06にドープしてある不純物
濃度と、半導体層５０ａ，５０ｂのドレイン領域５６，
６２に、ゲート電極層から拡散してくる不純物拡散６
６，７０を形成するための熱処理温度および熱処理時間
などである。前述したように、ゲート電極層にドープさ
れる不純物の濃度は、所定のオフセット長Ｏを得るよう
に決定され、例えば１０22 atoms/cm 3 程度である。ま
た、熱処理温度は、半導体層５０ａ，５０ｂのパターン
にもよるが、所定のオフセット長Ｏを得るように決定さ
れ、例えば９００°Ｃ程度であり、熱処理時間は、２０
〜３０分程度である。また、最適なオフセット長Ｏは、
特に限定されないが、たとえば０．５〜０．６μｍの範
囲内にある。
【００２１】なお、本発明は、上述した実施例に限定さ
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、ＴＦＴのゲート電極層Ｇ05, Ｇ06
および半導体層５０の形成パターンは、上述した実施例
に限定されず、種々に改変することができる。また、上
述した実施例では、本発明を、ＳＲＡＭの負荷トランジ
スタとなるＴＦＴの製造方法について適用したが、これ
に限定されず、ＳＲＡＭの負荷トランジスタ以外に用い
られるＴＦＴなどに応用することが可能である。また、
本発明では、ドレイン領域５６，６２のオフセット長Ｏ
に相当する半導体層５０ａ，５０ｂ部分に、ドレイン領
域５６，６２の拡散層６６，７０の不純物濃度よりも低
い濃度で不純物を導入し、いわゆるＬＤＯ構造を採用す
るように構成することもできる。
れるものではなく、本発明の範囲内で種々に改変するこ
とができる。例えば、ＴＦＴのゲート電極層Ｇ05, Ｇ06
および半導体層５０の形成パターンは、上述した実施例
に限定されず、種々に改変することができる。また、上
述した実施例では、本発明を、ＳＲＡＭの負荷トランジ
スタとなるＴＦＴの製造方法について適用したが、これ
に限定されず、ＳＲＡＭの負荷トランジスタ以外に用い
られるＴＦＴなどに応用することが可能である。また、
本発明では、ドレイン領域５６，６２のオフセット長Ｏ
に相当する半導体層５０ａ，５０ｂ部分に、ドレイン領
域５６，６２の拡散層６６，７０の不純物濃度よりも低
い濃度で不純物を導入し、いわゆるＬＤＯ構造を採用す
るように構成することもできる。
【００２２】
【発明の効果】以上説明してきたように、本発明によれ
ば、ゲート電極層にコンタクトホールを通じて接続され
る半導体層のドレイン領域となる不純物拡散層を、ゲー
ト電極層からの不純物拡散により形成するので、ゲート
電極層にドープされる不純物濃度と、拡散現象を生じさ
せる熱処理温度および熱処理時間などを制御することに
より、半導体層に形成されるドレイン領域の一部となる
不純物拡散層の領域長を制御することが可能になる。そ
の結果、このドレイン領域のオフセット長を、ほぼ設計
値通りの最適値に制御することが可能になる。また、本
発明では、半導体層に形成されるオフセットを有するド
レイン領域が、リソグラフィ工程を得て形成されるもの
ではないことから、リソグラフィの合わせズレによりド
レイン領域のオフセット長が変動することはない。した
がって、このようにして製造されたＴＦＴを、ＳＲＡＭ
の負荷トランジスタとして用いた場合に、ソース・ドレ
イン間のリーク電流のばらつきを抑制することが可能に
なり、ＳＲＡＭの品質が安定する。
ば、ゲート電極層にコンタクトホールを通じて接続され
る半導体層のドレイン領域となる不純物拡散層を、ゲー
ト電極層からの不純物拡散により形成するので、ゲート
電極層にドープされる不純物濃度と、拡散現象を生じさ
せる熱処理温度および熱処理時間などを制御することに
より、半導体層に形成されるドレイン領域の一部となる
不純物拡散層の領域長を制御することが可能になる。そ
の結果、このドレイン領域のオフセット長を、ほぼ設計
値通りの最適値に制御することが可能になる。また、本
発明では、半導体層に形成されるオフセットを有するド
レイン領域が、リソグラフィ工程を得て形成されるもの
ではないことから、リソグラフィの合わせズレによりド
レイン領域のオフセット長が変動することはない。した
がって、このようにして製造されたＴＦＴを、ＳＲＡＭ
の負荷トランジスタとして用いた場合に、ソース・ドレ
イン間のリーク電流のばらつきを抑制することが可能に
なり、ＳＲＡＭの品質が安定する。
【図１】本発明の一実施例に係る製造方法で製造される
ＳＲＡＭの負荷トランジスタとして用いられるＴＦＴの
要部概略断面図である。
ＳＲＡＭの負荷トランジスタとして用いられるＴＦＴの
要部概略断面図である。
【図２】図１に示すII-II 線に沿う要部断面図である。
【図３】ＴＦＴの下層側に形成される駆動用トランジス
タと選択用トランジスタの概略平面図である。
タと選択用トランジスタの概略平面図である。
【図４】ＳＲＡＭのメモリセルを示す等価回路図であ
る。
る。
【図５】ＴＦＴのドレイン領域にオフセット構造を採用
した場合の作用を示すグラフである。
した場合の作用を示すグラフである。
【図６】従来の製造方法で製造されるＳＲＡＭの負荷ト
ランジスタとして用いられるＴＦＴの要部概略断面図で
ある。
ランジスタとして用いられるＴＦＴの要部概略断面図で
ある。
【図７】図６に示すVII −VII 線に沿う要部断面図であ
る。
る。
４０…層間絶縁層 ４２…ゲート絶縁層 ５０…半導体層 ５０ａ…分岐半導体層 ５０ｂ…分岐半導体層 ５２，５８…ソース領域 ５４，６０…チャネル領域 ５６，６２…ドレイン領域 ６６，７０…不純物拡散層 ６４，６８…コンタクトホール Ｑ1 ，Ｑ2 …駆動用トランジスタ Ｑ3 ，Ｑ4 …選択用トランジスタ Ｑ5 ，Ｑ6 …負荷トランジスタ（ＴＦＴ） Ｇ01，Ｇ02，Ｇ34，Ｇ05，Ｇ06…ゲート電極層 Ｏ…オフセット長
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/8244 H01L 27/11
Claims (2)
- 【請求項１】 複数のゲート電極層の上に、ゲート絶縁
層を介して薄膜状の半導体層を形成し、一方のゲート電
極層の上に形成される半導体層のドレイン領域が、他方
のゲート電極層に対して、ゲート絶縁層に形成してある
コンタクトホールを介して接続される薄膜トランジスタ
構造の半導体装置を製造する方法において、 上記他方のゲート電極層にドープしてある不純物濃度を
制御し、このゲート電極層にコンタクトホールを通じて
接続される半導体層に、ゲート電極層の不純物を拡散さ
せることにより、この半導体層に、オフセット長を制御
しつつ上記一方のゲート電極層に対するドレイン領域の
不純物拡散層を形成することを特徴とする半導体装置の
製造方法。 - 【請求項２】 半導体基板の表層には、メモリセルのフ
リップフロップ回路を構成する駆動用トランジスタと、
メモリセルの選択を行う選択用トランジスタとを形成
し、この半導体基板の表面には、層間絶縁層を介してメ
モリセルの負荷トランジスタを薄膜トランジスタで形成
する薄膜トランジスタ負荷型スタテックラムの製造方法
において、 上記薄膜トランジスタを構成するゲート電極層にドープ
してある不純物濃度を制御し、このゲート電極層にコン
タクトホールを通じて接続される半導体層に、ゲート電
極層の不純物を拡散させることにより、この半導体層
に、オフセット長を制御しつつ他のゲート電極層に対す
るドレイン領域の不純物拡散層を形成することを特徴と
する薄膜トランジスタ負荷型スタテックラムの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04073395A JP3103910B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04073395A JP3103910B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05235032A JPH05235032A (ja) | 1993-09-10 |
| JP3103910B2 true JP3103910B2 (ja) | 2000-10-30 |
Family
ID=13516972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04073395A Expired - Fee Related JP3103910B2 (ja) | 1992-02-25 | 1992-02-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3103910B2 (ja) |
-
1992
- 1992-02-25 JP JP04073395A patent/JP3103910B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05235032A (ja) | 1993-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |