JP2002217315A

JP2002217315A - メモリ装置及びその製造方法

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Publication number: JP2002217315A
Application number: JP2001006636A
Authority: JP
Inventors: Noboru Itomi; 登井富
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2001-01-15
Filing date: 2001-01-15
Publication date: 2002-08-02
Anticipated expiration: 2021-01-15
Also published as: CN1250355C; JP4029570B2; CN1411926A

Abstract

(57)【要約】【課題】セルサイズの小さいＳＲＡＭセルを含むメモ
リ装置を提供する。また、α線に対して誤動作し難いＳ
ＲＡＭセルを含むメモリ装置を提供する。さらに、その
ようなメモリ装置の製造方法を提供する。【解決手段】半導体基板の主表面に形成されたトレン
チ１００と、トレンチ１００の底部に形成された不純物
拡散領域とトレンチに隣接して形成された不純物拡散領
域とトレンチ１００の側壁に絶縁膜を介して形成された
ゲート電極とによって構成されるトランジスタＱＮ１〜
ＱＮ４及びトランジスタＱＰ１〜ＱＰ４を具備する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スタティックラン
ダムアクセスメモリ（ＳＲＡＭ）セルを含むメモリ装
置、及び、その製造方法に関する。

【０００２】

【従来の技術】従来から、ＳＲＡＭセルを含むメモリ装
置においては、多くのメモリセルを１つのチップ上に形
成するためにメモリセルのセルサイズを縮小すること
や、α線によるソフトエラーに対する対策が課題となっ
ている。α線は自然に存在する放射線であるが、特にセ
ラミック系のパッケージやモールドからも放射されるた
め、早急に解決することが必要とされている。

【０００３】従来のＳＲＡＭセルの構成について、図２
２を参照しながら説明する。図２２に示す通り、ＳＲＡ
Ｍセル１は、高電位側の電源電位Ｖ_ＤＤと第１及び第２
のストアノードＮ１、Ｎ２との間にドレイン〜ソース経
路がそれぞれ接続されている第１及び第２のＰチャネル
の駆動トランジスタＱＰ１、ＱＰ２と、第１及び第２の
ストアノードＮ１、Ｎ２と接地電位との間にドレイン〜
ソース経路がそれぞれ接続されている第１及び第２のＮ
チャネルの駆動トランジスタＱＮ１、ＱＮ２と、第１及
び第２のストアノードＮ１、Ｎ２と一対のビットライン
ＢＬ、ＢＬバーとの間にドレイン〜ソース経路がそれぞ
れ接続されている第１及び第２のスイッチングトランジ
スタＱＮ３、ＱＮ４とを含んでいる。ここで、トランジ
スタＱＰ１とＱＮ１は第１のインバータＩＮＶ１を構成
し、トランジスタＱＰ２とＱＮ２は第２のインバータＩ
ＮＶ２を構成している。トランジスタＱＰ１及びＱＮ１
のゲートは、第２のストアノードＮ２に接続され、トラ
ンジスタＱＰ２及びＱＮ２のゲートは、第１のストアノ
ードＮ１に接続される。また、トランジスタＱＮ３、Ｑ
Ｎ４のゲートは、ワードラインＷＬに接続される。

【０００４】このようなＳＲＡＭセルは、従来からα線
に対して誤動作（ソフトエラー）し易いという問題があ
った。α線は自然に存在する放射線であるが、特にセラ
ミック系のパッケージやモールドからも放射されるた
め、その対策が必要とされている。

【０００５】ところで、日本国特許出願公開（特開）平
７−１４２６０９号公報には、Ｎ型拡散層とコンタクト
ホールとバリアメタル層とタングステン層とから１つの
ノードを構成し、上記Ｎ型拡散層により、ＮチャネルＭ
ＯＳトランジスタのドレイン領域であるＮ型拡散層と転
送トランジスタのソース・ドレイン領域の一方をなすＮ
型拡散層とを接続することにより、セルサイズの縮小が
容易な構造を有するＣＭＯＳ型メモリセルからなるＳＲ
ＡＭが開示されている。

【０００６】また、特開平７−１３０８７７号公報に
は、完全ＣＭＯＳ型ＳＲＡＭセルにおいて、マスク合わ
せによる影響を受けにくくし、低電圧動作を可能とし、
且つ、セルサイズの縮小化を図るために、ワードトラン
ジスタのゲートを１本のワード線で形成し、上記ワード
線の一方の側に第１のインバータを構成する負荷用トラ
ンジスタ及び駆動トランジスタのゲートを形成し、上記
ワード線の他方の側に第２のインバータを構成する負荷
用トランジスタ及び駆動トランジスタのゲートを形成
し、且つ、上記ワード線はセルの略中央に配置し、該ワ
ード線と各ゲートとを概並行に配置することが開示され
ている。

【０００７】さらに、特開平５−２４２６７９号公報に
は、メモリセルアレイの領域に隣接して複数個配列され
て設けられたワード線ドライブ回路を有するＩＣにおい
て、各ワード線ドライブが、メモリセルアレイのワード
線の電位をプルアップするためのバイポーラトランジス
タとワード線をプルダウンするためのＮチャネルＭＯＳ
トランジスタとを有するバイポーラ−ＮＭＯＳ型であ
り、複数個のワード線ドライブ回路の各バイポーラトラ
ンジスタのコレクタ層を共通に形成することによりチッ
プサイズを縮小することが開示されている。

【０００８】また、特開平９−２９７９９３号公報に
は、それぞれが少なくとも１つの読出しポートを持つマ
トリクス状に配設された複数のメモリセルで構成される
メモリセルアレイと、これら複数のメモリセルアレイの
うち同一行のものに共通接続されたビット線と、複数の
メモリセルのうち、ｎ（ｎ≧２）行のものに共通接続さ
れたビット線とを備え、このｎ本のビット線を共有する
メモリセルのアクセストランジスタの電流駆動能力が
１：２：・・・：２^ｎ−１の関係に設定されるようにす
ることで、ビット線を減少してメモリサイズを小さくす
ることが開示されている。しかしながら、上記の公報に
よれば、ＳＲＡＭセルのサイズが多少縮小されるもの
の、大幅な縮小とはならない。

【０００９】一方、特開平６−８５２０５号公報には、
メモリセルを構成する素子及び配線のレイアウトパター
ンの対称性を損なうことなくセルサイズを縮小し、ソフ
トエラーにも強い構造のＳＲＡＭを実現するために、非
反転ビット線系回路を構成するトランジスタや非反転ビ
ット線等を半導体基板上の第１の平面内に形成し、さら
に、反転ビット線系回路を構成するトランジスタや反転
ビット線等を半導体基板上の第２の平面内に、上記第１
の平面内の非反転ビット線系回路と重なるように形成
し、両回路間をスルーホールにより接続することが開示
されている。

【００１０】また、特開平４−６９９７０号公報には、
メモリセル構造の対称性をくずすことなく、メモリセル
のサイズを小さくし、さらに、ソフトエラーに対して耐
性を持たせるために、一平面上に構成されているトラン
ジスタを２分し、そのおのおのを別チップとして構成
し、ある種の接着方法を用い相対する状態で接合したＳ
ＲＡＭセルの構造が開示されている。

【００１１】さらに、特開平４−３３５５６６号公報に
は、２枚のウェハに溝状の凹部を形成し、この凹部にメ
モリセルを形成すると共に、配線をトレンチ構造の配線
路内で行って２枚のウェハを貼り合わせることにより、
メモリ容量の倍増に伴う半導体メモリの高集積化及び小
型化を可能にすることが開示されている。しかしなが
ら、上記の公報によれば、製造工程においてＳＲＡＭセ
ル等を接着するという工程が必要であり、工程が複雑と
なる他に、歩留まりが低下する恐れがある。

【００１２】特開平６−２１３９９号公報には、負荷素
子としてＰＭＯＳトランジスタを用いた１対のインバー
タを備え、一方のインバータの主記憶ノードと他方のイ
ンバータの負荷ＰＭＯＳトランジスタのゲートとの間に
抵抗を設け、負荷ＰＭＯＳトランジスタのドレインとゲ
ートとの間に容量を設けることにより、ＳＲＡＭのソフ
トエラー耐性を改善し、プロセス的にも容易に形成で
き、且つ、セルサイズの増大も招かないＳＲＡＭセルの
構造が開示されている。

【００１３】また、特開平６−５３３２８号公報には、
多層配線の半導体装置において、一括して形成したコン
タクト開口部内の多層配線間のコンタクト部でのコンタ
クト抵抗を低減するために、コンタクト開口部の内面に
臨む層間絶縁膜を配線層より後退し、突出状態にある配
線層の側面、上面、下面に沿って接続用配線を被着して
接触表面積を増加するように構成することが開示されて
いる。

【００１４】さらに、特開平１０−１９９９９６号公報
には、α線ソフトエラー耐性に優れた高信頼性かつ微細
な完全ＣＭＯＳ形メモリセルを有する半導体集積回路装
置を実現するために、半導体基板の主面に形成された第
１の負荷用ＭＩＳＦＥＴ及びそれと逆の導電形を有する
第１の駆動用ＭＩＳＦＥＴを含む第１のインバータ回路
と、半導体基板の主面に形成された第２の負荷用ＭＩＳ
ＦＥＴ及びそれと逆の導電形を有する第２の駆動用ＭＩ
ＳＦＥＴを含む第２のインバータ回路と、第１及び第２
のインバータ回路にの出力に各々接続される第１及び第
２の転送用ＭＩＳＦＥＴとにより１ビットの情報を記憶
するメモリセルを含む半導体集積回路において、半導体
基板の主面に形成された素子分離領域における、第１の
負荷用ＭＩＳＦＥＴのゲートと第１の駆動用ＭＩＳＦＥ
Ｔのゲートとを接続する第１の配線、及び、第２の負荷
用ＭＩＳＦＥＴとによりのゲートと第２の駆動用ＭＩＳ
ＦＥＴのゲートとを接続する第２の配線の一部に、その
容量を増加するために容量形成領域を設けることが開示
されている。

【００１５】また、特開平１１−１７０２７号公報に
は、定電圧で動作する高速のＳＲＡＭにおいてソフトエ
ラー耐性を向上させるために、半導体基板主面上に絶縁
膜を介して容量を構成する導体膜を形成し、この導体膜
よりも上層の配線層と半導体基板主面の蓄積ノードとな
る半導体領域とを接続するプラグが導体膜を貫通し、該
プラグの側面と導体膜の側面とを接続させ、また、上記
蓄積ノードを構成し、半導体基板主面に形成された半導
体領域と接続する第１の配線層と、該配線層の上層に形
成される第２の配線層とによって容量を形成することが
開示されている。しかしながら、上記の公報によれば、
容量を増加するために設けられた容量形成領域はわずか
であり、大きな効果は期待できない。

【００１６】そこで、上記の点に鑑み、本発明は、サイ
ズの小さいＳＲＡＭセルを含むメモリ装置を提供するこ
とを第１の目的とする。また、本発明は、α線に対して
さらに誤動作の少ないＳＲＡＭセルを含むメモリ装置を
提供することを第２の目的とする。さらに、本発明は、
そのようなメモリ装置の製造方法を提供することを第３
の目的とする。

【００１７】

【課題を解決するための手段】以上の課題を解決するた
め、本発明に係るメモリ装置は、半導体基板と、半導体
基板の主表面に形成されたトレンチと、トレンチの底部
において形成された第１の不純物拡散領域とトレンチに
隣接して形成された第２の不純物拡散領域とトレンチの
側壁に絶縁膜を介して形成されたゲート電極とによって
構成される第１のトランジスタを含む第１のインバータ
と、トレンチの底部において形成された第３の不純物拡
散領域とトレンチに隣接して形成された第４の不純物拡
散領域とトレンチの側壁に絶縁膜を介して形成されたゲ
ート電極とによって構成される第２のトランジスタを含
む第２のインバータであって、データを保持するために
第１のインバータとリング状に接続された第２のインバ
ータと、第１の不純物拡散領域とトレンチに隣接して形
成された第５の不純物拡散領域とトレンチの側壁に絶縁
膜を介して形成されたゲート電極とによって構成され、
第１のインバータの出力と第１の配線との間でスイッチ
ングを行う第３のトランジスタと、第３の不純物拡散領
域とトレンチに隣接して形成された第６の不純物拡散領
域とトレンチの側壁に絶縁膜を介して形成されたゲート
電極とによって構成され、第２のインバータの出力と第
２の配線との間でスイッチングを行う第４のトランジス
タとを具備する。

【００１８】ここで、上記第１のインバータが、トレン
チの底部において形成された第７の不純物拡散領域とト
レンチに隣接して形成された第８の不純物拡散領域とト
レンチの側壁に絶縁膜を介して形成されたゲート電極と
によって構成される第５のトランジスタを含み、上記第
２のインバータが、トレンチの底部において形成された
第９の不純物拡散領域とトレンチに隣接して形成された
第１０の不純物拡散領域とトレンチの側壁に絶縁膜を介
して形成されたゲート電極とによって構成される第６の
トランジスタを含み、上記メモリ装置が、第７の不純物
拡散領域とトレンチに隣接して形成された第１１の不純
物拡散領域とトレンチの側壁に絶縁膜を介して形成され
たゲート電極とによって構成され、上記第１のインバー
タの出力に負荷容量を与える第７のトランジスタと第９
の不純物拡散領域とトレンチに隣接して形成された第１
２の不純物拡散領域とトレンチの側壁に絶縁膜を介して
形成されたゲート電極とによって構成され、上記第２の
インバータの出力に負荷容量を与える第８のトランジス
タとをさらに具備しても良い。

【００１９】また、上記第１〜第４のトランジスタがＮ
チャネルトランジスタであり、第５〜第８のトランジス
タがＰチャネルトランジスタであっても良い。さらに、
上記１つのメモリセルに含まれる第７のトランジスタの
ソース又はドレインが、該１つのメモリセルの第１の側
に隣接する他のメモリセルに含まれる第８のトランジス
タのソース又はドレインに接続され、該１つのメモリセ
ルに含まれる第８のトランジスタのソース又はドレイン
が、該１つのメモリセルの第２の側に隣接する他のメモ
リセルに含まれる第７のトランジスタのソース又はドレ
インに接続されても良い。

【００２０】また、本発明に係るメモリ装置の製造方法
は、半導体基板において活性化領域を画定するための素
子分離膜が形成される素子分離トレンチを形成するステ
ップ（ａ）と、トランジスタが形成されるトレンチを形
成するステップ（ｂ）と、ステップ（ｂ）において形成
されたトレンチの側壁に複数のトランジスタのゲート絶
縁膜及びゲート電極を形成するステップ（ｃ）と、ステ
ップ（ｂ）において形成されたトレンチの底部及び隣接
部に不純物を拡散することにより複数のトランジスタの
ソース又はドレイン領域を形成するステップ（ｄ）と、
ゲート電極の上にそれぞれ絶縁膜を介して多層の配線層
を形成して複数のトランジスタを接続することにより、
データを保持するためにリング状に接続された第１及び
第２のインバータと、第１のインバータの出力と第１の
配線との間でスイッチングを行う第１のトランジスタ
と、第２のインバータの出力と第２の配線との間でスイ
ッチングを行う第２のトランジスタとを構成するステッ
プ（ｅ）とを具備する。ここで、ステップ（ｅ）が、第
１のインバータの出力に負荷容量を与える第３のトラン
ジスタと、第２のインバータの出力に負荷容量を与える
第４のトランジスタとを構成するステップをさらに含ん
でも良い。

【００２１】本発明によれば、半導体基板に形成された
トレンチに縦構造のＭＯＳトランジスタを形成するの
で、セルサイズが小さく、α線に対して誤動作し難いＳ
ＲＡＭを含むメモリ装置を実現することができる。

【００２２】

【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。また、本実
施例ではＣＭＯＳのＳＲＡＭセルを例として説明する
が、本発明は一般的なＳＲＡＭセルについて有効なもの
である。

【００２３】図１は、本発明の第１の実施形態に係るメ
モリ装置に含まれるＳＲＡＭセルの回路図である。ま
た、図２は、本発明の第１の実施形態に係るメモリ装置
に含まれるＳＲＡＭセルのレイアウト図である。さら
に、図３の（ａ）は図２のＡ−Ａ’における断面図であ
り、図３の（ｂ）は図２のＢ−Ｂ’における断面図であ
り、図３の（ｃ）は図２のＣ−Ｃ’における断面図であ
り、図３の（ｄ）は図２のＤ−Ｄ’における断面図であ
る。また、図４の（ｅ）は図２のＥ−Ｅ’における断面
図であり、図４の（ｆ）は図２のＦ−Ｆ’における断面
図である。なお、図３及び図４において、ゲート絶縁膜
及び層間絶縁膜は省略している。

【００２４】本実施形態におけるメモリ装置は、ＳＲＡ
Ｍセルを縦構造ＭＯＳトランジスタにより構成したもの
である。即ち、半導体基板に形成したトレンチ内の側壁
にゲート電極を形成し、さらに、ローカル配線及びワー
ドラインＷＬをトレンチ内に形成してある。

【００２５】図１において、ＳＲＡＭセル１０は、リン
グ接続された第１及び第２のインバータＩＮＶ１、ＩＮ
Ｖ２を含むフリップフロップ回路と、このフリップフロ
ップ回路に接続された第１及び第２のＮチャネルのスイ
ッチングトランジスタＱＮ３、ＱＮ４と、第１及び第２
のストアノードＮ１、Ｎ２に容量を持たせるために付加
された第１及び第２のＰチャネルのトランジスタＱＰ
３、ＱＰ４とを含んでいる。第１のインバータＩＮＶ１
は、ＰチャネルのトランジスタＱＰ１とＮチャネルのト
ランジスタＱＮ１を含み、第２のインバータＩＮＶ２
は、ＰチャネルのトランジスタＱＰ２とＮチャネルのト
ランジスタＱＮ２を含む。トランジスタＱＰ３のソース
又はドレインは、ストアノードＮ１に接続される。ま
た、トランジスタＱＰ３のゲートも、ストアノードＮ１
に接続される。トランジスタＱＰ４も同様に、ストアノ
ードＮ２に接続される。

【００２６】図２には、互いに隣接するＳＲＡＭセル１
０とＳＲＡＭセル１１とが表されている。図２に示すよ
うに、半導体基板には、Ｎチャネルトランジスタのソー
ス、ドレイン、ゲートを形成するための活性化領域４０
と、Ｐチャネルトランジスタのソース、ドレイン、ゲー
トを形成するための活性化領域５０とがそれぞれ連続し
て形成され、活性化領域４０及び５０に対して垂直な方
向に、縦型ＭＯＳトランジスタが形成される縦型ＭＯＳ
用トレンチ１００や２００が形成されている。トレンチ
１００の内側には、ＳＲＡＭセル１０を形成するトラン
ジスタＱＮ１〜ＱＮ４及びＱＰ１〜ＱＰ４のゲート電極
（ポリシリコン）と、ローカル配線ＬＩ１及びＬＩ２
と、ワードラインＷＬ０とが配置されている。同様に、
トレンチ２００の内側には、ＳＲＡＭセル１１を形成す
るトランジスタＱＮ１’〜ＱＮ４’及びＱＰ１’〜ＱＰ
４’のゲート電極（ポリシリコン）と、ローカル配線Ｌ
Ｉ３及びＬＩ４と、ワードラインＷＬ１とが配置されて
いる。また、ワードラインＷＬ０やＷＬ１に対して直交
する方向に、低電位側の電源配線（一般的には接地配
線）ＧＮＤと、高電位側の電源配線ＶＤＤと、ビットラ
インＢＬ及び反転ビットラインＢＬバーとが配置されて
いる。

【００２７】図３に示すように、トレンチ１００や２０
０の側壁には、ゲート絶縁膜を介してゲート電極が形成
されている。また、ゲート電極の上面及び一方の側面に
は１層目層間絶縁膜が形成され、ゲート電極と１層目配
線とを絶縁している。図３の（ｃ）においては、１層目
絶縁膜開口ＨＡ１及びＨＡ２を形成するために層間絶縁
膜が除去され、ゲート電極と１層目配線とが接続されて
いる。

【００２８】１層目配線は、ゲート電極の上部〜ゲート
電極の側部〜トレンチの底部にわたって配置されてい
る。１層目配線はローカル配線ＬＩ１、ＬＩ２、・・・
を形成しており、トレンチの底部に配置された部分によ
ってストアノードＮ１及びＮ２が形成される。なお、１
層目配線はトレンチの内部に配置されているため、図４
の断面図には示されていない。

【００２９】２層目配線は、図３に示すように、１層目
配線の内側に、２層目層間絶縁膜を介して形成されてい
る。ここで、図３において、２層目配線は矩形に形成さ
れているが、Ｕ字型に形成されても良い。図３の（ａ）
においては、２層目絶縁膜開口ＨＢ１やＨＢ３を形成す
るために層間絶縁膜は除去され、ゲート電極と２層目配
線とが接続されている。２層目配線はワードラインＷＬ
０やＷＬ１を形成しており、複数のＳＲＡＭセルにわた
って配置されている。なお、２層目配線はトレンチの内
部に配置されているため、図４の断面図には示されてい
ない。

【００３０】３層目配線（金属配線）は、半導体基板の
上面に形成された３層目層間絶縁膜の上層に形成されて
いる。即ち、３層目配線はトレンチ１００及び２００の
外部に形成される。図３の（ｂ）や図３の（ｄ）に示す
ように、３層目絶縁膜開口ＨＣ１、ＨＣ２、・・・にお
いては３層目層間絶縁膜は除去され、半導体基板と３層
目配線とが接続されている。３層目配線は、接地配線Ｇ
ＮＤと、高電位側の電源配線ＶＤＤと、ビットラインＢ
Ｌ及び反転ビットラインＢＬバーを形成している。

【００３１】図３の（ｂ）に示す活性化領域４０にはＮ
型拡散層４０ａ、４０ｂ、・・・が形成され、これらは
Ｎチャネルトランジスタのソース又はドレインを形成し
ている。また、図３の（ｄ）に示す活性化領域５０には
Ｐ型拡散層５０ａ、５０ｂ、・・・が形成され、これら
はＰチャネルトランジスタのソース又はドレインを形成
している。

【００３２】図４の（ｅ）及び（ｆ）を参照すると、素
子分離膜６０が活性化領域４０と５０を画定している。
また、接地配線ＧＮＤと、高電位側の電源配線ＶＤＤ
と、ビットラインＢＬ及び反転ビットラインＢＬバーと
は、３層目配線に含まれている。なお、縦型ＭＯＳ用ト
レンチは、素子分離膜６０よりも浅く形成されるため、
図４には示されていない。

【００３３】図３の（ｂ）に示すように、ＳＲＡＭセル
１０において、トランジスタＱＮ１は、活性化領域４０
（図２参照）のトレンチ１００の下部に形成されたＮ型
拡散層４０ｂと、半導体基板上部に形成されたＮ型拡散
層４０ｃとにより形成される。トランジスタＱＮ１のソ
ースは開口ＨＣ２を介して接地配線ＧＮＤに接続され、
トランジスタＱＮ１のドレインはストアノードＮ１に接
続されている。また、トランジスタＱＮ１のゲートは、
開口ＨＡ３を介してストアノードＮ２（図２参照）に接
続される。

【００３４】トランジスタＱＮ３は、トランジスタＱＮ
１のドレイン領域との共通部分であるＮ型拡散層４０ｂ
と、半導体基板上部に形成されたＮ型拡散層４０ａとを
含む。トランジスタＱＮ３のソース・ドレインの一方は
開口ＨＣ１を介してビットラインＢＬに接続され、トラ
ンジスタＱＮ３のソース・ドレインの他方は、ストアノ
ードＮ１に接続される。また、トランジスタＱＮ３のゲ
ートは、図３の（ａ）に示すトレンチ１００に形成され
た開口ＨＢ１を介してワードラインＷＬ０に接続され
る。

【００３５】トランジスタＱＰ１は、図３の（ｄ）に示
すように、活性化領域５０（図２参照）のトレンチ１０
０の下部に形成されたＰ型拡散層５０ｂと、半導体基板
上部に形成されたＰ型拡散層５０ｃとを含む。トランジ
スタＱＰ１のソースは開口ＨＣ４を介して高電位側の電
源電圧ＶＤＤに接続され、トランジスタＱＰ１のドレイ
ンは、トレンチ１００の底部に形成されたストアノード
Ｎ１に接続される。また、トランジスタＱＰ１のゲート
は、図２に示す開口ＨＡ２を介してストアノードＮ２に
接続される。

【００３６】トランジスタＱＰ３は容量を形成するため
に付加されたトランジスタであり、図３の（ｄ）に示す
ように、トランジスタＱＰ１のドレイン領域との共通部
分であるＰ型拡散層５０ｂと、半導体基板上部に形成さ
れたＰ型拡散層５０ａとを含む。トランジスタＱＰ３の
ソース・ドレインの一方はストアノードＮ１に接続され
る。また、トランジスタＱＰ３のゲートは、図２及び図
３の（ｃ）に示す開口ＨＡ１を介してストアノードＮ１
に接続される。さらに、トランジスタＱＰ３のソース・
ドレインの他方は、Ｐチャネル拡散領域５０ａを共有す
ることにより、隣接するＳＲＡＭセルに容量を形成する
ために付加されたトランジスタのソース・ドレインの一
方に接続される。

【００３７】ＳＲＡＭセル１０は、上記のトランジスタ
ＱＮ１、ＱＮ３、ＱＰ１、ＱＰ３と、これらと対称とな
るように形成されるトランジスタＱＮ２、ＱＮ４、ＱＰ
２、ＱＰ４（図２参照）とを含んでいる。

【００３８】さらに、ＳＲＡＭセル１０をミラー反転す
ることにより、隣接するＳＲＡＭセルを形成することが
できる。例えば、ＳＲＡＭセル１０をＦ−Ｆ’に対して
ミラー反転すると、ＳＲＡＭセル１１が形成される。ま
た、ＳＲＡＭセル１０とＳＲＡＭセル１１とをＡ−Ａ’
に対してミラー反転すると、上下に隣接するＳＲＡＭセ
ルの間でそれぞれワードラインや２層目絶縁膜開口を共
有することができる。

【００３９】本実施形態によれば、ＳＲＡＭセルのサイ
ズを、従来の約半分にすることができる。また、ストア
ノードに容量を持たせるために付加したトランジスタに
よりα線等の放射により発生するノイズ電荷が吸収され
るので、α線等に対して誤動作しにくいＳＲＡＭセルを
含むメモリ装置を実現することができる。

【００４０】次に、本発明の第２の実施形態に係るメモ
リ装置について、図５〜図７を参照しながら説明する。
図５は、本実施形態に係るメモリ装置に含まれるＳＲＡ
Ｍセルのレイアウトを示す平面図である。また、図６の
（ａ）は図５のＡ−Ａ’における断面図であり、図６の
（ｂ）は図５のＢ−Ｂ’における断面図であり、図６の
（ｃ）は図５のＣ−Ｃ’における断面図であり、図６の
（ｄ）は図５のＤ−Ｄ’における断面図である。さら
に、図７の（ｅ）は図５のＥ−Ｅ’における断面図であ
り、図７の（ｆ）は図５のＦ−Ｆ’における断面図であ
る。

【００４１】本実施形態に係るメモリ装置は、本発明の
第１の実施形態に係るメモリ装置のレイアウトにおい
て、接地配線とビットライン又は反転ビットラインとの
配置を交換したものである。このように配置することに
より、隣接するＳＲＡＭセルとの間で接地配線を共有す
ることができる。

【００４２】図５に示すＳＲＡＭセル１０及びＳＲＡＭ
セル１１において、接地配線ＧＮＤはビットラインＢＬ
及び反転ビットラインＢＬバーの外側に配置されてい
る。また、図６の（ａ）には、第１の実施形態の場合
（図３の（ａ）参照）と異なり、接地配線ＧＮＤが示さ
れている。さらに、図７の（ｅ）及び（ｆ）において
も、接地配線ＧＮＤとビットラインＢＬ及び反転ビット
ラインＢＬバーとの配置が、図４の（ｅ）及び（ｆ）と
異なっていることが分かる。

【００４３】図８に、本実施形態におけるＳＲＡＭセル
を複数配置したレイアウトを示す。ＳＲＡＭセル１４〜
１７は、ＳＲＡＭセル１０〜１３をＡ−Ａ’に対してミ
ラー反転して形成したものであり、例えばＳＲＡＭセル
１０とＳＲＡＭセル１４のように上下に隣接するセル
は、トレンチを共有している。図８に示す通り、ＳＲＡ
Ｍセル１０〜１３とＳＲＡＭセル１４〜１７とは、接地
配線ＧＮＤ１を共有している。また、上下に隣接するセ
ルは、ワードラインや開口を共有している。

【００４４】本実施形態によれば、隣接するＳＲＡＭセ
ルとの間で接地配線やワードラインを共有することがで
きるので、ＳＲＡＭセルを含むメモリ装置のサイズを縮
小することができる。

【００４５】次に、本発明の第３の実施形態に係るメモ
リ装置について、図９及び図１０を参照しながら説明す
る。図９は、本実施形態に係るメモリ装置に含まれるＳ
ＲＡＭセルのレイアウトを示す平面図である。また、図
１０は図９のＣ−Ｃ’における断面図である。本実施形
態に係るＳＲＡＭセルは、１層目絶縁膜開口を活性化領
域上に設けたものである。

【００４６】図９に示すように、ゲート電極とローカル
配線ＬＩ１との接続口である開口ＨＡ１とＨＡ２とＨＡ
３とは、Ｐ型拡散層５０上に形成されている。また、図
１０において、開口ＨＡ１は、トレンチ１００に形成さ
れた一方の側壁部に形成されている。また、開口ＨＡ２
は、トレンチ２００に形成された他方の側壁部に形成さ
れている。このように配置することにより、活性化領域
４０と活性化領域５０との間の領域を狭くすることがで
き、ＳＲＡＭセルのサイズをさらに縮小することができ
る。

【００４７】本発明の第１〜第３の実施形態に係るＳＲ
ＡＭセルは、従来のＳＲＡＭセルのレイアウトと比較し
て、ストアノードに付加される容量が増加している。図
１１は、図２又は図５又は図９のＢ−Ｂ’における断面
を示している。

【００４８】図１１において、容量Ｃ１は、ゲート電極
（ポリシリコン）とローカル配線ＬＩ１との間に形成さ
れている。また、容量Ｃ２は、ローカル配線ＬＩ１と２
層目配線であるワードラインＷＬとの間に形成されてい
る。

【００４９】これらの容量は、ゲート電極とローカル配
線ＬＩ１との間の１層目層間絶縁膜、及び、ローカル配
線ＬＩ１とワードラインＷＬとの間の２層目層間絶縁膜
の厚さを、ワードラインＷＬと金属配線との間の３層目
層間絶縁膜の厚さ、即ち、図１１に示す厚さｘよりも薄
く形成すると良い。望ましくは、ゲート電極と半導体基
板との間に形成されるゲート絶縁膜、即ち、図１１に示
す厚さｙ以上とする。また、容量Ｃ１及びＣ２を形成す
る層間絶縁膜は、酸化珪素か窒化珪素か、又は、酸化珪
素と窒化珪素との積層構造により形成することができ
る。なお、容量Ｃ１及びＣ２を形成する層間絶縁膜は、
ＤＲＡＭに用いられる容量と同様の絶縁膜と構造により
形成しても良い。

【００５０】このように、第１〜第３の実施形態におい
ては、ＭＯＳ部分以外にも、ＳＲＡＭセルのゲート電極
とローカル配線との間や、ローカル配線とワードライン
との間等に容量を形成することができるので、ＳＲＡＭ
セル全体の容量を大きくすることができ、α線等による
ソフトエラーに対する耐久性を上げることができる。

【００５１】次に、本発明の一実施形態に係るメモリ装
置の製造方法について、図１２〜図２１を参照しながら
説明する。図１２は、メモリ装置の製造方法を示すフロ
ーチャートであり、図１３〜図２１は、各ステップにお
いて用いられるマスク及びメモリ装置の製造過程を示す
平面図である。ここでは、本発明の第２の実施形態に係
るメモリ装置のＳＲＡＭセルのレイアウトを例として示
す。また、ここで説明に用いる半導体基板はＰ型である
とする。

【００５２】図１２を参照すると、まず、ステップＳ１
において、洗浄等の処理を施した半導体基板に対して、
フォトリソグラフィ技術により、図１３に示すマスクを
用いてトレンチを形成し、該トレンチに絶縁膜を埋め込
んで素子分離トレンチとする。さらに、領域５０に対し
てリンイオン等を注入することにより、Ｐチャネルトラ
ンジスタを形成するための活性化領域を形成する。ま
た、領域４０は、Ｎチャネルトランジスタを形成するた
めの活性化領域である。

【００５３】次に、ステップＳ２において、図１４に示
すマスクを用いてフォトリソグラフィにより縦型ＭＯＳ
トランジスタ用のトレンチを形成する。該トレンチは、
ステップＳ１において形成した素子分離トレンチよりも
浅く形成する。

【００５４】次に、ステップＳ３において、ゲート絶縁
膜及びゲート電極を形成する。即ち、ステップＳ２にお
いて形成した縦型ＭＯＳトランジスタ用のトレンチ内の
側壁に熱酸化法によりゲート絶縁膜を成長させ、さら
に、ＣＶＤ（ｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓ
ｉｔｅ）法（化学気相成長法）によりポリシリコン膜を
成長させる。この後で、図１５に示すマスクを用いてフ
ォトリソグラフィとエッチングにより不要部分を除去す
る。

【００５５】次に、ステップＳ４において、トランジス
タのソース及びドレインを形成する。即ち、図１６に示
すように、ステップＳ１において素子分離膜により画定
された活性化領域４０に、例えばヒ素イオン等を注入し
て、Ｎチャネルトランジスタのソース又はドレインとな
るＮ型拡散層を形成する。また、活性化領域５０には、
例えばボロンイオン等を注入して、Ｐチャネルトランジ
スタのソース又はドレインとなるＰ型拡散層を形成す
る。

【００５６】次に、ステップＳ５において、１層目層間
絶縁膜及び接続部の開口を形成する。即ち、ステップＳ
３において形成したゲート電極の上部及び側部にＣＶＤ
法等により１層目層間絶縁膜を形成し、図１７に示すマ
スクを用いてフォトリソグラフィとエッチングにより、
縦型ＭＯＳのゲート電極とローカル配線とを接続する開
口となる部分の層間絶縁膜を除去する。

【００５７】次に、ステップＳ６において、ローカル配
線を形成する。縦型ＭＯＳ用トレンチ内に１層目配線を
形成した後で、図１８に示すマスクを用いて、フォトリ
ソグラフィとエッチングにより切断する部分を除去し
て、ローカル配線を形成する。

【００５８】次に、ステップＳ７において、２層目層間
絶縁膜及び接続部の開口及びワードラインを形成する。
即ち、縦型ＭＯＳ用トレンチの内部に、ＣＶＤ法等によ
り２層目層間絶縁膜を形成した後で、図１９に示すマス
クを用いてフォトリソグラフィとエッチングにより、ゲ
ート電極と２層目配線であるワードラインとを接続する
開口となる部分の層間絶縁膜を除去し、さらに、縦型Ｍ
ＯＳ用のトレンチ内に、２層目配線であるワードライン
を形成する。

【００５９】次に、ステップＳ８において、ＣＶＤ法等
により基板の表面に３層目層間絶縁膜を形成し、図２０
に示すマスクを用いてフォトリソグラフィとエッチング
により開口となる部分の層間絶縁膜を除去することによ
り、基板と金属配線との間の層間絶縁膜及び開口を形成
する。

【００６０】次に、ステップＳ９において、金属配線を
形成する。即ち、アルミニウム等の金属膜をスパッタ法
等により形成した後で、図２１に示すマスクを用いてフ
ォトリソグラフィとエッチングにより不要な部分を除去
する。

【００６１】このようにして、縦型ＭＯＳトランジスタ
によるＳＲＡＭセルを実現することができる。また、Ｓ
ＲＡＭセル内においてワードラインを形成するため、ワ
ードラインを形成するためのマスクが不要となる等、使
用するマスクを減らすことができ、さらに、微細用マス
クを少なくすることもできる。

【００６２】

【発明の効果】以上述べた様に、本発明によれば、縦型
ＭＯＳトランジスタによって構成されるＳＲＡＭセルを
実現できるので、メモリ装置のサイズを大幅に縮小する
ことができる。また、隣接するＳＲＡＭセルの間で配線
を共有させることにより、メモリ装置のサイズをさらに
縮小することができる。さらに、トランジスタの容量を
ストアノードに付加することにより、α線による影響を
いっそう受けにくいＳＲＡＭセルを実現できる。

【図面の簡単な説明】

【図１】本発明の第１〜第３の実施形態に係るメモリ装
置に含まれるＳＲＡＭセルの回路図である。

【図２】本発明の第１の実施形態に係るメモリ装置に含
まれるＳＲＡＭセルのレイアウトを示す平面図である。

【図３】図２のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−
Ｄ’の各位置における断面図である。

【図４】図２のＥ−Ｅ’、Ｆ−Ｆ’の各位置における断
面図である。

【図５】本発明の第２の実施形態に係るメモリ装置に含
まれるＳＲＡＭセルのレイアウトを示す平面図である。

【図６】図５のＡ−Ａ’、Ｂ−Ｂ’、Ｃ−Ｃ’、Ｄ−
Ｄ’の各位置における断面図である。

【図７】図５のＥ−Ｅ’、Ｆ−Ｆ’の各位置における断
面図である。

【図８】本発明の第２の実施形態に係るメモリ装置に含
まれるＳＲＡＭセルを上下及び左右に配置した例を示す
平面図である

【図９】本発明の第３の実施形態に係るメモリ装置に含
まれるＳＲＡＭセルのレイアウトを示す平面図である。

【図１０】図９のＣ−Ｃ’の位置における断面図であ
る。

【図１１】本発明の第１〜第３の実施形態に係るメモリ
装置に含まれるＳＲＡＭセルに形成された容量を示す断
面図である。

【図１２】本発明の第１の実施形態に係るメモリ装置の
製造方法を示すフローチャートである。

【図１３】図１２のステップＳ１において用いられるマ
スクと、形成された素子分離トレンチを示す平面図であ
る。

【図１４】図１２のステップＳ２において用いられるマ
スクと、形成された縦型ＭＯＳ用トレンチを示す平面図
である。

【図１５】図１２のステップＳ３において用いられるマ
スクと、形成された縦型ＭＯＳのゲート電極を示す平面
図である。

【図１６】図１２のステップＳ４において形成されるＮ
型及びＰ型拡散層を示す断面図である。

【図１７】図１２のステップＳ５において用いられるマ
スクと、形成された１層目開口を示す平面図である。

【図１８】図１２のステップＳ６において用いられるマ
スクと、形成された１層目配線を示す平面図である。

【図１９】図１２のステップＳ７において用いられるマ
スクと、形成された２層目開口及び２層目配線を示す平
面図である。

【図２０】図１２のステップＳ８において用いられるマ
スクと、形成された金属配線との接続の開口を示す平面
図である。

【図２１】図１２のステップＳ９において用いられるマ
スクと、形成された３層目配線（金属配線）を示す平面
図である。

【図２２】従来のＳＲＡＭセルを示す回路図である。

【符号の説明】

９〜１７ＳＲＡＭセル４０Ｎチャネルトランジスタを形成する活性化領域４０ａ、４０ｂ、・・・Ｎ型拡散層５０Ｐチャネルトランジスタを形成する活性化領域５０ａ、５０ｂ、・・・Ｐ型拡散層６０素子分離膜１００、２００縦型ＭＯＳ用トレンチ（トレンチ）ＱＮ１〜ＱＮ４、ＱＮ１’〜ＱＮ４’ Ｎチャネルトラ
ンジスタＱＰ１〜ＱＰ４、ＱＰ１’〜ＱＰ４’ Ｐチャネルトラ
ンジスタＨＡ１〜ＨＡ３１層目層間絶縁膜開口ＨＢ１〜ＨＢ３２層目層間絶縁膜開口ＨＣ１、ＨＣ２、・・・３層目層間絶縁膜開口Ｎ１、Ｎ２ストアノードＩＮＶ１、ＩＮＶ２インバータＬＩ１〜ＬＩ４ローカル配線ＷＬ、ＷＬ０〜ＷＬ３ワードラインＶＤＤ高電位側の電源配線ＧＮＤ低電位側の電源配線（接地配線）ＢＬビットラインＢＬバー反転ビットラインＣ、Ｃ１、Ｃ２容量

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板の主表面に形成されたトレンチと、前記トレンチの底部において形成された第１の不純物拡
散領域と、前記トレンチに隣接して形成された第２の不
純物拡散領域と、前記トレンチの側壁に絶縁膜を介して
形成されたゲート電極とによって構成される第１のトラ
ンジスタを含む第１のインバータと、前記トレンチの底部において形成された第３の不純物拡
散領域と、前記トレンチに隣接して形成された第４の不
純物拡散領域と、前記トレンチの側壁に絶縁膜を介して
形成されたゲート電極とによって構成される第２のトラ
ンジスタを含む第２のインバータであって、データを保
持するために前記第１のインバータとリング状に接続さ
れた前記第２のインバータと、前記第１の不純物拡散領域と、前記トレンチに隣接して
形成された第５の不純物拡散領域と、前記トレンチの側
壁に絶縁膜を介して形成されたゲート電極とによって構
成され、前記第１のインバータの出力と第１の配線との
間でスイッチングを行う第３のトランジスタと、前記第３の不純物拡散領域と、前記トレンチに隣接して
形成された第６の不純物拡散領域と、前記トレンチの側
壁に絶縁膜を介して形成されたゲート電極とによって構
成され、前記第２のインバータの出力と第２の配線との
間でスイッチングを行う第４のトランジスタと、を具備
するメモリ装置。
【請求項２】前記第１のインバータが、前記トレンチ
の底部において形成された第７の不純物拡散領域と、前
記トレンチに隣接して形成された第８の不純物拡散領域
と、前記トレンチの側壁に絶縁膜を介して形成されたゲ
ート電極とによって構成される第５のトランジスタを含
み、前記第２のインバータが、前記トレンチの底部において
形成された第９の不純物拡散領域と、前記トレンチに隣
接して形成された第１０の不純物拡散領域と、前記トレンチの側壁に絶縁膜を介して形成されたゲート
電極とによって構成される第６のトランジスタを含み、
前記メモリ装置が、前記第７の不純物拡散領域と、前記トレンチに隣接して
形成された第１１の不純物拡散領域と、前記トレンチの
側壁に絶縁膜を介して形成されたゲート電極とによって
構成され、前記第１のインバータの出力に負荷容量を与
える第７のトランジスタと、前記第９の不純物拡散領域と、前記トレンチに隣接して
形成された第１２の不純物拡散領域と、前記トレンチの
側壁に絶縁膜を介して形成されたゲート電極とによって
構成され、前記第２のインバータの出力に負荷容量を与
える第８のトランジスタと、をさらに具備する請求項１
記載のメモリ装置。
【請求項３】前記第１〜第４のトランジスタがＮチャ
ネルトランジスタであり、前記第５〜第８のトランジス
タがＰチャネルトランジスタであることを特徴とする請
求項２記載のメモリ装置。
【請求項４】１つのメモリセルに含まれる第７のトラン
ジスタのソース又はドレインが、前記１つのメモリセル
の第１の側に隣接する他のメモリセルに含まれる第８の
トランジスタのソース又はドレインに接続され、前記１
つのメモリセルに含まれる第８のトランジスタのソース
又はドレインが、前記１つのメモリセルの第２の側に隣
接する他のメモリセルに含まれる第７のトランジスタの
ソース又はドレインに接続されていることを特徴とする
請求項２又は３記載のメモリ装置。
【請求項５】半導体基板において活性化領域を画定す
るための素子分離膜が形成される素子分離トレンチを形
成するステップ（ａ）と、トランジスタが形成されるトレンチを形成するステップ
（ｂ）と、ステップ（ｂ）において形成されたトレンチの側壁に複
数のトランジスタのゲート絶縁膜及びゲート電極を形成
するステップ（ｃ）と、ステップ（ｂ）において形成されたトレンチの底部及び
隣接部に不純物を拡散することにより複数のトランジス
タのソース又はドレイン領域を形成するステップ（ｄ）
と、前記ゲート電極の上にそれぞれ絶縁膜を介して多層の配
線層を形成して前記複数のトランジスタを接続すること
により、データを保持するためにリング状に接続された
第１及び第２のインバータと、前記第１のインバータの
出力と第１の配線との間でスイッチングを行う第１のト
ランジスタと、前記第２のインバータの出力と第２の配
線との間でスイッチングを行う第２のトランジスタとを
構成するステップ（ｅ）と、を具備するメモリ装置の製
造方法。
【請求項６】ステップ（ｅ）が、前記第１のインバー
タの出力に負荷容量を与える第３のトランジスタと、前
記第２のインバータの出力に負荷容量を与える第４のト
ランジスタとを構成するステップを含むことを特徴とす
る請求項５記載のメモリ装置の製造方法。