WO2022249855A1 - 半導体装置およびその製造方法 - Google Patents

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semiconductor device
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光央 岡本
惇 八尾
弘 佐藤
信介 原田
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国立研究開発法人産業技術総合研究所
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    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present invention relates to a semiconductor device and its manufacturing method, and for example, to a technology effectively applied to a semiconductor device using a SiC substrate and its manufacturing method.
  • SiC silicon carbide
  • Fig. of Patent Document 1. 6 and Fig. 7 discloses a semiconductor device in which a vertical power MOSFET having a planar gate structure and a CMOS gate driver for driving the vertical power MOSFET are mounted on a SiC substrate.
  • a CMOS gate driver has a configuration in which an n-type MOSFET and a p-type MOSFET are connected in series.
  • FIG. 1 of Patent Document 2 discloses a trench MOSFET having an n layer 15b, an n ⁇ layer 15a, and a p-type channel region 16 formed using epitaxial growth and ion implantation. By setting the impurity concentration ratio of 15a within a desired range, the short channel effect is suppressed.
  • Patent Document 3 describes a semiconductor device in which a CMOS gate driver and a vertical p-type power MOS with a trench gate structure are monolithically integrated, mainly in a silicon-based semiconductor.
  • Non-Patent Document 1 discloses a p-type MOSFET structure of SiC, and describes that threshold voltage and mobility can be adjusted by a buried channel structure (EBC: Epitaxial Burried Channel) provided in a p-type epitaxial growth layer.
  • EBC Epitaxial Burried Channel
  • Patent document 1 discloses integration of a CMOS gate driver and a power transistor for the same purpose, but sufficient consideration is not given to structural matching between the power transistor and the gate driver, and there is a problem in cost reduction. rice field.
  • a semiconductor device includes a stacked semiconductor substrate in which an n-type drift layer, a p-type buried base layer and a p-type base layer are stacked on an n-type semiconductor substrate, and a power transistor, an n-type transistor and a p-type transistor are provided on the stacked semiconductor substrate.
  • a semiconductor device having transistors wherein a power transistor has a trench gate electrode penetrating a base layer, a p-type transistor is formed in an n-type well region formed in the base layer, and an n-type transistor is: Formed in a p-type well region further formed in the base layer or in the n-type well region, the p-type impurity concentration of the buried channel region of the p-type transistor is equal to the p-type impurity concentration of the base layer.
  • a method of manufacturing a semiconductor device includes a step of preparing a semiconductor substrate having a first main surface including a power transistor region and a CMOS region and a second main surface facing the first main surface; forming an n-type drift layer on the first main surface of the by epitaxial growth; selectively forming a p-type buried base layer on the drift layer by ion implantation; forming a p-type base layer by epitaxial growth in the CMOS region; forming an n-type well region by ion implantation in the CMOS region; forming a trench; forming a power transistor in a power transistor region by providing a power source region in a base layer; providing a trench gate insulating film and a trench gate electrode in a trench; , a first source region, a buried channel region and a first drain region, and a first gate insulating film and a first gate electrode are provided on the buried channel region to form a p-type MOSFET, and in the
  • FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment
  • FIG. 2 is an equivalent circuit diagram of the semiconductor device of this embodiment
  • FIG. FIG. 4 is a diagram showing the relationship between gate voltage and drain current of an n-type transistor and a p-type transistor according to the present embodiment
  • It is a figure which shows the relationship of the input voltage of a CMOS inverter of this Embodiment, and an output voltage.
  • It is a sectional view showing a manufacturing process of a semiconductor device of this embodiment
  • 7 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 6;
  • FIG. 1 is a cross-sectional view of a semiconductor device according to an embodiment
  • FIG. 1 is a plan view of a semiconductor device according to an embodiment
  • FIG. 2 is an equivalent circuit diagram of the semiconductor device of this embodiment
  • FIG. FIG. 4 is a diagram showing the relationship between gate voltage
  • FIG. 8 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 7;
  • FIG. 9 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 8;
  • FIG. 10 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 9;
  • 11 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 10;
  • FIG. 11 is a cross-sectional view showing the manufacturing process of the semiconductor device continued from FIG. 10;
  • FIG. FIG. 12 is a cross-sectional view showing a manufacturing process of a semiconductor device that is a modification of FIG. 11;
  • 10 is a cross-sectional view of a semiconductor device of Modification 1;
  • FIG. 4 is an equivalent circuit diagram showing an example of countermeasures against false ignition
  • FIG. 11 is a cross-sectional view of a semiconductor device of Modification 2
  • FIG. 11 is a plan view of a semiconductor device of Modification 3
  • FIG. 12 is a plan view for explaining the effect of the semiconductor device of Modification 3
  • FIG. 11 is a plan view of a semiconductor device of Modification 4;
  • FIG. 1 is a sectional view of the semiconductor device of this embodiment
  • FIG. 2 is a plan view of the semiconductor device of this embodiment
  • FIG. 3 is an equivalent circuit diagram of the semiconductor device of this embodiment.
  • FIG. 4 is a diagram showing the relationship between the gate voltage and the drain current of the n-type transistor and the p-type transistor of this embodiment
  • FIG. 5 is a diagram showing the relationship between the input voltage and the output voltage of the CMOS inverter of this embodiment.
  • FIG. 1 is a cross-sectional view taken along lines AA', BB' and CC' of FIG. 2, and continuously shows the cross-sectional structure of the unit transistor in each region.
  • the semiconductor device 100 includes a power transistor (power MOSFET) UMOS, and a p-type transistor (p-type MOSFET) PMOS and an n-type transistor (n-type MOSFET) NMOS that constitute a gate drive circuit for the power transistor UMOS.
  • the gate drive circuit is a CMOS inverter, the p-type transistor PMOS and the n-type transistor NMOS are connected in series, the source of the p-type transistor PMOS is connected to the CMOS power supply potential VDD, and the source of the n-type transistor NMOS is connected to the CMOS reference potential VSS.
  • the power transistor UMOS has its source connected to the power source Vs and its drain connected to the power drain Vd.
  • the gate of the p-type transistor PMOS and the gate of the n-type transistor NMOS are connected to the input signal Vin, and the drain of the p-type transistor PMOS and the drain of the n-type transistor NMOS are connected to the gate of the power transistor UMOS.
  • the output Vout of the driving circuit having the CMOS inverter configuration is input to the gate of the power transistor UMOS as the input signal Vg of the power transistor UMOS.
  • the semiconductor device 100 includes an input signal terminal TVin, a CMOS reference potential terminal TVSS, a CMOS power potential terminal TVDD, power source terminals TVs, a CMOS area ARC and a power transistor area ARU.
  • the CMOS region ARC is arranged in the central portion, and on one side (left side) of the CMOS region ARC, there are an input signal terminal TVin, a CMOS reference potential terminal TVSS, a CMOS power supply potential terminal TVDD, and a CMOS region ARC.
  • a power transistor area ARU is arranged on the other side (right side) of the .
  • the power source TVs is located within the power transistor area ARU and above the power transistor UMOS shown in FIG.
  • the CMOS area (drive circuit area) ARC includes multiple PMOS areas ARP and multiple NMOS areas ARN.
  • a large number of p-type transistors PMOS are arranged in the X direction in the PMOS region ARP. That is, a large number of gate electrodes EGP extending, for example, 100 ⁇ m in the Y direction orthogonal to the X direction are arranged in the X direction, and the drain region RDP and the source region RSP shown in FIG. 1 are arranged so as to sandwich each gate electrode EGP. are placed.
  • the X direction is the gate length direction of the p-type transistor PMOS
  • the Y direction is the gate width direction
  • many p-type transistor PMOS are connected in parallel, they can be regarded as one p-type transistor PMOS.
  • redundant description is omitted, a large number of n-type transistors NMOS arranged in the NMOS region ARN have the same configuration as the p-type transistor PMOS described above.
  • the plurality of PMOS regions ARP and the plurality of NMOS regions ARN are alternately arranged in the Y direction.
  • the plurality of p-type transistors PMOS formed in the CMOS region ARC constitute one p-type transistor PMOS with a high amplification gain as a whole. is doing.
  • a plurality of n-type transistors NMOS formed in the CMOS region ARC also constitute one n-type transistor NMOS having a high amplification gain.
  • the PMOS regions ARP and NMOS regions ARN are alternately arranged in multiple stages in the Y direction, the present invention is not limited to this, and a plurality of PMOS regions ARP and a plurality of NMOS regions ARN may be collectively arranged. Further, the amplification gain ratio may be adjusted by adjusting the stage number ratio between the PMOS region ARP and the NMOS region ARN.
  • a large number of power transistors UMOS are arranged in the power transistor region ARU, and as shown in FIG. A region RSU is provided.
  • a large number of trench grooves TG (in other words, gate electrodes EGU) extend in the X direction, and source regions RSU are arranged on both sides of each trench groove TG in the Y direction. there is That is, the source region RSU also extends in the X direction along the trench groove TG.
  • a large number of source regions RSU extending in the X direction are connected to each other by metal wiring (source electrodes ESU in FIG. 1), and a large number of gate electrodes EGU extending in the X direction are also different from the source electrodes ESU. Connected with metal wiring.
  • the extending direction of the trench groove TG is the X direction (in other words, the direction orthogonal to the extending direction of the gate electrode EGN of the n-type transistor NMOS and the gate electrode EGP of the p-type transistor PMOS), it is not limited to this. Instead, it may be the Y direction (in other words, the direction parallel to the extending direction of the gate electrode EGN of the n-type transistor NMOS and the gate electrode EGP of the p-type transistor PMOS).
  • a semiconductor device 100 includes a power transistor area ARU and a CMOS area (drive circuit area) ARC.
  • a transistor PMOS is formed.
  • the power transistor UMOS is a trench gated power MOSFET with gate, source and drain
  • the n-type transistor NMOS is a surface channel MOSFET with gate, source and drain
  • the p-type transistor PMOS is a buried with gate, source and drain. It is a channel type MOSFET.
  • a power transistor UMOS, an n-type transistor NMOS and a p-type transistor PMOS are formed on the laminated semiconductor substrate SB.
  • the laminated semiconductor substrate SB includes a semiconductor substrate SUB having a first main surface (main surface) SUBa and a second main surface (back surface) SUBb facing each other, and a drift layer (n type semiconductor layer) DL, a buried base layer (p-type semiconductor layer) BBL formed on the drift layer DL, and a base layer (p-type semiconductor layer) BL formed on the buried base layer BBL.
  • the laminated semiconductor substrate SB has a first main surface (main surface) SBa and a second main surface (back surface) SBb facing each other.
  • the second main surface (back surface) SBb coincides with the second main surface SUBb of the semiconductor substrate SB.
  • a power transistor area ARU and a CMOS area ARC are provided on the first main surface SBa (or first main surface SUBa) of the laminated semiconductor substrate SB (or semiconductor substrate SUB).
  • the semiconductor substrate SUB is an n-type silicon carbide substrate and its polytype is 4H. That is, the semiconductor substrate SUB is n-type 4H-SiC.
  • the first main surface SUBa of the semiconductor substrate SUB is, for example, a surface provided with an off angle of 4° from the (0001) plane in the ⁇ 11-20> direction, which is the off direction of the crystal. It is called the (0001) plane.
  • the drift layer DL is an n-type semiconductor layer having an n-type impurity concentration of about 1e16 cm ⁇ 3 , and has a thickness of about 9.5 ⁇ m formed on the first main surface SUBa of the semiconductor substrate SUB by epitaxial growth. epitaxial layer.
  • the embedded base layer BBL is a p-type semiconductor layer having a p-type impurity concentration of about 1e18 cm ⁇ 3 formed on the drift layer DL by epitaxial growth and ion implantation.
  • the film thickness of the embedded base layer BBL is about 1 ⁇ m.
  • the embedded base layer BBL has a laminated structure of an embedded base layer BBL1 and an embedded base layer BBL2, and the film thickness of each of the embedded base layers BBL1 and BBL2 is approximately 0.5 ⁇ m.
  • the base layer BL is a p-type semiconductor layer having a p-type impurity concentration of about 1.3e17 cm ⁇ 3 and is an epitaxial layer having a thickness of about 1.8 ⁇ m formed on the buried base layer BBL by epitaxial growth. is.
  • the film thickness of the base layer BL is thicker than the film thickness of the embedded base layer BBL.
  • the p-type impurity concentration of the base layer BL is lower than that of the embedded base layer BBL.
  • a channel forming region of the power transistor UMOS is formed in the power transistor region ARU, and an n-type transistor NMOS and a p-type transistor PMOS are formed in the CMOS region ARC.
  • the base layer BL as an epitaxial layer formed by an epitaxial growth method, a relatively thick base layer BL can be formed without using a special ion implantation apparatus capable of outputting MeV-class ion implantation energy. This improves the degree of freedom in designing the breakdown voltage in the CMOS region ARC.
  • the semiconductor substrate SUB, the drift layer DL and the base layer BL are provided over the entire power transistor area ARU and the CMOS area ARC.
  • the embedded base layer BBL is provided throughout the CMOS region ARC and selectively provided in the power transistor region ARU.
  • a trench protection region (p-type semiconductor region) TPR is provided at the bottom of the trench groove TG, and JFET layer 1 (n-type semiconductor layer) DLS1 and JFET layer 2 (n-type semiconductor layer) DLS2 is provided.
  • the buried base layer BBL is arranged in a region other than the region where the trench protection region TPR, JFET layer 1DLS1 and JFET layer 2DLS2 are provided.
  • a drain electrode ED is formed over the entire power transistor region ARU and the CMOS region ARC on the second main surface SUBb of the semiconductor substrate SUB.
  • a trench groove TG is formed penetrating the source region RSU and the base layer BL from the first main surface SBa of the laminated semiconductor substrate SB.
  • a film) GIU and a gate electrode (trench gate electrode) EGU are formed.
  • the gate insulating film GIU is a silicon oxide film deposited using the CVD method and has a film thickness of 50 to 150 nm.
  • Gate electrode EGU is formed of a polycrystalline silicon film containing an n-type impurity.
  • a source region (n-type semiconductor region) RSU and a p-type region (p-type semiconductor region) RPU are formed in the base layer BL on the first main surface SBa side of the laminated semiconductor substrate SB.
  • the source regions RSU are arranged on both sides of the trench groove TG so as to sandwich the trench groove TG.
  • the p-type region (p-type semiconductor region) RPU is arranged on the side opposite to the trench groove TG or the gate electrode EGU with respect to the source region RSU. In other words, it can be said that the p-type region RPU is arranged between the source regions RSU of adjacent unit transistors.
  • the source region RSU and p-type region RPU are connected to the source electrode ESU.
  • the p-type impurity concentration of the trench protection region (p-type semiconductor region) TPR provided at the bottom of the trench groove TG is equal to the p-type impurity concentration of the embedded base layer BBL (particularly, the embedded base region BBL1), and is equal to the p-type impurity concentration of the base layer BL. Higher than the p-type impurity concentration.
  • the trench protection region (p-type semiconductor region) TPR is an electric field relaxation layer. cuts into the trench protection region TPR. That is, it is essential that the depth of the trench groove TG is larger than the total film thickness of the base layer BL and the buried base layer BBL2 and smaller than the total film thickness of the base layer BL and the buried base layer BBL.
  • the trench protection region TPR is sandwiched between JFET layers 1 (n-type semiconductor layers) DLS1, and the trench grooves TG are sandwiched between JFET layers 2 (n-type semiconductor layers) DLS2. . Since the gate insulating film GIU is covered with the trench protection region TPR at the bottom of the trench TG, dielectric breakdown of the gate insulating film GIU can be prevented. Further, by optimizing the n-type impurity concentrations of the JFET layers 1DLS1 and 2DLS2, dielectric breakdown of the gate insulating film GIU can be prevented without increasing the JFET resistance.
  • the buried base layer BBL having a higher p-type impurity concentration than the p-type impurity concentration of the base layer BL between the drift layer DL and the base layer BL, Withstand pressure can be improved. Furthermore, by forming the base layer BL, in which the channel of the power transistor UMOS is formed, from an epitaxial layer with a low impurity concentration, high channel mobility can be secured and the on-resistance of the power transistor UMOS can be reduced. That is, by providing the embedded base layer BBL and the base layer BL with different p-type impurity concentrations, it is possible to improve the breakdown voltage between the drain and the source and reduce the on-resistance without being affected by each other.
  • the trench protection region TPR is not essential for achieving the effects of the present invention. Also, other electric field relaxation structures can be applied to the power transistor UMOS without departing from the gist of the present invention.
  • the n-type transistor NMOS and the p-type transistor PMOS formed in the CMOS region ARC will be described.
  • the n-type transistor NMOS and the p-type transistor PMOS are formed in the base layer BL.
  • the n-type transistor NMOS is formed in the NMOS area ARN within the CMOS area ARC
  • the p-type transistor PMOS is formed in the PMOS area ARP within the CMOS area ARC.
  • the n-type transistor NMOS has a source region (n-type semiconductor region) RSN and a drain region (n-type semiconductor region) RDN formed in the base layer BL, and a channel provided between the source region RSN and the drain region RDN. It has a region RCN and a gate electrode EGN formed over the channel region RCN via a gate insulating film GIN.
  • the n-type transistor NMOS is a surface channel type MOSFET, and when a desired voltage is applied to the gate electrode EGN, a channel is formed in the channel region RCN immediately below the interface between the base layer BL and the gate insulating film GIN.
  • a channel region RCN provided between the source region RSN and the drain region RDN of the n-type transistor NMOS is a part of the p-type base layer BL, and the channel region RCN is ion-implanted with impurities for threshold voltage adjustment. Therefore, the p-type impurity concentration of the channel region RCN is equal to the p-type impurity concentration of the base layer BL.
  • “equal” includes “substantially equal”. This means that no p-type or n-type impurity ions are intentionally implanted into the channel region RCN, and the base layer BL, which is an epitaxial layer that is not ion-implanted, remains.
  • the p-type impurity concentration of the base layer BL means, for example, the p-type impurity concentration in the channel forming region of the power transistor UMOS.
  • a surface channel type n-type transistor NMOS has been described here, for example, a buried channel type n-type transistor NMOS in which n-type ions are implanted into the channel region RCN may be used. Since the n-type ion implantation causes little damage to the crystal and does not cause a decrease in channel mobility as seen in aluminum ion implantation, which will be described later, it is possible to control the characteristics by means of buried channels.
  • the p-type transistor PMOS is formed in an n-type well region (n-type semiconductor region) NW formed in the base layer BL.
  • the p-type transistor PMOS has a source region (p-type semiconductor region) RSP and a drain region (p-type semiconductor region) RDP formed in the n-type well region NW, and a gate on the first main surface SBa of the laminated semiconductor substrate SB. and a gate electrode EGP formed via an insulating film GIP.
  • the p-type transistor PMOS is a buried channel MOSFET and has a buried channel region EBC with a thickness of about 0.2 ⁇ m from the first main surface SBa of the laminated semiconductor substrate SB.
  • the embedded channel region EBC which is a p-type semiconductor region, is a region in the n-type well NW, where n-type impurities are not substantially ion-implanted.
  • a desired voltage is applied to the gate electrode EGP, a channel is formed not directly under the interface between the buried channel region EBC and the gate insulating film GIP but at a position deeper than the interface.
  • the n-type well region NW is composed of an n-type well layer 1 (n-type semiconductor layer) NW1, an n-type well layer 2 (n-type semiconductor layer) NW2, and an n-type well layer 3 (n-type semiconductor layer) NW3. .
  • the n-type well layer 1NW1 is provided at a relatively deep position from the first main surface SBa of the laminated semiconductor substrate SB, and the n-type well layer 2NW2 is provided on the n-type well layer 1NW1.
  • the n-type well layer 1NW1 and the n-type well layer 2NW2 are formed, for example, by implanting nitrogen ions into the base layer BL.
  • the n-type well layer 1NW1 has a depth of 0.7 to 0.5 ⁇ m from the first main surface SBa, and the n-type well layer 2NW2 has a depth of 0.5 to 0.2 ⁇ m from the first main surface SBa.
  • the p-type impurity concentration of the embedded channel region EBC is equal to the p-type impurity concentration of the base layer BL.
  • the p-type impurity concentration of the base layer BL means, for example, the p-type impurity concentration in the channel forming region of the power transistor UMOS.
  • “equal” includes “substantially equal”. It is important that no p-type or n-type impurity ions are intentionally implanted into the buried channel region EBC.
  • an appropriate error range is ⁇ 50% or less (range of 0.65 to 1.95e17 cm ⁇ 3 ).
  • the defect density of the base layer BL means, for example, the defect density in the channel formation region of the power transistor UMOS.
  • the n-type impurity concentration of the n-type well layer 2NW2 is 2e17 cm ⁇ 3 to 5e17 cm ⁇ 3
  • the n-type impurity concentration of the n-type well layer 1NW1 is 5e17 cm ⁇ 3 to 1e19 cm ⁇ 3
  • the n-type well layer 1NW1 has an n-type impurity concentration of
  • the n-type impurity concentration is set equal to or higher than the n-type impurity concentration of the n-type well layer 2NW2.
  • the n-type well layer 3NW3 is arranged outside the source region RSP and the drain region RDP so as to surround the source region RSP and the drain region RDP.
  • the n-type impurity concentration of the n-type well layer 2NW2 is made lower than the n-type impurity concentration of the n-type well layer 1NW1.
  • the n-type well layer 3NW3 has the same n-type impurity concentration as that of the n-type well layer 1NW1, and is formed continuously from the first main surface SBa of the laminated semiconductor substrate SB to reach the n-type well layer 1NW1.
  • the controllability of the p-type impurity concentration of the embedded channel region EBC and the degree of design freedom can be improved, and the p-type transistor PMOS can be improved. Threshold voltage controllability can be improved.
  • the n-type impurity concentration of the n-type well layer 1NW1 it is possible to prevent the depletion layer from the drain region RDP from punching through the n-type well region NW due to the drain voltage. Also, it is possible to prevent the parasitic Bip transistor composed of the source region RSP/n-type well region NW/base layer BL from being turned on.
  • the trapped holes behave as an effective positive fixed charge, shifting the PMOS threshold voltage negatively. That is, the threshold voltage of PMOS is increased.
  • This hole trap also exists in the NMOS, and when a negative gate bias is applied, an effective positive fixed charge is generated.
  • a positive gate bias is applied to induce inversion electrons in the channel, the inversion electrons and the holes in the hole traps recombine to return to neutrality, which does not affect the electrical characteristics.
  • the inventor of the present application considered forming a buried channel using an ion implantation method in order to avoid the influence of the above positive fixed charge.
  • the embedded channel region EBC of the p-type transistor PMOS is formed of an epitaxial layer and no impurity is implanted by ion implantation, so the on-resistance and threshold voltage of the p-type transistor PMOS can be reduced.
  • FIG. 4 is a diagram showing the relationship between the gate voltage and the drain current of the n-type transistor NMOS and the p-type transistor PMOS of this embodiment.
  • INV-PMOS and INV-NMOS are surface channel type p-type transistor PMOS and n-type transistor NMOS
  • EBC-PMOS1 and EBC-PMOS2 are buried channel type p-type transistor PMOS.
  • the EBC-PMOS1 has a structure in which the thickness of the buried channel region EBC is 0.15 ⁇ m
  • the EBC-PMOS2 has a structure in which the thickness of the buried channel region EBC is 0.2 ⁇ m.
  • a MOSFET with a gate length of 100 ⁇ m and a gate width of 150 ⁇ m is used for electrical characteristic measurement.
  • the drain current is increased (in other words, the on-resistance is reduced) and the threshold voltage is reduced as compared with the surface channel p-type transistor PMOS. A reduction was confirmed.
  • FIG. 5 is a diagram showing the relationship between the input voltage and the output voltage of the CMOS inverter of this embodiment.
  • the switching voltage of the CMOS inverter becomes almost half of the CMOS power supply voltage compared to the case of using the surface channel type p-type transistor PMOS, and LOW level noise It can be seen that the balance between the margin and the HIGH level noise margin is improved.
  • ⁇ Method for Manufacturing the Semiconductor Device of the Present Embodiment> 6 to 12 are cross-sectional views showing manufacturing steps of the semiconductor device 100 of this embodiment.
  • the embedded base layer BBL has a laminated structure of an embedded base layer 1BBL1 and an embedded base layer 2BBL2.
  • a semiconductor substrate SUB having a first main surface (main surface) SUBa and a second main surface (back surface) SUBb facing each other is prepared.
  • the semiconductor substrate SUB is an n-type silicon carbide (4H-SiC) substrate, and the first main surface SUBa is the above-mentioned 4° off (0001) plane.
  • the drift layer DL is formed over the first main surface SUBa of the semiconductor substrate SUB by epitaxial growth.
  • the drift layer DL is an n-type epitaxial layer doped with nitrogen (N) or phosphorus (P), and has an n-type impurity concentration of 1e16 cm ⁇ 3 and a film thickness of approximately 10 ⁇ m.
  • a buried base layer BBL1 and a trench protection region TPR are selectively formed on the surface of the drift layer DL.
  • the embedded base layer BBL1 and the trench protection region TPR are formed by selectively providing a mask layer on the drift layer DL, and ion-implanting p-type impurities (Al ions) into regions exposed from the mask layer to form a p-type semiconductor layer. do.
  • a buried base layer BBL1 and a trench protection region TPR are formed in the power transistor region ARU, and a buried base layer BBL1 is formed in the CMOS region ARC.
  • the buried base layer BBL1 and the trench protection region TPR have a p-type impurity concentration of 1e18 cm ⁇ 3 and a film thickness of approximately 0.5 ⁇ m.
  • a part of the drift layer DL remains in the area covered with the mask layer, and the JFET layer 1DLS1 is formed on both sides of the trench protection area TPR.
  • the n-type impurity concentration of the JFET layer 1DLS1 is 1e16 cm ⁇ 3 .
  • a buried base layer 2BBL2 is formed on the buried base layer 1BBL1, and a JFET layer 2DLS2 is formed on the trench protection region TPR and the JFET layer 1DLS1.
  • an n-type epitaxial layer is formed on the embedded base layer 1BBL1, the trench protection region TPR and the JFET layer 1DLS1 by epitaxial growth.
  • the epitaxial layer has an n-type impurity concentration of 1e16 cm ⁇ 3 and a film thickness of approximately 0.5 ⁇ m.
  • a mask layer is selectively provided on this epitaxial layer, and p-type impurities (Al ions) are ion-implanted into regions exposed from the mask layer to form a p-type semiconductor layer.
  • the buried base layer 2BBL2 is formed in the region exposed from the mask layer, and the JFET layer 2DLS2 is formed in the region covered with the mask layer.
  • the buried base layer 2BBL2 overlapping the buried base layer 1BBL1 has a p-type impurity concentration of 1e18 cm ⁇ 3 , a film thickness of approximately 0.5 ⁇ m, is connected to the base layer 1BBL1, and overlaps the trench protection region TPR and the JFET layer 1DLS1.
  • the JFET layer 2DLS2 has an n-type impurity concentration of 1e16 cm ⁇ 3 and a film thickness of approximately 0.5 ⁇ m.
  • the drift layer DL, JFET layer 1DLS1, and JFET layer 2DLS2 have the same impurity concentration.
  • the type impurity concentration may be set individually.
  • a p-type base layer BL is formed on the embedded base layer BBL and the JFET layer 2DLS2 by epitaxial growth.
  • the base layer BL is a p-type epitaxial layer doped with a p-type impurity such as aluminum (Al), and has a p-type impurity concentration of 1.3e17 cm ⁇ 3 and a film thickness of approximately 1.8 ⁇ m.
  • the base layer BL is formed over the power transistor area ARU and the CMOS area ARC.
  • the n-type well region NW is composed of an n-type well layer 1NW1, an n-type well layer 2NW2 and an n-type well layer 3NW3.
  • nitrogen (N) ions are implanted into the base layer BL to form an n-type well layer 1NW1 and an n-type well layer 2NW2.
  • a buried channel region EBC having a thickness of 0.2 ⁇ m is formed in a range having a depth of 0.2 ⁇ m from the surface of the base layer BL.
  • the threshold voltage of the p-type transistor PMOS changes depending on the balance between the concentration and thickness of the buried channel region EBC and the concentration and thickness of the n-type well layer 2NW2. These conditions can be adjusted to obtain desired properties.
  • the embedded channel region EBC is a region where the p-type semiconductor layer, which is an epitaxial layer, remains without n-type impurity ions being implanted into the base layer BL.
  • an n-type well layer 3NW3 reaching the n-type well layer 1NW1 from the surface of the base layer BL is formed.
  • the n-type well layer 3NW3 is continuously formed in a depth range of 0.5 ⁇ m or more from the surface of the base layer BL.
  • the n-type well layer 3NW3 is formed by ion-implanting nitrogen (N) ions, for example, by a multistage ion-implantation process with different implantation energies.
  • the n-type well layer 3NW3 is in contact with the n-type well layer 2NW2 and the embedded channel region EBC and is formed annularly in plan view so as to surround the periphery thereof.
  • the n-type impurity concentration of the n-type well layer 2NW2 is 2e17 cm ⁇ 3 to 5e17 cm ⁇ 3
  • the n-type impurity concentrations of the n-type well layers 1NW1 and 3NW3 are 5e17 cm ⁇ 3 to 1e19 cm ⁇ 3
  • the n-type impurity concentrations of the n-type well layers 1NW1 and 3NW3 are set equal to or higher than the n-type impurity concentration of the n-type well layer 2NW2.
  • the n-type impurity concentration of the n-type well layer 2NW2 is made lower than the n-type impurity concentration of the n-type well layer 1NW1.
  • the steps of manufacturing the source region RSU of the power transistor UMOS, the source region RSN and drain region RDN of the n-type transistor NMOS, and the source region RSP and drain region RDP of the p-type transistor PMOS are performed.
  • an n-type semiconductor region and a p-type semiconductor region are selectively formed in the surface of the base layer BL by ion implantation.
  • the n-type semiconductor region has an n-type impurity concentration of 1e20 cm ⁇ 3 and is continuously formed in a range from the first main surface SBa to a depth of 0.25 ⁇ m.
  • the n-type impurity concentration should be in the range of 1e19 to 1e22 cm ⁇ 3 and the depth should be in the range of 0.1 to 0.4 ⁇ m.
  • the n-type impurity regions constitute the source region RSU of the power transistor UMOS in the power transistor region ARU, the source region RSN and the drain region RDN of the n-type transistor NMOS in the NMOS region ARN, and the n-type region RNC in the PMOS region ARP. .
  • the p-type semiconductor region has a p-type impurity concentration of 1e21 cm ⁇ 3 and is continuously formed in a range from the first main surface SBa to a depth of 0.25 ⁇ m.
  • the p-type impurity concentration should be in the range of 1e19 to 1e22 cm ⁇ 3 and the depth should be in the range of 0.1 to 0.4 ⁇ m.
  • the p-type semiconductor regions constitute the p-type region RPU of the power transistor UMOS in the power transistor region ARU, the source region RSP and the drain region RDP of the p-type transistor PMOS in the PMOS region ARP, and the p-type region RPC in the NMOS region ARN. do.
  • the n-type semiconductor region and p-type semiconductor region of the power transistor area ARU and the CMOS area ARC may be formed in the same process or in different processes. Further, the steps of forming the n-type well region NW, forming the n-type semiconductor region, and forming the p-type semiconductor region described above are in no particular order.
  • a process for manufacturing trench grooves TG is carried out.
  • a reactive dry etching method a plurality of trench grooves TG are formed in the power transistor area ARU.
  • the trench groove TG has a width of 0.8 ⁇ m, a depth of 2.5 to 2.6 ⁇ m, and a length (perpendicular to the paper surface) of 1500 to 2000 ⁇ m. It penetrates DLS2 and bites into trench protection region TPR.
  • Annealing may be performed after the formation of the trench groove TG to correct the shape such as rounding of the corners.
  • activation annealing is performed in an argon (Ar) atmosphere at 1800.degree.
  • This activation annealing also contributes to recovering the crystal damage of the buried channel region EBC.
  • the embedded channel region EBC passes through without nitrogen ions remaining in the ion implantation process when the n-type well layer 1NW1 and the n-type well layer 2NW2 are formed in the p-type base layer BL. Therefore, a certain degree of crystal damage such as crystal defects occurs. It is known that crystal damage to SiC semiconductors caused during nitrogen ion implantation can be recovered by the aforementioned activation annealing.
  • gate insulating films GIU, GIN and GIP and the gate electrodes EGU, EGN and EGP are performed.
  • gate insulating film GIU is formed on the sidewall and bottom of trench TG, and in CMOS region ARC, gate insulating films GIP and GIN are formed on first main surface SBa.
  • the gate insulating films GIU, GIP and GIN are composed of a silicon oxide film formed using a CVD deposition method, and the film thickness thereof is in the range of 50 to 150 nm, eg 90 nm.
  • an annealing process is performed in a nitrogen monoxide atmosphere in order to reduce the interface states.
  • the gate electrode EGU is formed on the gate insulating film GIU, and in the CMOS region ARC, the gate electrode EGP is formed on the gate insulating film GIP, and the gate electrode EGN is formed on the gate insulating film GIN.
  • the gate electrodes EGU, EGP and EGN are formed of an n-type polysilicon film with a thickness of 0.3 to 1 ⁇ m, for example, 0.5 ⁇ m. It is essential that the thickness of the n-type polysilicon film is such that the trench groove TG is filled.
  • the buried channel region EBC terminates in contact with the n-type well layer NW3 at both ends, and the gate insulating film GIP and the gate electrode EGP extend over the n-type well layer NW3 at both ends.
  • both ends of the source region RSP and the drain region RDP extending in the gate width direction are also terminated in contact with the n-type well layer NW3.
  • the gate insulating film GIU of the power transistor UMOS is a laminated film of a gate insulating film GIU1 and a gate insulating film GIU2 formed thereon.
  • the gate insulating film GIU2 is a CVD oxide film formed on the side wall of the trench TG using the CVD method, and the gate insulating film GIU1 is formed by thermal oxidation between the side wall of the trench TG and the gate insulating film GIU2. It is a thermal oxide film formed in between.
  • the gate insulating film GIP of the p-type transistor PMOS is a laminated film of a gate insulating film GIP1 and a gate insulating film GIP2 formed thereon.
  • the gate insulating film GIP2 is a CVD oxide film formed over the first main surface SBa using the CVD method, and the gate insulating film GIP1 is formed by thermal oxidation between the first main surface SBa and the gate insulating film GIU2. It is a thermal oxide film formed in between.
  • the film thicknesses of the gate insulating film GIU2 and the gate insulating film GIP2, which are CVD oxide films, are equal to each other.
  • the thickness of the sidewall portion of the gate insulating film GIU1, which is a thermal oxide film, is thicker than the thickness of the gate insulating film GIP1, which is a thermal oxide film. Therefore, the thickness of the gate insulating film GIU on the sidewall portion of the power transistor UMOS is thicker than the thickness of the gate insulating film GIP of the p-type transistor PMOS. Since a higher electric field is applied to the gate insulating film GIU of the power transistor UMOS than to the gate insulating film GIP of the p-type transistor PMOS, such film thickness relationships are effective.
  • the gate insulating film GIU of the power transistor UMOS it is possible to realize a high withstand voltage of the gate insulating film GIU of the power transistor UMOS and a high speed operation of the p-type transistor PMOS.
  • the bottom portion of the gate insulating film GIU1 of the power transistor UMOS is thin like the gate insulating film GIP1 of the p-type transistor PMOS, reliability is ensured because the electric field is sufficiently relaxed by the trench protection region TPR. .
  • the gate insulating film GIU1 and the gate insulating film GIP1 are formed in a thermal oxidation process after forming the gate insulating films GIU2 and GIP2 by the CVD method.
  • the growth rate of the thermal oxide film is greatly different between the first main surface SBa and the side wall of the trench groove TG. Since the growth rate of the thermal oxide film depends on the crystal plane, the growth rate of the thermal oxide film on the side walls of the trench groove TG is approximately ten times the growth rate of the thermal oxide film on the first main surface SBa.
  • the gate insulating films GIU1 and GIP1 having different film thicknesses are formed in a self-forming manner without increasing manufacturing steps such as photolithography and etching. It is also possible to perform the heat treatment process at once in combination with the annealing treatment (baking or nitrogen monoxide annealing) performed after the formation of the gate insulating film GIU2.
  • the gate insulating film GIN of the n-type transistor NMOS in the CMOS region ARC can also be a laminated film, like the gate insulating film GIP of the p-type transistor PMOS.
  • the interlayer insulating film IL is formed over the first main surface SBa.
  • the interlayer insulating film IL is composed of, for example, a silicon oxide film having a thickness of 1.0 ⁇ m deposited using the CVD method.
  • a metal film is deposited and patterned to form a first wiring layer including source electrodes ESU, ESP and ESN and drain electrodes EDP and EDN.
  • the metal film is, for example, a laminated film of a titanium (Ti) film and an aluminum (Al) film on the titanium film.
  • the film thickness of the titanium film is assumed to be 0.1 ⁇ m
  • the film thickness of the aluminum film is assumed to be 2 ⁇ m.
  • the source electrode ESU is connected to the source region RSU and the p-type region RPU.
  • the source electrode ESP is connected to the source region RSP and the n-type region RNC
  • the drain electrode EDP is connected to the drain region RDP.
  • the source electrode ESN is connected to the source region RSN and the p-type region RPC, and the drain electrode EDN is connected to the drain region RDN.
  • a second wiring layer formed on the upper layer of the first wiring layer is also used to connect the connection relationship shown in FIG. and an input signal terminal TVin.
  • a drain electrode ED is formed over the second main surface SUBb of the semiconductor substrate SUB.
  • the semiconductor device of this embodiment incorporates a power transistor UMOS, and a p-type transistor PMOS and an n-type transistor NMOS that constitute a CMOS drive circuit, on a semiconductor substrate SUB. Then, by forming the n-type transistor NMOS and the p-type transistor PMOS with the buried channel region EBC in the base layer BL, which is the channel formation region of the power transistor UMOS, the cost reduction of the semiconductor device is realized.
  • the p-type transistor PMOS can be made to have a low threshold voltage and a low on-resistance, and the drive current of the CMOS drive circuit can be increased and the HIGH/LOW Improved noise margin balance.
  • a relatively high concentration and relatively thin embedded base layer BBL is provided on the drift layer DL, a relatively low concentration and relatively thick base layer BL is provided thereon, and the base layer BL is used as a channel forming region of the power transistor UMOS.
  • an n-type transistor NMOS and a p-type transistor PMOS arranged in the n-type well region NW were formed in the base layer BL.
  • the PN junction reverse bias withstand voltage of the n-type transistor NMOS and the p-type transistor PMOS, etc. design freedom can be improved.
  • the n-type well region NW is composed of a relatively high-concentration n-type well layer NW1 and a relatively low-concentration n-type well layer NW2 disposed thereon. Since the n-type well layer NW2 in contact with the buried channel region EBC has a relatively low concentration, it is possible to improve the controllability of the impurity concentration of the buried channel region EBC and the degree of design freedom, and improve the threshold voltage controllability of the p-type transistor PMOS. . Also, by providing the relatively high-concentration n-type well layer NW1, it is possible to prevent the depletion layer from the drain region RDP from punching through the n-type well region NW due to the drain voltage in the PMOS region ARP. Also, it is possible to prevent the parasitic Bip transistor composed of the source region RSP/n-type well region NW/base layer BL from being turned on.
  • the gate insulating film GIU of the power transistor UMOS, the gate insulating film GIP of the p-type transistor PMOS, and the gate insulating film GIN of the n-type transistor NMOS each have a laminated structure of a thermal oxide film and a CVD oxide film, thereby reducing photolithography.
  • the gate insulating film GIU having a film thickness greater than that of the gate insulating films GIN and GIP can be formed in a self-forming manner without increasing manufacturing steps such as lithography and etching.
  • FIG. 14 is a cross-sectional view of a semiconductor device 200 of Modification 1. As shown in FIG. The difference between Modification 1 and the above embodiment is that in CMOS region ARC, n-type transistor NMOS and p-type transistor PMOS are provided in n-type well region DNW.
  • the n-type transistor NMOS is formed within a p-type well region (p-type semiconductor region) PW provided within the n-type well region DNW.
  • the n-type well region DNW is composed of an n-type well layer 1DNW1, an n-type well layer 2DNW2 and an n-type well layer 3DNW3.
  • n-type impurity concentrations of n-type well layer 1DNW1, n-type well layer 2DNW2 and n-type well layer 3DNW3 are the same as those of n-type well layer 1NW1, n-type well layer 2NW2 and n-type well layer 3NW3 in the above embodiment. .
  • n-type well layer 1DNW1, n-type well layer 2DNW2 and n-type well layer 3DNW3 have depths sufficient to enclose p-type well region PW.
  • the n-type well layer 3DNW3 is arranged in a ring so as to continuously surround the NMOS region ARN and the PMOS region ARP in plan view.
  • the source electrode ESU of the power transistor UMOS and the source electrode ESN of the CMOS region ARC are electrically separated by forming a PNP junction via the n-type well region DNW inside the laminated semiconductor substrate SB. Therefore, even if a potential difference occurs between the source electrode ESU and the source electrode ESN, it is possible to prevent current from flowing between them via the inside of the laminated semiconductor substrate SB.
  • the source electrode ESU of the power transistor UMOS and the source electrode ESN of the CMOS region ARC are formed by a p-type region RPU/base layer (p-type semiconductor region ) BL and the buried base layer (p-type semiconductor region) BBL/p-type region RPC are electrically connected as indicated by the dotted line in FIG. Therefore, when a potential difference occurs between the source electrode ESU of the power transistor UMOS and the source electrode ESN of the CMOS region ARC, the current continues to flow through this path, increasing the loss and increasing the device (power transistor UMOS, n-type transistor leading to destruction of the NMOS or p-type transistor PMOS).
  • FIG. 15 is an equivalent circuit diagram showing an example of countermeasures against false ignition.
  • a high voltage fluctuation dV/dt occurs between the drain and source of the power transistor UMOS on the non-switching side in accordance with the operation of the power transistor UMOS on the switching side.
  • erroneous ignition self turn-on.
  • the semiconductor device 200 of Modification 1 even if a potential difference occurs between the source electrode ESU and the source electrode ESN, the current flows between them via the inside of the laminated semiconductor substrate SB. can be blocked.
  • FIG. 16 is a cross-sectional view of a semiconductor device 300 of Modification 2.
  • an isolation region ISO is provided between the power transistor region ARU and the CMOS region ARC.
  • a trench groove TGD, a JFET layer 1DLD1, a JFET layer 2DLD2, and a trench protection region TPRD are provided in the isolation region ISO. are electrically isolated.
  • the JFET layer 1DLD1 and the JFET layer 2DLD2 electrically isolate the power transistor region ARU and the embedded base layer BBL in the CMOS region ARC.
  • the structures of the trench groove TGD, the gate insulating film GID, the gate electrode EGD, the trench protection region TPRD, the JFET layer 1DLD1 and the JFET layer 2DLD2 in the isolation region ISO are the trench groove TG, the gate insulating film GIU and the gate electrode EGU in the power transistor region ARU.
  • trench protection region TPR, JFET layer 1DLS1 and JFET layer 2DLS2 and the manufacturing process is also the same.
  • the isolation region ISO is arranged in a ring shape so as to continuously surround the power transistor region ARU or the CMOS region ARC in plan view.
  • the structure of the isolation region ISO is formed using the manufacturing process of the power transistor UMOS, there is no increase in the manufacturing process.
  • FIG. 17 is a plan view of the semiconductor device 400 of Modification 3
  • FIG. 18 is a plan view for explaining the effects of the semiconductor device 400 of Modification 3.
  • the difference between Modification 3 and the above embodiment is the layout of the power transistor area ARU, the CMOS area ARC, and others.
  • a CMOS region ARC is arranged in the central portion of the first main surface SBa of the laminated semiconductor substrate SB. , the CMOS power supply potential terminal VDD, the input signal terminal Vin, and the CMOS reference potential terminal VSS.
  • the CMOS circuit area ARC may be provided with a drive circuit control circuit, a protection circuit, a sensor circuit, and the like. Further, according to the layout of Modified Example 3, since the power transistor regions ARU are dispersedly arranged on the first main surface SBa, compared with the layout shown in FIG. 2, the heat generation density from the power transistor UMOS is reduced. effective.
  • FIG. 19 is a plan view of a semiconductor device 500 of Modification 4.
  • FIG. 19 The difference between Modification 4 and the above embodiment is the arrangement of the CMOS reference potential terminal VSS, the CMOS power supply potential terminal VDD, and the input signal terminal Vin.
  • the CMOS reference potential terminal VSS, the CMOS power supply potential terminal VDD and the input signal terminal Vin are arranged in the CMOS area ARC and on the PMOS area ARP or the NMOS area ARN. With such an arrangement, miniaturization of the semiconductor device 500 can be realized.
  • the semiconductor substrate SUB of Modification 4 is n-type 4H-SiC.
  • the first main surface SUBa of the semiconductor substrate SUB is, for example, a surface provided with an off angle of ⁇ ° from the (0001) plane in the ⁇ 11-20> direction, which is the off direction of the crystal. It is called the (0001) plane.
  • ⁇ ° is 0 ⁇ 8°.
  • the first main surface SUBa of the semiconductor substrate SUB is a 4° off (0001) plane.
  • the extending direction of the trench groove TG in which the gate electrode (EGU) of the power transistor UMOS is formed is parallel to the off-direction of the crystal, the channel forming surface of the trench groove TG is the (1-100) plane and the (- 1100) surface and is not affected by the off-angle.
  • the extending direction of the trench groove TG is perpendicular to the ⁇ 11-20> direction, which is the off direction
  • the channel formation surface of the trench groove TG is 4 ⁇ 4 in the (11-20) plane in the ⁇ 0001> direction.
  • the extending direction of the trench groove TG in which the gate electrode (EGU) of the power transistor UMOS is formed is preferably parallel to the off-direction of the crystal.
  • the off direction is not limited to the ⁇ 11-20> direction, and may be the ⁇ 01-10> direction or between the ⁇ 11-20> and ⁇ 01-10> directions.
  • ⁇ layer refers not only to a layer extending over the entire main surface of a semiconductor substrate such as an epitaxial semiconductor growth layer, but also to an epitaxial semiconductor growth layer. It also includes portions and regions of different conductivity types that are partially formed using a mask and ion implantation.
  • the expressions "on” and “on the layer” do not mean only the structure directly in contact with the layer, but they retain the effects of the embodiment. It also includes structures with one or more other layers intervening. For example, when epitaxially growing a drift layer on a semiconductor substrate, a buffer layer may be interposed. A structure in which the impurity concentration is changed stepwise in the layer direction may also be adopted.

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Abstract

半導体装置は、ｎ型半導体基板ＳＵＢ上に、ｎ型のドリフト層ＤＬ、ｐ型の埋め込みベース層ＢＢＬおよびｐ型のベース層ＢＬを積層した積層半導体基板ＳＢにパワートランジスタＵＭＯＳ、ｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳを備え、パワートランジスタＵＭＯＳは、ベース層ＢＬを貫通するトレンチゲート電極ＥＧＵを有し、ｐ型トランジスタＰＭＯＳは、ベース層ＢＬ内に形成されたｎ型ウェル領域ＮＷ内に、ｎ型トランジスタＮＭＯＳは、ベース層ＢＬ内またはｎ型ウェル領域内に更に形成されたｐ型ウェル領域内に形成されており、ｐ型トランジスタＰＭＯＳの埋め込みチャネル領域ＥＢＣのｐ型不純物濃度は、ベース層ＢＬのｐ型不純物濃度と等しい。

Description

半導体装置およびその製造方法
　本発明は、半導体装置およびその製造方法に関し、例えば、ＳｉＣ基板を用いた半導体装置およびその製造方法に適用して有効な技術に関する。
　高電圧や大電流を制御するパワー半導体装置の分野では、シリコン半導体に比べ低オン抵抗、高速動作、高温特性に優れた炭化珪素（ＳｉＣ）半導体が注目されている。
　特許文献１のＦｉｇ．６およびＦｉｇ．７は、ＳｉＣ基板上に、プレーナ型ゲート構造を有する縦型パワーＭＯＳＦＥＴと、この縦型パワーＭＯＳＦＥＴを駆動するＣＭＯＳゲートドライバとを搭載した半導体装置を開示している。ＣＭＯＳゲートドライバは、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとを直列接続した構成となっている。
　特許文献２の図1は、エピタキシャル成長とイオン注入法を用いて形成したｎ層１５ｂ、ｎ－層１５ａおよびｐ型チャネル領域１６を有するトレンチ型ＭＯＳＦＥＴが開示しており、ｎ層１５ｂとｎ－層１５ａの不純物濃度比を所望の範囲にすることで、短チャネル効果を抑制している。
　特許文献３は、主にシリコン系半導体において、ＣＭＯＳゲートドライバと、トレンチゲート構造の縦型のｐ型パワーＭＯＳとをモノリシックに集積した半導体装置が記載している。
　非特許文献１のＦｉｇ．２は、ＳｉＣのｐ型ＭＯＳＦＥＴ構造を開示しており、ｐ型エピタキシャル成長層に設けた埋め込みチャネル構造（ＥＢＣ：Ｅｐｉｔａｘｉａｌ　Ｂｕｒｒｉｅｄ　Ｃｈａｎｎｅｌ）により閾値電圧や移動度を調整可能とすることを記載している。
米国特許第９１８４２３７号明細書 特開２０１８－２２８５２号公報 特開２００２－３５９２９４号公報
M. Okamoto et al, Materials Science Forum Vols. 717-720, (2012), pp.781-784
　ＳｉＣパワートランジスタを高速スイッチするためには、駆動回路（ゲートドライバ）とパワートランジスタ間の寄生インダクタンスの低減が必要となり、その究極的な手段は駆動回路とパワートランジスタの集積である。特許文献１は、同じ目的でＣＭＯＳゲートドライバとパワートランジスタの集積を開示しているが、パワートランジスタとゲートドライバとの構造的な整合について十分に配慮されておらず、低コスト化について課題があった。
　その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
　一実施の形態の半導体装置は、ｎ型半導体基板上に、ｎ型のドリフト層、ｐ型の埋め込みベース層およびｐ型のベース層を積層した積層半導体基板にパワートランジスタ、ｎ型トランジスタおよびｐ型トランジスタを形成した半導体装置であって、パワートランジスタは、ベース層を貫通するトレンチゲート電極を有し、ｐ型トランジスタは、ベース層内に形成されたｎ型ウェル領域内に、ｎ型トランジスタは、ベース層内またはｎ型ウェル領域内に更に形成されたｐ型ウェル領域内に形成されており、ｐ型トランジスタの埋め込みチャネル領域のｐ型不純物濃度は、ベース層のｐ型不純物濃度と等しい。
　一実施の形態の半導体装置の製造方法は、パワートランジスタ領域とＣＭＯＳ領域とを備える第１主面と、第１主面に対向する第２主面とを有する半導体基板を準備する工程、半導体基板の第１主面上にエピタキシャル成長法を用いてｎ型のドリフト層を形成する工程、ドリフト層上にイオン注入法を用いて選択的にｐ型の埋め込みベース層を形成する工程、埋め込みベース層上にエピタキシャル成長法を用いてｐ型のベース層を形成する工程、ＣＭＯＳ領域において、イオン注入法を用いてｎ型のウェル領域を形成する工程、パワートランジスタ領域において、ベース領域を貫通する深さのトレンチ溝を形成する工程、および、パワートランジスタ領域において、ベース層にパワーソース領域、トレンチ溝内にトレンチゲート絶縁膜およびトレンチゲート電極を設けることでパワートランジスタを形成し、ＣＭＯＳ領域において、ウェル領域内に、第１ソース領域、埋め込みチャネル領域および第１ドレイン領域、埋め込みチャネル領域上に第１ゲート絶縁膜および第１ゲート電極を設けることでｐ型ＭＯＳＦＥＴを形成し、ＣＭＯＳ領域において、ベース層内に、第２ソース領域、チャネル領域および第２ドレイン領域、チャネル領域上に第２ゲート絶縁膜および第２ゲート電極を設けることでｎ型ＭＯＳＦＥＴを形成する工程、を備え、ウェル領域形成工程において、ベース層の表面に所望の厚さを有するｐ型の埋め込みチャネル領域を残すように、埋め込みチャネル領域よりも深い位置にｎ型の不純物をイオン注入する。
　一実施の形態によれば、半導体装置の低コスト化を実現することができる。
本実施の形態の半導体装置の断面図である。 本実施の形態の半導体装置の平面図である。 本実施の形態の半導体装置の等価回路図である。 本実施の形態のｎ型トランジスタおよびｐ型トランジスタのゲート電圧とドレイン電流の関係を示す図である。 本実施の形態のＣＭＯＳインバータの入力電圧と出力電圧の関係を示す図である。 本実施の形態の半導体装置の製造工程を示す断面図である。 図６に続く半導体装置の製造工程を示す断面図である。 図７に続く半導体装置の製造工程を示す断面図である。 図８に続く半導体装置の製造工程を示す断面図である。 図９に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１０に続く半導体装置の製造工程を示す断面図である。 図１１の変形例である半導体装置の製造工程を示す断面図である。 変形例１の半導体装置の断面図である。 誤点弧対策の一例を示す等価回路図である。 変形例２の半導体装置の断面図である。 変形例３の半導体装置の平面図である。 変形例３の半導体装置の効果を説明する平面図である。 変形例４の半導体装置の平面図である。
　以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。平面図であっても、理解を容易にするためにハッチングを付す場合がある。また、不純物濃度の表記で、例えば２ｅ１７ｃｍ－３は２×１０１７ｃｍ－３を意味する。
　（実施の形態）
　＜本実施の形態の半導体装置について＞
　図１は本実施の形態の半導体装置の断面図であり、図２は本実施の形態の半導体装置の平面図であり、図３は本実施の形態の半導体装置の等価回路図である。図４は本実施の形態のｎ型トランジスタおよびｐ型トランジスタのゲート電圧とドレイン電流の関係を示す図、図５は、本実施の形態のＣＭＯＳインバータの入力電圧と出力電圧の関係を示す図である。なお、図１は、図２のＡ－Ａ´、Ｂ－Ｂ´およびＣ－Ｃ´における断面図であるが、それぞれの領域における単位トランジスタの断面構造を連続して示している。
　図３に示すように、半導体装置１００は、パワートランジスタ（パワーＭＯＳＦＥＴ）ＵＭＯＳと、パワートランジスタＵＭＯＳのゲート駆動回路を構成するｐ型トランジスタ（ｐ型ＭＯＳＦＥＴ）ＰＭＯＳおよびｎ型トランジスタ（ｎ型ＭＯＳＦＥＴ）ＮＭＯＳを備えている。ゲート駆動回路はＣＭＯＳインバータであり、ｐ型トランジスタＰＭＯＳとｎ型トランジスタＮＭＯＳとは直列接続され、ｐ型トランジスタＰＭＯＳのソースはＣＭＯＳ電源電位ＶＤＤに、ｎ型トランジスタＮＭＯＳのソースはＣＭＯＳ基準電位ＶＳＳに接続されている。パワートランジスタＵＭＯＳのソースはパワーソースＶｓに、ドレインはパワードレインＶｄに接続されている。そして、ｐ型トランジスタＰＭＯＳのゲートおよびｎ型トランジスタＮＭＯＳのゲートは入力信号Ｖｉｎに接続され、ｐ型トランジスタＰＭＯＳのドレインおよびｎ型トランジスタＮＭＯＳのドレインはパワートランジスタＵＭＯＳのゲートに接続されている。ＣＭＯＳインバータ構成の駆動回路の出力ＶｏｕｔはパワートランジスタＵＭＯＳの入力信号ＶｇとしてパワートランジスタＵＭＯＳのゲートに入力される。
　図２に示すように、半導体装置１００は、入力信号端子ＴＶｉｎ、ＣＭＯＳ基準電位端子ＴＶＳＳ、ＣＭＯＳ電源電位端子ＴＶＤＤ、パワーソース端子ＴＶｓ、ＣＭＯＳ領域ＡＲＣおよびパワートランジスタ領域ＡＲＵを含む。
　図２のＸ方向において、中央部にＣＭＯＳ領域ＡＲＣが配置されており、ＣＭＯＳ領域ＡＲＣの一方の側（左側）に入力信号端子ＴＶｉｎ、ＣＭＯＳ基準電位端子ＴＶＳＳおよびＣＭＯＳ電源電位端子ＴＶＤＤ、ＣＭＯＳ領域ＡＲＣの他方の側（右側）にパワートランジスタ領域ＡＲＵが配置されている。なお、パワーソースＴＶｓはパワートランジスタ領域ＡＲＵ内であって、図１に示すパワートランジスタＵＭＯＳの上に配置されている。
　次に、図１を参照しながら図２に示すＣＭＯＳ領域ＡＲＣおよびパワートランジスタ領域ＡＲＵについて説明する。ＣＭＯＳ領域（駆動回路領域）ＡＲＣは、複数のＰＭＯＳ領域ＡＲＰと複数のＮＭＯＳ領域ＡＲＮとを含む。ＰＭＯＳ領域ＡＲＰには多数のｐ型トランジスタＰＭＯＳがＸ方向に並んで配置されている。つまり、Ｘ方向と直交するＹ方向に例えば１００μｍ延在するゲート電極ＥＧＰがＸ方向に多数本配列されており、各々のゲート電極ＥＧＰを挟むように図１に示すドレイン領域ＲＤＰおよびソース領域ＲＳＰが配置されている。Ｘ方向がｐ型トランジスタＰＭＯＳのゲート長方向であり、Ｙ方向がゲート幅方向であり、多数のｐ型トランジスタＰＭＯＳは、並列接続されているため、１つのｐ型トランジスタＰＭＯＳとみなすことができる。説明が重複するので省略するが、ＮＭＯＳ領域ＡＲＮに配置された多数のｎ型トランジスタＮＭＯＳも前述のｐ型トランジスタＰＭＯＳと同様の構成となっている。また、図２に示すように、複数のＰＭＯＳ領域ＡＲＰおよび複数のＮＭＯＳ領域ＡＲＮは、Ｙ方向に交互に配置されている。そして、各段のｐ型トランジスタＰＭＯＳは、互いに並列接続されているので、ＣＭＯＳ領域ＡＲＣに形成された複数のｐ型トランジスタＰＭＯＳは、全体で、高い増幅利得を持つ１つのｐ型トランジスタＰＭＯＳを構成している。なお、ＣＭＯＳ領域ＡＲＣに形成された複数のｎ型トランジスタＮＭＯＳも同様に高い増幅利得を持つ１つのｎ型トランジスタＮＭＯＳを構成している。
　ＰＭＯＳ領域ＡＲＰおよびＮＭＯＳ領域ＡＲＮは、Ｙ方向に交互に多段配置したが、これに限定されるものではなく、複数のＰＭＯＳ領域ＡＲＰおよび複数のＮＭＯＳ領域ＡＲＮをそれぞれ纏めて配置してもよい。また、ＰＭＯＳ領域ＡＲＰとＮＭＯＳ領域ＡＲＮの段数比率を調整することにより、増幅利得の比率を調整してもよい。
　パワートランジスタ領域ＡＲＵには、多数のパワートランジスタＵＭＯＳが配置されており、図１に示すように、パワートランジスタＵＭＯＳのゲート電極ＥＧＵは、トレンチ溝ＴＧ内に設けられ、トレンチ溝ＴＧの両側にはソース領域ＲＳＵが設けられている。図２に示すように、多数のトレンチ溝ＴＧ（言い換えると、ゲート電極ＥＧＵ）はＸ方向に延在しており、Ｙ方向において、各々のトレンチ溝ＴＧの両側にはソース領域ＲＳＵが配置されている。つまり、ソース領域ＲＳＵも、トレンチ溝ＴＧに沿ってＸ方向に延在している。Ｘ方向に延在する多数のソース領域ＲＳＵは、互いに金属配線（図１のソース電極ＥＳＵ）で接続されており、Ｘ方向に延在する多数のゲート電極ＥＧＵも、互いにソース電極ＥＳＵとは異なる金属配線で接続されている。こうして、パワートランジスタ領域ＡＲＵに形成された多数のパワートランジスタＵＭＯＳは、１つの低オン抵抗のパワートランジスタＵＭＯＳとして構成されている。なお、トレンチ溝ＴＧの延在方向をＸ方向（言い換えると、ｎ型トランジスタＮＭＯＳのゲート電極ＥＧＮおよびｐ型トランジスタＰＭＯＳのゲート電極ＥＧＰの延在方向に直交する方向）としたが、これに限定されるものではなくＹ方向（言い換えると、ｎ型トランジスタＮＭＯＳのゲート電極ＥＧＮおよびｐ型トランジスタＰＭＯＳのゲート電極ＥＧＰの延在方向に平行な方向）であってもよい。
　図１に示すように、半導体装置１００は、パワートランジスタ領域ＡＲＵとＣＭＯＳ領域（駆動回路領域）ＡＲＣを備え、パワートランジスタ領域ＡＲＵにはパワートランジスタＵＭＯＳ、ＣＭＯＳ領域ＡＲＣにはｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳが形成されている。パワートランジスタＵＭＯＳは、ゲート、ソースおよびドレインを有するトレンチゲート型パワーＭＯＳＦＥＴ、ｎ型トランジスタＮＭＯＳは、ゲート、ソースおよびドレインを有する表面チャネル型ＭＯＳＦＥＴ、ｐ型トランジスタＰＭＯＳは、ゲート、ソースおよびドレインを有する埋め込みチャネル型ＭＯＳＦＥＴである。パワートランジスタＵＭＯＳ、ｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳは、積層半導体基板ＳＢに形成されている。
　積層半導体基板ＳＢは、互いに対向する第１主面（主面）ＳＵＢａおよび第２主面（裏面）ＳＵＢｂを有する半導体基板ＳＵＢ、半導体基板ＳＵＢの第１主面上に形成されたドリフト層（ｎ型半導体層）ＤＬ、ドリフト層ＤＬ上に形成された埋め込みベース層（ｐ型半導体層）ＢＢＬおよび埋め込みベース層ＢＢＬ上に形成されたベース層（ｐ型半導体層）ＢＬで構成されている。積層半導体基板ＳＢは、互いに対向する第１主面（主面）ＳＢａおよび第２主面（裏面）ＳＢｂを有し、第１主面ＳＢａはベース層ＢＬの表面（上面）と一致し、第２主面（裏面）ＳＢｂは半導体基板ＳＢの第２主面ＳＵＢｂと一致する。積層半導体基板ＳＢ（または半導体基板ＳＵＢ）の第１主面ＳＢａ（または第１主面ＳＵＢａ）にはパワートランジスタ領域ＡＲＵとＣＭＯＳ領域ＡＲＣとが設けられている。
　半導体基板ＳＵＢは、ｎ型の炭化珪素基板であり、そのポリタイプは４Ｈである。つまり、半導体基板ＳＵＢは、ｎ型の４Ｈ‐ＳｉＣである。半導体基板ＳＵＢの第１主面ＳＵＢａは、例えば、（０００１）面から結晶のオフ方向である＜１１－２０＞方向に４°のオフ角が設けられた面であり、この面を４°オフ（０００１）面と呼ぶ。ドリフト層ＤＬは、１ｅ１６ｃｍ－３程度のｎ型不純物濃度を有するｎ型半導体層であり、エピタキシャル成長法を用いて半導体基板ＳＵＢの第１主面ＳＵＢａ上に形成された９．５μｍ程度の膜厚を有するエピタキシャル層である。埋め込みベース層ＢＢＬは、ドリフト層ＤＬ上にエピタキシャル成長法およびイオン注入法を用いて形成された１ｅ１８ｃｍ－３程度のｐ型不純物濃度を有するｐ型半導体層である。埋め込みベース層ＢＢＬの膜厚は、１μｍ程度である。埋め込みベース層ＢＢＬは、埋め込みベース層ＢＢＬ１と埋め込みベース層ＢＢＬ２との積層構造で構成されており、埋め込みベース層ＢＢＬ１およびＢＢＬ２の膜厚は、それぞれ０．５μｍ程度である。ベース層ＢＬは、１．３ｅ１７ｃｍ－３程度のｐ型不純物濃度を有するｐ型半導体層であり、エピタキシャル成長法を用いて埋め込みベース層ＢＢＬ上に形成された１．８μｍ程度の膜厚を有するエピタキシャル層である。ベース層ＢＬの膜厚は、埋め込みベース層ＢＢＬの膜厚よりも厚い。そして、ベース層ＢＬのｐ型不純物濃度は、埋め込みベース層ＢＢＬのｐ型不純物濃度よりも低い。ベース層ＢＬには、パワートランジスタ領域ＡＲＵにおいては、パワートランジスタＵＭＯＳのチャネル形成領域が、ＣＭＯＳ領域ＡＲＣにおいては、ｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳが形成される。ベース層ＢＬをエピタキシャル成長法で形成したエピタキシャル層とすることで、ＭｅＶ級のイオン注入エネルギーを出力可能な特別なイオン注入装置を使用することなく、比較的厚いベース層ＢＬを形成することができる。これにより、ＣＭＯＳ領域ＡＲＣにおける耐圧設計等の自由度が向上する。
　半導体基板ＳＵＢ、ドリフト層ＤＬおよびベース層ＢＬは、パワートランジスタ領域ＡＲＵとＣＭＯＳ領域ＡＲＣの全域にわたって設けられている。埋め込みベース層ＢＢＬは、ＣＭＯＳ領域ＡＲＣでは全域に、パワートランジスタ領域ＡＲＵでは選択的に設けられている。トレンチ溝ＴＧの底部にはトレンチ保護領域（ｐ型半導体領域）ＴＰＲが設けられ、トレンチ溝ＴＧおよびトレンチ保護領域ＴＰＲの周囲にはＪＦＥＴ層１（ｎ型半導体層）ＤＬＳ１およびＪＦＥＴ層２（ｎ型半導体層）ＤＬＳ２が設けられている。パワートランジスタ領域ＡＲＵにおいて、埋め込みベース層ＢＢＬは、トレンチ保護領域ＴＰＲ、ＪＦＥＴ層１ＤＬＳ１およびＪＦＥＴ層２ＤＬＳ２が設けられた領域以外の領域に配置されている。また、半導体基板ＳＵＢの第２主面ＳＵＢｂ上には、パワートランジスタ領域ＡＲＵとＣＭＯＳ領域ＡＲＣの全域にわたってドレイン電極ＥＤが形成されている。
　パワートランジスタ領域ＡＲＵには、積層半導体基板ＳＢの第１主面ＳＢａからソース領域ＲＳＵおよびベース層ＢＬを貫通するトレンチ溝ＴＧが形成されており、トレンチ溝ＴＧ内にはゲート絶縁膜（トレンチゲート絶縁膜）ＧＩＵおよびゲート電極（トレンチゲート電極）ＥＧＵが形成されている。ゲート絶縁膜ＧＩＵは、ＣＶＤ法を用いて堆積した酸化シリコン膜であり、５０～１５０ｎｍの膜厚を有する。ゲート電極ＥＧＵは、ｎ型不純物を含有する多結晶シリコン膜で形成されている。積層半導体基板ＳＢの第１主面ＳＢａ側のベース層ＢＬにはソース領域（ｎ型半導体領域）ＲＳＵとｐ型領域（ｐ型半導体領域）ＲＰＵが形成されている。ソース領域ＲＳＵは、トレンチ溝ＴＧを挟むように、トレンチ溝ＴＧの両側に配置されている。ｐ型領域（ｐ型半導体領域）ＲＰＵは、ソース領域ＲＳＵに対してトレンチ溝ＴＧまたはゲート電極ＥＧＵと反対側に配置されている。言い換えると、ｐ型領域ＲＰＵは、隣接する単位トランジスタのソース領域ＲＳＵ間に配置されているとも言える。そして、ソース領域ＲＳＵおよびｐ型領域ＲＰＵは、ソース電極ＥＳＵに接続されている。
　トレンチ溝ＴＧの底部に設けられたトレンチ保護領域（ｐ型半導体領域）ＴＰＲのｐ型不純物濃度は、埋め込みベース層ＢＢＬ（特に、埋め込みベース領域ＢＢＬ１）のｐ型不純物濃度と等しく、ベース層ＢＬのｐ型不純物濃度よりも高い。トレンチ保護領域（ｐ型半導体領域）ＴＰＲは、電界緩和層であり、トレンチ溝ＴＧの底部のゲート絶縁膜ＧＩＵに電界が集中するのを緩和するために、トレンチ溝ＴＧの底部において、トレンチ溝ＴＧがトレンチ保護領域ＴＰＲに食い込んだ構造にする。つまり、トレンチ溝ＴＧの深さは、ベース層ＢＬと埋め込みベース層ＢＢＬ２との合計膜厚よりも大きく、ベース層ＢＬと埋め込みベース層ＢＢＬの合計膜厚よりも小さいことが肝要である。前述の各層の膜厚を考慮すると、２．５～２．６μｍ程度が適当である。ドリフト層ＤＬとベース層ＢＬ間の領域において、トレンチ保護領域ＴＰＲはＪＦＥＴ層１（ｎ型半導体層）ＤＬＳ１に挟まれ、トレンチ溝ＴＧはＪＦＥＴ層２（ｎ型半導体層）ＤＬＳ２に挟まれている。トレンチ溝ＴＧの底部において、ゲート絶縁膜ＧＩＵがトレンチ保護領域ＴＰＲで覆われているため、ゲート絶縁膜ＧＩＵの絶縁破壊を防止することができる。また、ＪＦＥＴ層１ＤＬＳ１およびＪＦＥＴ層２ＤＬＳ２のｎ型不純物濃度を最適化することで、ＪＦＥＴ抵抗を増加させることなく、ゲート絶縁膜ＧＩＵの絶縁破壊を防止することができる。
　さらに、ドリフト層ＤＬとベース層ＢＬとの間に、ベース層ＢＬのｐ型不純物濃度よりも高いｐ型不純物濃度をもつ埋め込みベース層ＢＢＬを設けたことで、パワートランジスタＵＭＯＳのドレイン・ソース間の耐圧を向上させることができる。さらに、パワートランジスタＵＭＯＳのチャネルが形成されるベース層ＢＬを低不純物濃度のエピタキシャル層で形成したことで、高いチャネル移動度を確保でき、パワートランジスタＵＭＯＳのオン抵抗を低減することができる。つまり、ｐ型不純物濃度の異なる埋め込みベース層ＢＢＬとベース層ＢＬとを設けたことで、互いに影響されることなく、ドレイン・ソース間の耐圧向上とオン抵抗の低減を実現することができる。
　なお、一実施の形態としてトレンチ保護領域（ｐ型半導体領域）ＴＰＲを有する構造を示したが、本発明の効果を奏するうえで、トレンチ保護領域ＴＰＲは必須ではない。また、本発明の要旨を逸脱しない範囲でパワートランジスタＵＭＯＳにその他の電界緩和構造を適用することも可能である。
　次に、ＣＭＯＳ領域ＡＲＣに形成されたｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳを説明する。図１に示すように、ｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳは、ベース層ＢＬ内に形成されている。ｎ型トランジスタＮＭＯＳは、ＣＭＯＳ領域ＡＲＣ内のＮＭＯＳ領域ＡＲＮに、ｐ型トランジスタＰＭＯＳは、ＣＭＯＳ領域ＡＲＣ内のＰＭＯＳ領域ＡＲＰに形成されている。
　ｎ型トランジスタＮＭＯＳは、ベース層ＢＬ内に形成されたソース領域（ｎ型半導体領域）ＲＳＮおよびドレイン領域（ｎ型半導体領域）ＲＤＮと、ソース領域ＲＳＮとドレイン領域ＲＤＮとの間に設けられたチャネル領域ＲＣＮと、チャネル領域ＲＣＮ上にゲート絶縁膜ＧＩＮを介して形成されたゲート電極ＥＧＮと、を有する。ｎ型トランジスタＮＭＯＳは、表面チャネル型ＭＯＳＦＥＴであり、ゲート電極ＥＧＮに所望の電圧を印加すると、ベース層ＢＬとゲート絶縁膜ＧＩＮとの界面直下のチャネル領域ＲＣＮにチャネルが形成される。ｎ型トランジスタＮＭＯＳのソース領域ＲＳＮとドレイン領域ＲＤＮとの間に設けられたチャネル領域ＲＣＮは、ｐ型のベース層ＢＬの一部分であり、チャネル領域ＲＣＮには、閾値電圧調整用の不純物のイオン注入はされていないので、チャネル領域ＲＣＮのｐ型不純物濃度は、ベース層ＢＬのｐ型不純物濃度と等しい。ここで、「等しい」とは、「ほぼ等しい」を含むものである。チャネル領域ＲＣＮに意図的にｐ型不純物またはｎ型不純物などがイオン注入されず、イオン注入されていないエピタキシャル層であるベース層ＢＬが残っていることを意味する。半導体装置の製造工程で意図せず両者のｐ型不純物濃度に誤差が生じたとしても、その差は本実施の形態の「等しい」に含まれる。なお、ベース層ＢＬのｐ型不純物濃度とは、例えば、パワートランジスタＵＭＯＳのチャネル形成領域におけるｐ型不純物濃度を意味する。ここでは表面チャネル型のｎ型トランジスタＮＭＯＳの例を説明したが、例えば、チャネル領域ＲＣＮにｎ型イオンをイオン注入した埋め込みチャネル型のｎ型トランジスタＮＭＯＳとしてもよい。ｎ型イオン注入による結晶へのダメージは小さく、後述するアルミニウムイオン注入で見られるようなチャネル移動度低下が起こらないため、埋め込みチャネルによる特性制御が可能である。
　ｐ型トランジスタＰＭＯＳは、ベース層ＢＬ内に形成されたｎ型ウェル領域（ｎ型半導体領域）ＮＷ内に形成されている。ｐ型トランジスタＰＭＯＳは、ｎ型ウェル領域ＮＷ内に形成されたソース領域（ｐ型半導体領域）ＲＳＰおよびドレイン領域（ｐ型半導体領域）ＲＤＰと、積層半導体基板ＳＢの第１主面ＳＢａ上にゲート絶縁膜ＧＩＰを介して形成されたゲート電極ＥＧＰと、を有する。ｐ型トランジスタＰＭＯＳは、埋め込みチャネル型ＭＯＳＦＥＴであり、積層半導体基板ＳＢの第１主面ＳＢａから厚さ０．２μｍ程度の埋込チャネル領域ＥＢＣを有する。埋込チャネル領域ＥＢＣは、ｐ型半導体領域であり、ｎ型ウェルＮＷ内であるが、ｎ型不純物が実質的にイオン注入されていない領域である。ゲート電極ＥＧＰに所望の電圧を印加すると、埋込チャネル領域ＥＢＣとゲート絶縁膜ＧＩＰとの界面直下ではなく、界面より深い位置にチャネルが形成される。ｎ型ウェル領域ＮＷは、ｎ型ウェル層１（ｎ型半導体層）ＮＷ１、ｎ型ウェル層２（ｎ型半導体層）ＮＷ２およびｎ型ウェル層３（ｎ型半導体層）ＮＷ３で構成されている。ｎ型ウェル層１ＮＷ１は、積層半導体基板ＳＢの第１主面ＳＢａから比較的深い位置に設けられており、ｎ型ウェル層１ＮＷ１の上にｎ型ウェル層２ＮＷ２が設けられている。ｎ型ウェル層１ＮＷ１およびｎ型ウェル層２ＮＷ２は、例えば、窒素イオンをベース層ＢＬにイオン注入して形成する。ｎ型ウェル層１ＮＷ１は、第１主面ＳＢａからの深さ０．７～０．５μｍの範囲に、ｎ型ウェル層２ＮＷ２は、第１主面ＳＢａからの深さ０．５～０．２μｍの範囲に形成されており、第１主面ＳＢａから深さ０．２μｍの範囲にはイオン注入されていないエピタキシャル層であるベース層ＢＬが残っており、この部分が埋込チャネル領域ＥＢＣとなる。従って、埋め込みチャネル領域ＥＢＣのｐ型不純物濃度は、ベース層ＢＬのｐ型不純物濃度と等しい。なお、ベース層ＢＬのｐ型不純物濃度とは、例えば、パワートランジスタＵＭＯＳのチャネル形成領域におけるｐ型不純物濃度を意味する。ここで、「等しい」とは、「ほぼ等しい」を含むものである。埋込チャネル領域ＥＢＣに意図的にｐ型不純物またはｎ型不純物などがイオン注入されていないことが重要である。半導体装置の製造工程で意図せず両者のｐ型不純物濃度に誤差が生じたとしても、その差は本実施の形態の「等しい」に含まれる。因みに誤差範囲は、±５０％以下（０．６５～１．９５ｅ１７ｃｍ－３の範囲）が妥当である。また、埋込チャネル領域ＥＢＣに意図的にｐ型不純物またはｎ型不純物などがイオン注入されていないことが重要であるので、埋め込みチャネル領域ＥＢＣとベース層ＢＬとの欠陥密度が等しいとも言える。なお、ベース層ＢＬの欠陥密度とは、例えば、パワートランジスタＵＭＯＳのチャネル形成領域における欠陥密度を意味する。ｎ型ウェル層２ＮＷ２のｎ型不純物濃度は、２ｅ１７ｃｍ－３～５ｅ１７ｃｍ－３であり、ｎ型ウェル層１ＮＷ１のｎ型不純物濃度は、５ｅ１７ｃｍ－３～１ｅ１９ｃｍ－３であり、ｎ型ウェル層１ＮＷ１のｎ型不純物濃度は、ｎ型ウェル層２ＮＷ２のｎ型不純物濃度以上とする。また、ｎ型ウェル層３ＮＷ３は、ソース領域ＲＳＰおよびドレイン領域ＲＤＰを囲むように、ソース領域ＲＳＰおよびドレイン領域ＲＤＰの外側に配置されている。好適には、ｎ型ウェル層２ＮＷ２のｎ型不純物濃度をｎ型ウェル層１ＮＷ１のｎ型不純物濃度よりも低くする。ｎ型ウェル層３ＮＷ３は、ｎ型ウェル層１ＮＷ１と等しいｎ型不純物濃度を有し、積層半導体基板ＳＢの第１主面ＳＢａからｎ型ウェル層１ＮＷ１に達するように連続的に形成されている。
　埋め込みチャネル領域ＥＢＣと接するｎ型ウェル層２ＮＷ２のｎ型不純物濃度を相対的に低くすることで、埋め込みチャネル領域ＥＢＣのｐ型不純物濃度の制御性と設計自由度を向上でき、ｐ型トランジスタＰＭＯＳの閾値電圧制御性を向上できる。また、ｎ型ウェル層１ＮＷ１のｎ型不純物濃度を相対的に高くすることで、ドレイン電圧によってドレイン領域ＲＤＰからの空乏層がｎ型ウェル領域ＮＷをパンチスルーするのを防止できる。また、ソース領域ＲＳＰ／ｎ型ウェル領域ＮＷ／ベース層ＢＬで構成される寄生Ｂｉｐトランジスタがオンするのを防止することができる。
　次に、ｐ型トランジスタＰＭＯＳの埋め込みチャネル領域ＥＢＣをエピタキシャル層で形成した効果を説明する。従来から、ＳｉＣ基板に形成したＭＯＳＦＥＴはＭＯＳ界面に界面準位が高密度に存在するためチャネル移動度が低下し、オン抵抗が高くなるという課題が知られている。この界面準位は、例えば、ゲート酸化膜形成時の熱処理工程で発生し、特に、ＰＭＯＳの閾値電圧が大きくなるという問題が深刻である。検討結果によれば、バンドギャップの中央付近にドナーライクなトラップ（ホールトラップ）が存在しており、一度ホールをトラップするとＳｉＣの大きなバンドギャップのために熱エネルギーではデトラップしなくなる。トラップされたホールは実効的な正の固定電荷として振る舞い、ＰＭＯＳの閾値電圧を負にシフトさせる。つまり、ＰＭＯＳの閾値電圧が大きくなる。ＮＭＯＳにもこのホールトラップは存在しており、負にゲートバイアスをかけると実効的な正の固定電荷が発生する。しかし、ゲートバイアスを正に印加してチャネルに反転電子を誘起させると、反転電子とホールトラップのホールとが再結合して電気的に中性にもどり、電気特性に影響を与えない。本願発明者は、ＰＭＯＳの場合、上記の正の固定電荷の影響を回避するために、イオン注入法を用いて埋め込みチャネルを形成することを検討した。しかしながら、ＳｉＣ基板にアルミニウムイオンなどのｐ型不純物をイオン注入すると、注入欠陥が発生し、チャネル移動度が低下する副作用が発生することが判明した。本実施の形態では、ｐ型トランジスタＰＭＯＳの埋め込みチャネル領域ＥＢＣを、エピタキシャル層で形成し、イオン注入で不純物を注入しないため、ｐ型トランジスタＰＭＯＳのオン抵抗および閾値電圧を低減することができる。
　図４は、本実施の形態のｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳのゲート電圧とドレイン電流の関係を示す図である。ＩＮＶ－ＰＭＯＳおよびＩＮＶ－ＮＭＯＳは表面チャネル型のｐ型トランジスタＰＭＯＳおよびｎ型トランジスタＮＭＯＳであり、ＥＢＣ－ＰＭＯＳ１およびＥＢＣ－ＰＭＯＳ２は、埋め込みチャネル型のｐ型トランジスタＰＭＯＳである。ＥＢＣ－ＰＭＯＳ１は、埋め込みチャネル領域ＥＢＣの厚さを０．１５μｍとした構造であり、ＥＢＣ－ＰＭＯＳ２は、埋め込みチャネル領域ＥＢＣの厚さを０．２μｍとした構造である。なお、電気特性測定用として、ゲート長：１００μｍ、ゲート幅：１５０μｍのＭＯＳＦＥＴを用いている。図４に示すように、本実施の形態の埋め込みチャネル型のｐ型トランジスタＰＭＯＳでは、表面チャネル型のｐ型トランジスタＰＭＯＳに比べ、ドレイン電流の増加（言い換えると、オン抵抗の低減）および閾値電圧の低減が確認できた。
　図５は、本実施の形態のＣＭＯＳインバータの入力電圧と出力電圧の関係を示す図である。本実施の形態の埋め込みチャネル型のｐ型トランジスタＰＭＯＳを用いることで、表面チャネル型のｐ型トランジスタＰＭＯＳを用いた場合に比べ、ＣＭＯＳインバータのスイッチング電圧がＣＭＯＳ電源電圧のほぼ半分となり、ＬＯＷレベルノイズマージンとＨＩＧＨレベルノイズマージンのバランスが向上していることが分かる。
　＜本実施の形態の半導体装置の製造方法について＞
　図６～図１２は、本実施の形態の半導体装置１００の製造工程を示す断面図である。
　図６に示すように、ドリフト層ＤＬおよび埋め込みベース層ＢＢＬの製造工程を実施する。埋め込みベース層ＢＢＬは、埋め込みベース層１ＢＢＬ１と埋め込みベース層２ＢＢＬ２との積層構造となっている。まず、互いに対向する第１主面（主面）ＳＵＢａと第２主面（裏面）ＳＵＢｂとを有する半導体基板ＳＵＢを準備する。半導体基板ＳＵＢは、ｎ型の炭化珪素（４Ｈ‐ＳｉＣ）基板であり、第１主面ＳＵＢａは前述の４°オフ（０００１）面である。
　半導体基板ＳＵＢの第１主面ＳＵＢａ上に、エピタキシャル成長法を用いてｎ型のドリフト層ＤＬを形成する。ドリフト層ＤＬは、窒素（Ｎ）またはリン（Ｐ）などが添加されたｎ型エピタキシャル層であり、そのｎ型不純物濃度が１ｅ１６ｃｍ－３、その膜厚はおよそ１０μｍとする。
　次に、ドリフト層ＤＬの表面に選択的に埋め込みベース層ＢＢＬ１およびトレンチ保護領域ＴＰＲを形成する。埋め込みベース層ＢＢＬ１およびトレンチ保護領域ＴＰＲは、ドリフト層ＤＬ上に選択的にマスク層を設け、マスク層から露出した領域に、ｐ型不純物（Ａｌイオン）をイオン注入してｐ型半導体層を形成する。図６に示すように、パワートランジスタ領域ＡＲＵに埋め込みベース層ＢＢＬ１およびトレンチ保護領域ＴＰＲを、ＣＭＯＳ領域ＡＲＣに埋め込みベース層ＢＢＬ１を形成する。埋め込みベース層ＢＢＬ１およびトレンチ保護領域ＴＰＲは、そのｐ型不純物濃度が１ｅ１８ｃｍ－３、その膜厚はおよそ０．５μｍとする。パワートランジスタ領域ＡＲＵにおいて、マスク層で覆われていた領域にはドリフト層ＤＬの一部が残り、トレンチ保護領域ＴＰＲの両側にＪＦＥＴ層１ＤＬＳ１が形成される。ＪＦＥＴ層１ＤＬＳ１のｎ型不純物濃度は、１ｅ１６ｃｍ－３である。
　次に、埋め込みベース層１ＢＢＬ１上に埋め込みベース層２ＢＢＬ２を、トレンチ保護領域ＴＰＲおよびＪＦＥＴ層１ＤＬＳ１上にＪＦＥＴ層２ＤＬＳ２を形成する。まず、埋め込みベース層１ＢＢＬ１、トレンチ保護領域ＴＰＲおよびＪＦＥＴ層１ＤＬＳ１上にエピタキシャル成長法を用いて、ｎ型のエピタキシャル層を形成する。このエピタキシャル層のｎ型不純物濃度は１ｅ１６ｃｍ－３、その膜厚はおよそ０．５μｍとする。このエピタキシャル層に選択的にマスク層を設け、マスク層から露出した領域に、ｐ型不純物（Ａｌイオン）をイオン注入してｐ型半導体層を形成する。こうして、マスク層から露出した領域に埋め込みベース層２ＢＢＬ２が形成され、マスク層に覆われた領域にＪＦＥＴ層２ＤＬＳ２が形成される。埋め込みベース層１ＢＢＬ１に重なる埋め込みベース層２ＢＢＬ２のｐ型不純物濃度は、１ｅ１８ｃｍ－３、その膜厚はおよそ０．５μｍでありベース層１ＢＢＬ１に接続しており、トレンチ保護領域ＴＰＲおよびＪＦＥＴ層１ＤＬＳ１に重なるＪＦＥＴ層２ＤＬＳ２のｎ型不純物濃度は１ｅ１６ｃｍ－３、その膜厚はおよそ０．５μｍである。なお、ドリフト層ＤＬ、ＪＦＥＴ層１ＤＬＳ１、ＪＦＥＴ層２ＤＬＳ２は、同一の不純物濃度としたが、特許文献２（特開２０１８－２２８５２号公報）の図１、図１０に記載のように、各層のｎ型不純物濃度を個別に設定してもよい。
　次に、図７に示すように、ベース層ＢＬの製造工程を実施する。埋め込みベース層ＢＢＬおよびＪＦＥＴ層２ＤＬＳ２上に、エピタキシャル成長法を用いてｐ型のベース層ＢＬを形成する。ベース層ＢＬは、アルミニウム（Ａｌ）などのｐ型不純物が添加されたｐ型エピタキシャル層であり、そのｐ型不純物濃度が１．３ｅ１７ｃｍ－３、その膜厚はおよそ１．８μｍとする。ベース層ＢＬは、パワートランジスタ領域ＡＲＵおよびＣＭＯＳ領域ＡＲＣの全域に形成されている。
　次に、図８に示すように、ｎ型ウェル領域ＮＷおよび埋め込みチャネル領域ＥＢＣの製造工程を実施する。ｎ型ウェル領域ＮＷは、ｎ型ウェル層１ＮＷ１、ｎ型ウェル層２ＮＷ２およびｎ型ウェル層３ＮＷ３で構成されている。イオン注入法を用いて、ベース層ＢＬに窒素（Ｎ）イオンをイオン注入してｎ型ウェル層１ＮＷ１およびｎ型ウェル層２ＮＷ２を形成する。ベース層ＢＬの表面（言い換えると、積層半導体基板ＳＢの第１主面ＳＢａ）から、深さが０．７～０．５μｍの範囲に厚さ０．２μｍのｎ型ウェル層１ＮＷ１を形成し、深さが０．５～０．２μｍの範囲に厚さ０．３μｍのｎ型ウェル層２ＮＷ２を形成する。そして、ベース層ＢＬの表面から深さが０．２μｍの範囲に厚さ０．２μｍの埋め込みチャネル領域ＥＢＣを形成する。なお、埋め込みチャネル領域ＥＢＣの濃度と厚み、ｎ型ウェル層２ＮＷ２の濃度と厚みのバランスによってｐ型トランジスタＰＭＯＳの閾値電圧が変化する。所望の特性が得られるようにこれらの条件を調整することができる。埋め込みチャネル領域ＥＢＣは、ベース層ＢＬにｎ型不純物がイオン注入されることなく、エピタキシャル層であるｐ型半導体層が残った領域である。さらに、ベース層ＢＬの表面
からｎ型ウェル層１ＮＷ１に到達するｎ型ウェル層３ＮＷ３を形成する。つまり、ｎ型ウェル層３ＮＷ３は、ベース層ＢＬの表面から深さ０．５μｍ以上の範囲に連続的に形成される。ｎ型ウェル層３ＮＷ３は、窒素（Ｎ）イオンをイオン注入して形成するが、例えば、注入エネルギーを変えた多段回のイオン注入工程で形成する。ｎ型ウェル層３ＮＷ３は、ｎ型ウェル層２ＮＷ２および埋め込みチャネル領域ＥＢＣに接触して、その周囲を囲むように平面視において環状に形成されている。ｎ型ウェル層２ＮＷ２のｎ型不純物濃度は、２ｅ１７ｃｍ－３～５ｅ１７ｃｍ－３であり、ｎ型ウェル層１ＮＷ１およびｎ型ウェル層３ＮＷ３のｎ型不純物濃度は、５ｅ１７ｃｍ－３～１ｅ１９ｃｍ－３であり、ｎ型ウェル層１ＮＷ１およびｎ型ウェル層３ＮＷ３のｎ型不純物濃度は、ｎ型ウェル層２ＮＷ２のｎ型不純物濃度以上とする。好適には、ｎ型ウェル層２ＮＷ２のｎ型不純物濃度をｎ型ウェル層１ＮＷ１のｎ型不純物濃度よりも低くする。
　次に、図９に示すように、パワートランジスタＵＭＯＳのソース領域ＲＳＵ、ｎ型トランジスタＮＭＯＳのソース領域ＲＳＮおよびドレイン領域ＲＤＮ並びにｐ型トランジスタＰＭＯＳのソース領域ＲＳＰおよびドレイン領域ＲＤＰの製造工程を実施する。積層半導体基板ＳＢの第１主面ＳＢａにおいて、ベース層ＢＬの表面にイオン注入法を用いてｎ型半導体領域およびｐ型半導体領域を選択的に形成する。ｎ型半導体領域は、そのｎ型不純物濃度が１ｅ２０ｃｍ－３で、第１主面ＳＢａから深さ０．２５μｍの範囲に連続的に形成する。なお、ｎ型不純物濃度は１ｅ１９～１ｅ２２ｃｍ－３の範囲、深さは０．１～０．４μｍの範囲であればよい。ｎ型不純物領域は、パワートランジスタ領域ＡＲＵでは、パワートランジスタＵＭＯＳのソース領域ＲＳＵ、ＮＭＯＳ領域ＡＲＮでは、ｎ型トランジスタＮＭＯＳのソース領域ＲＳＮおよびドレイン領域ＲＤＮ、ＰＭＯＳ領域ＡＲＰでは、ｎ型領域ＲＮＣを構成する。そして、ｐ型半導体領域は、そのｐ型不純物濃度が１ｅ２１ｃｍ－３で、第１主面ＳＢａから深さ０．２５μｍの範囲に連側的に形成する。なお、ｐ型不純物濃度は１ｅ１９～１ｅ２２ｃｍ－３の範囲、深さは０．１～０．４μｍの範囲であればよい。ｐ型半導体領域は、パワートランジスタ領域ＡＲＵでは、パワートランジスタＵＭＯＳのｐ型領域ＲＰＵ、ＰＭＯＳ領域ＡＲＰでは、ｐ型トランジスタＰＭＯＳのソース領域ＲＳＰおよびドレイン領域ＲＤＰ、ＮＭＯＳ領域ＡＲＮでは、ｐ型領域ＲＰＣを構成する。なお、パワートランジスタ領域ＡＲＵとＣＭＯＳ領域ＡＲＣのｎ型半導体領域およびｐ型半導体領域は同一工程で形成しても、別工程で形成してもよい。また、前述のｎ型ウェル領域ＮＷの形成工程、ｎ型半導体領域形成工程およびｐ型半導体領域形成工程は順不同である。
　次に、図１０に示すように、トレンチ溝ＴＧの製造工程を実施する。反応性ドライエッチング法を用いて、パワートランジスタ領域ＡＲＵに複数のトレンチ溝ＴＧを形成する。トレンチ溝ＴＧは、幅が０．８μｍ、深さが２．５～２．６μｍ、長さ（紙面の垂直方向）が１５００～２０００μｍのサイズを有し、ソース領域ＲＳＵ、ベース層ＢＬおよびＪＦＥＴ層ＤＬＳ２を貫通し、トレンチ保護領域ＴＰＲに食い込む。トレンチ溝ＴＧ形成後にアニール処理を施して、コーナー部の丸めなどの形状の修正をしてもよい。次に、前述のイオン注入法を用いて導入した不純物の活性化処理として、例えば、アルゴン（Ａｒ）雰囲気中で、１８００℃、５分の条件で活性化アニールをする。この活性化アニールは、埋め込みチャネル領域ＥＢＣの結晶ダメージの回復にも寄与する。図８の説明で前述したとおり埋め込みチャネル領域ＥＢＣは、ｐ型のベース層ＢＬにｎ型ウェル層１ＮＷ１、ｎ型ウェル層２ＮＷ２を形成する際にイオン注入工程で窒素イオンが残留せずに通過するため、ある程度の結晶欠陥等の結晶ダメージが生ずる。窒素イオン注入の際に生じたＳｉＣ半導体の結晶ダメージは、前述の活性化アニールにより回復することが知られている。
　次に、図１１に示すように、ゲート絶縁膜ＧＩＵ、ＧＩＮおよびＧＩＰ並びにゲート電極ＥＧＵ、ＥＧＮおよびＥＧＰの製造工程を実施する。パワートランジスタ領域ＡＲＵにおいては、トレンチ溝ＴＧの側壁上および底部にゲート絶縁膜ＧＩＵを、ＣＭＯＳ領域ＡＲＣにおいては、第１主面ＳＢａ上にゲート絶縁膜ＧＩＰおよびＧＩＮを形成する。ゲート絶縁膜ＧＩＵ，ＧＩＰおよびＧＩＮは、ＣＶＤ堆積法を用いて形成された酸化シリコン膜で構成されており、その膜厚は５０～１５０ｎｍの範囲で、例えば９０ｎｍとする。ゲート絶縁膜ＧＩＵ，ＧＩＰおよびＧＩＮ形成後に、界面準位低減のために一酸化窒素雰囲気でアニール処理を実施する。
　次に、パワートランジスタ領域ＡＲＵにおいては、ゲート絶縁膜ＧＩＵ上にゲート電極ＥＧＵを、ＣＭＯＳ領域ＡＲＣにおいては、ゲート絶縁膜ＧＩＰ上にゲート電極ＥＧＰを、ゲート絶縁膜ＧＩＮ上にゲート電極ＥＧＮを形成する。ゲート電極ＥＧＵ、ＥＧＰおよびＥＧＮは、膜厚が０．３～１μｍの範囲で、例えば、膜厚が０．５μｍのｎ型ポリシリコン膜で形成する。ｎ型ポリシリコン膜の膜厚は、トレンチ溝ＴＧが埋まる膜厚にすることが肝要である。図１２は、ＰＭＯＳ領域ＡＲＰにおいて、ゲート絶縁膜ＧＩＰおよびゲート電極ＥＧＰを形成した段階のｐ型トランジスタＰＭＯＳのゲート幅方向の断面構造を示している。ゲート幅方向において、埋め込みチャネル領域ＥＢＣは、その両端がｎ型ウェル層ＮＷ３と接触して終端しており、ゲート絶縁膜ＧＩＰおよびゲート電極ＥＧＰは、それらの両端がｎ型ウェル層ＮＷ３上に延在している。図示していないが、ゲート幅方向に延在するソース領域ＲＳＰおよびドレイン領域ＲＤＰの両端もｎ型ウェル層ＮＷ３と接触して終端している。このような構造にすることで、ゲート幅方向におけるゲート電極ＥＧＰの端部で、閾値電圧よりも低いゲート電圧で、ソース・ドレイン間に電流が流れるのを防止できる。
　なお、図１３は、図１１の変形例である半導体装置の製造工程を示す断面図であり、パワートランジスタＵＭＯＳのゲート絶縁膜ＧＩＵおよびｐ型トランジスタＰＭＯＳのゲート絶縁膜ＧＩＰの製造工程を説明する断面図である。パワートランジスタＵＭＯＳのゲート絶縁膜ＧＩＵは、ゲート絶縁膜ＧＩＵ１と、その上に形成されたゲート絶縁膜ＧＩＵ２との積層膜である。ゲート絶縁膜ＧＩＵ２は、ＣＶＤ法を用いてトレンチ溝ＴＧの側壁上に形成されたＣＶＤ酸化膜であり、ゲート絶縁膜ＧＩＵ１は、熱酸化法によって、トレンチ溝ＴＧの側壁とゲート絶縁膜ＧＩＵ２との間に形成された熱酸化膜である。また、ｐ型トランジスタＰＭＯＳのゲート絶縁膜ＧＩＰは、ゲート絶縁膜ＧＩＰ１と、その上に形成されたゲート絶縁膜ＧＩＰ２との積層膜である。ゲート絶縁膜ＧＩＰ２は、ＣＶＤ法を用いて第１主面ＳＢａ上に形成されたＣＶＤ酸化膜であり、ゲート絶縁膜ＧＩＰ１は、熱酸化法によって、第１主面ＳＢａとゲート絶縁膜ＧＩＵ２との間に形成された熱酸化膜である。ここで、互いにＣＶＤ酸化膜であるゲート絶縁膜ＧＩＵ２とゲート絶縁膜ＧＩＰ２の膜厚は等しい。そして、熱酸化膜であるゲート絶縁膜ＧＩＵ１の側壁部分の膜厚は、熱酸化膜であるゲート絶縁膜ＧＩＰ１の膜厚よりも厚い。従って、パワートランジスタＵＭＯＳの側壁部分のゲート絶縁膜ＧＩＵの膜厚は、ｐ型トランジスタＰＭＯＳのゲート絶縁膜ＧＩＰの膜厚よりも厚い。パワートランジスタＵＭＯＳのゲート絶縁膜ＧＩＵには、ｐ型トランジスタＰＭＯＳのゲート絶縁膜ＧＩＰに比べ、より高い電界が印加されるため、このような膜厚関係とすることが有効である。つまり、パワートランジスタＵＭＯＳのゲート絶縁膜ＧＩＵの高耐圧化とｐ型トランジスタＰＭＯＳの高速化を実現できる。なお、パワートランジスタＵＭＯＳのゲート絶縁膜ＧＩＵ１の底面部分はｐ型トランジスタＰＭＯＳのゲート絶縁膜ＧＩＰ１と同様に薄くなるが、トレンチ保護領域ＴＰＲにより十分に電界が緩和されているため信頼性は確保される。
　また、ゲート絶縁膜ＧＩＵ１とゲート絶縁膜ＧＩＰ１は、ＣＶＤ法でゲート絶縁膜ＧＩＵ２およびＧＩＰ２を形成した後の熱酸化工程で形成する。ＳｉＣからなる積層半導体基板ＳＢは、その第１主面ＳＢａとトレンチ溝ＴＧの側壁とで、熱酸化膜の成長速度が大きく異なる。熱酸化膜の成長速度が結晶面に依存しているため、トレンチ溝ＴＧの側壁における熱酸化膜の成長速度は、第１主面ＳＢａにおける熱酸化膜の成長速度のおよそ１０倍である。この特徴を利用して、フォトリソグラフィやエッチング等の製造工程を増やすことなく、自己形成的に異なる膜厚のゲート絶縁膜ＧＩＵ１およびＧＩＰ１を形成するものである。また、ゲート絶縁膜ＧＩＵ２の形成後に行うアニール処理（焼き締めや一酸化窒素アニール）と組み合わせて一度に熱処理工程を実施することも可能である。なお、ＣＭＯＳ領域ＡＲＣのｎ型トランジスタＮＭＯＳのゲート絶縁膜ＧＩＮも上記ｐ型トランジスタＰＭＯＳのゲート絶縁膜ＧＩＰと同様に積層膜にすることができる。
　次に、図１に示すように、ソース電極ＥＳＵ、ＥＳＰおよびＥＳＮ、ドレイン電極ＥＤ、ＥＤＰおよびＥＤＮの製造工程を実施する。第１主面ＳＢａ上に層間絶縁膜ＩＬを形成する。層間絶縁膜ＩＬは、例えば、ＣＶＤ法を用いて堆積した膜厚が１．０μｍの酸化シリコン膜からなる。層間絶縁膜ＩＬに複数の開口を形成した後に金属膜を堆積、パターニングしてソース電極ＥＳＵ、ＥＳＰおよびＥＳＮ、ドレイン電極ＥＤＰおよびＥＤＮを含む第１配線層を形成する。金属膜は、例えば、チタン（Ｔｉ）膜と、チタン膜上のアルミニウム（Ａｌ）膜との積層膜とする。例えば、チタン膜の膜厚を０．１μｍ、アルミニウム膜の膜厚を２μｍとする。パワートランジスタ領域ＡＲＵにおいて、ソース電極ＥＳＵは、ソース領域ＲＳＵおよびｐ型領域ＲＰＵに接続されている。ＰＭＯＳ領域ＡＲＰにおいて、ソース電極ＥＳＰは、ソース領域ＲＳＰおよびｎ型領域ＲＮＣに、ドレイン電極ＥＤＰは、ドレイン領域ＲＤＰに、接続されている。ＮＭＯＳ領域ＡＲＮにおいて、ソース電極ＥＳＮは、ソース領域ＲＳＮおよびｐ型領域ＲＰＣに、ドレイン電極ＥＤＮは、ドレイン領域ＲＤＮに接続されている。図示しないが、第１配線層の上層に形成された第２配線層も用いて、図３に示す接続関係と、図２に示すパワーソース端子Ｔｓ、ＣＭＯＳ電源電位端子ＴＶＤＤ、ＣＭＯＳ基準電位端子ＴＶＳＳおよび入力信号端子ＴＶｉｎが構成される。また、半導体基板ＳＵＢの第２主面ＳＵＢｂ上にドレイン電極ＥＤが形成される。以上の工程を経て本実施の形態の半導体装置１００が完成する。
　＜本実施の形態の半導体装置の試作結果＞
　図１の構造を持つ半導体装置の初期試作デバイスのスイッチング特性評価を行った。評価は、図３に示す等価回路図のＶｄ端子に還流ダイオードとインダクタ（５ｍＨ）を並列接続した負荷の一端を接続し、負荷の他端に６００Ｖを印加した。ＶＳＳ端子およびＶｓ端子は接地し、ＶＤＤ端子に２０Ｖを印加した。Ｖｉｎ端子に約２０Ｖ振幅のパルスを印加した場合のＶｄ端子で観察したスイッチング特性は、振幅６００Ｖ、ドレイン電流１０Ａで、立ち上がり時間２４ｎｓ、立下り時間２８ｎｓであった。
　＜本実施の形態の半導体装置およびその製造方法の特徴＞
　本実施の形態の半導体装置は、半導体基板ＳＵＢ上にパワートランジスタＵＭＯＳと、そのＣＭＯＳ駆動回路を構成するｐ型トランジスタＰＭＯＳおよびｎ型トランジスタＮＭＯＳと、を内蔵している。そして、パワートランジスタＵＭＯＳのチャネル形成領域であるベース層ＢＬに、ｎ型トランジスタＮＭＯＳと、埋め込みチャネル領域ＥＢＣを備えたｐ型トランジスタＰＭＯＳとを形成することで、半導体装置の低コスト化を実現した。
　さらに、エピタキシャル層で形成されたベース層ＢＬの一部分を埋め込みチャネル領域ＥＢＣとすることで、ｐ型トランジスタＰＭＯＳを低閾値電圧化および低オン抵抗化でき、ＣＭＯＳ駆動回路の駆動電流増大およびＨＩＧＨ／ＬＯＷノイズマージンバランスの改善を実現した。
　ドリフト層ＤＬ上に比較的高濃度かつ比較的薄い埋め込みベース層ＢＢＬを設け、その上に比較的低濃度かつ比較的厚いベース層ＢＬを設け、ベース層ＢＬをパワートランジスタＵＭＯＳのチャネル形成領域にするとともに、ベース層ＢＬにｎ型トランジスタＮＭＯＳと、ｎ型ウェル領域ＮＷ内に配置したｐ型トランジスタＰＭＯＳと、を形成した。ドリフト層ＤＬ上に比較的高濃度の埋め込みベース層ＢＢＬを設けたことで、パワートランジスタＵＭＯＳのドレイン・ソース間の耐圧を向上することができる。比較的低濃度ベース層ＢＬをパワートランジスタＵＭＯＳのチャネル形成領域とすることで、パワートランジスタＵＭＯＳのオン抵抗を低減することができる。比較的厚いベース層ＢＬにｎ型トランジスタＮＭＯＳと、ｎ型ウェル領域ＮＷ内に配置したｐ型トランジスタＰＭＯＳと、を形成したことで、ｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳのＰＮ接合逆バイアス耐圧等の設計自由度を向上することができる。
　ｎ型ウェル領域ＮＷは、比較的高濃度のｎ型ウェル層ＮＷ１と、その上に配置された比較的低濃度のｎ型ウェル層ＮＷ２とで構成されている。埋め込みチャネル領域ＥＢＣに接するｎ型ウェル層ＮＷ２が比較的低濃度であるため、埋め込みチャネル領域ＥＢＣの不純物濃度の制御性と設計自由度を向上でき、ｐ型トランジスタＰＭＯＳの閾値電圧制御性を向上できる。また、比較的高濃度のｎ型ウェル層ＮＷ１を設けたことで、ＰＭＯＳ領域ＡＲＰにおいて、ドレイン電圧によってドレイン領域ＲＤＰからの空乏層がｎ型ウェル領域ＮＷをパンチスルーするのを防止できる。また、ソース領域ＲＳＰ／ｎ型ウェル領域ＮＷ／ベース層ＢＬで構成される寄生Ｂｉｐトランジスタがオンするのを防止することができる。
　また、パワートランジスタＵＭＯＳのゲート絶縁膜ＧＩＵ、ｐ型トランジスタＰＭＯＳのゲート絶縁膜ＧＩＰおよびｎ型トランジスタＮＭＯＳのゲート絶縁膜ＧＩＮを、それぞれ熱酸化膜とＣＶＤ酸化膜との積層構造とすることで、フォトリソグラフィやエッチング等の製造工程を増やすことなく、自己形成的にゲート絶縁膜ＧＩＮおよびＧＩＰの膜厚よりも厚い膜厚を有するゲート絶縁膜ＧＩＵを形成することができる。
　＜変形例１＞
　図１４は、変形例１の半導体装置２００の断面図ある。変形例１と上記実施の形態との相違点は、ＣＭＯＳ領域ＡＲＣにおいて、ｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳがｎ型ウェル領域ＤＮＷ内に設けられていることである。ｎ型トランジスタＮＭＯＳは、ｎ型ウェル領域ＤＮＷ内に設けられたｐ型ウェル領域（ｐ型半導体領域）ＰＷ内に形成されている。ｎ型ウェル領域ＤＮＷは、ｎ型ウェル層１ＤＮＷ１、ｎ型ウェル層２ＤＮＷ２およびｎ型ウェル層３ＤＮＷ３で構成されている。ｎ型ウェル層１ＤＮＷ１、ｎ型ウェル層２ＤＮＷ２およびｎ型ウェル層３ＤＮＷ３のｎ型不純物濃度は、上記実施の形態のｎ型ウェル層１ＮＷ１、ｎ型ウェル層２ＮＷ２およびｎ型ウェル層３ＮＷ３と同様である。ただし、ｎ型ウェル層１ＤＮＷ１、ｎ型ウェル層２ＤＮＷ２およびｎ型ウェル層３ＤＮＷ３の深さは、ｐ型ウェル領域ＰＷを内包するのに十分な深さを有する。また、ｎ型ウェル層３ＤＮＷ３は、平面視において、ＮＭＯＳ領域ＡＲＮおよびＰＭＯＳ領域ＡＲＰの周囲を連続して取り囲むように環状に配置されている。つまり、パワートランジスタＵＭＯＳのソース電極ＥＳＵとＣＭＯＳ領域ＡＲＣのソース電極ＥＳＮとは、積層半導体基板ＳＢの内部でｎ型ウェル領域ＤＮＷを介したＰＮＰ接合を形成し、電気的に分離されている。従って、ソース電極ＥＳＵとソース電極ＥＳＮとの間に電位差が生じたとしても、積層半導体基板ＳＢの内部を経由して両者間に電流が流れるのを防止できる。
　上記実施の形態の半導体装置１００では、図１および図３に示すように、パワートランジスタＵＭＯＳのソース電極ＥＳＵとＣＭＯＳ領域ＡＲＣのソース電極ＥＳＮとは、ｐ型領域ＲＰＵ／ベース層（ｐ型半導体領域）ＢＬおよび埋め込みベース層（ｐ型半導体領域）ＢＢＬ／ｐ型領域ＲＰＣの経路で図３の点線で示すように電気的につながっている。従って、パワートランジスタＵＭＯＳのソース電極ＥＳＵとＣＭＯＳ領域ＡＲＣのソース電極ＥＳＮとの間に電位差が生じた場合には、この経路で電流が流れ続け、損失の増大や素子（パワートランジスタＵＭＯＳ、ｎ型トランジスタＮＭＯＳまたはｐ型トランジスタＰＭＯＳ）の破壊に至る。
　図１５は、誤点弧対策の一例を示す等価回路図である。ブリッジ構成でパワートランジスタＵＭＯＳを使用する場合、スイッチング側のパワートランジスタＵＭＯＳの動作にあわせて非スイッチング側のパワートランジスタＵＭＯＳのドレイン・ソース間に高い電圧変動ｄＶ／ｄｔが生じ、これによる電流がドレイン・ゲート間容量を通じてゲートに流れ込み、ゲート抵抗ＲＧによる電圧降下でゲート電圧を持ち上げゲートにはオフ信号が来ているにも関わらず非スイッチング側のパワートランジスタＵＭＯＳがオンになる現象がある。これを誤点弧（セルフターンオン）と呼ぶ。図１５に示すように、パワートランジスタＵＭＯＳのターンオフ電圧を負電圧（ＶＧ＿Ｎ）にすれば、誤点弧のきっかけとなるゲート電圧の持ち上がりが発生したとしてもパワートランジスタＵＭＯＳの閾値電圧を超えないようにできる。しかし、上記実施の形態の半導体装置１００の場合、パワートランジスタＵＭＯＳのソース電極ＥＳＵとＣＭＯＳ領域ＡＲＣのソース電極ＥＳＮとの間に電位差が生じるため、上記の経路で電流が流れ続けるという課題がある。
　変形例１の半導体装置２００によれば、上記の通り、従って、ソース電極ＥＳＵとソース電極ＥＳＮとの間に電位差が生じたとしても、積層半導体基板ＳＢの内部を経由して両者間に流れる電流を遮断できる。
　＜変形例２＞
　図１６は、変形例２の半導体装置３００の断面図である。変形例２と上記実施の形態との相違点は、パワートランジスタ領域ＡＲＵとＣＭＯＳ領域ＡＲＣとの間に分離領域ＩＳＯを設けたことである。分離領域ＩＳＯには、トレンチ溝ＴＧＤ、ＪＦＥＴ層１ＤＬＤ１、ＪＦＥＴ層２ＤＬＤ２およびトレンチ保護領域ＴＰＲＤが設けられており、ベース層ＢＬを貫通するトレンチ溝ＴＧＤでパワートランジスタ領域ＡＲＵとＣＭＯＳ領域ＡＲＣのベース層ＢＬを電気的に分離している。さらに、ＪＦＥＴ層１ＤＬＤ１およびＪＦＥＴ層２ＤＬＤ２でパワートランジスタ領域ＡＲＵとＣＭＯＳ領域ＡＲＣの埋め込みベース層ＢＢＬを電気的に分離している。分離領域ＩＳＯのトレンチ溝ＴＧＤ、ゲート絶縁膜ＧＩＤ、ゲート電極ＥＧＤ、トレンチ保護領域ＴＰＲＤ、ＪＦＥＴ層１ＤＬＤ１およびＪＦＥＴ層２ＤＬＤ２の構造は、パワートランジスタ領域ＡＲＵのトレンチ溝ＴＧ、ゲート絶縁膜ＧＩＵ、ゲート電極ＥＧＵ、トレンチ保護領域ＴＰＲ、ＪＦＥＴ層１ＤＬＳ１およびＪＦＥＴ層２ＤＬＳ２の構造と同様であり、製造工程も同様である。また、分離領域ＩＳＯは、平面視において、パワートランジスタ領域ＡＲＵの周囲あるいはＣＭＯＳ領域ＡＲＣの周囲を連続して取り囲むように環状に配置されている。
　従って、上記変形例１と同様にソース電極ＥＳＵとソース電極ＥＳＮとの間に電位差が生じたとしても、積層半導体基板ＳＢの内部を経由して両者間に流れる電流を遮断できる。また、パワートランジスタＵＭＯＳの製造工程を用いて、分離領域ＩＳＯの構造を形成しているため、製造工程の増加はない。
　＜変形例３＞
　図１７は、変形例３の半導体装置４００の平面図であり、図１８は、変形例３の半導体装置４００の効果を説明する平面図である。変形例３と上記実施の形態との相違点は、パワートランジスタ領域ＡＲＵ、ＣＭＯＳ領域ＡＲＣ他のレイアウトである。積層半導体基板ＳＢの第１主面ＳＢａには、その中央部にＣＭＯＳ領域ＡＲＣが配置され、その周りにＣＭＯＳ電源電位端子ＶＤＤ、入力信号端子ＶｉｎおよびＣＭＯＳ基準電位端子ＶＳＳが配置され、ＣＭＯＳ領域ＡＲＣと、ＣＭＯＳ電源電位端子ＶＤＤ、入力信号端子ＶｉｎおよびＣＭＯＳ基準電位端子ＶＳＳとを囲むようにパワートランジスタ領域ＡＲＵが環状に配置されている。
　パワートランジスタＵＭＯＳには大電流、高電圧が印加され、スイッチング動作時はそれが急激にオンオフされるため電磁ノイズが発生する。この電磁ノイズによりＣＭＯＳ領域ＡＲＣの駆動回路の動作が悪影響を受ける恐れがある。図１７に示すレイアウトにすることで、図１８に示すように、第１主面ＳＢａの中央部に配置されたＣＭＯＳ回路領域ＡＲＣのｎ型トランジスタＮＭＯＳおよびｐ型トランジスタＰＭＯＳが受ける電磁ノイズの影響を低減することができる。なぜなら、パワートランジスタＵＭＯＳが配置されているパワートランジスタ領域ＡＲＵでは、第２主面ＳＢｂから第１主面ＳＢａに向かって電流が流れるため、図１８に示すように、反時計回りの磁界が発生する。しかしながら、左右または上下に配置されたパワートランジスタ領域ＡＲＵで発生する磁界が、中央部で互いに打ち消しあって、その結果、電磁ノイズが低減される。
　ＣＭＯＳ回路領域ＡＲＣには、パワートランジスタＵＭＯＳのゲート駆動回路の他に、駆動回路の制御回路、保護回路、センサー回路などを設けてもよい。また、変形例３のレイアウトによれば、パワートランジスタ領域ＡＲＵが第１主面ＳＢａ上で分散配置されているため、図２に示すレイアウトと比較して、パワートランジスタＵＭＯＳからの発熱密度を低減する効果がある。
　＜変形例４＞
　図１９は、変形例４の半導体装置５００の平面図である。変形例４と上記実施の形態との相違点は、ＣＭＯＳ基準電位端子ＶＳＳ、ＣＭＯＳ電源電位端子ＶＤＤおよび入力信号端子Ｖｉｎの配置である。ＣＭＯＳ基準電位端子ＶＳＳ、ＣＭＯＳ電源電位端子ＶＤＤおよび入力信号端子Ｖｉｎは、ＣＭＯＳ領域ＡＲＣ内であって、ＰＭＯＳ領域ＡＲＰまたはＮＭＯＳ領域ＡＲＮ上に配置されている。このような配置にすることで、半導体装置５００の小型化が実現できる。
　また、変形例４の半導体基板ＳＵＢは、ｎ型の４Ｈ‐ＳｉＣである。半導体基板ＳＵＢの第１主面ＳＵＢａは、例えば、（０００１）面から結晶のオフ方向である＜１１－２０＞方向にθ°のオフ角が設けられた面であり、この面をθ°オフ（０００１）面と呼ぶ。ここで、θ°は０＜θ≦８°とする。
　例えば、半導体基板ＳＵＢの第１主面ＳＵＢａが４°オフ（０００１）面と仮定する。パワートランジスタＵＭＯＳのゲート電極（ＥＧＵ）が形成されたトレンチ溝ＴＧの延在方向を、結晶のオフ方向に平行にした場合、トレンチ溝ＴＧのチャネル形成面は、（１－１００）面と（－１１００）面となりオフ角の影響を受けない。一方、トレンチ溝ＴＧの延在方向をオフ方向である＜１１－２０＞方向に対して垂直にした場合、トレンチ溝ＴＧのチャネル形成面は、（１１－２０）面を＜０００１＞方向に４°傾けた４°オフ（１１－２０）面と、（－１－１２０）面を＜０００１＞方向に４°傾けた４°オフ（－１－１２０）面となる。チャネル形成面が＜０００１＞方向に平行な面のいずれかである場合、パワートランジスタＵＭＯＳの特性が良好となる。この特性とは、チャネル抵抗が低く、閾値電圧が低くなることを意味する。また、チャネル形成面が＜０００１＞方向に平行な面から＜０００１＞方向にオフ角を持つ場合には、パワートランジスタＵＭＯＳの特性が劣化する。
　従って、パワートランジスタ領域ＡＲＵにおいて、パワートランジスタＵＭＯＳのゲート電極（ＥＧＵ）が形成されたトレンチ溝ＴＧの延在方向は、結晶のオフ方向に平行とするのが好適である。なお、オフ方向は＜１１－２０＞方向に限定されるものではなく、＜０１－１０＞方向や、＜１１－２０＞方向と＜０１－１０＞方向の間としてもよい。
　以上、本願発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。各変形例１～４は矛盾の無い範囲で組合せ可能である。なお、この明細書の中で「・・・層」という表現で示されるものは、エピタキシャル半導体成長層のように半導体基板の主面全体に広がりを持つ層だけではなく、そのエピタキシャル半導体成長層の一部にマクスとイオン注入を用いて形成した導電型の異なる部分や領域も含む。また、「～の上に(on)」や「～層上に(on the layer)」という表現は、直接その層に接する構造のみを意図するものではなく、実施の形態の作用効果を保持したまま１または複数の他の層を介在させる構造も含む。例えば半導体基板上にドリフト層をエピタキシャル成長する場合に、バッファ層を介在させることがある。また不純物濃度を層方向で段階的に変える構造が採用されることもある。
１００　　半導体装置
２００　　半導体装置
３００　　半導体装置
４００　　半導体装置
ＡＲＣ　　ＣＭＯＳ領域（駆動回路領域）
ＡＲＮ　　ＮＭＯＳ領域
ＡＲＰ　　ＰＭＯＳ領域
ＡＲＵ　　パワートランジスタ領域
ＢＢＬ　　埋め込みベース層（ｐ型半導体層）
ＢＢＬ１　　埋め込みベース層（ｐ型半導体層）
ＢＢＬ２　　埋め込みベース層（ｐ型半導体層）
ＢＬ　　ベース層（ｐ型半導体層）
ＤＬ　　ドリフト層（ｎ型半導体層）
ＤＬＤ１　　ＪＦＥＴ層１（ｎ型半導体層）
ＤＬＤ２　　ＪＦＥＴ層２（ｎ型半導体層）
ＤＬＳ１　　ＪＦＥＴ層１（ｎ型半導体層）
ＤＬＳ２　　ＪＦＥＴ層２（ｎ型半導体層）
ＤＮＷ　　ｎ型ウェル領域（ｎ型半導体領域）
ＤＮＷ１　　ｎ型ウェル層１（ｎ型半導体層）
ＤＮＷ２　　ｎ型ウェル層２（ｎ型半導体層）
ＤＮＷ３　　ｎ型ウェル層３（ｎ型半導体層）
ＥＢＣ　　埋め込みチャネル領域（ｐ型半導体領域）
ＥＤ　　ドレイン電極
ＥＤＮ　　ドレイン電極
ＥＤＰ　　ドレイン電極
ＥＧＤ　　ゲート電極
ＥＧＵ　　ゲート電極（トレンチゲート電極）
ＥＧＮ　　ゲート電極
ＥＧＰ　　ゲート電極
ＥＳＵ　　ソース電極
ＥＳＮ　　ソース電極
ＥＳＰ　　ソース電極
ＧＩＤ　　ゲート絶縁膜（トレンチゲート絶縁膜）
ＧＩＮ　　ゲート絶縁膜
ＧＩＰ　　ゲート絶縁膜
ＧＩＰ１　　ゲート絶縁膜
ＧＩＰ２　　ゲート絶縁膜
ＧＩＵ　　ゲート絶縁膜（トレンチゲート絶縁膜）
ＧＩＵ１　　ゲート絶縁膜
ＧＩＵ２　　ゲート絶縁膜
ＩＬ　　層間絶縁膜
ＩＳＯ　　分離領域
ＮＭＯＳ　　ｎ型トランジスタ（ｎ型ＭＯＳＦＥＴ）
ＮＷ　　ｎ型ウェル領域（ｎ型半導体領域）
ＮＷ１　　ｎ型ウェル層１（ｎ型半導体層）
ＮＷ２　　ｎ型ウェル層２（ｎ型半導体層）
ＮＷ３　　ｎ型ウェル層３（ｎ型半導体層）
ＰＭＯＳ　　ｐ型トランジスタ（ｐ型ＭＯＳＦＥＴ）
ＰＷ　　ｐ型ウェル領域（ｐ型半導体領域）
ＲＣＮ　　チャネル領域（ｐ型半導体領域）ＲＤＮ　　ドレイン領域（ｎ型半導体領域）
ＲＤＰ　　ドレイン領域（ｐ型半導体領域）
ＲＮＣ　　ｎ型領域（ｎ型半導体領域）
ＲＰＣ　　ｐ型領域（ｐ型半導体領域）
ＲＰＵ　　ｐ型領域（ｐ型半導体領域）
ＲＳＮ　　ソース領域（ｎ型半導体領域）
ＲＳＰ　　ソース領域（ｐ型半導体領域）
ＲＳＵ　　ソース領域（パワーソース領域、ｎ型半導体領域）
ＳＢ　　積層半導体基板
ＳＢａ　　第１主面（主面）
ＳＢｂ　　第２主面（裏面）
ＳＵＢ　　半導体基板
ＳＵＢａ　　第１主面（主面）
ＳＵＢｂ　　第２主面（裏面）
ＴＧ　　トレンチ溝
ＴＧＤ　　トレンチ溝
ＴＰＲ　　トレンチ保護領域（ｐ型半導体領域）
ＴＰＲＤ　　トレンチ保護領域（ｐ型半導体領域）
ＴＶＤＤ　　ＣＭＯＳ電源電位端子（ＣＭＯＳ電源電位パッド）
ＴＶｉｎ　　入力信号端子（入力信号パッド）
ＴＶｓ　　パワーソース端子（パワーソースパッド）
ＴＶＳＳ　　ＣＭＯＳ基準電位端子（ＣＭＯＳ基準電位パッド）
ＵＭＯＳ　　パワートランジスタ（パワーＭＯＳＦＥＴ）

Claims (15)

  1. 　第１主面と、前記第１主面に対向する第２主面とを有する半導体基板と、
    　前記半導体基板の前記第１主面上に設けられた、第１導電型の第１半導体層と、
    　前記第１半導体層上に設けられ、前記第１導電型の第１部分および第２導電型の第２部分を有する第２半導体層と、
    　前記第２半導体層上に設けられた前記第２導電型の第３半導体層と、
    　前記半導体基板の前記第１主面上の平面視レイアウトの一部であるパワートランジスタ領域に設けられたパワートランジスタと、
    　前記半導体基板の平面視レイアウトの他の一部であるＣＭＯＳ領域に設けられ、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとで構成された前記パワートランジスタの駆動回路と、
    を備え、
    　前記パワートランジスタは、
    　前記第３半導体の一部に選択的に設けられた前記第１導電型のパワーソース領域と、
    　前記パワーソース領域および前記第３半導体層を貫通して前記第２半導体層に達する深さを持つトレンチ溝と、
    　前記トレンチ溝内にトレンチゲート絶縁膜を介して設けられたトレンチゲート電極と、
    　前記パワーソース領域に接続された第１ソース電極と、
    　前記第２主面に設けられた第１ドレイン電極と、
    を有し、
    　前記ｐ型ＭＯＳＦＥＴは、
    　前記第３半導体層の一部に設けられた前記第１導電型の第１ウェル領域内に形成された前記第２導電型の第１ソース領域および前記第２導電型の第１ドレイン領域と、
    　前記第１ソース領域と前記第１ドレイン領域との間に設けられた前記第２導電型の埋め込みチャネル領域と、
    　前記埋め込みチャネル領域の上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
    を有し、
    　前記ｎ型ＭＯＳＦＥＴは、
    　前記第３半導体層の一部に設けられた前記第１導電型の第２ソース領域および前記第１導電型の第２ドレイン領域と、
    　前記第１ソース領域と前記第１ドレイン領域との間に設けられたチャネル領域と、
    　前記チャネル領域上に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
    を有し、
    　前記埋め込みチャネル領域の前記第２導電型の不純物濃度は、前記第３半導体層の前記第２導電型の不純物濃度と等しい、半導体装置。
  2. 　請求項１に記載の半導体装置において、
    　前記チャネル領域は、前記第２導電型を有し、
    　前記埋め込みチャネル領域の前記第２導電型の不純物濃度は、前記チャネル領域の前記第２導電型の不純物濃度と等しい、半導体装置。
  3. 　請求項２に記載の半導体装置において、
    　前記第３半導体層はエピタキシャル層であり、前記第３半導体層の厚さは、前記第１ウェル領域の深さよりも大きい、半導体装置。
  4. 　請求項３に記載の半導体装置において、
    　前記第３半導体層の不純物濃度は、前記第２半導体層の前記第２部分の不純物濃度よりも低く、
    　前記第３半導体層の厚さは、前記第２半導体層の厚さよりも厚い、半導体装置。
  5. 　請求項１に記載の半導体装置において、
    　前記第１ウェル領域は、前記第１導電型の第４半導体層と、前記第４半導体層の上に設けられた前記第１導電型の第５半導体層と、
    を含み、
    　前記第４半導体層の不純物濃度は、前記第５半導体層の不純物濃度よりも高い、半導体装置。
  6. 　請求項５に記載の半導体装置において、
    　前記第１ウェル領域は、さらに、前記第１導電型であって、前記第５半導体層よりも高不純物濃度の第６半導体層を含み、
    　前記第６半導体層は、平面視において、前記第１ソース領域、前記第１ドレイン領域および前記埋め込みチャネル領域を取り囲み、深さ方向において、前記第３半導体層の表面から前記第４半導体層に達する、半導体装置。
  7. 　請求項６に記載の半導体装置において、
    　前記p型ＭＯＳＦＥＴのゲート幅方向における前記第１ゲート電極の端部で、前記埋め込みチャネル領域は、前記第６半導体層と接している、半導体装置。
  8. 　請求項１～７のいずれか一つに記載の半導体装置において、さらに、
    　前記第１ウェル領域内に形成された前記第２導電型の第２ウェル領域を有し、
    　前記ｎ型ＭＯＳＦＥＴの前記第２ソース領域、前記チャネル領域および前記第２ドレイン領域は、前記第２ウェル内に形成されている、半導体装置。
  9. 　請求項１～７のいずれか一つに記載の半導体装置において、さらに、
    　平面視において、前記パワートランジスタ領域と前記ＣＭＯＳ領域との間に設けられた分離領域を有し、
    　前記分離領域には、深さ方向において、前記第３半導体層を貫通する更なるトレンチ溝が設けられており、前記前記パワートランジスタ領域の前記第３半導体層と、前記ＣＭＯＳ領域の前記第３半導体層とは電気的に分離されている、半導体装置。
  10. 　請求項１～７のいずれか一つに記載の半導体装置において、
    　平面視において、前記ＣＭＯＳ領域は、環状の前記パワートランジスタ領域で周囲を囲まれている、半導体装置。
  11. 　請求項１～７のいずれか一つに記載の半導体装置において、
    　前記トレンチゲート絶縁膜の側壁部分の膜厚は、前記第１ゲート絶縁膜および前記第２ゲート絶縁膜の膜厚より厚い、半導体装置。
  12. 　請求項１～７のいずれか一つに記載の半導体装置において、
    　前記半導体基板の前記第１主面は、オフ方向である結晶軸方向に所定のオフ角を設けた結晶面であり、
    　前記パワートランジスタ領域には複数の前記トレンチ溝が互いに平行に配置されており、平面視において、前記複数の前記トレンチ溝は前記オフ方向である結晶軸方向に延在している、半導体装置。
  13. 　請求項１～７のいずれか一つに記載の半導体装置において、
    　前記半導体基板は炭化珪素半導体からなる、半導体装置。
  14. 　（ａ）パワートランジスタ領域とＣＭＯＳ領域とを備える第１主面と、前記第１主面に対向する第２主面とを有する半導体基板を準備する工程、
    　（ｂ）前記半導体基板の前記第１主面上にエピタキシャル成長法を用いて第１導電型の第１半導体層を形成する工程、
    　（ｃ）前記第１半導体層上にエピタキシャル成長法を用いて第２半導体層を形成し、前記第２半導体層にイオン注入法を用いて第１導電型の第１部分および第２導電型の第２部分を形成する工程、
    　（ｄ）前記第２半導体層上にエピタキシャル成長法を用いて前記第２導電型の第３半導体層を形成する工程、
    　（ｅ）前記ＣＭＯＳ領域において、前記イオン注入法を用いて前記第１導電型のウェル領域を形成する工程、
    　（ｆ）前記パワートランジスタ領域において、前記第３半導体層を貫通し、前記第２半導体層に達する深さのトレンチ溝を形成する工程、および
    　（ｇ）前記パワートランジスタ領域において、前記第３半導体層にパワーソース領域、前記トレンチ溝内にトレンチゲート絶縁膜およびトレンチゲート電極を設けることでパワートランジスタを形成し、前記ＣＭＯＳ領域において、前記ウェル領域内に、第１ソース領域、埋め込みチャネル領域および第１ドレイン領域、前記埋め込みチャネル領域上に第１ゲート絶縁膜および第１ゲート電極を設けることでｐ型ＭＯＳＦＥＴを形成し、前記ＣＭＯＳ領域において、前記第３半導体層内に、第２ソース領域、チャネル領域および第２ドレイン領域、前記チャネル領域上に第２ゲート絶縁膜および第２ゲート電極を設けることでｎ型ＭＯＳＦＥＴを形成する工程、
    を備え、
    　前記（ｅ）工程において、前記第３半導体層の表面に所望の厚さを有する前記第２導電型の前記埋め込みチャネル領域を残すように、前記埋め込みチャネル領域よりも深い位置に前記第１導電型の不純物をイオン注入する、半導体装置の製造方法。
  15. 　請求項１４に記載の半導体装置の製造方法において、
    　前記トレンチゲート絶縁膜は、第１絶縁膜と、前記第１絶縁膜上の第２絶縁膜との第１積層膜からなり、前記第１ゲート絶縁膜は、第３絶縁膜と、前記第３絶縁膜上の第４絶縁膜との第２積層膜からなり、
    　前記トレンチゲート絶縁膜および前記第１ゲート絶縁膜の形成工程は、
    　（ｇ１）ＣＶＤ法を用いて、前記パワートランジスタ領域の前記トレンチ溝の側壁上に前記第２絶縁膜を、前記ＣＭＯＳ領域の前記第３半導体層上に、前記第４絶縁膜を形成する工程、
    　（ｇ２）熱酸化法を用いて、前記パワートランジスタ領域の前記トレンチ溝の側壁と前記第２絶縁膜との間に前記第１絶縁膜を、前記ＣＭＯＳ領域の前記第３半導体層の表面と前記第４絶縁膜との間に前記第３絶縁膜を形成する工程、
    を含み、
    　前記第１積層膜の膜厚は、前記第２積層膜の膜厚よりも厚い、半導体装置の製造方法。
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