KR20050071528A - 모듈러 바이폴라―ｃｍｏｓ―ｄｍｏｓ 아날로그 집적 회로및 파워 트랜지스터 기술 - Google Patents

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리차드 케이. 윌리엄즈
마이클 이. 코넬
와이 티엔 찬
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Abstract

반도체 디바이스의 패밀리가 에피택셜층이 없는 기판에 형성된다. 일실시예에서, 상기 패밀리는 5V CMOS 쌍, 12V CMOS 쌍, 5V NPN, 5V PNP, 여러 형태의 횡형 트렌치 MOSFET, 및 30V 횡형 N 채널 DMOS를 포함한다. 각 디바이스들은 측면과 수직면으로 매우 컴팩트하고, 기판의 다른 디바이스와 완전히 절연될 수 있다.

Description

모듈러 바이폴라―ＣＭＯＳ―ＤＭＯＳ 아날로그 집적 회로 및 파워 트랜지스터 기술{A MODULAR BIPOLAR―CMOS―DMOS ANALOG INTEGRATED CIRCUIT AND POWER TRANSISTOR TECHNOLOGY}
본 발명은 반도체 디바이스 제조에 관한 것으로서, 특히 단일 반도체 칩 상에서 서로로부터 완전히 절연될 수 있는 성능을 갖고, 다른 동작 정격 전압을 갖는 전계 효과 및 바이폴라 트랜지스터 또는 다른 반도체 디바이스의 제조에 관한 것이다. 또한, 본 발명은 디바이스 사이의 기생 전도를 피하고, 디바이스와 회로 사이의 잡음 및 혼선을 억제하며, 특히 아날로그 및 혼합 신호 적용에서의 사용을 위한 거의 이상적인 전류원을 생성하고, 높은-전류 또는 높은-전압 전력 적용에서 사용된 전원 스위치의 칩 상의 집적을 위한 강한 저-저항 전력 MOSFET를 생성하는 것과 같은 다른 특징을 나타내는 반도체 디바이스에 관한 것이다.
오늘날 메모리, 로직, 디지털 신호 처리, 마이크로 프로세서, 로직 어레이 등을 포함하는 집적 회로는 디지털인 반면, 다수의 제품 및 전자 기능은 단독적인 아날로그 회로 또는 혼합 신호 애플리케이션으로의 디지털 회로와 결합되는 아날로그 회로에 여전히 의존한다. 아날로그 집적 회로는 "아날로그" 또는 "선형" 회로 동작 체계로서 종종 참조되는 것에서 동작하는 집적 회로와 연관된 반도체 기술의 한 분야를 형성한다. 아날로그 IC에서, 일련의 집적된 디바이스는 전류를 스위칭하는 전원 애플리케이션에서 사용되나, 또한 특히 전압 레퍼런스, 전류 미러, 오실레이터, 및 증폭기에서의 정(constant) 전류원 또는 제어 전류원으로서 동작하는 경우에서 아날로그 디바이스에 대해 다른 사용이 존재한다. 반도체 산업의 이러한 분야는 디바이스, 상기 디바이스가 다루어야 하는 전압 및 전류, 및 상기 디바이스를 제조하는데 사용되는 프로세스 및 기술의 전기적인 특징의 관점에서 보면, 일반적으로 디지털 분야로부터 뚜렷이 구별된다.
통상적으로, 디지털 디바이스는 낮은 전류 및 전압을 받고, 그들은 논리적이고 산술적인 기능을 실행하면서 이러한 낮은 전류를 온 및 오프로 스위칭하는데 사용된다. 디지털 칩으로의 신호 입력은 일반적으로 그 자신이 디지털 신호이고, 전원 공급 입력은 일반적으로 단지 몇 퍼센트의 최대 변화를 갖는 잘 조절된 입력을 구성한다. 모든 입력 및 출력 핀은 지정된 공급 전압 범위 내에 머무르면서, 다른 디지털 IC의 출력으로부터 대부분 방출하면서, 일반적으로 잘 동작한다. 대부분의 출력은 자연적으로 충전성 또는 저항성인 부하 및 종종 단지 디지털 IC의 입력 만을 조종한다.
대조적으로, 아날로그 IC는 더욱 넓은 범위의 동작 환경을 경험해야만 한다. 무엇보다도, 많은 아날로그 및 파워(power) IC는 제품의 배터리 또는 제품의 전원 입력에 직접 연결되고, 그러므로 전 범위의 잠재적인 오버-전압 및 잡음 조건을 받는다. 사실상, 파워 디지털 IC에 사용되는 조절된 공급은 일반적으로 로(raw) 전원에서의 변화, 몇십 퍼센트를 초과하는 변화로부터 디지털 IC를 보호하는 아날로그 전압 레귤레이터 IC이다. 또한, 아날로그 IC에 대한 입력은 모니터링되거나 또는 검출되는 신호에 혼합된 잡음을 포함할 수 있는 종종 그자신의 아날로그 신호이다. 최근에, 아날로그 IC의 출력은 종종 고 전압 또는 고 전류 부하를 종종 조종해야만 한다. 이러한 부하는 IC의 출력핀이 공급 전압을 초과하게끔 또는 그라운드 포텐셜 이하로 가게끔 하는 인덕터 또는 모터를 포함할 수 있고, 바람직하지 않은 기생 바이폴라 트랜지스터 전도로 인도하는 PN 접합의 순방향 바이어스로 귀결될 수 있다.
아날로그 및 파워 IC 제조에 사용된 기술, 특히 CMOS와 바이폴라 트랜지스터를 결합하는 프로세스는 성능 및 칩 크기에서 디지털 및 아날로그 IC 양자에 이점을 줄 수 있다. 그러나 대부분의 예에서, 비록 반도체 디바이스의 이상적인 상태 또는 성능이 영역을 감소하기 위해서 방치되어야 하지만, 디지털 IC는 최소의 가능한 영역을 소모하는 트랜지스터를 생산하기 위해 최적화된 제조 공정을 사용한다. 아날로그 및 파워 IC에서, 크기 뿐만 아니라 동작 특성 양자는 중요한 파라미터이고, 하나가 다른 하나를 대가로 완전히 희생될 수 없다. 아날로그, 혼합 신호, 및 파워 IC에 특히 이로운 약간의 특징은 이하:
ㆍ단일 칩 상의 다른 정격 전압을 갖는 디바이스를 제조하는 것(다른 게이트-소스 및 드레인-소스 정격 전압을 갖는 MOSFET디바이스 및 다른 컬렉터-에미터 정격 전압을 갖는 바이폴라 트랜지스터를 포함하는),
ㆍ그들이 다른 전압에서 동작하거나 또는 IC 내에서 크게 다른 기능을 실행한다면, 서로로부터 및 그들의 공통 공유 기판으로부터 디바이스를 절연하는 것,
ㆍ전체 포켓이 기판 포텐셜 위의 높은 전압에서 "플로우트(float)" 하면서, 상기 디바이스에 가해진 바이어스 포텐셜이 낮은 전압에서 유지될 수 있도록 공통 기판으로부터 절연 포켓 또는 튜브로 디바이스의 그룹을 절연하는 것,
ㆍ작은 신호 잡음이 그들의 적절한 회로 동작을 간섭하지 못하게 하도록 공통 기판으로부터 디바이스의 그룹을 절연하는 것,
ㆍ순방향 바이어스된 PN 접합으로부터 공통 기판(기생 바이폴라 전도)으로 소수 캐리어의 퍼짐을 억제하는 것,
ㆍ다른 디바이스 및 회로 상의 기판(소위 "그라운드 바운스(ground bounce)")을 따라 포텐셜에서의 전압 강하 및 공간 변형의 가능한 효과를 최소화하는 것,
ㆍ출력 특성이 최소의 전압 의존을 갖는, 즉 평탄한 출력 I-V 특성(높은 얼리 전압(Early Voltage) VA 를 갖는 바이폴라에 대해, 그리고 높은 작은-신호 포화 출력 임피던스 r0를 갖는 MOSFET에 대해 종종 설명됨)을 갖는 정 전류원으로서 동작하기 위해 최적화된 트랜지스터를 집적하는 것,
ㆍ낮은-전압 회로의 상기 "플로우팅(floating)" 포켓으로 제어신호를 "레벨-시프팅" 할 수 있는 고 전압 트랜지스터를 집적하는 것,
ㆍ높은 전류가 가능한 스위치에 대해, 특히 큰 디바이스 어레이 전체에 걸쳐서 빠른 신호 전파를 갖는 저-저항 MOSFET를 집적하는 것,
ㆍ지속적인 손상, 붕괴 또는 즉각적인 실패 없이 애벌런치 브레이크다운(avalanche breakdown)에서의 동작의 한정된 존속 기간보다 오래 버틸 수 있는 높은 전류 및/또는 높은 전압 디바이스(또한 러지드(rugged) 디바이스)를 집적하는 것,
ㆍ높은-값 저항, 및 실리콘 리얼 에스테이스(silicon real estate)의 최소의 사용을 갖는 넓은 영역 전압-독립 커패시터와 같은 큰 영역 수동소자를 집적하는 것,
ㆍ특히 정확한 전류원, 및 웨이퍼 로트로부터 웨이퍼 로트로 거의 변하지 않는 온도 독립 전압 레퍼런스를 갖는 정밀 아날로그 회로를 집적하는 것
을 포함한다.
이러한 이유 및 다른 것들 때문에, 비-디지털 집적 회로를 제조하는데 사용되는 처리 기술은 고유하고, 종종 단일 프로세스로 바이폴라와 CMOS 디바이스를 혼합한다. 병합된 바이폴라-CMOS 프로세스는 BiCMOS(바이폴라-CMOS), 및 CBiC(상보형(complementary) 바이폴라-CMOS) 프로세스와 같은 이름을 포함한다. 파워 MOSFET가 또한 집적되면, 파워 MOSFET는 표준 CMOS 컴포넌트를 사용할 수 있거나, 또는 DMOS 디바이스를 사용할 수 있다(DMOS에서의 "D"는 원래 이중으로 확산된 것에 대한 두문자어이다). 하나의 프로세스 아키텍처로의 바이폴라, CMOS, 및 DMOS의 혼합은 종종 BCD 프로세스로서 참조된다. 이러한 프로세스의 대부분은 특히 NPN 또는 PNP 바이폴라가 포함되는 경우, 디바이스 사이의 절연을 얻기 위해 복잡한 프로세스 흐름을 필요로한다.
산업은 아날로그, 바이폴라-CMOS, BCD, 및 전원 적용가능한 집적 디바이스의 제조에서 공정한 표준 세트의 공정을 채택했다. 통상적으로, 에피택셜(에피(epi))층은 반도체 기판의 탑에서 성장된다. 불순물은 종종 에피가 성장하기 전에 기판으로 주입된다. 에피층이 형성될 때, 이러한 불순물은 에피층의 완성시에 기판과 에피층 사이의 인터페이스의 "매립층(buried layer)"을 형성하면서, 기판의 하향 및 에피층의 상향 양쪽으로 확산한다. 이 프로세스는 매립층 주입이 에피택셜층으로의 매립층의 원치않고 과도한 상향 확산을 피하기 위해 에피택셜 성장 전의 표면으로부터 잘 이격되어 확산되어야 한다는 사실에 의해 복잡해진다. 이러한 긴 프리-에피택셜(pre-epitaxial) 확산은 특히 에피택셜 증착(결점 없는 결정 성장을 촉진하기 위해서 에칭에 의해 기판의 탑층을 제거하는)의 시작시에 발생하는 에치-클린(etch-clean) 동안 매장 주입층의 원치않는 제거를 피하기 위해 필요하다.
트랜지스터 및 다른 디바이스는 에피층의 표면에 또는 근처에 보통 형성된다. 이러한 디바이스는 통상 에피층으로 불순물를 주입함으로써 그리고 그 다음 불순물이 에피층의 하향으로 확산되게끔 기판 및 에피층을 높여진 온도에 둠으로써 형성된다. 주입의 양(dose), 불순물의 확산도, 및 열처리의 온도 및 지속 기간에 의존하여, 다양한 크기의 영역 및 불순물 농도가 에피층에 형성될 수 있다. 이러한 주입의 에너지는 일반적으로 주입되는 영역 탑에 위치한 임의의 얇은 유전체층을 통해 침투하기 위해 그러나 실리콘으로 깊게 침투하지 않도록, 즉 주입는 에피택셜 표면 근처의 얇은층에 위치하도록 선택되다. 보다 깊은 접합 깊이가 요구되면, 주입는 몇분에서 몇시간의 주기 동안 1000℃ ~ 1150℃ 사이의 높은 온도에서 연속적으로 확산된다. 원한다면, 이러한 영역은 그들이 기판 및 에피층의 인터페이스에서 초기에 형성된 매립층과 병합될 때까지 하향으로 확산될 수 있다.
에피층에서 형성될 수 있는 디바이스의 특징 및 다양성에 한계를 가하는 이러한 표준 제조 공정의 다양한 측면이 존재한다. 첫째, 열처리(종종 "어닐(anneal)"으로서 참조됨) 동안, 불순물은 수직 뿐만 아니라 측면으로 확산한다. 따라서, 불순물가 에피층으로 깊게 확산하게 하도록, 상당량의 횡형 확산을 받아들여야 한다. 눈대중으로, 측면 확산 또는 퍼짐은 수직 확산의 대략 0.8 배와 동일하다. 명백히, 특정 수평 공간은 어닐 동안 발생할 횡형 퍼짐을 예기하고 주입 사이에서 제공되어야 하기 때문에, 이는 디바이스의 수평 근접을 서로에게 제한한다. 이는 웨이퍼 상의 디바이스의 패킹 밀도를 제한한다.
둘째, 제공된 웨이퍼의 모든 디바이스는 동일 열처리에 필수적으로 노출되기 때문에, 다양하고, 미리 선택된 전기 특성을 갖는 디바이스를 제조하는 것이 어렵게 된다. 예컨대, 디바이스 A는 바람직한 전기 특성을 얻기 위해서 1 시간 동안 900℃에서의 어닐을 필요로 할 수 있으나, 1 시간 동안 900℃에서의 어닐은 바람직하지 않은 방식으로 불순물를 이동하거나 또는 재분배하면서 디바이스 B에 필요한 전기 특성과 일치하지 않을 수 있다. 일단 불순물이 주입되면, 어떤 "열소모 비용(thermal budget)"이라도 불순물 재분배를 피할 수 없게 하면서 그 이후 전체 웨이퍼에 적용되는 것을 받게될 것이다.
셋째, 확산의 불순물 프로파일은 일반적으로 가우시안(Gaussian), 즉, 도핑 농도가 불순물이 원래 주입되는 영역, 통상 에피층의 표면 근처에서 가장 높고, 주입 영역으로부터 떨어져 하향 및 측면으로 진행할 때 가우시안 함수에서 감소된다. 종종 다른 불순물 프로파일 예컨대, 도핑 농도가 에피층의 표면 아래의 위치 웰(well)에서 최대이고 표면으로 상향으로 이동할 때 감소하는 "역행(retrograde)" 프로파일을 제공하는 것이 바람직할 수 있다. 이러한 역행 프로파일은 전체-확산 처리를 사용하면 가능하지 않다. 다른 바람직한 프로파일은 평평한 또는 깊이에 따라 실질적으로 변하지 않는 정 불순물 농도를 포함한다. 이러한 프로파일은 전체-확산 처리를 사용하면 가능하지 않다. 다중 에피택셜 증착을 교체하는 다중 매립층을 사용하는 평탄 프로파일을 생산하기 위한 시도가 이루지고 있으나, 이러한 처리는 에피택시가 다른 제조 공정에 비해 본질적으로 더 느리고 더욱 값비싼 처리 공정이기 때문에, 엄청나게 값비싸다.
넷째, 긴 확산에 의해 생성된 보다 깊은 접합은 접합의 깊이 및 절연되는 에피택셜층의 깊이에 비례하여 크기가 증가하는 최소의 마스크 피처를 필요로한다. 그래서, 10 마이크론 에피택셜층은 최소 마스크 크기가 5 마이크론 층의 거의 두배인 절연 영역을 필요로 한다. 더 두꺼운 층은 더 높은 전압 절연 디바이스를 지원하는데 필요하기 때문에, 디바이스의 정격 전압과 그것을 절연하는데 필요한 낭비된 영역 사이에 심각한 패널티가 존재한다. 그러므로 높은 전압 디바이스는 절연에 충당되는 더 많은 영역을 갖고, 단위 영역 당 보다 작은 활성 디바이스를 채우며, 보다 낮은 전압 프로세스 보다 동일한 기능에 대해 보다 큰 다이(die) 영역을 필요로 한다. 더 큰 다이 영역은 웨이퍼 당 더 적은 다이로 귀결되고, 더욱 비싼 다이 비용으로 귀결된다.
다섯째, 에피택셜 공정에서, 에피택셜층 두께는 제공된 칩 상에 필요한 최 고전압 디바이스를 집적하기 위해 선택되어야 한다. 이전에 설명된 것과 같이, 보다 높은 전압 디바이스는 보다 깊고, 보다 작은 영역-효율적인 절연 확산을 필요로한다. 그러면 이러한 두껍고, 넓은-절연 확산은 한층 많은 영역을 소모하면서, 칩의 보다 낮은 전압 부분에서 조차 필요로 한다. 그래서 통상적인 공정에서, 최 고전압 디바이스는 모든 절연된 영역의 영역 효율을 설정한다.
여섯째, 많은 IC 공정은 폴리-폴리, 폴리-금속, 또는 금속-폴리와 같은 전압 독립 커패시터를 집적하는 성능을 갖지 않고, 또한 그들은 높은 값 저항에 대해 높은 시트 저항 소자를 포함하지 않는다.
도 1-6은 다양한 종래 기술 디바이스와 관련된 약간의 문제들을 도시한다.
도 1A는 P-채널 MOSFET(PMOS)(101) 및 N-채널 MOSFET(NMOS)(102)을 포함하는 종래 CMOS 디바이스를 나타낸다. PMOS(101)는 N 웰(132)에 형성되고; NMOS(102)는 P 웰(134)에 형성된다. N 웰(132) 및 P 웰(134) 양자는 P 기판(130)에 형성된다. 디바이스는 또한 게이트의 도전성을 개선하는 실리콘 화합물과 같은 금속층(142)으로 커버되는 폴리실리콘 게이트(140)를 포함한다. 측벽 스페이서(146)는 게이트(140)의 벽 상에 형성되고, PMOS(101)에서 이러한 측벽 스페이서는 P+ 소스/드레인 영역(136, 138)에 인접한 P 가볍게-도핑된 영역(144)의 형성이 디바이스의 브레이크다운 특성을 향상하게 한다. 측벽 스페이서(146)는 디바이스의 수평면으로부터 산화층을 직접 에칭함으로써 형성된다. P 가볍게-도핑된 영역(144)은 게이트(140)로 정렬되고, P+ 소스/드레인 영역(136, 138)은 측벽 스페이서(146)로 정렬된다. P 가볍게-도핑된 영역(144)은 측벽(146)의 형성 이전에 주입되고, P+ 소스/드레인 영역(136, 138)은 측벽 스페이서(146)의 형성 이후에 주입된다. 각각의 이러한 단계는 마스크를 필요로한다. P+ 소스/드레인 영역(136, 138)은 일반적으로 TiN(티타늄-질소화물)이 P+ 소스/드레인 영역(136, 138)과의 인터페이스에서 형성되는 배리어(barrier) 금속층(150)을 가진 금속층(148)에 의해 접촉된다.
NMOS(102)는 대향하는 극성과 유사한 구성 요소를 포함한다. PMOS(101) 및 NMOS(102)는 필드 산화물층(152)에 의해 분리된다. 보통 필드 산화물층 아래에는 필드 불순물(도시 안됨)이 존재한다. 일부의 경우에 P 웰(134) 또는 N 웰(132)의 표면 농도는 공급 전압 보다 큰 값까지 인접하는 NMOS 또는 PMOS 디바이스 사이의 필드 임계를 올리기 위해, 그리고 도핑, 산화물 두께, 또는 동작 온도에서의 보통의 변화에도 불구하고 최소의 임계 기준을 유지하기 위해 충분히 높을 수 있다.
이 디바이스의 문제는, P 기판(130)과 P 웰(134) 사이에 어떤 PN 접합도 존재하지 않기 때문에 NMOS(102)가 P 기판(130)으로부터 절연되지 않는 것이다. P 웰(134)은 플로우트될 수 없다. 대신에 P 기판(130)과 P 웰(134) 사이의 단순한 저항성 연결이 존재한다. 잡음은 NMOS(102)로 결합될 수 있다. NMOS(102)의 회로 연결과 아무런 관련이 없는 전류는 기판(130)에서 P 웰(134)로 흐를 수 있다. 모든 MOSFET는 4개의 전기 단자; 게이트, 소스, 드레인, 및 백-게이트(또한 디바이스의 채널 또는 바디로 알려짐)을 포함하기 때문에, 이 명명법에서 P 웰(134)을 포함하는 NMOS(102)의 바디는 기판(여기서는 전기 그라운드로서 참조됨)으로 직접 시도되고 그라운드된 기판(130) 위의 포텐셜로 바이어스될 수 없다. P 웰(134)이 그라운드되기 때문에, NMOS(102)의 소스 핀 상의 임의의 바이어스는 그의 임계를 올릴 것이고 MOSFET의 성능을 저하시킬 것이다.
대조적으로, N 웰(132)은 PMOS(101)를 기판 포텐셜로부터 절연시키면서, P 기판(130)에 관하여 역방향-바이어스될 수 있다. 디바이스가 절연되기 때문에, PMOS의 소스(148/136)는 N 웰(132), PMOS의 바디로 쇼트될 수 있고, PMOS의 전기적 성능의 감소없이 그라운드 위로의 동작을 허용한다.
N 웰(132)은 이러한 웰 영역 내에 존재하는 도핑의 제한된 양을 갖기 때문에, PMOS는 특히 기생 바이폴라 전도 때문에 이상적인 방식으로 항상 동작하지 않을 수 있다. 특히, N 웰(132)은 P+ 소스/드레인 영역(136, 138)과 P 기판(130) 사이의 기생 PNP 바이폴라 트랜지스터(PNP)를 형성한다. P 기판(130)과 N 웰(132) 사이의 PN 접합, 또는(더욱 유사하게는) P+ 소스/드레인 영역(136, 138)의 하나와 P 기판(130) 사이의 PN 접합 중의 어느 하나가 순방향 바이어스된다면, 기생 PNP는 온 될 수 있고 있고 P 기판(130)으로 원치않는 전류를 전도할 수 있다. 또한, IC 칩(예컨대, N 웰(132), P 기판(130) 및 P 기판(130) 내에 위치한 임의의 다른 N+ 영역을 포함하는) 내의 위치에 통상의 기생 NPN 트랜지스터가 존재하고, 이러한 NPN은 래치-업(latch-up) 상태(기생 사이리스터 동작)를 만들기 위해 N 웰(132) 내의 PNP와 결합할 수 있다.
디지털 애플리케이션에서 이러한 문제들은 중대한 것이 아닐 수 있다. 통상적으로 PN 접합은 순방향-바이어스되지 않는다. 웰은 두껍게 도핑되고, 트랜지스터가 온 되는 경우 높은 브레이크다운 전압 또는 평평한 출력 전류 특성을 갖는 것에 대해 특별한 염려는 없다.
PMOS(101) 및 NMOS(102)는 도 1B에 도시된 종류의 회로에서 논리적으로 잘 동작하고, PMOS(101)의 소스 및 바디 양자는 Vcc에 연결되고, NMOS(102)의 소스 및 바디 양자는 그라운드에 연결된다. 이같은 두 디바이스의 바디-드레인 접합은 PMOS(101) 및 NMOS(102)의 드레인 포텐셜이 그라운드와 Vcc 공급 레일과 같거나 또는 사이의 전압에 있는한 역방향-바이어스된다.
그러나, 디바이스가 도 1C에 도시된 종류의 회로에 형성되는 또는 회로로서 동작하는 위치는 다르다. NMOS(102)의 바디는 그라운드에 저항성으로 연결되고 소스는 통상 그라운드에 쇼트되며, 그러므로 디바이스는 절연될 수 없다. 또한, 소스와 드레인 사이의 NPN 바이폴라 트랜지스터(점선)가 존재한다. PMOS(101)에서, P 기판(130)과 N 웰(132) 사이의 PN 접합을 나타내는 다이오드는 P 기판(130)과 P+ 영역(138) 사이의 기생 PNP 트랜지스터(또한 도 1A에 도시됨)의 일부를 형성한다. 결과적으로, 디바이스는 PNP가 특히 고온에서 스냅백(snapback) 브레이크다운을 전도하거나 또는 나타내는 위험 없이, 그라운드 포텐셜 근처의 논리적이지 않은 회로에서 플로우팅될 수 없다.
디바이스의 전압 범위를 확장하기 위해서 파워 MOSFET 영역에서 사용된 변형된 구조는 도 2A에 도시된다. PMOS(103)의 전압 범위는 N 웰(132)의 P+ 드레인 영역(154)에 인접한 확장된 P- "드리프트" 영역(156)을 형성함으로써 확장된다. 전류는 P+ 소스 영역(162)으로부터 N 웰(132)을 통해 P 드리프트 영역(156) 및 P+ 드레인 영역(154)으로 흐른다. 그러나, PMOS(103)는 여전히 PMOS(101)에 대해 전술한 동일한 기생 PNP 트랜지스터(점선)를 갖는다.
NMOS(104)에서, P 웰(134)은 N+ 소스 영역(160)과 P+ 바디 접촉 영역(162) 만을 에워싸기 위해 한정되고, N 웰(158)은 N+ 드레인 영역(164)에 인접하고 에워싸면서 형성된다. 게이트(166)는 필드 산화물 영역(152)을 덮고, 얇은 게이트 산화물(활성 영역) 위로 소스로서 동작하는 N+(160), 바디로서 동작하는 P웰(134), 고 전압 N-채널 MOSFET(104)의 드레인으로서 동작하는 N웰(158)의 N 측벽 스페이서에 의해 형성된 표면 채널을 덮는다. NMOS(104)에서, 전류는 N+ 소스 영역(160)으로부터 P 웰(134)(채널 영역) 및 N 웰(158)을 통해 N+드레인 영역(164)으로 흐른다. N 웰(158)은 충분히 가볍게 도핑된다면 NMOS(104)의 전압 범위를 공핑하고 확장하는 N-드리프트 영역으로서 동작한다.
그러나, NMOS(104)는 도 2B에 도시된 추가적인 문제를 갖는다. 정-전류 모드에서 스위칭 동안 종종 행해지는 것과 같이 NMOS(104)가 포화되면, N 웰(158)은 실질적으로 공핍될 수 있다. 전자가 채널(168)로부터 나오면, 그들은 특히 필드 산화물 영역(152) 및 게이트(166) 아래의 얇은 게이트 산화물 부분에 인접한, 전기장의 강도가 높은(등포턴셜 라인 Ⅱ에 의해 표시된 것과 같은), 필드 산화물 영역(152)과 P 웰(134) 사이에 위치한 N 웰(158)의 영역으로 들어간다. 결과적으로, 충격 이온화가 특히 LOCOS 프로세스와 연관된 결점이 존재하는 필드 산화물 층(152)에 인접하여 발생할 수 있고, 핫 캐리어를 생성한다. N 웰(158)이 실질적으로 공핍되면, 전류는 N 웰(158) 내에 구속되지 않는다. 따라서, NMOS(104)가 포화되게 되면, 핫 캐리어는 게이트 산화물을 파괴할 수 있고 게이트(166) 아래의 얇은 산화물을 파괴할 수 있다.
도 2C는 드레인-소스 전압 VDS의 함수로서 NMOS(104)를 통한 드레인 전류 ID의 그래프이고, 곡선 A는 디바이스가 오프되는 경우의 상태를 나타낸다. 이상적인 동작은 브레이크다운이 발생할 때까지 전류가 0인 상태로 남아있고, 그다음 VDS가 필수적으로 상수(곡선 A1)인 상태로 상승하며, 디바이스는 전압 클램프로서 동작한다. 기생 바이폴라 트랜지스터가 존재하는 경우, 또는 충격 이온화가 발생하는 경우, 많은 캐리어가 생성되고, 전압은 브레이크다운(곡선 A2) 이후에 붕괴되거나 또는 "스냅 백"되며, 전류가 너무 많이 상승하면 디바이스는 파괴될 것이다. 곡선 B에 도시된 바와 같이, 유사한 결과는 NMOS(104)가 온되는 경우 발생할 수 있다. 핫 캐리어는 디바이스를 통한 채널 전류에 의해 생성되고 이러한 핫 캐리어는 디바이스가 때때로 안전 동작 영역(SOA: safe operation area) 실패로서 참조되는 것에서 스냅 백되게 할 수 있다. 불순물이 열적으로 확산되기 때문에 도핑 농도 및 프로파일이 아주 정확하게 제어될 수 없는 사실은 이러한 문제들을 악화시키고, 특히 가우시안 불순물 프로파일이 전기장이 또한 최고인 실리콘 표면에서 가장 높은 농도를 갖는 것을 고려한다.
도 2D는 N 웰(132)의 도핑 프로파일을 제어할 수 없는 결과로서 PMOS(103)에 발생할 수 있는 문제를 나타낸다. 비록 PMOS(103)가 기판으로부터 절연되더라도, 소스-바디 전압 VDD가 그라운드 위로 아주 멀리 있게 된다면(예컨대, 5V 디바이스에서의 12V, 12V 디바이스에서 18V 등), 공핍 영역은 기판의 표면 쪽으로 N 웰(132)의 상향으로 퍼질 것이다. N 웰(132)의 도핑 프로파일이 제어될 수 없기 때문에, 확산 시간은 공핍 영역이 기판의 표면에 도달하지 못하게 하기 위해서 PN 접합이 기판의 훨씬 안쪽으로 가도록 증가되어야 한다. 보통, 중간물이 존재한다. N 웰(132)은 바람직하게될 수 있을 만큼 깊지는 않고, 공핍은 N 웰로 거슬러 간다. 이는 베이스의 실제 전체(net) 전기적 너비가 N 웰(132)과 P 기판(130) 사이의 PN 접합의 깊이이기 때문에, N 웰(132) 내의 공핍 영역의 너비를 제외하고 PMOS(103)의 기생 바이폴라 트랜지스터의 너비를 좁게한다.
더욱이, N 웰(132)과 P 기판(130) 사이의 접합이 항상 훨씬 가볍게 순방향-바이어스된다면, P 기판(130)과 P+ 드레인(154)(점선) 사이의 기생 바이폴라 트랜지스터의 베이스가 매우 저항성 접촉을 갖고 그러므로 기생 바이폴라가 무엇이 필수적으로 무엇이 "오픈-베이스(open-base)" 브레이크다운(BVCEO) 인지를 경험할 것이기 때문에, 디바이스는 스냅백하는 경향을 가질 것이다. 이 브레이크다운 전압은 N 웰(132)과 P 기판(130) 사이의 보통의 역방향-바이어스 접합 브레이크다운 보다 훨씬 작다. 이것이 발생한다면, 디바이스는 더욱 쉽게 파괴될 수 있을 것이다. PMOS(103)가 포화되면, 이러한 현상으로 또한 인도될 수 있는 핫 캐리어가 생성될 것이다.
아마도 PMOS(101, 103)의 가장 큰 하나의 문제는 그들이 스냅 백함이 없이 높은 N 웰-P 기판 포텐셜에서 바이어스될 수 없음을 의미하는 것으로 그들은 플로우팅하지 않는 것이다. 즉 유사하게, NMOS(102)의 가장 큰 문제의 하나는 그들의 바디 연결이 기판 포텐셜 위로 전혀 바이어스될 수 없음을 의미하는 것으로 그들은 플로우팅하지 않은 것이다. 이는 그들이 사용될 수 있는 회로의 형태를 크게 제한한다.
도 3은 예시적인 파워 변환 회로(105)에서 이러한 문제가 어떻게 발생하는가를 예시한다. 회로(105)는 그라운드 근처(예컨대, 그라운드보다 5V이하로 위인)에서 바이어스될 수 있는 낮은-측 회로(170), 및 그라운드(기판) 위로 20V 또는 30V를 플로우팅할 수 있는 높은-측 회로(172)를 포함한다. 비록 MOSFET(M1)의 게이트에서 입력 신호가 단지 5V일 수 있지만, MOSFET(M1)는 통상 저항(R1)을 통해 높은-측 회로(172)로 신호를 송신하는 고-전압 N-채널 디바이스일 수 있고, 20V ~ 30V의 브레이크다운 전압을 가질 수 있다. MOSFET(M2)는 저항(R2)를 통해 신호를 레벨-시프팅하는 고-전압 P-채널 디바이스일 수 있다. MOSFET(M3 및 M4)는 N-채널 출력 높은-측 MOSFET(M7)의 게이트를 구동하는 5V 또는 12V CMOS 쌍(pair)을 구성한다. MOSFET(M3)의 소스는 기판 위로 20V ~ 30V를 플로우팅하는 것을 필요로하나, MOSFET(M3 및 M4)는 그자신이 저-전압 디바이스이다. 이는 그들이 칩 상에서 차지하는 영역을 최소화한다.
MOSFET(M5 및 M6)는 MOSFET(M3 및 M4)와 유사한 CMOS 쌍이나, MOSFET(M5)의 소스는 그라운드와 연결된다. MOSFET(M5 및 M6)는 N-채널 출력 낮은-측 MOSFET(M8)의 게이트를 구동한다.
부트스트랩(bootstrap) 커패시터(C1)는 플로우팅하는 높은-측 회로에 전원을 가하고 상기 그라운드 위로 플로우팅한다. 커패시터(C1)를 가로지르는 전압 VBootstrap 는 5V이다. 출력 MOSFET(M7)이 온되는 경우, 커패시터(C1)의 낮은 단자는 20V까지 상승하고, 커패시터(C1)를 충전하는데 사용된 다이오드(D10)은 대략 25V를 차단한다(즉, VDD + VBootstrap).
따라서, 회로(105)와 같은 회로에서, 단일 칩 상의 고-전압 디바이스 및 조밀하고, 플로우팅하는 저-전압 디바이스를 포함하는 유연성을 가져야 한다. 도 1A 및 도 2A에 도시된 디바이스는 도 3에 도시된 회로(105)의 요구와 일치하지 않는다.
도 4A는 비록 기술적으로 퇴보한 단계를 나타내지만, 이러한 문제에 대한 종래 기술의 해답을 나타낸다. N형 에피택셜(N-에피)층(176)은 P 기판(174)에서 성장된다. PMOS(107)는 N-에피층(176)에 형성되고, NMOS(106)는 N 에피층(176)의 P 웰(178)에서 형성된다. 따라서 NMOS(106) 및 PMOS(107)는 P 기판(174) 위로 플로우팅하는 CMOS 쌍을 구성한다.
칩은 또한 N-에피층(176)과 P 기판(174) 사이의 접합에 의해 P 기판(174)으로부터 그리고 P형 절연 확산(180)에 의해 CMOS 쌍으로부터 절연된 N-채널 횡형(lateral) DMOS(108)를 포함한다. N 매립층(184)은 CMOS 쌍에 대해 절연을 제공한다.
이러한 구조에 대한 하나의 문제는 긴 확산을 필요로 한다는 것이다. 예컨대, P 절연 확산(180)은 P 기판(174)에 도달하는 전체 N-에피층(176)을 통해 확산되어야 하고, 횡형 DMOS(108)의 P 바디(182)는 유사하게 고온에서 긴 확산을 필요로한다(예컨대, 1100℃ 이상에서 12시간).
더욱이, 횡형 DMOS(108)의 게이트(186)로 P 바디(182)를 정렬하는 것은 게이트(186)가 P 바디(182)가 주입되기 전에 형성되는 것을 필요로한다. CMOS 쌍은 통상 폴리실리콘 게이트(188)가 증착되기 전에 실행될 수 있는 임계 조정 주입을 갖는다. 그러나, P 바디(182)를 확산하는데 필요한 긴 어닐은 CMOS 쌍에서 이전에 실행된 쓸모없는 임의의 임계 조정 주입을 제공할 수 있다. 이러한 문제를 피하기 위한 유일한 방법은 CMOS의 게이트(188) 앞에서 횡형 DMOS의 게이트(186)를 증착하는 것이나, 이는 공정에 상당한 복잡성을 부가할 수 있다.
통상적으로 디바이스는 0.35㎛보다는 0.8-2.0㎛의 채널 길이를 갖는다. 이 구조를 제조하는데 0.35㎛ 공정을 사용할 수 있으나 마스킹 단계의 수가 초과될 수 있다. 절연 구조를 형성하는 단계의 수는 0.35㎛ 공정 및 임계값 조정을 위한 단계가 부가될 수 있다. 보통 종래 기술은 이러한 절연 능력을 얻기 위해서 낮은 밀도와 적은 복잡성으로 설치된다. 더욱이, CMOS 디바이스의 크기를 줄이기 위한 노력 및 줄여진 다이 크기에서의 결과적인 이점은 절연 확산의 큰 낭비된 영역(180)이 고려되는 경우 대부분 손실된다.
도 4B는 N-에피층(176)에서 형성되고 P 기판(174)으로부터 절연된 N-채널 유사-수직 DMOS(109)를 나타낸다. 각 디바이스에서, 전류는 N+ 소스 영역(192)으로부터 횡형으로 게이트(190) 아래의 P 바디(194)의 채널을 통해, N- 에피층(176)에서 하향으로 N 매립층(196)으로, N 매립층(196)에서 횡형으로 N+ 싱커(198)를 통해 상향으로 흐른다. 디바이스의 이점은 전류가 디바이스가 역방향-바이어스되는 경우 P 바디 사이의 공핍 영역이 퍼짐으로써 핀치 오프되어, 이것이 게이트 산화물층을 보호하는 것이다. 한편, 디바이스의 온-저항은 전류가 N 매립층(196)을 통해 흘러야 하는 거리에 의해 증가된다. 수용가능한 한계 내에서 이러한 저항을 유지하기 위해, N+ 싱커는 DMOS 사이에서 주기적으로 그리고 빈번히 배치되어야 하고, 이는 칩의 패킹 밀도를 줄인다. 이러한 DMOS 디바이스의 오프-스테이트(off-state) 차단(blocking) 전압 BVDSS 가 높아질 수록, N+ 싱커 확산(198) 및 P 절연 확산(180)이 더 깊이 이루어져야 하고, 이러한 깊고 넓은 확산 영역에 대해 더 많은 다이 영역을 낭비한다.
도 4C는 동일 공정에서 형성될 수 있는 NPN 트랜지스터(NPN)(110)를 나타낸다. NPN(110)의 베이스(141)는 통상 P 바디(182) N-채널 LDMOS(108)(도 4A)와 동일한 P 확산에 의해 형성될 수 있고, 그러므로 최적이 아닐 수 있다. NPN(110)의 전류 특성은 일반적으로 상당히 좋으나, N+ 싱커(143) 및 깊은 P 절연 확산(147)을 수용하기 위해서 커야 한다.
고-전압 PMOS(111)에서, P 기판(174) 및 N+ 소스 영역(151) 사이의 기생 바이폴라는 N 매립층(149)에 의해 억제된다. 그러나, 고-전압 특성을 얻기 위해서, N 에피층(176)은 6㎛에서 10㎛ 두께이어야 하고 이는 N+ 싱커(143)와 P 절연 영역(147)에 필요한 확산의 길이를 증가시킨다. 더 큰 수직 확산은 더 큰 수평 확산을 의미하고, 그래서 이는 디바이스의 크기를 추가로 증가시킨다.
도 5A는 확산의 길이를 다소 한정하고 이러한 깊은 확산의 횡형 퍼짐을 줄이는 것을 돕는 절연 영역을 형성하는 대체 기술을 나타낸다. P 절연 영역(153)은 N-에피층(176)의 표면 근처에서 주입되고(에피택셜 성장 후에), P 매립층(155)은 N-에피층(176)과 P 기판(174)의 인터페이스에서 형성된다(에피택셜 성장 이전에). 주입 어닐 동안, 그것들이 N-에피층(176)의 중간에서 어느 정도 합쳐질 때까지 P 절연 영역(153)은 하향으로 확산하고 P 매립층(155)은 상향으로 확산한다.
이 공정은 또한 도 5A에 도시된 N 매립층(157)의 탑의 P 매립층(159)을 포함하는 절연 구조를 제조하는 가능성을 높인다. 안티몬 또는 비소와 같은 상대적으로 느린-확산 불순물이 N 매립층(159)을 형성하기 위해 사용될 수 있고, 붕소와 같은 상대적으로 빠른-확산 불순물은 P 매립층(159)을 형성하는데 사용될 수 있다. 매립층(157 및 159)은 두껍게 도핑되고, 불순물은 N-에피층(176)의 성장 동안 그것들이 나오는 것을 방지하기 위해서 P 기판(174)으로 깊게 이루어져야 한다. 이는 제어하기 어려운 아주 변덕스런 공정이다. 또한, P 절연층(153)은 에피택셜층(176)의 전체 두께를 통해 PBL 영역(157)에 정렬되어야 한다. 이 과정에서 디바이스의 설계 규칙에 포함되는 잔여 공간 및 실리콘 영역의 소모가 필요하기 때문에, 좋은 정렬을 보장하는 것은 어렵다.
그러나 이 공정은 도 5B에 도시된 것과 같은 완전히 절연된 PNP의 제조를 허용한다. PNP(112)에서 N 매립층(161) 및 P 매립층(165)은 P 기판(174)과 N-에피층(176) 사이의 인터페이스에서 형성된다. N 매립층(161)은 N+ 싱커(163)를 통해 접촉되고, P 매립층(165) 및 P 절연층(167)은 PNP(112)의 컬렉터가 된다. PNP(112)는 상향-확산 P 매립층(169)과 합쳐지도록 하향으로 확산되는 P 절연 영역(171)에 의해 인접하는 디바이스로부터 절연된다. P 매립층(169) 및 PBL(165)은 일반적으로 동일한 P 매립층이다.
P 매립층의 사용은 또한 도 2B와 연계하여 설명된 "핫 캐리어" 문제를 극복하는 것을 도울 수 있다. 도 5C에 도시된 것과 같이, NMOS(104)의 P 바디(134) 아래에 형성된 P 매립층(173)은 공핍 영역을 브레이크다운 필드가 보다 높고, 보다 많은 전압에 견딜 수 있는 필드 산화물층(152) 바로 아래의 영역으로 거꾸로 "밀어 넣고(squeeze)", 그러므로 게이트(166) 아래의 N-에피층(176)의 표면의 전기장의 강도를 감소시킨다.
N-에피층(176)의 전하 Q는 1.0 - 1.3 ×1012 원자 cm-2 의 범위에 존재하도록 선택되고, 그다음 N-에피층(176)은 그것이 브레이크다운 되기 전에 완전히 공핍되며, 더욱 높은 전압(예컨대, 수백 볼트)이 디바이스에 인가될 수 있다. 이는 종래기술에서 "리서프(resurf)" 디바이스로서 알려져 있다. 전하 Q는 N-에피층(176)의 깊이의 도핑 농도 시간의 배수와 같다(엄격히 말해서 전하는 에피택셜층의 두께에 대해 전체 집적된 농도와 동일하다).
도 6A는 문제에 대한 다른 접근을 도시한다. 여기서, P-에피층(179)은 P 기판(174) 상에서 성장된다. 절연된 P 포켓(187)은 하향-확산 N 절연 영역(185), 상향-확산 N 매립층(183)에 의해 P-에피층(179)에 형성되어, N 매립층(181)을 형성한다. N 영역(185) 및 N 매립층(183)은 인과 같은 상대적으로 빠른-확산 불순물로 도핑되고, 반면에 N 매립층(181)은 안티몬 또는 비소와 같은 상대적으로 느린-확산 불순물로 형성된다. 결과적으로, "N 터브(tub)"는 P 포켓(187) 주변에서 형성된다. N 웰(190) 및 선택적으로 P 웰(점선)은 절연된 P 포켓(187)에 형성된다. PMO(113)는 N웰(191)에 형성되고, NMOS(114)는 P 포켓(187)(또는 P웰)에 형성된다. PMOS(113) 및 NMOS(114)는 그들이 측벽 스페이서를 포함할 수 있거나 또는 포함하지 않는 것을 제외하고는 도 1A에 도시된 PMOS(101) 및 NMOS(102)와 유사하다. "N 터브" 밖에서 고-전압 횡형 DMOS(HV LDMOS)는 P 바디 확산(193)이 P 웰(134)(점선) 대신에 사용될 수 있고, 필드 산화물층(152) 아래의 N 필드 도핑(195)이 HV LDMOS(115)의 "드리프트" 영역으로서 기능하는 것을 제외하고, 도 2A에 도시된 NMOS(104)와 유사하게 제조된다. HV LDMOS(115)는 게이트 아래의 전기장의 강도를 줄이기 위해서 도 5C에 도시된 P 매립층(173)과 유사한 P 매립층을 갖지 않는다.
PMOS(113)를 제조하는데 있어서, P-에피층(179)은, P-에피층(179)의 두께의 변동을 고려하면, N 매립층(181)은 N 웰(191)을 덮지 않는 것을 보장하도록 충분한 두께이어야 한다. 그렇지 않으면, 두껍게 도핑되는 N 매립층(181)은 PMOS(113)의 전기적 특성에 영향을 끼칠 수 있다. 두개의 분리된 인 매립층(183)을 갖는 것 대신에 단일 인 N 매립층(197)이 상향-확산되고 N 절연 영역(185)과 합쳐지는 다른 접근이 도 6B에 도시된다. 비소 또는 안티몬 N 매립층(181)은 N 웰(191) 아래에서 잘 유지되나, 상향-확산 인은 N 웰(191)로 합쳐진다. N 웰(191)을 덮는 N 매립층(197) 부분의 도핑 농도는 낮기 때문에, PMOS(113)의 전기 특성은 N 매립층(197)에 의한 중대한 영향을 받지 않는다.
도 6B는 NPN(116)이 동일 공정에서 제조될 수 있음을 또한 도시한다. NPN(116)의 베이스는 베이스가 단지 P 바디 확산(141) 보다는 약간의 P-에피층(179)을 포함하기 때문에, NPN(110)의 베이스 보다 넓다. P-에피층(179)의 너비는 변할 수 있기 때문에, NPN(116)은 NPN(110)과 같이 재생산가능하지 않다.
도 6C는 도 6A 및 도 6B의 실시예에서의 빠른-확산(인) 및 느린-확산(비소 또는 안티몬) N 매립층에 대한 옵션을 요약한다. 빠른 및 느린-확산 N 매립층은 도 6C의 좌측 상에 도시된 것과 같이 분리될 수 있거나, 또는 도 6C의 우측 상에 도시된 것과 같이 아마도 동일한 마스크를 사용하면서 그들은 서로 중첩될 수 있다. 양자의 경우에, 빠른 확산물(업 절연에 대한 두문자어로서 UI로 명명된)은 느린 확산 NBL의 수직 연장의 위 및 아래 양쪽으로 연장한다.
도 1A-1C, 도 2A-2D, 도 3, 도 4A-4C, 도 5A-5C, 도 6A-6C에 도시된 디바이스는 공통된 문제점의 세트를 공유한다. 그것들은 일반적으로 기판 또는 에피택셜층의 바람직한 깊이로 불순물를 확산하기 위해서 긴 열 사이클을 필요로한다. 이러한 확산은 확산 시점에 실리콘 내에 존재하는 모든 불순물의 재분배를 야기하고, 불순물 확산을 금지하거나 또는 제한하기 위해 바람직할 수 있는 디바이스를 포함한다. 예컨대, 필드 산화가 발생한 이후에 실행된 임의의 웰 확산 사이클은 필드 산화물 바로 아래의 실리콘 표면의 불순물 농도가 감소되게 하고, 이웃하는 유사한 형태의 디바이스 사이에 형성된 기생 표면 MOSFET의 "필드 임계값"을 낮춘다. 이러한 원치않는 재분배는 기생 PMOS가 공통 N 웰을 공유하는 이웃하는 PMOS 사이에서 형성되게 할 수 있거나, 또는 기생 NMOS 전도가 공통 P 웰을 공유하는 이웃하는 NMOS 사이에서 이루어지게 할 수 있다. 필드 임계값을 상승시키기 위해 그리고 확산의 반대 영향에 대항하기 위해, 높은 필드 임계값 주입이 필요하다. 그러나, 주입 양이 높을 수록, 표면 브레이크다운 보다 낮추고 및 표면 필드를 보다 높이도록 이끄는 표면 농도를 상승시킨다.
더욱이, 보다 높은 표면 농도는 또한 보다 높은 농도 그래디언트 때문에 한층 큰 확산을 받게 된다. 이러한 영향을 피하기 위해, 가능한 공정 아키텍처는 확산되지 않아야 하는 불순물이 게이트 산화, 필드 산화, 웰 확산 등 이후, 공정에서 늦게 도입되어야만 하는 시퀀스로 한정된다. 이러한 한정은 가능한 디바이스 형태 및 디바이스 최적화에 많은 제한을 가한다.
높은 온도 확산은 또한 일반적으로 결과적인 웰 또는 다른 영역에서 가우시안 불순물 프로파일을 생성한다. 소정의 아직까지는 임의인, 비-가우시안 불순물 프로파일을 갖는 영역을 제조할 수 없다. 예컨대, 그 표면 농도 보다 높은 표면 농도를 갖는 역행 프로파일은 순수한 확산 기술을 사용하여 실행될 수 없다. 이러한 확산(및 일반적인 확산)은 정확히 제어하는 것이 어렵고, 실제 결과는 웨이퍼에서 웨이퍼로의(단일 웨이퍼 배치에서의) 가변성 및 웨이퍼-배치에서 웨이퍼-배치로의(소위 "런-런(run-to-run) 변화) 가변성이 고려되는 경우에 특히 바람직한 것으로부터 넓게 변할 수 있다. 가변성은 열악한 온도 제어로부터 그리고 산화 동안 발생하는 불순물 차단으로부터 발생한다.
또한, 주로 기판으로 불순물을 보다 깊게 도입하기를 의도하지만, 확산은 또한 불순물를 횡형으로 퍼지게 하고, 이는 실제적인 양에 의해 약간의 경우에 디바이스의 크기를 증가시킨다.
에피택셜층이 디바이스를 제조하는데 사용되는 것을 연장하기 위해서, 이러한 영향은 에피택셜층을 성장시키는 영향에 의해 더욱 증대된다. 지금까지, 에피택시에 대한 필요가 완전-절연된 "아날로그 품질" 바이폴라(즉 디지털- 및 RF- 최적화된 바이폴라를 제외하는)의 집적에 의해 실제로 요구되었다. 그러나 에피택시는 웨이퍼 제조에서 단일로 가장 비싼 단계인 상태이고, 그 사용을 바람직하지 못하게 했다. 에피택셜 두께에서 및 농도 혼합 디바이스 최적화에서, 그리고 에피택셜 공정에서 가변성은 반드시 통상 1220℃ 이상의 높은 온도에서 발생한다. 이러한 높은 온도 처리는 IC의 일련의 영역의 기판, 및 다른 영역의 매립층의 원치않는 상향확산을 야기한다. 상향 확산은 실제 성장 두께 보다 얇은 에피택셜층을 생성하고, 부가된 증착 시간을 의미하며, 및 두께는 상향 확산을 오프셋하기 위해 사용되어야 하고, 에피층을 증착된대로 그렇지 않았으면 필요로 할 수 있는 것보다 두껍게 되게 한다. 두꺼운 에피택셜층의 절연은 절연 확산 구조에 대해 한층 긴 확산 시간을 필요로 하고, 과도하게 넓은 피처로 인도한다.
다중 동작 전압이 동일 칩에 존재하는 경우, 에피택시는 최대 전압 디바이스를 위해 선택되는 것이 필요하다. 그러면 절연 너비는 높은 전압 컴포넌트를 사용하지 않는 IC의 부분에서 필요한 것 보다 크다. 그래서, 본질적으로 하나의 구성 요소는 모든 다른 것들에 패널티를 가한다. 이 패널티는 하나의 보다 더 높은 전압 컴포넌트 때문에 낮은 전압 온-칩 디바이스에 대해 열악한 패킹 밀도를 야기한다. 보다 높은 전압 디바이스가 사용되지 않는다면, 높은 전압 절연(및 관련 설계-규칙의 공간)으로 손실된 낭비 영역은 전체 공정의 리-엔지니어링 및 IC의 모든 컴포넌트에 영향을 끼치지 않고 교정될 수 없다. 이러한 공정은 하나의 컴포넌트의 부가 또는 삭제가 모든 다른 집적된 디바이스에 반대로 영향을 끼치기 때문에 모듈화되지 않는다.
따라서, 모듈화되어 서로 영향을 끼치지 않는 방식으로 완전히 절연된 단일 반도체 웨이퍼에서 함께 빽빽하게 패킹된 최적화된 트랜지스터 또는 다른 디바이스를 임의로 모으는 제조를 허용할 수 있는 기술에 대한 명백한 요구가 존재한다.
도 1A-1C는 종래의 일반적인 에피-리스(epi-less) 트윈 웰 CMOS 공정 및 이의 변형의 특징을 설명하고,
도 1A는 종래의 측벽 스페이서를 갖는 트윈-웰 CMOS의 단면도이고,
도 1B는 종래의 일반적인(절연되지 않은) CMOS 공정에서 이용가능한 CMOS 트랜지스터 쌍의 이상적인 개략 도면이고,
도 1C는 기생 소자를 나타내는 종래의 일반적인(절연되지 않은) CMOS 공정에서 이용가능한 CMOS 쌍의 상세한 개략 도면이고,
도 2A-2C는 일반적인 에피-리스 트윈-웰 CMOS로의 높은 전압 소자의 집적 및 이러한 실행으로부터 발생하는 문제를 설명하고,
도 2A는 N 웰-에워싼 연장된-드레인 PMOS 및 연장된 N-채널 횡형 DMOS 트랜지스터(자체 정렬되지 않은 바디로서 P 웰을 갖는)를 집적하는 변형된 종래 기술의 일반적인(절연되지 않은) 트윈-웰 CMOS 공정의 단면도이고,
도 2B는 전류 흐름(Ⅰ(흐름)로 명명됨)의 선 및 충격 이온화(Ⅱ로 명명됨)의 윤곽을 나타내는 포화에서 종래 기술의 N-채널 횡형 DMOS 트랜지스터의 동작을 설명하고,
도 2C는 이상 브레이크다운(곡선(A1)), 스냅백 브레이크다운(곡선(A2)), 및 임팩트 이온화 유도 스냅백(곡선(B))을 도시하는 종래 기술의 MOSFET 드레인-소스 전류-전압(I-V) 특성을 도시한 도이고,
도 2D는 공핍영역(비스듬하게 가로지르는), 바이어스 상태, 및 디바이스에 내재한 포텐셜 기생 바이폴라를 도시한 종래 기술의 연장된 드레인의 N웰로 둘러싸인 PMOS의 단면도이고,
도 3은 고위측 드라이버를 플로우팅하는 전원이 공급된 부트스트랩을 가진, 업링크 및 다운링크 레벨의 시프트 신호에 대한 고전압 소자를 포함한 모든 N 채널 푸시풀(push-pull)(토템폴(totem-pole)) 파워 MOSFET 출력 단계를 구동하는 종래 기술의 회로를 도시하고,
도 4A-4D는 깊은 "하방 전용" 절연 확산을 사용하는 CMOS, 바이폴라 및 DMOS 컴포넌트의 에피택셜 접합 절연(epi-JI)의 단면도이고,
도 4A는 집적된 횡형 N채널 DMOS와 커다란 하방전용 절연 확산을 가진 종래 기술의 에피택셜 접합 절연(epi-JI) CMOS의 단면도이고,
도 4B는 종래 에피택셜 접합 절연 (epi-JI) CMOS 프로세스에서 N 채널 유사-수직의(업 드레인) DMOS의 단면도이고,
도 4C는 종래 기술의 에피택셜 접합 절연 (epi-JI) CMOS 프로세스(BCD 버전)로 집적된, 유사 수직의 완전히 절연된 NPN과 횡형 고전압 PMOS의 단면도이고,
도 5A-5C는 하방 전용 절연보다 적은 횡형 확산을 갖는 "업다운" 절연 확산을 생산하는 깊이-확산된 절연 확산과 결합된 여러 매립층을 사용하는 CMOS, 바이폴라 및 DMOS 컴포넌트의 에피택셜 접합 절연(epi-JI)의 단면도이고,
도 5A는 종래 에피택셜 접합 절연(epi-JI) 프로세스의 종래 기술의 업다운 절연 버전을 사용할 수 있는 절연 및 매립층 구조물의 단면도이고,
도 5B는 종래 에피택셜 접합 절연(epi-JI) 바이폴라, CMOS, 또는 BCD 프로세스의 업다운 절연된 변형물에서의 종래 기술의 완전 절연된 유사-수직의 PNP의 단면도이고,
도 5C는 종래 에피텍셜 접합 절연(epi-JT)의 업다운 절연 버전에서 제조된 확장된 (RESURF)드레인 영역을 가진 종래 기술의 완전 절연된 횡측 N채널 DMOS의 단면도이고,
도 6A-6C는 여러 매립층을 사용하고 기판과 동일한 도전성 유형을 가진 에피텍셜층과의 절연 확산으로 결합된 CMOS, 바이폴라, DMOS 컴포넌트의 랩어라운드(wrap-around) 접합 절연(epi-WAJI)의 단면도로서,
도 6A는 CMOS와 횡측 DMOS를 집적하는 종래 기술의 랩어라운드 접합 절연 에피텍셜(epi-WAJI) 프로세스의 단면도이고,
도 6B는 느리고 빠른 확산자(diffuser)를 구비하는 하이브리드 매립층을 사용하고, BiCMOS 프로세스에 CMOS와 완전 절연된 유사 수직 NPN을 집적하는 epi-WAJI 프로세스의 변형된 버전을 도시한 도이고,
도 6C는 변형된 epi-WAJI에서 가용한 N 형 매립층의 여러 조합의 단면도이고,
도 7A는 종래 확산 N 웰의 도핑 프로파일을 도시한 도이고,
도 7B는 N 웰로 주입된 N층을 가진 종래 확산된 N 웰의 도핑 프로파일을 도시한 도이고,
도 7C는 기판 표면위에 겹쳐지는 산화물층을 가진 도 7B에 도시된 구조의 도핑 프로파일을 도시한 도이고,
도 8A는 단면도이고, 도 8B는 필드 산화물(field oxidation) 층이 MOSFET들 사이에 없을 때 2 개의 근접한 횡측 MOSFET 사이의 기생 MOSFET의 포매이션을 도시한 개략도이고,
도 9A는 P 에피텍셜층에 형성된 N 웰의 2 개의 활성 영역 사이의 필드 산화물 층을 도시한 단면도이고,
도 9B는 필드 산화물이 P 기판에서 형성되는 대체 구조를 도시한 단면도이고,
도 9C는 도 9A의 단면 9A - 9A' 에서의 도핑 프로파일을 도시한 도이고,
도 9D는 도 9B의 단면 9B - 9B'에서의 도핑 프로파일을 도시한 도이고,
도 9E는 도 9A의 단면 9C - 9C'에서의 도핑 프로파일을 도시한 도이고,
도 9F는 도 9B의 단면 9D - 9D'에서의 도핑 프로파일을 도시한 도이고,
도 10A는 P 기판 상에서 성장된 P 에피텍셜층에서 형성된 종래 절연 12V N웰의 단면도이고,
도 10B는 본 발명에 의해 형성된 절연 12V N웰의 단면도이고,
도 10C는 도 10A의 단면 10A - 10A'에서의 도핑 프로파일을 도시한 도이고,
도 10D는 도 10B의 단면 10B - 10B'에서의 도핑 프로파일을 도시한 도이고,
도 10E는 도 10A의 단면 10C - 10C'에서의 도핑 프로파일을 도시한 도이고,
도 10F는 도 10B의 단면 10D - 10D'에서의 도핑 프로파일을 도시한 도이고,
도 10G-10I는 N층의 주입 에너지를 다양하게 함으로써, 도 10B의 단면 10D-10D'에서 얻어질 수 있는 대체 도핑 프로파일을 도시한 도이고,
도 10J는 단면도이고, 도 10K는 도 10B의 구조에서 필드 산화물을 통해 12V 주입이 수행되는 경우에만 얻어질 수 있는 도핑 프로파일을 도시한 도이고,
도 10L은 필드 산화물 아래의 도핑 농도의 다양한 레벨에 대한 필드 산화물 층의 두께의 함수로서 N웰의 필드 임계전압을 도시한 그래프이고,
도 11A는 P기판 상에서 성장된 P 에피텍셜층에서 형성된 종래 P웰의 단면도이고,
도 11B는 본 발명에 따라 형성된 5V P웰의 단면도이고,
도 11C는 도 11A의 단면 11A-11A'에서의 도핑 프로파일을 도시한 도이고,
도 11D는 도 11B의 단면 11B-11B'에서의 도핑 프로파일을 도시한 도이고,
도 11E 도 11A의 단면 11C-11C'에서의 도핑 프로파일을 도시한 도,
도 11F는 도 11B의 단면 1DA-11E'에서의 도핑 프로파일을 도시한 도,
도 11G는 필드 산화물층 아래의 보호환(guard ring)을 가진 도 11A에 도시된 구조의 변형된 버전의 단면도,
도 11H는 본 발명에 따라 형성된 12V P웰의 단면도,
도 11I는 도 11G의 단면 11E-11E'에서의 도핑 프로파일을 도시한 도,
도 11J는 도 11H의 단면 11G-11G'에서의 도핑 프로파일을 도시한 도,
도 11K는 도 11G의 단면 11F-11F'에서의 도핑 프로파일을 도시한 도,
도 11L은 도 11H의 단면 11H-11H'에서의 도핑 프로파일을 도시한 도,
도 12A는 N 매립층과 얕은 P+영역 사이의 브레이크다운 전압이 종래 구조에서 어떻게 정해지는지를 도시한 단면도,
도 12B는 주입된 깊은 N층과 얕은 P+ 영역 사이의 브레이크다운 전압이 본 발명의 구조에서 어떻게 정해지는 지를 도시한 단면도,
도 12C는 N층과 얕은 P+층 사이의 분리 함수인 도 12A 및 12B의 구조에서의 브레이크다운 전압의 그래프,
도 13A 및 13B는 에피텍셜층에서의 절연 포켓을 형성하는 2 가지 종래 기술을 도시하는 도,
도 13C는 도 13A의 단면 13A-13A'에서의 도핑 프로파일을 도시한 도,
도 13D는 도 13B의 단면 13B-13B'에서의 도핑 프로파일을 도시한 도,
도 13E 및 13F는 본 발명에 따라 기판에 절연 포켓을 형성하는 2 가지 종래 기술을 도시한 도,
도 13G는 도 13E와 13F의 단면 13C-13C'에서의 도핑 프로파일을 도시한 도,
도 13H는 도 13E의 단면 13D-13D'에서의 도핑 프로파일을 도시한 도,
도 13I는 도 13F의 단면 13E-13E'에서의 도핑 프로파일을 도시한 도,
도 14A는 단일 깊은 N층이 어떻게 상보성 웰(complementary well)을 절연하는 데에 사용될 수 있는지를 도시한 단면도,
도 14B는 깊은 N층이 5V P웰 아래의 영역에 한정되는 것을 제외하고는 도 14A에 도시된 것과 동일한 구조의 단면도,
도 14C는 도 14A의 구조의 평면도,
도 14D는 P웰 보호환이 절연 구조를 접촉하는 대체 구조의 평면도,
도 14E는 도 14B의 구조의 평면도,
도 14F는 필드 산화물 층의 개구를 통해 N웰과 깊은 N층의 일부에 접촉하기 위해 사용되는 N+ 접점 영역을 도시한 단면도,
도 14G는 도 14F에 도시된 N+접점 영역의 평면도,
도 14H는 P기판의 포켓을 절연하는 깊은 N층에 접촉하기 위해 사용되는 N+접점 영역을 도시하는 단면도,
도 14I는 필드 산화물 아래에서 5V N웰의 주위와 P기판의 표면을 향해 연장하는 깊은 N층의 단면도,
도 14J는 5V N웰 바로 아래 영역에 깊은 N층이 한정되는 것을 제외하고는 도 14I에 도시된 것과 동일한 구조의 단면도,
도 14K는 깊은 N층이 횡측으로 확장되는 것이 인가된다면 형성되는 수직 기생 바이폴라 트랜지스터를 도시한 단면도,
도 14L은 N층이 횡측으로 한정된다면 형성되는 타이틀이 매겨진 기생 바이폴라 트랜지스터를 도시한 단면도,
도 14M은 5V N층으로부터의 측벽을 가지고, 깊은 N층이 단일 5V P웰에 어떻게 사용될 수 있는지를 도시한 단면도,
도 14N은 도 14M의 5V N층이 충분히 넓게 만들어진다면, 기생 바이폴라 트랜지스터가 어떻게 수직으로 만들어지는 지를 도시한 단면도,
도 14O는 도 14M의 5V N층이 충분히 좁게 만들어진다면, 기생 바이폴라 트랜지스터가 어떻게 수평으로 만들어지는 지를 도시한 단면도,
도 14P는 도 14M의 5V N층이 생략된다면, 저항 연결이 어떻게 P웰과 P 기판 사이에서 형성되는 지를 도시한 단면도,
도 15A는 단일 깊은 N층에 의해 P기판으로부터 절연된 2 개의 12V P웰과 12V N웰을 도시한 단면도,
도 15B는 깊은 N층과 5V N층으로 형성된 2 개의 측벽에 의해 P 기판으로부터 절연되고, 주위를 둘러싼 P보호환으로 분리된 단일 12V P웰을 도시한 단면도,
도 15C는 절연 측벽이 12V N층을 포함하는 것을 제외하고는 도 15B에 도시된 것과 동일한 구조인 단면도,
도 15D는 12V N웰의 측면으로 확장한 깊은 N층에 의해 P 기판으로부터 절연된 12V N웰의 단면도,
도 15E는 근접한 12V N웰과 12V P웰이 서로 접촉하고 표면에서 브레이크다운 조건을 만족시킬수 있는 것을 도시한 단면도,
도 15F는 5V N층과 5V P층이 12V N웰과 12V P웰 사이에 인도되는 것을 제외하고는, 도 15E에 도시된 것과 동일한 구조의 단면도,
도 16A는 2 개의 다른 전압으로 바이어스되고 서로 독립적으로 동작되는 상보성 P웰에 각각 연관되는 2 개의 절연 5V N웰의 단면도,
도 16B는 도 16A에 도시된 구조의 평면도,
도 16C는 도 16A에 도시된 구조의 개략적인 회로도,
도 16D는 웰의 하나의 상보성 세트는 5V 쌍이고, 다른 상보성 웰의 세트는 12V 쌍인 것을 제외하고는 도 16A에 도시된 것과 동일한 구조의 단면도,
도 16E는 도 16D에 도시된 구조의 개략적인 회로도,
도 16F는 도 16D에 도시된 구조의 평면도,
도 17A는 반도체 소자의 도핑 영역을 형성하는 종래 프로세스를 요약한 흐름도,
도 17B는 본 발명에 따른 반도체 소자의 도핑 영역을 형성하는 프로세스를 요약한 흐름도,
도 17C는 종래 주입과 확산 프로세스로 생성된 전형적인 가우시안 도핑 프로파일을 도시한 도,
도 17D는 "연속(chained)" 주입에 의해 생성된 도핑 프로파일을 도시한 도,
도 17E는 2 개의 연속 주입의 도핑 프로파일의 상세도를 도시한 도,
도 17F는 기판의 표면 상에서 산화물 층을 통해 수행되는 도 17E에 도시된 2 개의 연속 주입의 도핑 프로파일의 상세도를 도시한 도,
도 17G는 깊은 주입의 피크 도핑 농도가 얕은 주입의 피크 도핑 농도보다 더 큰 2 개의 연속 주입의 도핑 프로파일의 상세도를 도시한 도,
도 17H는 기판의 표면 상에서 산화물 층을 통해 수행되는 도 17G에 도시된 2 개의 연속 주입의 도핑 프로파일의 상세도를 도시한 도,
도 17I는 도 17E 및 17G의 4 개의 주입을 조합한 도핑 프로파일을 도시한 도,
도 17 J는 도 17F 및 17H의 4 개의 주입을 조합한 도핑 프로파일을 도시한 도,
도 17K와 17L은 기판으로 보다 깊이 주입되고 따라서 보다 낮은 피크 농도를 가지면서, 주어진 양의 주입이 보다 넓게 퍼지는 물리적 현상을 도시한 도,
도 17M은 도 17K와 17의 주입이 동일한 기판에서 수행된다면 일어날 도핑 프로파일을 도시한 도,
도 17N은 동일한 양을 가지고 다른 에너지로 각각 주입된 5 개의 일련의 주입의 도핑 프로파일을 도시한 도,
도 17P는 주입의 피크 농도가 대략 같도록 하는 보다 많은 양을 가진 보다 깊은 주입을 가진 2 개의 주입의 도핑 프로파일을 도시한 도,
도 17P는 모든 4 개의 주입의 피크 농도가 거의 동일하도록 하는 점차적으로 보다 많은 양을 가진 보다 깊은 주입을 가진 4 개의 주입의 도핑 프로파일을 도시한 도,
도 17R은 기판에서 주입의 횡측 퍼짐을 도시하는 포토레지스트 층에서의 창을 통과하는 일련의 주입을 도시하는 단면도,
도 17S는 불순물의 횡측 퍼짐을 제한하는 비도전성 물질로 채워진 2 개의 트렌치 사이의 영역으로 불순물이 주입되는 것을 제외하고는 도 17R에 도시된 것과 동일한 단면도,
도 17T는 그것을 횡측으로 퍼지도록 인가하는 상기 2 개의 트렌치 아래의 레벨로 가장 깊은 불순물이 주입되는 것을 제외하고는 도 17S와 동일한 단면도,
도 17U는 도 17T에 도시된 일련의 주입으로부터 야기된 주입 영역의 단면도,
도 17V는 N형 에피택셜층을 통해 P형 기판으로 수행되는 일련의 연속 P형 주입의 도,
도 17W는 도 17V에 도시된 주입으로부터 얻어진 도핑 프로파일의 도,
도 17X는 주입이 유전체로 채워진 트렌치의 쌍에 의해 억제되는 것을 제외하고는 도 17V에 도시된 것들과 동일한 일련의 연속 주입의 도,
도 17Y는 도 17X에 도시된 주입으로부터 얻어진 도핑 프로파일의 도,
도 17Z는 공통 기판으로부터 분리된 절연 포켓을 형성하기 위해 고리 모양 또는 환모양의 패턴으로 깊이 주입된 N형 플로어 절연 영역으로 중첩되는 P기판으로의 일련의 주입을 구비한 CIJI 측벽 절연 영역을 도시한 도,
도 17AA는 도 17Z에 도시된 주입으로부터 얻어진 도핑 프로파일의 도,
도 17BB는 도 17Z에 도시된 주입의 횡측 산재를 억제하기 위한 유전체로 채워진 트렌치의 사용을 도시한 도,
도 17CC는 도 17CC에 도시된 주입으로부터 얻어진 도핑 프로파일의 도,
도 18A-18H는 본 발명의 프로세스를 사용하는 기판에서 동시에 제조될 수 있는 "디바이스 축적(device arsenal)"의 단면도로서,
도 18A는 5V PMOS, 5V NMOS, 12V PMOS, 12V NMOS, 5V NPN, 5V PNP, 30V 채널 스톱, 및 30V 횡측 트렌치 DMOS를 도시한 도,
도 18B는 12V 대칭 CMOS, 폴리-투-폴리 커패시터, P베이스를 가진 NPN, 12V 채널 스톱, 및 12V 횡측 트렌치 DMOS를 도시한 도,
도 18C는 5V CMOS 쌍을 도시한 도,
도 18D는 모든 메사의 기저를 이루는 단일한 깊은 N층을 가진 P 바디 영역을 가진 대체 메시를 포함하는 횡측 트렌치 MOSFET을 도시한 도,
도 18E는 분리된 깊은 N층이 P 바디 영역을 포함하지 않은 메사만의 기저를 이루는 것을 제외하고는 도 18D에 도시된 것과 동일한 횡측 트렌치 MOSFET을 도시한 도,
도 18F는 하나를 제외한 모든 메사가 P 바디 영역을 포함하는 것을 제외하고는 도 18D에 도시된 것과 동일한 횡측 트렌치 MOSFET을 도시한 도,
도 18G는 30V 횡측 N 채널 DMOS를 도시한 도,
도 18H는 횡측 P 채널 DMOS를 도시한 도,
도 19A-19H는 도 18A-18G에 도시된 디바이스 중 일부의 회로와 동일한 회로도로서,
도 19A는 도 18A에 도시된 5V CMOS를 도시한 도,
도 19B는 도 18A에 도시된 12V CMOS를 도시한 도,
도 19C는 도 18A에 도시된 5V NPN을 도시한 도,
도 19D는 도 18A에 도시된 5V PNP를 도시한 도,
도 19E는 도 18A에 도시된 30V 트렌치 횡측 DMOS를 도시한 도,
도 19F는 도 18B에 도시된 폴리-투-폴리 커패시터를 도시한 도,
도 19G는 (도 18A-18G에 도시되지 않은)폴리 레지스터를 도시한 도,
도 19H는 도 18G에 도시된 30V 횡측 DMOS를 도시한 도,
도 20A - 20B는 본 발명에 따른 프로세스의 흐름도,
도 21 - 67은 5V CMOS, 5V NPN 및 5V PNP(고 FT 레이아웃), 5V NPN 및 5V PNP(종래 레이아웃), 30V 횡측 트렌치 DMOS, 및 대칭 12V CMOS를 포함하는, 도 18A - 18G에 도시된 여러 디바이스를 제조하는 프로세스의 단계를 도시하고, 각 도면 번호의 접미사는 그것이 관련된 디바이스를 다음과 같이 지시함:
접미사 디바이스
"A" 5V CMOS(도 18A)
"B" 5V NPN 및 5V PNP(고 FT 레이아웃)(도 18A)
"C" 5V NPN 및 5V PNP(종래 레이아웃)(도시되지 않음)
"D" 30V 횡측 트렌치 DMOS(도 18A)
"E" 대칭 12V CMOS(도 18B)
일반적으로, 도면은 디바이스의 최종 구조에는 영향을 주지않는 단계에는 포함되지 않는다. 예를 들면, 기저를 이루는 기판의 구조에 영향을 주면서 나중에 제거될 층이 형성되는 경우, 도면이 포함되지 않는다. 그결과, 도면의 접미사 문자는 연속적이지 않다.
도 21은 기판 상의 제 1 패드 산화물 층의 성장을 도시한 도,
도 22A-22E는 질화물 마스크의 증착과 패터닝을 도시한 도,
도 23A-23E는 필드 산화물 층의 성장을 도시한 도,
도 24A-24E는 기판 상의 제 2 패드 산화물 층의 성장을 도시한 도,
도 25D는 트렌치 하드 마스크의 포매이션과 패터닝을 도시한 도,
도 26D는 희생 산화물 층의 성장을 도시한 도,
도 27D는 트렌치 게이트 산화물의 성장을 도시한 도,
도 28D는 제 1 폴리실리콘 층의 증착을 도시한 도,
도 29D는 제 1 폴리실리콘 층의 제 1 에치백을 도시한 도,
도 30D는 하드 트렌치 마스크의 제거와 제 2 폴리실리콘층의 증착을 도시한 도,
도 31D는 제 1 폴리실리콘 층의 제 2 에치백을 도시한 도,
도 32D는 제 2 실리콘층의 증착을 도시한 도,
도 33D는 제 1 층간 유전체의 포매이션을 도시한 도,
도 34D는 제 1 층간 유전체와 제 2 폴리실리콘 층의 에치백을 도시한 도,
도 35A-35E는 깊은 N 마스크의 포매이션과 깊은 N층의 주입을 도시한 도,
도 36D는 N드리프트 영역의 주입의 제 1 단계를 도시한 도,
도 37D는 N 드리프트 영역의 주입의 제 2 단계를 도시한 도,
도 38E는 12V N웰의 주입의 제 1 단계를 도시한 도,
도 39E는 12V N웰의 주입의 제 2 단계를 도시한 도,
도 40A-40E는 5V N웰의 주입의 제 1 단계를 도시한 도,
도 41A-41E는 5V N웰의 주입의 제 2 단계를 도시한 도,
도 42A-42E는 5V N웰의 주입의 제 3 단계를 도시한 도,
도 43B, 43C, 및 43E는 12V P웰의 주입의 제 1 단계를 도시한 도,
도 44B, 44C, 44E는 12V P웰의 주입의 제 2 단계를 도시한 도,
도 45A-45C, 및 45E는 5V P웰의 주입의 제 1 단계를 도시한 도,
도 46A-46C, 및 46E는 5V P웰의 주입의 제 2 단계를 도시한 도,
도 47D는 에치 블록 마스크의 포매이션과 평면 디바이스의 활성 영역의 에칭을 도시한 도,
도 48A 및 도 48E는 평면 디바이스의 제 1 게이트 산화물층의 포매이션을 도시한 도,
도 49A 및 49E는 임계조정 주입의 제 1 단계를 도시한 도,
도 50A 및 50E는 임계조정 주입의 제 2 단계와 제 1 평면 게이트 산화물층의 제거를 도시한 도,
도 51A 및 51E는 평면 디바이스에 대한 제 2 게이트 산화물층의 포매이션을 도시한 도,
도 52A, 52D 및 52E는 제 3 폴리실리콘층의 증착을 도시한 도,
도 53A, 53D 및 53E는 평면 디바이스의 게이트의 포매이션을 도시한 도,
도 54A 및 54E는 N 베이스 마스크의 포매이션과 N 베이스 영역의 주입을 도시한 도,
도 55D는 P 바디 마스크의 포매이션과 P 바디 영역의 주입의 제 1 단계를 도시한 도,
도 56D는 P바디 영역의 주입의 제 2 단계를 도시한 도,
도 57E는 12V 디바이스에 대한 P의 가볍게 도핑된 드레인(lightly-doped drain)(P-LDD)의 마스킹과 주입을 도시한 도,
도 58E는 12V 디바이스에 대한 N의 가볍게 도핑된 드레인(N-LDD)의 마스킹과 주입을 도시한 도,
도 59A-59D는 5V 디바이스에 대한 P-LDD의 마스킹과 주입을 도시한 도,
도 60A-60D는 5V 디바이스에 대한 N-LDD의 마스킹과 주입을 도시한 도,
도 61A, 61D 및 61E는 평면 디바이스의 게이트 상의 산화물 측벽 스페이서의 포매이션을 도,
도 62A-62E는 P+ 영역의 마스킹과 주입을 도시한 도,
도 63A-63E는 N+ 영역의 마스킹과 주입을 도시한 도,
도 64A-64E는 제 2 층간 유전체의 증착과 에칭을 도시한 도,
도 65A-65E는 N 플러그의 마스킹과 주입을 도시한 도,
도 66A-66E는 P 플러그의 마스킹과 주입을 도시한 도, 및
도 67A-67E는 금속층의 포매이션과 패터닝을 도시한 도이다.
본 발명에 따르면, 제 1 도전성 유형의 기판의 절연된 포켓은 필드 산화물층을 형성함으로써 형성되고, 필드 산화물층은 제 1 부분 및 제 2 부분을 포함하고, 제 1 및 제 2 부분은 개구에 의해 서로 분리된다. 제 2 도전성 유형의 불순물의 제 1 주입는 필드 산화물층의 제 1 및 제 2 부분을 통해 그리고 제 2 도전성 유형의 깊은층을 형성하는 개구를 통해 실행되고, 깊은층은 개구 아래의 보다 깊은 부분 및 필드 산화물층의 제 1 및 제 2 부분 아래의 보다 얕은 부분을 포함한다. 마스크층은 개구 위로 형성되고, 제 2 도전성 유형의 불순물의 적어도 하나의 부가 주입이 실행되고, 마스크층은 적어도 하나의 부가 주입으로부터의 불순물이 개구 아래의 기판의 영역으로 진입하는 것을 차단한다. 그러나, 적어도 하나의 부가 주입로부터의 불순물은 기판의 측벽을 형성하기 위해서 필드 산화물층의 제 1 및 제 2 부분을 통과하고, 각 측벽은 필드 산화물층의 제 1 및 제 2 부분의 바닥으로부터 각각 보다 깊은층으로 연장하고, 보다 깊은층과 절연 영역을 형성하는 측벽은 기판의 절연 포켓을 에워싼다.
종래 기술의 문제점들은 최소한의 열처리를 포함하고 상기 단계들이 거의 차례로 수행될 수 있는 모듈러 프로세스에서 극복된다. 그 결과, 디바이스는 단단히 패킹되고 경량화 될 수 있다. 추가로, 상기 프로세스는 도핑된 영역의 도핑 프로파일이 실질적으로 임의의 세목을 따르도록 하여, 도전성, 전기장, 기생, 핫 캐리어, 스냅백 브레이크다운, 잡음, 임계값(턴온 특성), 및 스위칭 속도의 보다 나은 제어를 제공하도록 한다.
많은 실시예에서, 에피택셜층은 없고, 에피택셜 성장에 의해 도입된 가변성(및 높은 생산 비용)은 존재하지 않는다. 더구나, 주어진 디바이스의 전압 용량은 그들 디바이스에 어떠한 영향도 주지 않고 동일한 IC 상에 다른 집적 디바이스와 완전히 다르게 선택되고 구현될 수 있다. 예를 들면, 5V 회로의 디바이스의 패킹 밀도는 동일한 IC 상의 30V 디바이스의 집적화에 의해 영향을 받지 않는다. 특정 정격 전압의 디바이스는 다른 컴포넌트와 그것들의 전기 모델에 영향을 주거나 회로 설계와 그의 의도했던 동작의 변경 또는 "리튜닝(re-tuning)"을 필요로 하지않고 설계에 추가되거나 제거될 수 있다.
본 발명의 프로세스는 기판과 그들 서로간에 완벽하게 절연되어 그라운드에 대해 임의의 포텐셜에서 "플로우팅"할 수 있는 MOS 디바이스와 바이폴라 디바이스의 제조를 허용한다. 컴포넌트가 그라운드(기판) 위에서 플로우팅할 수 있는 최대 전압은 디바이스 자체의 정격과 같을 필요가 없다. 예를 들면, 고밀도 5V 컴포넌트의 포켓은 레이아웃의 5V 부의 설계 규칙에 영향을 주지않고 그라운드 위에 30V로 플로우팅할 수 있다.
본 발명의 프로세스는 또한 실제 확산 시간의 필요를 피하고 그와 유사하게 절연 및 싱커 영역(낭비되는 공간)의 횡측 확산의 역효과를 피하기 위해, 공통으로 단일 마스크 개구를 통해 에너지를 달리하는 다수의 이온 주입의 낮은 열소모비용(low thermal budget) 프로세스를 사용하는 좁은 절연 접합의 포매이션을 포함한다. 낮은 열소모비용 프로세스는 또한 종래 제조 기술을 사용하는 일반적으로 보다 두꺼운 에피텍셜 층의 성장을 필요로하는 매립되거나 깊은 층(또는 기판)의 원하지 않는 상향확산과 연관된 문제를 피할 수 있다.
복수의 에너지의 일련의 연속된 주입(일반적으로 단일 마스크를 통해)을 통해 도핑된 영역을 형성하는 프로세스는 이하 "연속 주입"이라고 한다. 본 발명의 일 측면에서, 단일 마스크 연속 주입은 절연된 포켓의 측벽 절연으로써 절연 구조를 형성하기 위해 사용된다. 그러한 절연 구조는 이하 "연속 주입 접합 절연(chained-implant junction isolation)"(또는 쇼트용 CIJT)이라고 한다. CIJT 측벽 절연 구조는 2 가지 이상(보다 깊은 절연에 바람직하기로는 5 - 6가지)의 주입에 의해 형성되고, 에피텍셜층과 함께 사용되거나 모든 주입된 에피리스 절연 구조에 사용된다. 일련의 예에서, CIJT 구조는 보다 좁은 절연 도핑의 횡측 범위로 산화물로 채워진 트렌치와 결합된다.
본 발명의 다른 특성은 에피택시(epitaxy)에 대한 필요없이 완전히 절연된 디바이스(전압을 다양하게 하는 CMOS 및 바이폴라를 포함)를 형성하기 위한 능력이다. 그러한 "에피리스" 절연은 깊이 주입된 플로어 절연이나 CIJT 측벽 절연과 동일한 도전성 유형을 가진 매립 불순물 영역에 겹쳐지는 고리, 환 또는 사각형 도너츠 형태의 구조로 CIJT 측벽 절연 구조를 결합한다. 에피텍셜 프로세스에서 만들어진 디바이스와 달리, 깊은 층이 기판과 에피텍셜층 사이의 인터페이스에서 형성되지 않고, 고에너지에서 깊은 플로어 절연 불순물을 주입함으로써 형성된다. 원기판과 동일한 농도와 도전성을 가진 절연된 포켓은 그러한 프로세스의 결과물이다. 그러한 절연 포켓의 내용물은 CMOS N웰 및 P웰 영역, 바이폴라 베이스 영역, DMOS 바디 영역, 또는 두껍게 도핑된 소스 드레인 영역을 포함하는 임의의 수의 P형 또는 N 형 극성 중 어느 하나의 도핑된 영역을 갖는다.
본 발명의 또다른 특성은 공통 기판내에 농도를 달리하여, 그에 따라 전압 용량을 달리하는 웰 영역을 형성하는 능력이다. 각 경우에, 불순물 프로파일은 충분히 낮은 농도를 가지고, 필요한 접합 브레이크다운 전압을 만족시키면서, 고성능의 활성 디바이스의 집적을 허용하도록 선택된다. 예를 들면 CMOS의 경우, 웰은 벌크 펀치쓰로우 브레이크다운을 방지하기 위해 선택된 보다 높은 표면아래의 농도와 표면 펀치쓰로우에 대해 낮은 임계값을 균형을 유지하도록 하는 보다 가벼운 표면 농도를 가지지만, 폴리실리콘 게이트 포매이션에 바로 직전에(또는 바로 직후에) 수행되기 위해 연속한 임계 조정 주입을 허용하는 역행성 프로파일을 갖는다.
본 발명의 일실시예에서, 깊이 주입된 플로어 절연을 따라서 있는 이 웰들은 필드 산화물 영역의 포매이션 이후에 주입된다. 주입 에너지와 산화물 두께가 선택되어 일련의 웰의 다중 주입들은 위에 놓인 필드 산화물 영역을 관통해서 지나고 다른 부분은 실리콘이 접촉되는 것이 방지되도록한다(또는 부분적으로 방지된다). 그러므로 주입은 활성 영역에서 산화물이 보다 두껍고 깊게되는 필드 산화물의 위상을 따라 보다 얕게된다. 이온 주입층과 결합될 때, 표면 채널과 기생 MOSFET 전도의 포매이션을 방지하기에 충분히 높은 필드 임계값을 나타내기에 충분히 두껍도록 산화물의 두께가 선택된다. 이러한 목적은 기생 MOSFET의 필드 임계값을 높이기에 충분히 높은 필드 산화물 아래의 표면 농도를 만들기위해 선택될 수 있는 웰 주입의 매립 또는 역행부의 선택과 양에 의해 바람직하게 달성된다.
이 다중 주입 접근은 낮은 열소모비용의 유지에 의지하며, 초기에 주입된 곳에 불순물이 실제로 남겨지도록 한다. 그러한, "주입된 대로(as-implanted)"의 구조는 소정의 정격 전압, 예를 들면 5V NPN나 12V PMOS, 또는 3V NMOS를 가진 디바이스를 생산하기 위해 다중 주입이 주어진 웰 영역을 "프로그램"하는데에 사용되도록 한다. 더구나, 저전압 웰 영역의 최소 특성 크기는 저전압 웰 영역의 도핑이 다른 디바이스에 영향을 주지않으면서 저전압 디바이스에서의 펀치쓰루와 쇼트 채널 효과를 방지하기위해 최적화될 수 있기 때문에, 실제로 고전압 웰에서보다 더 작은 특성 크기가 될 수 있다.
먼저, 우리는 N웰과 P웰이 기판과 서로간에 절연될 수 있는 일련의 프로세스 단계들을 기술한다. 설명의 목적으로, 우리는 5V N웰, 5V P웰, 12V N웰, 및 12V P웰의 제조를 가정한다. "5V"와 "12V"로, 우리는 특정 전압의 리버스 바이어스를 견딜수 있는 웰 내의 접합의 제조를 인가하고, 상기 웰 내의 디바이스가 특정 전압 레벨에서 동작되는 한에는 상기 디바이스들은 누설하지 않거나 다른 디바이스들과 통신하지않는 농도와 도핑 프로파일로 도핑되는 웰을 참조한다. 일반적으로, 12V 웰은 5V 웰보다 가볍고 깊게 도핑된다. 실제로, 5V 웰은 7V까지 동작할 수 있는 디바이스를 수용할 수 있고, 12V 웰은 15V 까지 동작할 수 있는 디바이스를 수용할 수 있다. 따라서, "5V"와 "12V"는 다소 임의적인 지정이고, 일반적으로 그러한 디바이스가 동작하는 명목상의 전압 공급을 기술하는 데에 사용된다.
그리고, "5V"와 "12V"는 각각 상대적으로 낮은 브레이크다운 전압을 가진 웰과 상대적으로 높은 브레이크다운 전압을 가진 웰을 나타낸다는 것이 이해될 것이다. 전압이 5V와 12V가 될 필요는 없다. 예를 들면 다른 실시예에서, "낮은 전압" 웰은 1V 웰이되고, "높은 전압" 웰은 3V 웰이 될 수 있다. 특정 관심분야의 다른 실시예는 3V 디바이스를 동일 IC 상의 5V 디바이스와 결합시킨다. 디바이스가 CMOS인 경우에, 웨이퍼 제조설비가 포토리소그래피적으로 2 개의 특성 크기중 작은 것을 분해능하고, 정의하고, 에칭하는 한, 3V 디바이스는 0.25 마이크론의 최소 게이트 크기를 사용하여 구축되고 최적화되며, 그 반면 5V 디바이스는 0.35 마이크론의 최소 크기를 사용한다. 더구나, 2 개의 정격전압을 가지는 웰을 기술한다고 해도, 본 발명은 3 개 이상의 정격 전압을 가지는 웰을 포함하는 배치에 적용된다는 것이 명백하다.
배경으로서, 도 7A는 종래 기술에 따라 P형 기판에 형성된 확산된 N형 웰의 도핑 프로파일을 도시한다. 탑부는 기판의 표면(수평축) 아래 깊이의 함수(수직축)인 도핑 농도의 그래프이다. 기저부는 그래프의 수평축과 일치하는 P 기판에서의 N웰의 물리적 표시이다. 명백히, N 웰의 도핑 농도는 기판의 표면 또는 그 매우 근접한 곳에서 최대이고, 깊이가 "xj"에서 0에 접근할 때까지 기판에서의 깊이가 증가함과 더불어 N웰과 P 기판사이의 PN 접합을 나타내는 가우시안 함수로서 N 웰의 도핑 농도는 감소한다. 이 가우시안 도핑 파일은 이온 주입과 열확산에 의해 형성된다기 보다는 본질적으로 변하지 않는다. 표면에서의 도핑농도를 변화시키지 않고 깊은 레벨까지 불순물을 도달시키지 못하고, 도핑 농도가 접합에 비해 상대적으로 조금 높아서 N 웰과 P기판 사이의 접합 주위에서 형성된 공핍 영역이 매우 빠르게 N 웰로 퍼지기 때문에 그것은 매우 한정적이며, 이것은 상기 N 웰 내의 접합과 다른 접합 사이의 상호작용을 야기할 수 있다. 또한, 가장 높은 농도는 표면에 위치하기 때문에, 가장 낮은 접합 브레이크 다운은 실리콘 표면에서 발생하고(실리콘 이산화물과 필드 플레이트 효과를 가져오는 여러 컨덕터에 따라 이미 더 높은 표면 전기장을 악화시킴), 여기서 핫캐리어로부터 유전체에 대한 손상을 야기한다. 따라서, 여러 상황에서, 비가우시안 도핑 프로파일을 가진 웰을 갖는 것이 바람직하다.
도 7B는 N 층이 N웰을 주입하는데에 사용되는 것보다 높은 에너지에서의 기판의 활성 영역에서의 N웰에 주입되는 때와 동일한 정보를 도시한다. "NW5"는 확산된 N웰을 나타내고, "NM5B"는 주입된 N웰을 나타낸다. 지시한 바와 같이, N웰의 도핑 농도는 도 7A에 도시된 것과 같이 N층에 도달할 때까지 감소되고, 여기서 그것이 P기판에 도달할 때까지 실제로 증가한다(그리고, 그런 다음 평평하게 된다). 매립 영역의 농도는 탑 웰의 피크 농도보다 20% 더 높고, 어느 경우에는 2 배의 농도이다. 도 7C는 기판의 비활성 영역에서의 도 7B의 구조를 도시하고, 여기서 P기판은 필드 산화물층(Fox)으로 덮힌다. 여기서, 원 N웰은 필드 산화물층으로 실제로 폐쇄되고, 디바이스의 실리콘 내에서 보이는 모든 것은 N층 "NW5B"이다. 본 발명의 일 측면에 따라, 이 개념은 다른 정격 전압으로, 단일 기판에서, 최소의 처리단계를 사용하여 완전히 절연된 다양한 디바이스를 제조하는데에 사용된다. 즉, 필드 산화물층과 주입 에너지가 처리되어 향상된 도전성의 표면아래 층이 기판의 활성 영역에서 형성되고, 동일한 층이 기판의 비활성 영역의 필드 산화물층 아래의기판의 표면 또는 표면 근방에서 형성되도록 한다. 이 층은 필드 산화물층 아래에 추가되는 필드 임계값 주입없이 기판에 형성된 트랜지스터 사이의 기생 상호작용을 억제하는 것을 돕는다. 그러한 필드 주입은, 필드 산화 이전에 주입되고, 필드 임계값 주입의 연속한 확산이 필드 산화를 하는 동안 발생하기 때문에 바람직하지 못하다. 종래 방법에서의 필드 임계값 주입의 횡형 확산은 그에 의해 디바이스의 동작, 특히 좁고 짧은 것을 간섭하고, 최대로 디바이스의 패킹이 밀집되게 하는 것의 이점이 완전히 구현되는 것을 막는다. 보다 높은 필드 임계값을 달성하도록 돕기 위해 매립 웰 도핑을 사용하는 것은 그러므로 종래 기술의 방법의 보다 오래된 것과 비교해서 이점이 있다.
본문에 기술된 실시예에서, 5V N웰 주입(NW5), 5V P웰 주입(PW5), 5N N층(NW5B), 5V P층(PW5B), 및 깊은 N층(DN)의 5 가지 주입이 다양한 디바이스 구조를 형성하기 위해 사용된다. 이 주입 각각은 주입에 대해 특정 도핑 프로파일을 달성하기 위해 설계된 특정한 양과 에너지에서의 단일 주입이거나, 일련의 주입, 또는 "연속" 주입이 될 수 있다.
도 8A는 단면도이고, 도 8B는 P 기판에서 서로 근접해서 형성된 2 개의 MOSFET(M10, M20)의 개략도이다. MOSFET(M10)은 소스(S10), 드레인(D10), 게이트(G10)를 갖는다. P기판의 배경 도핑 농도는 NA이다. 두께 XOX를 갖는 필드 산화물층은 소스(S10)와 드레인(D20) 사이에 위치한다. 도 8B에 지시된 바와 같이, 필드 산화물층의 표면의 전하는 MOSFET(M10, M20) 사이의 기생 MOSFET(M30)을 생성할 수 있고, 이 기생 MOSFET(M30)은 소스(S10)의 전압이 드레인(D20)의 전압과 다르다면 전하를 통전할 수 있다. 기생 MOSFET(M30)이 전하를 통전하지 않도록 보장하는 유일한 방법은 필드 산화물층의 두께 XOX와 필드 산화물층 아래의 도핑 농도의 조합이 기생 MOSFET(M30)이 그것이 설비의 정격접압에 안전한 여유값을 더해서 켜지는 것을 방지하기 충분한 임계전압을 갖도록 보장하는 것이다. 이것은 디바이스의 "필드 임계값", 즉, 기판의 활성 영역을 분리하는 필드 산화물 영역에서의 기생 MOSFET(M30)의 임계전압이다.
도 9A는 P 기판(500) 상에 형성된 P 에피텍셜(P-epi) 층(502)을 가진 종래 구조를 도시한다. P-epi층(502)이 형성되기 전에 P기판으로 인과 같은 N형 불순물을 주입함으로써 P-epi층(502)과 P기판(500) 사이의 인터페이스에서 N 매립층(NBL)(504)은 종래 수단에 의해 형성된다. N 웰(506)은 N 매립층(504)에 겹쳐진다. 필드 산화물층(508)은 활성 영역들(512, 514) 사이에서 형성되고, 필드 불순물 영역(510)은 필드 임계 전압을 증가시키기 위해 필드 산화물(508) 아래에 형성되며, 그에 의해 활성 영역(512, 514)에 형성된 MOSFET(도시되지 않음) 사이의 통전을 각각 방지한다. 필드 산화물(508)에 대해 자기정렬됨에도 불구하고, 필드 주입(510)은 자연스럽게 활성 영역(512, 514)으로 확산하고, 역으로 그들의 영역에서 생산된 디바이스의 전기적 특성에 영향을 끼친다. 도 9C는 단면(9A-9A')인, 활성화 영역(512)을 지나는 도핑 프로파일을 도시하고, 도 9E는 단면(9C-9C')인, 필드 산화물층(508)을 지나는 도핑 프로파일을 도시한다. 두가지 경우 모두, N 매립층(504)이 상대적으로 두꺼워서, 예를 들면 1-3㎛의 두께이고, 어느 경우에는 5㎛이어서, 표면 아래 P기판(500)으로 상대적으로 깊이, 예를 들면 6-10㎛ 연장하고, 또한 비교적 횡형으로 확산한다.
도 9B는 필드 산화물층(508)이 P기판(500)에 직접 형성되는 본문에 기술된 발명의 방법에 따르는 매우 개선된 대체 구조를 도시한다. 5V N웰 NW5는 활성화 영역(512, 514)에서 주입되고 확산되며, N 층 NW5B는 연속적으로 주입되거나, 또는 바람직하게는 NW5와 NW5B는 NW5 주입의 에너지가 선택되어 그것이 필드 산화물(508)을 관통할 수는 없지만, NW5B는 필드 산화물(508)을 관통하여 실리콘 표면에 도달하기에 충분한 주입 에너지를 가지는 연속 주입을 사용하여 형성된다. 필드 산화물 두께에 따라서, 매립 주입은 탑 웰 주입의 에너지보다 1.5-3배를 가진 탑웰보다 20%-200% 보다 더 많은 양으로 주입될 수 있다.
도 7A-7C와 연결하여 기술된 바와 같이, 층 NW5B는 층 NW5B가 표면 아래에 있는 활성영역에서 형성된 디바이스에 대한 절연을 제공하고, 또한 층 NW5B가 표면에 접근하거나 중심에 위치하는 필드 산화물층(508) 아래에 필드 도핑을 제공한다. 도 9B에서, 그러므로 5V N웰(즉, NW5B)의 역행 부는 활성화 영역(512, 514) 아래에 있지만 필드 산화물(508)의 아래에 도달한다. NW5B의 영역은 필드 산화물(508)을 통해 주입되고, 된필드 산화물(508)(그리고 오직 필드 산화물 영역의 아래에만) 아래의 표면에 도달하기때문에, 주입의 심하게 도핑된 부분은 실제로는 횡형 확산을 갖지 않은 필드 산화물에 대해 "자체 정렬"되고, 그 자신을 LOCOS 경사(새부리(bird's beak))의 형태로 곡선 표시한다. 도 9D는 층 NW5B의 하단 에지가 예를 들면 표면 아래로 1.5-4㎛인 상대적으로 얕은 경우에서만의 단면(9B-9B')에서의 도핑 프로파일을 도시한다. 도 9F는 층 NW5B이 실리콘 내에 있는 경우에서 만의 필드 산화물 아래의 단면(9D-9D')에서의 도핑 프로파일을 도시한다.
따라서 도 9A-9F는 활성화 영역에서 절연 을 제공하는 단일 주입층과 비활성화 영역에서 필드 불순물을 사용하는 것은 활성화 영역에서의 에피텍셜하게 형성된 매립층과 비활성화 영역에서의 분리 필드 불순물을 사용하는 것보다 훨씬 더 얕고 빽빽한 구조를 생산하는 것을 도시한다. 더구나, 도시된 개선된 구조는 필드 산화물의 위상과, 확산된 웰 프로세스에 의해 나타나지 않는 특성을 따른다. 본문의 발명의 접근의 고유한 목표는 이 개념을 5V와 12V 디바이스 모두를 가지거나, 전압을 달리하는 집적 디바이스의 조합을 가진 구조에 사용하는 것이다. 그렇게 함으로써, 자체 정렬을 통해 횡형으로, 에피텍셜 매립층이 아닌 이온 주입된 기판층의 사용을 통해 수직으로 디바이스의 가변성을 최소화하는 것은 중요한 일이다.
도 10A는 P기판(500) 상에서 성장된 P-epi층(516)에서 형성된 종래 12V 구조를 도시한다. P-epi층(516)은 일반적으로 도 9A에 도시된 P-epi층(506)보다 두껍다. 2 개의 N 매립층(518, 520)은 P-epi층(516)과 P 기판(500)의 인터페이스에 형성된다. N 매립층(518)은 안티몬 또는 비소와 같은 상대적으로 느린 확산을 하는 불순물로 형성되고, N 매립층(520)은 인과 같은 상대적으로 빠른 확산을 하는 불순물로 형성된다. N 웰(530)은 N 매립층(520)을 덮고, 필드 산화물층(508)은 활성화 영역(526, 528)을 분리시킨다. 필드 임계값을 증가시키기 위해, 필드 불순물 12V 보호환(524)은 필드 산화물(508) 아래에 놓인다.
12V N형 보호환은 일반적으로 필드 산화물(508)에 대해 자체 정렬되지 않는다. 잘못된 정렬로, 보호환이 활성화 영역(526 또는 528)에 겹쳐지고, 역으로 그들 영역에서 생산된 디바이스의 전기적 특성에 영향을 줄 수도 있다. 잘못된 정렬의 극단적인 예로는, 보호환은 그것의 15V 정격전압 아래(12V 동작)의 N웰에서 생산된 디바이스의 브레이크다운 전압을 낮출수도 있다. 보호환(524)이 어느정도 필드 산화물(508)에 대해 자체 정렬을 한다고 하더라도, 주입(524)은 원래 활성화 영역(526, 528)으로 횡형으로 확산하고, 역으로 그들 영역에서 생산된 디바이스의 전기적 특성에 영향을 준다. 이 문제점을 방지하기 위해, 필드 산화물(508)의 최소 크기가 증가되어 디바이스의 패킹 밀도를 줄인다.
도 10C는 단면(10A-10A')에서 활성화 영역 도핑 프로파일을 도시하고, 도 10E는 단면(10C-10C')에서 비활성화 영역 도핑 프로파일을 도시한다. N+ 매립층은 epi-기판 인터페이스에 위치하고 N웰은 에피텍셜층의 탑부에서부터 확산되기 때문에, 매립층과 N웰 사이의 겹치는 정도는 매우 다양하다. 빠르게 확산하는 보다 가벼운 농도의 NBL2층(520)이 없다면, 보다 고농도 NBL1(518)은 N웰(530)로 겹쳐져야하고, 에피텍셜 두께를 다양하게 하면서, N웰(530)에 형성된 디바이스의 브레이크다운을 낮출수 있다.
더구나, 도 10A와 10C에 도시된 12V N웰의 불순물 프로파일은 보다 두껍게 도핑된 매립층이 12V 디바이스의 표면으로부터 보다 멀리 위치해야하기 때문에 도 9A와 9C에 도시된 5V N웰의 불순물 프로파일과 전혀 다르다. 도 10A의 12V N웰이 5V 디바이스(일반적으로 도 9A에 도시된 것과 같은 N웰에서 만들어진)를 제조하는데에 사용된다면, 매립층은 그것이 보다 낮은 전압 디바이스에 너무 깊이 영향을 주기 때문에 5V 디바이스를 개선하는데에 보다 적은 효과를 갖는다. 12V N웰을 사용하면서, 5V PMOS에서의 스냅다운 브레이크다운은 5V NPN에서 컬렉터 저항이 그러하듯이 보다 더 악화된다. 그러므로, 5V 디바이스를 최적화하기 위해 필요한 N웰과 NBL 구조는 12V 디바이스와 아주 다르다. 양 프로세스의 에피텍셜의 두께는 모두 다르기 때문에, 도 9A의 종래 5V N웰/매립층과 도 10A의 12V N웰/매립층은 양립할 수 없고, 단일 에피텍셜 증착 프로세스에서 서로 배타적이다.
도 10B는 본 발명에 따른 12V 구조를 도시한다. 12V N웰 NW12는 필드 산화물(508)이 성장되고, 활성화 영역(526, 528)을 분리한 후에 P 기판(500)으로 주입되고 확산된다. N 층 NW5B의 확장된 농도가 주어지면, 필드 산화물층(508)은 5V 기준 뿐만 아니라 12V 기준도 맞추기에 충분할 정도로 두꺼워야한다. 12V N웰 NW12의 도핑 농도는 5V N웰 NW5의 도핑 농도보다 낮다. N 층 NW12B는 주입되어 활성화 영역(526, 528)에서 12V N웰에 대한 절연층을 생성하고 필드 산화물층(508) 아래의 표면에 접근한다. 12V N웰 NW12는 상대적으로 깊기 때문에, N층 NW12B는 N층 NW5B보다 높은 에너지에서 주입되어야 한다. N층 NW12B의 주입 에너지와 필드 산화물층(508)의 두께 때문에, N층 NW12B는 필드 산화물층(508) 아래의 P기판의 표면에 닿지못한다. 갭이 있는 대신에, 그것은 필드 산화물층(508)에 의해 나타내는 기생 MOSFET이 전원이 들어가도록 허용하고, 활성화 영역(526, 528) 사이의 누설 전류를 인가한다. 이 갭을 채우기 위해, 상기 구조는 마스크되고, N층 NW5B는 필드 산화물층(508)을 통과해 지나도록 인가되어, 추가적인 보호환을 형성하고 도 10B에 도시된 구조를 야기한다. 따라서, N층 NW5B의 양은 12V 디바이스 사이의 필드 산화물층(522) 아래로 역전되는 것을 방지하도록 설정되어야한다.
NW5B 주입은 필드 산화물(508)에 대해 자체 정렬되지 않는다. 그렇다고 하더라도, 그것은 필드 산화물(508)의 포매이션후에 주입되고 따라서 필드 산화물의 위상을 따르기 때문에(활성화 영역에서 보다 깊고, NW12에 형성된 디바이스의 동작에 역으로 영향을 덜주는 것을 의미), 도 10A에서의 보호환(524)보다 잘못된 정렬에 대해 덜 민감하게 된다. 또한, 확산 사이클에서 필수적으로 전체 필드 산화물 드라이브를 경험하는 보호환(524)과는 달리 고온 처리를 고려하지 않기 때문에 NW5B의 횡형 확산은 최소화된다. 도 10D는 단면(10B-10B')에서의 활성 영역의 도핑 프로파일을 도시하고, 도 10F는 비활성 영역 단면(10D-10D')에서의 도핑 프로파일을 도시한다.
활성 및 필드 불순물 프로파일은 모두 "주입된 대로"의 낮은 열소모비용 프로세스에서의 컴팩트하게 잘 제어되고 최소로 확산된 확산된 웰구조를 도시한다. 이 방법에서, 12V 디바이스는 수 마이크론으로 정도로 얕은 웰을 사용하여 생산될 수 있다. 도 10F는 N층 NW5B 및 NW12B가 12V 영역의 필드 산화물층(508) 아래에서 어떻게 겹쳐지는 지를 도시한다. N층 NW12B는 P 기판(500)의 표면 아래 1.5㎛만큼 확장할 수 있다, 이 얕은 깊이는 불순물을 재분배하는 실질적인 열소모비용이 없기 때문에 얻어진다. 반대로, 도 10C와 10E의 매우 두꺼운 N 매립층(520)은 표면 아래 10-14㎛까지 확장한다.
N층 NW5B은 이미 5V 영역에서 사용되었기 때문에(도 9B), 12V 영역에 N층 NW5B를 도입하는 것은 추가적인 주입이나 마스킹 단계를 필요로하지 않는다. 이것은 본 발명의 프로세스를 전용 필드 불순물(524)이 개별 마스킹과 주입 단계에서 주입되어야하는 도 10A에 도시된 종래기술과 구별짓는다. 더구나, 본 발명의 프로세스는 그것이 모두 통합된 프로세스를 가지기 때문에 5V N웰 영역 NW5와 12V N웰 영역 NW12 양자간의 통합을 복잡도나 상호작용 없이도 허용한다. 전술한 바와 같이, 5V와 12V 디바이스를 통합하는 종래 에피텍셜 형성 매립층 구조의 사용은 각 유형의 디바이스가 다른 에피텍셜 두께를 필요로 하기때문에 문제점을 내포하고 있다.
도 10G-10I는 N층 NW5B와 NW12B가 주입되는 에너지를 변화시키면서 단면(10D-10D')에서 도핑 프로파일이 어떻게 변화될 수 있는지를 도시한다. 도 10G에서, N층 NW5B의 주입 에너지가 증가되거나 N층 NW12B의 주입 에너지가 감소되며, 그결과 이들 층 사이의 겹치는 부분이 증가된다. 도 10G에서, N층 NW5B의 주입 에너지가 감소되거나 N층 NW12B의 주입 에너지가 증가되며, 그결과 이들 층 사이의 겹치는 부분은 이들 두 층 사이의 영역에서 우세한 12V N웰의 백그라운드 도핑으로 제거된다. 도 10I에서, N층 NW12B의 주입 양은 감소되어 가우시안에 보다 유사하 도핑 프로파일을 가져온다. 본 발명의 주입된 대로의 낮은 열소모비용 방법은 이 불순물 프로파일은 동일한 IC 상의 다른 디바이스에 영향을 줄수 있는 에피텍셜 프로세스에서의 변화를 필요로하지 않기 때문에 종래 에피텍셜 IC 프로세스에 비해 많은 이점을 준다.
10J는 단면도이고, 도10K는 N층 NW5B가 12V 영역에서의 필드 산화물(508)을 통해 주입되지 않았다면 나타날 결과를 도시한 단면(10D-10D')에서 얻어지는 도핑 프로파일이다. 전술한 바와 같이, N층 NW12B의 상단 에지와 필드 산화물 층(508)의 하단 표면 사이에는 누설 전류가 활성화 영역(526, 528) 사이를 흐르도록 하는 갭이 있고, 그렇지 않으면 필드 산화물(508)은 매우 두꺼워진다. 그러나 두꺼운 필드 산화물은 긴부리 영역(산화물의 경사진 부분) 때문에 어려움을 겪고, 따라서 동일한 IC 상에 밀집되어 패킹된 저전압 디바이스들에 대해서는 바람직하지 않고 양립하지 않는다.
도 10L은 필드 산화물층 아래의 도핑 농도(ND1, N2D, 등)의 여러 레벨에 대한 필드 산화물의 두께의 함수로써 N웰의 필드 임계 전압(Vtf)을 도시한 그래프이다. 지시한 바와 같이, 주어진 도핑 농도에 대해, 필드 임계값은 필드 산화물의 두께에 따라 대략 선형으로 증가한다. 최대 산화물 두께(XFOX(max))는 위상 및 프로세스 조건과 저전압 디바이스에서의 좋은 패킹 밀집 상태를 달성하기 위한 필요로 설정된다. 최대 필드 임계값은 5V 또는 12V에 어느정도의 안전 마진(δ)을 더하여 설정된다. 최대 도핑 농도는 최소 브레이크다운 전압(BVmin)으로 설정되고 BVmin가 증가하면서 감소된다. 따라서, 주어진 조건의 세트는 삼각형을 정의한다. 상기 삼각형은 최소 필드 임계값과 5V +δ의 브레이크다운 전압, 즉, XFOX = XFOX(max), Vtf = 5V +δ, 및 ND12와 같은 도핑 농도에 의해 정해지는 영역에 비해 상대적으로 크다. 그러나, 상기 삼각형은 최소 필드 임계값과 12V +δ의 브레이크다운 전압, 즉, XFOX = XFOX(max), Vtf = 12V +δ, 및 ND9와 같은 도핑 농도에 의해 정해지는 영역에 비해 매우 작다. 그러나, 12 V 영역의 필드 임계값을 증가시키는 것을 돕기 위해 필드 산화물층 아래에 N 층 NW5B를 삽입하지만, 층 NW5B가 활성화 영역으로 들어가는 것은 인가하지 않는 것은 브레이크다운 전압을 감소시키지 않으면서 필드 도핑 농도를 증가시킨다. 효과적으로, 이것은 삼각형의 크기를 증가시키는데, 즉 빗변이 ND9에서 ND12이 된다. 이것은 많은 보다 높은 도핑 농도가 사용될 수 있기 때문에 보다 큰 프로세스 유연성을 제공한다.
도 11A는 5V에서 사용되는 전형적인 P웰을 포함하는 종래 구조를 도시한다. P-epi층(532)은 P 기판(500) 상에서 성장되고, P 웰(534)은 P-epi 층(532)으로 주입되고 확산된다. 활성 영역(540, 542)은 필드 산화물층(536)에 의해 분리되고, 필드 불순물(538)은 필드 산화물층(536) 아래에 위치한다. 필드 산화물 영역(536)에 대해 자체 정렬됨에도 불구하고, 필드 주입(538)은 자연스럽게 활성화 영역(540, 542)으로 확산하고, 상기 영역에서 생산된 디바이스의 전기적 특성에 역으로 영향을 끼칠 수 있다.
도 11B는 P 기판(500)(epi층은 없음)에 주입되고 확산되는 5V P웰 PW5와 필드 산화물층(536)을 통해 주입된 5V P층 PW5B를 도시한다. 5V P층 PW5B는 활성화 영역(540, 542)에 매몰되고, 비활성화 영역의 필드 산화물층(536)의 기저에 도달한다. 도 11B에서, 5V P층 PW5B의 역행부는 활성화 영역(540, 542) 아래에 있지만, 필드 산화물(536) 아래의 표면에 도달한다. P층 PW5B가 필드 산화물층(536)을 통해 주입되고, 필드 산화물층(536) 아래 표면(필드 산화물층 아래에만)에 도달하기 때문에, 두껍게 도핑된 주입부는 실제로 횡형 확산을 하지않는 필드 산화물에 자체 정렬된다.
도 11C 및 11D는 활성화 영역의 단면(11A-11A', 11B-11B')에서의 도핑 프로파일에서 각각 대비를 이루고 있다. 이 비교는 종래 LOCOS 필드 산화물과 고에너지 이온 주입 버전의 도핑 프로파일에서의 큰 차이를 도시한다. 도 11D의 주입된 대로 버전에서, P층 PW5B는 P웰 PW5의 20%-200% 농도를 가지고, P웰 PW5와 P층 PW5B 표면하부의 중첩 정도에는 거의 변화없이 얕은 P웰 PW5의 주입 에너지의 3배까지 주입된다. 도 11C의 종래 버전에서, P웰 근방까지 접근한 매립층은 없다. 그러므로, 디바이스 스냅백은 그러한 구조에서는 문제를 일으킬 소지가 있다. 유사하게, 도 11E와 11F는 종래 방법에 대한 단면(11C-11C')과 본발명의 방법을 사용하는 단면(11D-11D')에서의 필드 산화물층(536) 아래의 도핑 프로파일에 각각 대비를 이룬다.
도 11G는 도 11A의 5V 버전과 동일한 종래 프로세스를 사용하여 형성된 P웰의 12V 버전이다. 기생 표면 채널을 방지하는 충분한 필드 임계값을 달성하기 위해, 보호환(550)이 필드 산화 이전에 필드 산화물층(536)의 아래에 형성된다. 따라서, 보호환(550)은 횡형으로 확산하고, 활성화된 P웰 영역에서 제조된 디바이스에 역으로 영향을 주는 것을 방지하기 위해 활성화 영역(546, 548)로부터 멀리 떨어져서 위치해야만한다. 또한, P웰(544)의 도핑은 도 11A의 그의 5V 다른 하나 보다 더 약하게 도핑되어야 한다. 마스크 수를 감소시키기 위한 시도에서, 동일한 P웰이 5V와 12V 디바이스 양측에서 사용된다. 이 5V P웰 도핑중의 중간물은 많은 문제점, 특히 5V NMOS에 스냅백과 펀치쓰루 브레이크다운 효과를 가져온다. 일련의 경우, N 채널 디바이스에 대해 허용된 최소 채널 길이는 이 문제점을 방지하기위해 길어져야하고, 패킹 밀도를 희생함으로써만 그렇게 할 수 있다.
도 11H는 본 발명에 따른 12V 구조를 도시한다. 12V P웰 PW12는 P 기판(500)에 주입되고, P 층 PW12B의 주입이 뒤따르고, 필드 산화물(536)의 포매이션이 이어진다. 따라서 P웰 PW12와 P 층 PW12B의 영역은 정확한 자체 정렬방법으로 필드 산화물 위상의 윤곽을 따른다. P 층 PW12B의 에너지는 P웰 PW12에서 형성된 디바이스에 대한 12V 브레이크다운을 인가하기 위해 충분히 높아야한다. 따라서, P 층 PW12B는 필드 산화물(536)을 관통하여 P기판(500)의 표면보다 더 깊이가지 들어가서, 필드 산화물층(536) 아래의 P기판(500)의 표면까지 도달한다(그러나, 닿지는 않는다). P 층 PW12B와 필드 산화물(536)의 바닥면 사이의 수직 갭을 채우기 위해, 기판은 마스크되고 5V P 층 PW5B는 필드 산화물층(536)을 통해 주입된다. 이 층은 이미 5V P웰영역의 포매이션에 사용되었기 때문에, 12V 디바이스부에서의 그의 사용은 추가적인 처리 단계를 포함하지 않는다. 그러나 5V P층 PW5B의 농도는 (5V 디바이스가 아닌)12V 디바이스의 필요에 의해 설정된다. 이러한 원리는 다소 반직관적으로 보이나, 표면 아래에 깊이 주입된 P층 PW5B의 "정확한 양"은 NMOS 스냅백 브레이크다운을 방지하는데에 중요하지 않기 때문에(그의 깊이가 더 중요함) 두껍게 도핑된 5V 보호환(그리고, 12V 필드 임계값을 설정하기 위한 사용)의 도핑은 프로세스에서 실제로는 독립변수이다. 도 11I 및 11LJ는 종래 디바이스 유형의 단면(11E-11E')과 본발명의 프로세스의 단면(11G-11G')에서의 활성화 영역(540)에서의 도핑 프로파일이 각각 대비를 이루고 있다. 도 11K 및 11L은 단면(11F-11F', 11H-11H')에서의 필드 산화물층(536) 아래의 도핑 프로파일에 각각 대비를 이루고, 종래의 도핑 프로파일과 본 발명의 낮은 열소모비용 프로세스의 주입된 대로의 도핑 프로파일 사이의 차이를 강조한다.
요약해서, 각 디바이스에서 스냅백과 펀치스루를 방지하기 위한 이상적인 웰 도핑 프로파일이 매우 다르고 원칙적으로는 그것들이 필요로하는 매립층에 위치하는 두께를 달리하는 에피텍셜 증착을 필요로 하기 때문에, 종래 CMOS 프로세스에서 공통 웰 확산을 사용하는 12V CMOS와 5V CMOS의 통합은 문제를 야기한다. 마지막으로, N웰과 P웰 양측 영역에서 15V 필드 임계값을 달성하기 위한 LOCOS 시퀀스 동안의 필드 불순물의 도입은, LOCOS 필드 산화 이전에 형성된 주입이 횡형으로 재분배되고 확산하며, 브레이크다운 전압 또는 근방의 활성 디바이스의 성능의 특성에 잠재적으로 영향을 준다는 사실에 의해 복잡하게 된다.
이 역 상호작용의 문제점은 5V N웰, 12V N웰, 5V P웰, 및 12V P웰의 4가지 웰 영역의 각각에 대해 최적화된 주입된 대로의 웰 프로파일을 형성하기 위한 고에너지 이온 주입을 사용하는 변수들을 완화시킴으로써 방지될 수 있다. 각 경우에, 매립 또는 역행부는 독립적으로 그리고 최선책으로 디바이스의 스냅백을 조정하는 데에 사용된다. 편리도의 문제로써, 5V 매립 주입을 사용하여 디바이스 성능에 있어서 중간물을 만들지 않고서 12V 구조의 필드 임계값을 설정하는 것이 합리적이고 수월한 것이 되고, 매립된 5V P층 PW5B가 12V P웰과 연관된 디바이스에서의 보호환으로 사용되며, 매립된 5V N층 NW5B는 12V N웰과 연관된 디바이스에서의 보호환으로 사용된다.
전술된 구조에서, 5V 및 12V N웰 영역은 절연된 디바이스를 집적하는 데에 사용될 수 있지만, P웰 포매이션은 상기 기판에서 절연되지 않는다. 우리는 최적화된 P웰 영역이 그러한 P웰이 에피텍시를 필요로 하지 않으면서 기판으로부터 완전히 절연되는 방법으로 어떻게 제조될 수 있는지를 기술한다. 본 발명의 방법(즉, 에피리스 절연 기술)은 오늘날 사용되는 종래 접합 절연방법에 대비된다.
도 12A는 N 매립층과 표면 근방의 얕은 P+ 영역 사이의 종래 디바이스에서의 브레이크다운이 다이오드 D1에 의해 나타나고, 그의 브레이크다운 포텐셜은 N 매립층의 상단 에지와 P+ 영역의 하단 에지 사이의 거리 ΔXN에 의해 결정된다. P+ 영역은 N웰 내의 임의의 P+영역을 나타낼 수 있다. 거리 ΔXN는, 둘다 모두 매우 가변적인 현상인 에피 층의 두께와 N 매립층의 상향 확산에 의해 차례로 결정된다. 그러므로, 큰 안전 여유공간이 브레이크다운이 발생하지 않도록 확실하게 하기 위해 필요로한다. 도 12B에 도시된 것은 본 발명의 디바이스와 반대이다. 여기서, 다이오드 D2의 브레이크다운은 거리 ΔXN에 의해 결정되고, 그것은 N층 NWB를 형성하는데에 사용되는 주입의 범위와 분산의 함수이다. 이 양은 에피층의 두께 또는 상향 확산 거리보다 더 잘 제어되고 예측가능하다.
도 12C는 거리 ΔXN의 함수로서 다이오드 D1과 D2의 브레이크다운 전압의 그래프를 도시한다. 지시한 바와 같이, 다이오드 D2의 브레이크다운 전압이 D1의 브레이크다운 전압보다 더 클뿐만 아니라, 다이오드 D2의 브레이크다운 전압이 보다 덜 가변적이다. 확산 및 불순물 재분배가 에피택셜 성장과 확산동안 자연스럽게 발생하기 때문에 다이오드 D1의 브레이크다운 전압이 보다 낮다. 불순물 재분배로부터, 전체 두께 ΔXN는 명목상의 양에서 수 볼트의 브레이크다운으로 자연스럽게 감소된다. 두께의 변화는 라벨 ±4δ에 의해 나타내는 브레이크다운에서의 다이오드 D1의 넓은 대역의 주된 요인이다. 주입에 대한 변화도가 고작 몇 퍼센트인 반면, 에피택셜 증착에 대한 두께 4δ의 일반적인 값은 ±20%의 오더이다. 또한, 다이오드 D2의 브레이크다운 전압은 상향 확산의 부족때문에 주로 보다 얇은 층(ΔXN의 보다 낮은 값에서의 제한된 농도가 된)에서 그의 전체 브레이크다운 포텐셜에 도달한다. 본 발명에 따른 디바이스에서 상향 확산없이 매우 낮은 값에서 ΔXN에 대한 타겟 값이 설정되지 못하고, 상기 디바이스의 수직 크기를 제한한다. 예를 들면, 5V PMOS를 집적하는 N웰은 본 발명의 주입된 대로의 방법을 사용하여 약 0.5㎛를 필요로하지만, 에피탁시와 종래 확산 접합 처리를 사용하여는 6㎛을 필요로한다. 이 현상은 N웰과 P웰 영역 양측 모두에 적용가능하다.
도 13A 및 13B는 에피층에서의 절연된 포켓을 형성하는 방법을 도시한다. 도 13A는 N-에피층이 P기판 상에 성장하는 종래 접합 절연 프로세스를 도시한다. N 매립층은 N 에피층과 P기판의 접합에서 형성된다. N매립층은 바이폴라 트랜지스터에서 서브 컬렉터로서 사용되거나 또는 MOS 회로에서 기생 다이오드를 억제하는 것을 돕는다. P기판에 접촉하기 위해, P절연 영역은 고리 형태로 N-에피층의 표면으로부터 하방으로 확산되고, N에피층의 절연 포켓(546)을 형성한다. N-에피층을 통한 P절연 영역을 확산하기 위해 긴 열처리가 필요하지만, 이것은 차례로 N매립층을 하방으로 확산하도록하고, 전술한 제어문제를 야기한다. 그러한 프로세스는 종래 접합절연(epi-JI)로 알려져있다. 상기 epi-JI 프로세스는 P형 기판 상의 N형 에피택시의 성장에 의존한다.
도 13B에서, P-에피층은 P기판에서 성장하고, N절연영역은 하방으로 확산되어 N 매립층과 결합되어, 절연포켓(548)을 형성한다. 이 유형의 접합절연은 때때로 랩어라운드 접합절연(또는 epi-WAJI)으로 참조된다. 그러나 그것은 이경우 P 형 기판 상의 P형 에피의 에피택시 성장에 기초함을 주의하라. 동일한 문제가 발생한다. epi-JI와 epi-WAJI 구조(그것들을 형성하는 데 사용되는 방법)는 에피택셜 증착 농도의 제어에 매우 의존하고, 그들 중 대부분은 epi 두께와 두께의 일정함에 의존한다. 그들 모두는 에피택셜 성장 및 절연확산과 연속처리동안의 기판과 매립층의 상향확산을 나타낸다. 도 13C는 도 13A에서의 단면(13A-13A')에서 취해지는 도핑 프로파일이고, 도13D는 도 13B에서의 단면(13B-13B')에서 취해지는 도핑 프로파일이다.
도 13E 및 13F는 본 발명에 따른 절연포켓을 만드는 기술을 도시한다. 깊은 N층 DN은 1E12㎝-2에서 5E15cm-2까지의 범위의 양, 바람직하게는 9E13cm-2의 범위의 일반적으로 1.7 - 2.5 MeV 에너지의 인이 주입된다. 깊은 N층 DN은 필드 산화물층(552) 아래보다 활성화 영역(556)에서 더 깊지만, 필드 산화물층(552) 아래에서 조차 표면에 접촉하지는 않는다. 완전 절연된 포켓을 만들기 위해, 측벽 절연 주입이 필요하다. 측벽 주입은 IC내의 다른 디바이스에서 사용되는 전용 연속주입 접합절연(CIJI) 또는 주입된 대로의 웰 영역이다. 가장 높은 농도를 얻기위해 측벽은 도 13E에 도시된것과 같이 5V N층 NW5B, 또는 도 13F에 도시된 것과 같은 5V N층 NW5B과 12V N층 NW12B의 조합을 구비해야한다. 측벽 절연과 결합된 깊은 N층 DN은 P형 기판(500)으로부터 P형 포켓(554)을 절연시킨다. 결합된 N형 절연 쉘형(shell-like) 구조는 기판의 주입문제를 일으키는 것을 피하기 위해 기판의 포텐셜과 같거나 보다 포지티브한 포텐셜에서 바이어스된다. 그러한 접촉을 달성하기 위해, 측벽 절연은 절연구조에 대한 전기적 접촉을 인가하기 위해 일부분이 활성화영역(필드 산화물이 아님)에 겹쳐지도록 하는 것을 필요로한다(도시되지 않음).
비용을 최소화하고 유연성을 극대화하기 위해, 5V N층 NW5B은 그것이 깊은 N층 DN에 겹치도록 설계되어, 그에 의해 절연 포켓(554)을 형성하기 위해 12V N층 NW12B에 대한 필요성을 없앤다. 그 경우, 12V N 층 NW12B는 12V 디바이스를 포함하지 않는 프로세스에 증착된 필요가 없다. 요약하면, 12V N층 NW12B은 그것이 가용할 때 사용될 수 있지만, 포켓(554)을 형성하는데 필수적인 것은 아니다. 이것은 모듈리티, 즉, 12V 디바이스가 상기 구조의 일부가 아닐때 12V 프로세스 단계를 없애는 능력의 중요한 특성이다.
도 13G는 도 13E와 13F(동일한) 양측의 단면(13C-13C')에서의 절연 포켓의 도핑 프로파일을 도시한다. 도 13H는 도 13D에서의 측벽을 통과하는 단면(13D-13D')에서의 도핑 프로파일을 도시하고, 도 13I는 도 13F에서의 측벽을 통과하는 단면(13E-13E')에서의 측벽 절연 도핑 프로파일을 도시한다. NW5B가 도 13H에 도시된 것과 같은 DN층과 결합하고, 그에 겹쳐지는 반면, 겹쳐지는 영역의 최소농도는 NW12B 주입이 도 13I에 도시된 것과 같이 측벽구조에 추가된다면 매우 낮게 된다. 또한, 이 농도 프로파일에서 NW12의 얕은 부분은 실리콘이지만, 그의 농도는 겹쳐진 NW5B 불순물에 비해 낮기 때문에, 절연 스택의 전기적 성능에 영향을 끼치지 못한다.
도 14A는 어떻게 단일한 깊은 N층이 상보적 웰을 절연하는데에 사용될 수 있는지를 도시한다. 예를 들면, 5V N웰 NW5는 도 9B의 5V N웰 NW5와 동일하고, 5V N층 NW5B에 의해 둘러싸여진다. 5V P웰 PW5와 5V P층 PW5B는 동일하지만 역의 극성을 가지고, 그것들이 표면에서 만나는 경우 브레이크다운 전압은 약 5V 정격전압(일반적으로 8V-12V) 디바이스에 적합하다. 5V N층 NW5B와 5V P층 PW5B는 에너지가 주입되어 필드 산화물(566)의 하부면과 접촉한다. 깊은 N층 DN은 도 13E와 13F에 도시된 깊은 N층 DN과 동일한 깊이이고, 에너지가 주입되어 5V N층 NW5B 및 5V P층 PW5B와 겹쳐진다. 5V N웰 NW5는 임의의 N웰 또는 DN 영역이 주변의 P 형 기판과 역바이어스된 접합을 형성하기 때문에 명확하게 P기판(500)으로부터 절연된다. 5V N층 NW5B의 일부는 고리 또는 연속적인 환모양의 5V P웰 PW5의 우측의 필드 산화물층(566)을 통과하여, 5V P웰 PW5가 그것이 모든 측면과 바닥 상에 N영역으로 완벽하게 둘러싸여있기 때문에 또한 P 기판(500)으로부터 절연된다. 5V N웰 NW5와 5V P웰 PW5는 P기판(500)의 포텐셜로부터 5V P웰 PW5의 우측 면 상의 5V P웰 PW5 보호환과 5V N웰 NW5 사이의 거리 LD에 의해 설정된 제한까지 상방으로 플로팅될 수 있다. 예를 들면, 상보성 웰은 5V 디바이스를 수용하고, P기판(500) 위에서는 30V까지 플로팅할 수 있다. 적절한 필드형성으로, 기판 위의 유동영역은, 그렇게 하는 것이 바람직하다면 60V, 200V, 또는 600V까지도 확장될 수 있다. 이 모든 것은 어떠한 절연 확산 또는 단일 에피택셜조차 없이 달성된다.
도 14B에 도시된 구조는 도 14A에 도시된 것과 동일하지만, 여기서 깊은 N 층 DN은 5V P웰 PW5 아래의 영역에 한정되고, 5V N웰 NW5와 5V P웰 PW5가 접촉하는 것으로 도시된다. 5V N웰 NW5는 이미 P 기판(500)으로부터 절연되었다. 도 14A와 14B의 구조가 같은 전기적으로 동일한 개략적인 회로를 가졌지만, NW5의 기저를 이루는 DN의 절연의 질은 그것이 제공되지 않는다면 그의 다른 한쪽에 대해 선호되는 도 14A의 구조를 만드는 것보다 더 낫다.
도 14C는 절연구조와 주변의 5V P웰 PW5 보호환 사이의 드리프트 영역을 형성하는 거리 LD를 도시하는 도 14A의 구조의 평면도를 도시한다. 점선은 P웰과 N웰 영역의 기저를 이루는 깊은 N 층 DN을 나타낸다. P 웰과 N 웰영역은 접하도록 도시되지만, 역효과를 가져오지않으면서 그들 사이의 갭을 가지지는 못한다. N 웰 NW5(그의 깊이 주입된 영역 NW5B를 포함하는)은 P 웰 영역 PW5(그의 표면 하부 PW5B를 포함하는)를 둘러싸고 에워싸는 것으로 보인다. 전체 절연섬의 형태는 사각형으로 도시될 수 있지만, 보다 높은 브레이크다운전압을 얻기위해 모서리는 둥글도록한다.
도 14D는 접지된 5V P 웰 PW5 보호환이 절연구조(도 14C와 동일하지만 Ld=0)에 닿는 대체 실시예의 평면도이고, 도 14E는 5V P 웰 PW5 아래에만 위치하는(그보다 약간 큰) 깊은 N 층 DN(점선)을 가진 도 14B의 구조의 평면도이다.
도 14F는 5V N 웰 NW5와 깊은 N 층 DN의 일부를 필드 산화물(566)의 개구를 통해 접촉시킴으로써 절연구조(또는 쉘)를 전기적으로 바이어스하는데에 사용되는 수단인 N+ 접점 영역(568)을 도시한다. 도 14G는 쉘형상의 N 형 절연구조와 접촉하는데에 사용되는 N+ 접점영역(568)의 가능한 평면도를 도시한다. 도 14H는 깊은 N층 DN과 P 기판(550)의 포켓을 절연시키는 측벽절연을 접촉시키는 데에 사용되는 N+ 접촉 영역(570)을 도시한다. 본 발명에 따른 깊은 N 층은 5V P 웰 , 5V N 웰, 12V P 웰, 12V N 웰, 및 P 기판(500)의 절연 포켓을 절연하는데에 사용될 수 있다. P 기판 포켓(572)이 보다 가볍게 도핑될 수록 P 웰 영역 PW5 또는 PW12 내부에 사용되는 것 보다 높은 전압 또는 보다 낮은 커패시턴스로 디바이스를 집적하는데에 사용될 수 있다.
도 14I는 필드 산화물 아래의 5V N 웰 NW5 주위와 P 기판(500)의 표면을 향해 확장하는 깊은 N 층 DN을 도시한다. 도 14J에서 깊은 N 층 DN은 5V N웰 NW5의 바로 아래의 영역으로 한정된다. N 웰이 필드 산화물에 겹쳐지는 반면, 전체 N 웰 포켓은 그를 둘러싼 P 형기판에 대해 전기적으로 반대인 인공물에 의해 절연된다. 전체 섬은, 특히, 드리프트 영역 Ld2는 N 형 또는 P 형, 웰 도핑 또는 필드 도핑이거나 그를 가지지 않기때문에, 기판 위에 높은 전압이 흐르게 할 수있다. 이 구조와 프로세스 시퀀스는 추가적인 마스크가 웰이나 이 영역으로부터의 블랭킷 필드도핑 주입을 제거하는데에 필요하지 않는 종래 접합 절연에 대한 뛰어난 이점을 제공한다.
도 14J는 DN층이 N 웰 그자체의 횡형 한계이내에서 억제되는 것을 제외하고는 도 14I의 것과 동일한 구조를 도시한다. 도 14J의 실시예는 표면에서의 도핑 농도가 보다 낮기 때문에 보다 높은 브레이크다운 전압을 가지는 경향을 가진다. 이 실시예들 사이의 다른 차이점은 도 14K와 14L에 도시된다. 깊은 N층 DN이 도 14K에 도시된 것처럼 횡형으로 확장될 수 있다면, 5V N 웰 NW5내의 P+ 영역과 P 기판 사이의 기생 바이폴라 트랜지스터는 이득이 낮은 두껍게 도핑된 DN영역을 통해 축방향이되고, 깊은 N 층 DN이 도 14L에 도시된 것처럼 횡형으로 한정되면, 기생 바이폴라 트랜지스터는 도시된 것처럼 덜 두껍게 도핑된 물질을 통해서 비듬한 경로로 통전하고, 그결과 보다 높은 이득을 얻는다.
도 14M은 깊은 N 층 DN이 5V N 층 NW5B로부터 형성된 측벽으로 단일 5V P 웰 PW5를 절연시키는데 사용될 수있다는 것을 도시한다. 도 14N 에 도시된 것과 같이, DN 층이 완변히 겹쳐져서 P 웰 영역을 넘어서서 확장하고, (적어도)5V N 층 NW5B를 구비하는 고리형 측벽 절연이 충분히 넓게 형성된다면, 5V P 웰 PW5와 P 기판(500) 사이의 기생 바이폴라 트랜지스터는 두껍게 도핑된 DN층을 통해 수직으로 통전되도록 한정되고, 기생 이득은 낮으며, 반면 5V N 층 NW5B가 좁으면, 기생 바이폴라 트랜지스터 전도는 도 14O에 도시된 것처럼, 보다 많은 수평의 컴포넌트(보다 두껍게 도핑된 수직 경로보다 더 높은 이득을 갖는)를 포함한다. 도 14P에 도시된 것처럼, 5V N 층 NW5B 측벽이 함께 제거된다면, 5V P 웰 PW5는 절연되지 않고, 5V P 웰 PW5와 P 기판(500) 사이에 저항의 연결과 죽은 단락이 생긴다.
기술된 발명에서, 깊은 DN층에 의한 N웰 영역의 절연은 선택적이고, 기생 바이폴라 트랜지스터를 억제하는데에 사용되며, 반면에 P 웰 영역(12V또는 5V)의 절연에 대해서는, 전체 P 웰은 P 웰과 P 웰을 둘러싸는 측벽 절연 고리의 아래에 DN(CIJI구조, 또는 NW5 영역이나 NW5와 NW12 영역의 스택과 같은 하나 이상의 N 웰을 포함하는)을 구비하는 절연 N형 쉘에 격납되고, 그렇지 않으면 P 웰은 주변의 기판에서 절연되지 않는다. 이 요구조건은 확산이 필요없는 본발명의 에피리스 절연 방법을 사용하여 형성되는 다수의 고유한 절연구조에 의해 명백해진다.
도 15A는 모두 단일 깊은 N층 DN에 의해 절연된 2개의 12V P 웰 PW12와 12V N 웰 NW12를 도시한다. 12V P 웰 PW12는 5V P 층 PW5B에 의해 분리되고, 12V N 웰 NW12는 5V N 층 NW5B(도시되지 않음)에 의해 그에 근접한 12V N 웰 PW5B로부터 분리된다. 12V P 웰 PW12와 12V N 웰 NW12는 도시된 것처럼 인접한다. 상기 웰들이 모두 12V웰을 가지는 것이 아니라, 일부 5V 웰들이 포함된다.
도 15B는 5V N층 NW5B로 형성된 절연 측벽으로 깊은 N층 DN에 의해 절연되고, 주변의 보호환 P 층 PW5B로부터 거리 LD1에 의해 분리되는 것을 도시한다. 도 15C는 절연 측벽이 12V N층 NW5B를 포함하는 것을 제외하고는 동일한 구조를 도시한다. 양 구조는 모두 P 웰 PW12의 매립부, 즉, PW12B가 필드 산화물 아래의 실리콘 표면에 도달하지 않는 것을 제외하고는 도 14M의 5V 절연 P 웰과 동일하다.
도 15D는 12V N웰 NW12의 측벽으로 확장하는 깊은 N 층 DN을 도시한다. 또는, 깊은 N층 DN은 필드 산화물의 개구 바로 아래 영역으로 분리될 수 있다. 브레이크다운 전압은 절연구조와 5V P 층 PW5B 보호환 사이의 거리 LD에 의해 설정된다. 도시된 구조는 도 15D에서 N 웰 NW12의 매립부, 즉, NW12B가 필드 산화물 영역 아래의 실리콘 표면에 닿지않고, 반면에 도 14I와 14J에서 5V 매립 N웰 NW5B이 실리콘 표면에 도달하는 것을 제외하고는 도 14I와 14J의 5V절연 N 웰과 동일하다.
도 15E는 근접한 12V N웰 NW12와 12V P 웰 PW12가 접하지만, 표면에서 여전히 브레이크다운 조건을 만족시키는 것을 도시한다. 각 웰의 보다 두껍게 도핑된 매립부, 즉 NW12B와 PW12B는 그러한 구조에서 서로 접촉하는 반면, 벌크 실리콘의 접합의 임계 전기장은 표면 또는 접촉면을 따라가는 것보다 더 높고, 따라서 요구되는 전압이 달성될 수 있다. 또는, 도 15F에 도시된 것처럼, 5V N층 NW5B와 5V P층 PW5B가 12VN 웰 NW12와 12V P 웰 PW12 사이에 도입될 수 있고, 그 경우 5V N층 NW5B와 5V P층 PW5B는 서로 분리되고, 그렇지않으면 브레이크다운 조건(8V이상)을 만족시키지 못한다. 물론, DN층이 양 웰과 그 사이의 간격 아래에 있는한 P 웰 PW12와 N 웰 NW12 사이의 공간을 인가하는 것이 가능하다.
도 16A는 보충적인 5V P 웰과 서로 연관한 2 개의 절연 5VN 웰 NW5는 +V1 +V2의 다른 전압에 기초를 둘 수 있고, 그것들이 동일한 기판에서 형성되었다고 하더라도 서로 독립적으로 동작될 수 있다. 절연 영역은 N 웰 NW5와의 연결을 통해 레이블된 공급 레일과 포텐셜로 바이어스된다. +V1로 바이어스된 절연구조 내에 포함된 P웰 PW5는 절연 포텐셜 +V1와 동일하거나 보다 네거티브한 전압으로 바이어스될수 있다. P웰 PW5가 바이어스될 수 있는 가장 네거티브한 포텐셜은 +V1 에 비해 최대의 정격전압으로 바이어스될 수 있다. 절연 영역과 +V1가 5V에서 바이어스되면, P 웰 PW5가 바이어스되고 +5V - 0V(접지)의 임의의 포텐셜에서, 즉 공급전압의 전체 영역에 걸친 포텐셜에서 연속적으로 동작될 수 있다. 절연 영역과 +V1은 12V에서 바이어스되면, 5V 웰이 사용되기 때문에 P 웰 PW5가 바이어스되고 +12V에서 7V(즉, 12V 빼기 5V의 최대 동작)의 포텐셜에서 연속으로 동작될 수 있다. 12V P 웰이 사용되면, P웰 PW12는 12V에서 0V(접지)의 포텐셜에서 동작될 수 있다.
규칙의 동일한 세트는 절연 섬과 포텐셜 +V2에 대해 바이어스된 웰에 적용한다. 디바이스가 완전히 절연되기 때문에, 그것들은 서로 완전히 독립적으로 동작할 수 있다. 또한 절연된 P 웰 영역은 일련의 경우에 접지 아래, 즉, 필요하다면 기판 포텐셜 아래에서 동작할 수 있다. 도 16B는 도 16A 구조의 평면도이고, 도 16C는 상기 구조와 레이아웃의 개략도이다.
도 16D는 웰의 하나의 상보 세트가 5V 쌍이고, 다른 상보성 웰의 세트가 12V
쌍인 것을 제외하고는 도 16A와 동일하다. 5V N 웰 NW5는 +V1(예를 들면 5V)에서 바이어스되고, 12V N 웰 NW12는 +V2(예를 들면 12V)에서 바이어스된다. 5V 웰은 서로 접촉하지만 12V 웰과 분리한 5V N 층 NW5B와 5V P층 PW5B가 있다. 도 16E는 도 16D의 구조의 개략도이고, 도 16F는 도 16D의 가능한 레이아웃의 평면도이다.
열확산 사이클과 마스킹 단계에 추가하여, 디바이스특성을 개선하고 고전압을 얻기위해 특히 활성 디바이스의 소자를 구성하는 개별 영역의 도핑 프로파일을 제어하는 것이 바람직하다. 그러한 구조의 포매이션은 본발명의 다른 소자와 결합하여 낮은 또는 0의 열소모비용으로 수행되고, 그렇지않으면 주입된 대로의 낮은 열소모비용 epi-less 절연구조와 프로세스는 소용없게된다.
도 17A는 반도체 소자의 도핑 영역을 형성하는 종래 프로세스를 요약하고, 이것은 일반적으로 마스킹 단계, 마스크의 개구를 통한 불순물의 상대적으로 얕은 주입, 및 주입된 불순물에서의 고온 확산 또는 "드라이브인"을 포함한다. 물론, 일반적으로 본 논의(부가된 확산 효과는 확산과 동시에 실리콘에서의 재분배, 이미 존재하는 불순물에 영향을 주는 것을 제외하고는)에서 주로 다루지는 않았지만 불순물의 주입의 앞선 그리고 그에 있따른 단계들이 있다. 종래 CMOS와 바이폴라 프로세스에서, 얕은 불순물층은 일반적으로 단일 매체 에너지 이온 주입, 주로 60keV -130keV의 에너지에 의해 도입된다. 주입은 일반적으로 약 1㎛의 두께를 가진 포토레지스트 마스크를 통해 수행된다. 주입후에 즉시, 불순물층은 기껏해야 수십 마이크론의 깊이이다. 드라이브 인 확산은 그런다음 900℃-1150℃ 범위의 고온 프로세스를 사용하여 15 또는 20시간까지, 보통은 2-3시간까지 30분의 기간동안 수행된다. 확산은 주변의 질소에서 대개 수행되지만, 산화는 확산 사이클의 일부기간 동안 수행되어, 프로세스에 대해 추가적인 도핑 분리 효과를 이끌고, 농도와 확산 깊이에서의 보다많은 다양성을 추가시킨다. 최후의 접합깊이는 미리 논의된 절연과 싱커 확산을 제외하고는 1㎛-10㎛, 일반적으로는 1.5㎛-3㎛의 접합으로 다양하다.
도 17B는 주입된 영역의 도핑 프로파일을 정확하게 제어하도록하는 본 발명에 따른 프로세스를 도시한다. 앞선 단계에 이어서, 상대적으로 두꺼운 마스크가 기판 또는 epi층에 증착되고 패터닝된다. 마스크는 상대적으로 높은 에너지, 일반적으로 200keV-3MeV에서 수행되는 블록 주입에 비해 상대적으로 두껍다(예를 들면 3-5㎛). 일련의 "연속" 주입이 있고, 이것은 많은 폼, 얕고, 깊고, 높은 양 또는 적은 양을 취할수 있다. 이것은 실제로 원하는 도핑 프로파일을 가진 도핑된 영역의 생성을 허용한다. 남은 단계는 불순물을 활성화하고 결정 손상을 복구하는 쇼트 어닐을 포함하지만. 불순물이 재분배되도록하는 현저한 열사이클은 없다. 예를 들면, 쇼트 어닐은 15분 미만으로 900℃의 온도에서 존재할 수 있다. 또는, "빠른 열 어닐(rapid thermal anneal)"(RTA)은 1150℃만큼의 높은 온도에서 20 또는 30초 동안, 현저한 확산이 발생하지 않는 충분히 짧은 기간 동안 지속해서 수행된다. 연속 주입(전술한 CIJI 절연구조와 다양한 주입된 대로의 웰 구조를 생성하기 위해 전술한 것과 같이)은 바이폴라 트랜지스터의 베이스, DMOS의 바디, 또는 드레인 범위의 드리프트 영역, RESURF 층 또는 고전압 JFET와 같은 활성 디바이스의 임계영역을 형성하는데에 사용된다. 연속적으로 공통 마스크를 통해 에너지를 달리하는 다수의 주입을 함으로써, 전체 멀티 시간의 확산이 수초간의 주입과 보다 나은 불순물 프로파일 제어로 대치될 수 있다.
백그라운드로서, 도 17C는 종래 주입과 확산 프로세스에 의해 생성된 일반적인 가우시안 프로파일의 형태를 도시한다. 수직축은 도핑 농도(N)를 나타내고, 수평축은 반도체 소자의 표면 아래의 깊이를 나타낸다(X). 불순물은 얕은 레벨로 주입되고, 하방으로 확산된다. 프로파일은 디퓨전트(diffusant)의 확산도 D가 온도 T에 대해 엑스포넨셜한 의존관계를 가지는 종래의 수학관계식 exp[-x2/(2(Dt)1/2)]을 따르는 가우시안 함수에 따라 깊이가 증가하면서 감소한다. 확산율은 농도의 그래디언트에 의해 도출된다. 확산의 진행은 길어질수록, 더 느려진다.
도 17 D는 "연속" 주입의 동일한 그래프를 도시하고, 이것은 5개의 연속한 주입이다. 각 주입의 에너지는 소정 깊이에서 사영된 범위를 가지도록 설정되고, 5개의 주입은 탑에서 곡선에 의해 지시된 전체 도핑 프로파일을 형성하도록 겹쳐진다. 반대 유형의 도전성 불순물 종류, 예를 들면 붕소와 인은 보다 복잡한 구조와 불순물 프로파일을 생성하는 데에 사용될 수 있고, 대부분의 디바이스는 단일 유형의 주입물을 사용하여 농도 프로파일에 이점을 가진다.
도 17E는 2개의 주입을 가진 연속 주입의 상세도를 도시한다. 보다 얕은 주입(N1)의 피크 도핑 농도는 표면에 있고, 보다 깊은 주입(N2)의 피크 도핑 농도는 표면 아래에 있다. 지시한 바와 같이, N2는 얕은 주입 단독으로(상기 점선은 웰의 비가우시안 측면을 지시함) 우세한 가우시안 프로파일(점선) 위의 웰이다. 도 17F는 동일한 연속 주입을 도시하고, 이 경우 불순물은 산화물층을 통해 주입된다. 보다 얕은 불순물은 전체 산화물층에 위치하고, 반도체 소자는 도 17E에서보다 반도체 표면에 보다 근접해서 위치한 그의 피크 농도 N2로 보다 깊은 불순물만을 보여준다. 노출된 반도체 소자와 표면 상의 산화물층(또는 그외의 것)을 통한 주입의 동일한 "연속"을 주입함으로써, 철저하게 다른 결과가 얻어질 수 있다. 도 17F에서 주입은 산화물을 통하여 수행되지, 상기 산화물은 주입이후에 생성되지 않는다는 것을 유의하라.
도 17G와 17H는 다른 연속 주입의 동일한 도를 도시한다. 여기서, 보다 얕은 주입은 반도체 소자의 표면 아래에 비해 얕은 피크농도(N3)를 가지고, 보다 깊은 주입은 N3보다 더 큰 피크 농도(N4)를 가진다. 도 17G는 반도체의 표면을 통한 연속 주입을 도시하고, 도 17H는 산화물층을 통한 주입을 도시한다.
도 17I와 17J는 도 17E-17H의 4개 주입으로 구성된 결과를 도시한다. 노출된 반도체(17I)에서, 전체 도핑 프로파일은 피크 농도 N1, N2, 및 N4에 의해 우세를 차지한다. 피크농도 N3는 N1 및 N2보다 낮고 없어진다. N2 및 N4는 매우 두껍게 도핑된 매몰층을 제공한다. 주입이 산화물층(도 17J)을 통해 이루어질때, 그것들은 산화물층에서 끝나기 때문에 피크 N1 및 N3는 둘다 "유실"된다.
도 17K 및17L은 도핑 프로세스에 내재한 물리적 현상을 도시한다. 동일한 양 Q1(아톰/cm-2)을 가진 2개의 주입이 도시된다. 도 17K에 도시된 주입의 RP1의 사영된 영역은 도 17L에 도시된 주입의 RP2의 사영된 영역보다 크다. 지시된 바와 같이, 전체양 Q1이 정확하게 같다면, 도 17K의 주입의 피크농도 N5는 도 17L의 주입의 피크농도 N6 보다 크다. 이것은 주어진 양의 주입이 반도체에 보다 깊이 주입된 것보다 더 잘 퍼져서 보다 낮은 도핑 농도를 갖도록 하는 일반 원리를 도시한다.
도 17M은 도 17K와 17L의 주입이 동일기판에 주입된다면, 발생하는 것을 도시함으로써 기술하고, 도 17N은 각각 동일한 양을 가진 일련의 5개의 주입을 가진 동일한 이론을 기술한다. 지시한 바와 같이, 불순물이 반도체로 보다 깊이 주입되면서 피크 농도 N7, N8, N9, N10 및 N11은 연속적으로 낮아지고, 주입의 폭(배열)이 보다 넓어진다.
보다 얕은 주입의 양 Q3보다 더 큰 보다 깊은 주입양 Q4을 줌으로써 도 17P에 도시된 것과 같이 이 효과는 반대로 작용할 수 있다. 그 결과 보다 깊은 주입 ΔX4의 결과적인 배열은 보다 얕은 주입 ΔX3의 배열보다 더 크다. 도 17Q는 N13의 도핑 농도의 거의 "평평한" 프로파일을 제공하는 연속으로 높아지는 양을 가진 4개의 주입 Q5, Q6,Q7, 및 Q8을 가진 동일한 원리를 도시한다. 깊이를 증가시키면서 상방으로 도핑 농도의 경사를 가지는 것이 바람직하다면, Q6,Q7, 및 Q8는 점차로 높아져야만한다.
지시한바와 같이, 일반적으로 연속 주입의 위치를 정의하는데에 사용되는 포토레지스트 마스크는 일반적으로 3㎛-5㎛으로 상대적으로 두껍다. 이것은 작은 마스크 개구를 사용하여 극도로 작은 크기를 달성하는 것을 보다 어렵게 한다. 더구나, 보다 높은 에너지 주입은 주입된 이온으로부터 보다 많은 횡형 배열을 나타내고, 결정에서 원자들을 튕겨내고 횡형으로 퍼뜨린다. 실제로, 보다 깊은 주입은 보다 얕은 저에너지 주입보다 더 횡형으로 퍼진다. 그것은 기저에서보다 탑에서 보다 넓은 가우시안 확산과 달리 연속 주입 스택이 형태에서 보다 수직인 기저에서보다 더 넓고, 탑이 아니라 기저에서 실제로 가장 넓은 것을 의미한다. 도 17R은 두꺼운 포토레지스트층(702)과 산화물층(704)에서의 창(700)을 통하는 일련의 4개의 주입을 도시한다. 창(700)은 횡형으로 주입하지만, 창(700)은 포토레지스트 층(702)의 두께가 증가할때 임의로 작아질수 없다. 추가로, 주입된 불순물은 그것이 기판에, 특히 보다 높은 에너지와 보다 깊은 깊이로 들어간 후에, 횡형으로 퍼진다.
주입을 그것들의 가장 작은 횡형 범위로 삽입시키는 기술은 도 17S에 도시된 바와 같이, 반도체에서 트렌치를 형성한다. 트렌치(706)는 산화물 또는 일련의 비도전성 소자와, 도핑된 폴리실리콘으로 채워질 수 있다. 주입은 트렌치(706)로 겹쳐지지만, 트렌치(706)를 채우는 소자는 비도전성(또는 폴리실리콘의 경우, 이미 두껍게 도핑된)이기 때문에 효과를 가지지 못한다. 트렌치(706) 사이의 공간 W1은 두꺼운 포토레지스트층(702)에서의 개구(700)의 폭 W2보다 더 작게될 수 있다.
더구나, 도 17T에 도시된 것처럼, 불순물은 그것을 트렌치(706) 기저 아래에 있도록 강제하는 에너지에서 주입되고, 도 17U에 도시된 것처럼 역전된 "버섯" 모양의 도핑된 영역(708)과, 반도체의 표면 아래에 있는 탑에지를 생성할 수 있다.
전술한 연속 주입은 에피택셜층으로 또는 그를 통해 주입되고, 동일한 도전성을 가진 깊이 주입된 매립 주입으로 겹쳐지는 데에 사용되는 연속 주입 접합 절연(CIJI) 영역을 구비할 수 있다. 예를 들면 도 17V에서 기판의 도전성에 반대되는 도전성을 가진 에피택셜층(711)은 포토리소그래픽하게 정의된 포토레지스트층(712)을 통해 주입된 기판(예를 들면, P 기판으로 주입된 붕소 연속절연주입)으로써 동일한 전도성 유형의 연속주입(713a-713f)에 의해 절연된다. 도 17W에 도시된 그 결과물인 절연구조는 epi-층(711)을 절연하는 CIJI 구조(715)를 도시한다.
도 17X에서, 동일한 CIJI 절연구조는 포토레지스트(712)에 의해서 뿐만 아니라 트렌치(720a, 720b)에 의한 주입동안 산화물, 질산화물, 또는 폴리실리콘과 같은 유전체로 채워진다. 그 결과물인 절연구조는 도 17Y에 도시된다. 트렌치(720a, 720b)의 깊이는 0.7㎛에서 epi층 자체의 깊이까지이며, 바람직하게는 주입물을 삽입하고 트렌치 리필 프로세스를 용이하게 하는 사이의 중간물로서, 표면에서 epi층의 기저까지의 3/4의 거리의 대략 절반의 범위이다.
도 17Z에서, 주입(733a-733d)을 구비하는 P 기판(730a)으로의 CIJI 측벽 절연은 기판(730a)로부터 분리된 절연 포켓(730b)을 형성하는 환 또는 고리 패턴으로 깊이 주입된 플로어 절연 영역 DN(732)에 겹친다. CIJI 구조(740)를 포함하는 절연 구조는 도 17AA에 도시된다.
도 17Z의 것과 동일한 구조로, 도 17BB의 CIJI 측벽 절연 구조는 연속주입(733a-733e)의 횡형 배열을 삽입하기 위해 유전체로 채운 트렌치(750a, 750b)의 사용을 도시한다. 가장 깊은 주입(예를 들면 깊은 주입(733e))은 포켓(730b)을 P 기판(730a)에서 절연하기 위해 깊은 절연 영역 DN(732)에 겹쳐진다. CIJI측벽 절연(751)을 가진 결과적인 구조가 도 17CC에 도시된다. 트렌치(750a 750b)의 깊이는 0.7㎛에서 DN층 자체의 깊이까지이며, 바람직하게는 주입물을 주입하고 트렌치 리필 프로세스를 용이하게 하는 중간물로서, 표면에서 깊은 DN층(732)까지의 거리의 3/4의 대략 절반의 범위이다.
에피택시에 대한 필요성을 없애는 절연구조를 형성하는(또는 epi 가변성의 효과를 최소화하는) 방법은 본문에 다양한 프로세스와 방법으로 기술되어있다. 그러한 방법을 조합하여 사용하는 집적회로로의 디바이스의 집적화는 제로 열소모비용 절연과 디바이스 포매이션 기술의 예시로서 본문에 포함되지만, 본문에 상술하고 예를 든 특정 디바이스에 대한 그러한 방법의 사용에 제한되도록 구성되서는 않된다.
도 18A-18H는 본 발명에 따른 프로세스에 의해 제조될 수 있는 디바이스의 군을 도시한다. 기판(350)에 의해 나타내는 상기 프로세스는 단일 반도체 칩에서 수행되며, 이것은 일반적으로 붕소와 같은 P형 불순물로 도핑된다. 디바이스와 상기 디바이스내의 영역의 일부는 필드 산화물(352)에 의해 횡형으로 분리되고, 이것은 종래 LOCOS 프로세스에 의해 기판(350)의 표면에서 성장된다.
도 18A로, 디바이스의 군은 P채널 MOSFET(PMOS)(301)과 N채널 MOSFET(NMOS)(302)을 구비하는 5V 상보성 MOSFET 쌍(CMOS)을 포함한다.
PMOS(301)는 PMOS(301)의 바디로서 기능하는 N 웰(354A)에서 형성된다. N 웰(354A)은 하기에 기술되듯이 필드 산화물층(352)을 통해 불순물을 주입함으로써 형성되는 얕은 영역(356)을 포함한다. 게이트(358A)는 일반적으로 금속층으로 싸인 폴리크리스탈린(polycrystalline)(폴리실리콘)으로 만들어진 기판(350)위에서 형성된다. 게이트(358A)는 측벽 스페이서(360)로 경계를 지으며, 게이트 산화물층(도시되지 않음)에 의해 N 웰(354A)로부터 분리된다. 게이트 산화물층의 두께는 100A - 2000A이지만, 일반적으로 200A - 600A의 범위이다. 가볍게 도핑된 P 드리프트 영역(362A, 362B)은 게이트(358A)의 측면의 N 웰(354A)에 형성된다. PMOS(301)는 또한 P+ 소스 영역(364A)과 P+ 드레인 영역(364B)을 포함한다.(도 18A-18H를 통틀어), 동일 참조번호이지만 다른 문자로 참조되도록 설계된 불순물 영역은 동일한 주입 단계에서 형성된다.)
BSPG층(366) 또는 다른 유전체는 기판(350)에 겹쳐지고, 접점 개구는 BSPG층(366)에 형성된다. 금속층(370)은 접점 개구를 통해 PMOS 소스와 드레인에 접촉한다.
NMOS(302)는 NMOS(302)의 바디로서 기능하는 P 웰(372A)에서 형성된다. P 웰(372A)은, 하기에 기술된 바와 같이 필드 산화물층(352)을 통해 불순물을 주입함으로써 형성된 얕은 영역(374)을 포함한다. 게이트(358A)와 동일한 게이트(358B)는 기판(350)상에 형성된다. 게이트(358B)는 측벽 스페이서(360)에 의해 경계를 지으며, 게이트 산화물층(도시되지 않음)에 의해 P 웰(374A)로부터 분리된다. 가볍게 도핑된 N 영역(376A, 376B)은 게이트(358B)의 측면 상의 P 웰(372A)에서 형성된다. NMOS(302)는 또한 N+ 소스 영역(378A)과 N+ 드레인 영역(378B)을 포함한다. 금속층(370)은 BSPG 층(366)의 접점 개구를 통해 NMOS(302)의 소스와 드레인에 접촉한다.
기판(350)은 또한 12V PMOS(303)와 12V NMOS(304)를 포함한다. 12V PMOS(303)는 N 웰(380A)에서 형성되고, 이것은 PMOS(301)의 N 웰(354A)보다 높은 에너지에서 불순물이 주입된다. 게이트(358C)는 게이트(358A, 358B)와 동일한 폴리실리콘층에서 형성되지만, 기판으로부터 게이트(358C)를 분리한 게이트 산화물층은 일반적으로 게이트(358B)의 아래의 게이트 산화물층보다 더 두껍다. 12V에서 연속된 동작을 유지시키는 최소 게이트 산화물 두께는 300A이상이어야한다. 소스는 P+ 영역(364C)에 의해 형성되고, 드레인은 P+ 영역(364D)에 의해 형성된다. 드레인은 게이트(358C)상의 측벽 스페이서에 의해 정해지지 않은 거리에 의해 게이트(358C)의 에지로부터 오프셋된다. 대신에, 하기에 기술되듯이 P+ 드레인(364D)은 별도의 마스킹 단계에서 형성된다. 가볍게 도핑된 P 영역(363B)은 드레인영역(364D)과 게이트(358C) 사이에서, 또한 드레인과 필드 산화물(352)사이에서 연장된다. 또 한편으로는 12V PMOS(303)의 P+ 소스(364C)는 게이트(358C)의 측벽 스페이서(360)로 위치조정된다. 이와 같이, 12V PMOS(303)는 대칭적인 디바이스가 아니다. 드레인(364D)은 게이트(358C)의 에지에서부터 많은 여유공간(0.3-1.0㎛)에 의해 오프셋되고, 반면 소스(364C)는 작은 여유공간(예를 들면 0.15㎛)으로 오프셋된다.
N 웰(380A)은 얕은 영역(384)을 포함하고, 여기서, N 웰(380A)을 형성하기 위해 주입된 불순물이 필드 산화물층(352)을 통과한다. 그러나, 얕은 영역(384)의 도핑 농도는 일반적으로 12V PMOS(303)와 근접한 디바이스 사이의 표면 역전과 기생 MOSFET을 방지하기에 충분하지 않다. 따라서, 5V PMOS(301)에서 N 웰(354A)을 형성하는데에 사용되는 주입은 얕은 영역(384)으로 도입되고, N 영역(354B)을 형성하고, 얕은 영역(384)에서 전체 도핑 농도를 증가시킨다.
12V NMOS(304)는 P 웰(386A)에서 형성되고, NMOS(302)에서 P 웰(372A
보다 높은 에너지로 불순물이 주입된다. 게이트(358C)와 동일한 게이트(358D)는 게이트(358A, 358B, 358C)와 같은 폴리실리콘층으로부터 형성된다. N+ 소스 영역(378D
)는 게이트(358D)의 측벽 스페이서(360)에 의해 정해진 거리로 게이트(358D)로부터 오프셋되는 반면, N+ 드레인 영역(378C)은 측벽 스페이서(360)에 독립적인 거리로 게이트(358D)의 에지로부터 오프셋된다. 가볍게 도핑된 N 영역(377A)은 드레인과 게이트 사이에서, 드레인과 필드 산화물 영역(352) 사이에서 확장한다.
P 웰(386A)은 얕은 영역(388)을 포함하고, 여기서 P 웰(386A)을 형성하기 위해 주입된 불순물은 필드 산화물층(352)을 통과한다. 5V NMOS(302)에서 P 웰(372A)을 형성하는 데에 사용되는 주입이 얕은 영역(388)에 도입되어, P 영역(372B))을 형성하고, 얕은 영역(388)에서의 전체 도핑 농도를 증가시킨다. 이것은 12V NMOS(304)와 인접한 디바이스 사이의 표면 역전과 기생 MOSFET을 방지한다.
5V NPN 바이폴라 트랜지스터(NPN)(305)는 베이스로서 이중 P 웰(372C)를 포함한다. 이중 P 웰(372C)은 NMOS(302)에서 P 웰(372A)과 동일한 주입 동안 형성된다. 이중 P 웰의 사용은 베이스가 P+ 영역(364E)을 통해 원거리에 접촉될 수 있도록 허용한다. 이중 P 웰(372C)은 상대적으로 얕고(예를 들면 0.5-1.0㎛ 깊이), 이것은 이전의 프로세스에서의 바이폴라 트랜지스터에 사용되는 전형적인 접합깊이이다. N+ 영역(378E)은 에미터로서 동작하고, 이것은 매우작게 만들수 있어서, 베이스에 대한 에미터의 측벽의 커패시턴스를 감소시킬수 있다. 5V NPN(305)의 컬렉터는 N 웰(354C)을 포함하고, 이것은 깊은 N(DN)층(390A)과 결합한다.
더불어, N 웰(354C)과 DN층(390A)은 절연 포켓(392A) 주변의 랩어라운드 N 영역을 형성하고, 이것은 기판(350)의 나머지로부터 절연된다. N 웰은 절연을 완성하기 위해 전체 디바이스를 둘러싼다. 그러나, NPN(305)의 전기적 특성은 이중 P 웰(372C)의 도핑농도에 의해 주로 설정되고, P 웰 도핑 농도가 더 높기 때문에 절연 포켓(392A)의 도핑농도에 의해 설정되지 않는다. 이중 P 웰, 즉 베이스와 베이스 접점 영역을 구비하는 2 개의 나란히 있는 P 웰 영역은 디바이스의 활성 내재한 베이스부로부터 P+ 베이스 접점(364E)을 부주의하게 분리하지 않으면서 에미터(378)와 베이스 접점 영역(364E) 사이에 끼워진 필드 산화물, 즉 N+ 에미터(378E) 아래에 위치한 P 웰(372C)을 수용할 필요가 있다. 따라서, 높은 속도와 좋은 에미터-베이스 브레이크다운 및 누설 특성이 달성될 수 있다.
5V PNP 바이폴라 트랜지스터(PNP)(306)는 5V N 웰(354E)와 깊은 N 층(390B)을 포함하는 랩어라운드 "플로어 절연(floor isolation)"과 측벽 절연 영역을 갖는다. N 웰(354E)은 N+ 영역(378H)을 통해서 접촉되고, 칩상에서의 대부분의 양의 전압에서 또는 컬렉터 전압에서 바이어스될 수 있고, 어느 경우에나 컬렉터-"플로어" 접합은 제로바이어스(zero-biased)되거나 역바이어스(reverse-biased)된다. PNP(306)의 에미터는 P+ 영역(364G)이다. 컬렉터는 실질적으로 서로 결합하는 3개의 웰로 구성되는 12V P 웰(386B)과, 저항을 줄이기 위한 추가적인 컬렉터 싱커로서 사용되는 5V P 웰(372D)을 포함한다. 베이스는 전용 N 베이스 영역(394)을 포함하고, 5V N 웰(354D)과 N+ 접점 영역(378G)을 통해 접촉된다. 또는 에미터와 베이스 사이의 필드 산화물층(352) 부가 제거될 수 있고, 어느 경우에나 N 주입(394)은 베이스 접점 아래로 확장되고, 에미터 커패시턴스는 증가될 것이다.
30V 채널스톱(307)은 비접촉 P+ 영역(364H)을 포함하고, 이것은 12V P 웰(386C)과 5V P 웰(372E) 위에 놓인다. 이것은 표면 역전을 방지할 뿐 아니라, 임의의 소수의 캐리어가 횡측으로 흐르려고 한다면, 그것들은 수집될 수 있다.
30V 횡형 트렌치 이중 주입 MOSFET(DMOS)(308)은 폴리실리콘 게이트(396A)로 채워지고, 게이트 산화물층(398A)으로 선이그어진 트렌치를 포함한다. 횡형 트렌치 DMOS(308)는 또한 5V N 웰(354F), N+ 접점 영역(378I)와 전용의 가볍게 도핑된 N 드리프트 영역으로 구성된 드레인을 포함하고, 이것은 필드 산화물층(352) 아래에 보다 얕은 드리프트 부(391A)와 보다 깊은 드리프트 부(393A)를포함하고, 전술한 연속 주입 기술을 사용하여 생산된다. 전용 붕소주입 또는 연속 주입인 P 바디영역은 P+ 바디 접점 영역(364I)을 통해 접촉된다, 소스는 트렌치에 근접한 N+ 영역(378J)에 의해 나타낸다. 전류는 N+ 소스영역(378J)에서 P 바디 영역(395A)내의 채널을 통해 하방으로 흐르고, 그런다음 방향을 바꾸어 5V N 웰(354F)와 N+ 접점 영역(378I)를 향해 횡으로 흐른다. 게이트(396A)는 고전압 N 드리프트 영역에서 전류를 퍼뜨리는 횡형 전류 확산자(spreader)로서 동작하고 그에 의해 상기 영역내의 전류밀도와 저항을 감소시킨다.
전술한 바와 같이, 폴리실리콘 게이트(396A)는 2가지 스테이지, 즉 트렌치내에서 증착되는 제 1 층과 트렌치의 탑 표면에 겹치는 제 2 층으로 형성된다. 이 층들은 횡형 MOSFET(301-304)에서 게이트를 형성하는데에 사용되는 층으로부터 분리된다.
요약하면, 도 18A는 에피택셜층 없이 단일칩에서, 긴 확산없이 단일 프로세스에서 모두 형성되고, 완전히 최적화된 5V 및 12V CMOS 쌍(301, 302와 303, 304), 상보성 바이폴라 트랜지스터(305, 306), 및 30V횡형 트렌치 DMOS(308)을 포함하는 디바이스의 그룹을 도시한다. 바이폴라 트랜지스터(305, 306)는 기판(350)에서 완전히 절연되었지만, CMOS 쌍(301, 302 및 303, 304)은 그들 아래에 깊은 N 층을 추가하여 동일하게 절연될 수 있다는 것을 이해할 것이다.
도 18B는 12V대칭 절연 CMOS 쌍(309, 310), 폴리투폴리 커패시터(311), NPN(312), 12V 채널스톱(313) 및 12V 횡형 트렌치 DMOS(314)를 포함하는 동일한 프로세스에서 형성될 수 있는 제 2 디바이스 그룹을 도시한다.
12V 대칭 절연 CMOS 쌍(309, 310)은 12V N 웰(380C)과 결합한 깊은 N 층(390C)에 의해 기판(350)으로부터 절연된다. N 웰(380C) 내에서 5V N 웰(354H)은 N+와 금속(도시되지 않음)에 의해 접촉된다. PMOS(309)는 N 웰(380C)의 포텐셜이 기판(350)의 포텐셜보다 높기만 하면 기판(350)에서 절연된다. NMOS(310)는 그것이 N 형 소자에 의해 둘러 싸이기 때문에 기판(350)과 절연된다.
PMOS(309)와 NMOS(310)는 일반적으로 대칭인 것을 제외하고는 PMOS(303) 및 NMOS(304)와 동일하다. PMOS(309)의 소스 영역(364J)과 드레인 영역(364J)은 동일한 거리로 게이트(358E)로부터 횡측으로 오프셋되고, NMOS(310)의 소스 영역(378K)과 드레인 영역(378L)은 동일거리로 게이트(358F)로부터 횡측으로 오프셋된다. 동일하게, 연장된 드리프트 영역(363C, 363D)은 PMOS(309)의 게이트(358E)에 대해 대칭이며, 연장된 드리프트 영역(377C, 377D)은 NMOS(310)의 게이트(358F)에 대해 대칭이다. 대칭 드리프트 설계는 소스 또는 드레인이, 밀봉하는 웰에 관해 12V(최대 15V) 역바이어스를 달성하도록 인가한다.
N 웰(380B)은 얕은 영역(397)을 포함하고, 여기서 N 웰(380B)을 형성하기 위해 주입된 불순물은 필드 산화물(352)을 통과한다. 그러나, 얕은 영역(397)의 도핑 농도는 일반적으로 12V PMOS(309)와 인접 디바이스 사이의 표면 역전과 기생 MOSFET을 방지하기에 충분하지 않다. 따라서, 5V PMOS(301)의 N 웰(354A)을 형성하는데에 사용되는 주입은 얕은 영역(397)으로 도입되어, N 영역(354G)을 형성하고, 얕은 영역(397)의 전체 도핑 농도를 증가시킨다.
12V P 웰(386D)은 얕은 영역(399)을 포함하고, 여기서 P 웰(386D)을 형성하기 위해 주입된 불순물은 필드 산화물(352)을 통과한다. 5V NMOS(302)의 P 웰(372F)을 형성하는데에 사용되는 주입은 얕은 영역(399)으로 도입되어, P 영역(372F)을 형성하고, 얕은 영역(399)의 전체 도핑 농도를 증가시킨다. 이것은 12V NMOS(310)와 인접 디바이스 사이의 표면 역전과 기생 MOSFET을 방지한다.
폴리투폴리 커패시터(311)는 절연층(387)에 의해 분리되는 2개의 폴리실리콘층(389, 358G)을 포함한다. 폴리실리콘층(358G)은 전술한 횡형 디바이스의 게이트를 형성하는 폴리실리콘층과 동시에 형성된다(즉, 게이트(358A, 358B, 등)). 폴리실리콘층(389)은 전술한 트렌치 디바이스의 트렌치를 초과하는 폴리실리콘과 동시에 형성된다.
NPN(312)은 P 베이스영역(395B)(특정한 마스크로 형성되는), 기판(350)의 절연 영역(392B), 및 P+ 베이스 접점 영역(364L)을 포함하는 베이스를 가진다. NPN의 에미터(312)는 N영역(378L)에 있다. 컬렉터는 N 절연 영역(354K)이고, 이것은 깊은 N 층(390D)과 결합한다. 베이스와 에미터 사이의 필드 산화물(352)부를 가지는 도 18A의 NPN(305)와 달리, 필드 산화물(352) 아래 놓이는 NPN(312)에서의 N 웰(372C)은, 전체 영역은 활성화되어있고, N 웰이 필요없다. 그결과, NPN(312)의 베이스투에미터 커패시턴스는 NPN(305)의 베이스투에미터 커패시턴스보다 더 크다.
NPN(312)의 베이스 폭은 기판(350)의 표면으로부터 깊은 N 층(390D)의 탑표면으로 하방으로의 전체 거리와 동일하지만, 절연 영역(392B)은 노멀 동작에서 즉시 증착되기 때문에 이득 특성은 P 베이스 영역(395B)의 두께에 의해 우선 결정된다. 베이스의 폭은 일련의 전송 시간을 추가하고, 이것은 NPN(312)의 최대 주파수를 제한하지만, 최대주파수는 여전히 수 GHz의 범위이내이다. 절연 영역(392B)의 깊이는 0.7-1.5㎛의 오더이다.
12V 채널 스톱(313)은 5VP 웰(372G)과 12VP 웰(386E)을 포함하고, 이것은 P+ 영역(364M)을 통해 접촉된다. P+ 영역(364M)은 트렌치 게이트(396B)의 반대측면으로 연장하고, 이것은 선택적이다. 12V채널 스톱(313)의 기능은 기판(350)의 표면이 고전압에서 바이어스된 겹쳐지는 금속선에 의해 역전되는 것을 방지하는 것이다.
12V 횡형 트렌치 DMOS(314)는 도 18A의 30V 횡형 트렌치 DMOS(308)의 보다 작은 버전이어야한다. 12V DMOS(314)는 폴리실리콘 게이트(396C)로 채워지고, 게이트 산화물층(398C)으로 선을 그린다. 횡형 트렌치 DMOS(314)는 또한 5V N 웰(354L), N+ 접점 영역(378N) 및 전용의 가볍게 도핑된 N 드리프트 영역으로 구성된 드레인을 포함하고, 이것은 필드 산화물(352) 아래의 보다 얕은 부분(391B)과 보다 깊은 드리프트 부(393B)를 포함한다. 전용 주입인 P 바디 영역(395C)은 P+ 바디 접점 영역(364N)을 통해 접촉된다. 소스는 트렌치에 인접한 N+ 영역(378P)에 의해 나탄난다. 전류는 P 바디 영역(395C) 내의 채널을 통해 N+ 소스 영역(378P)으로부터 아래로 흐르고, 방향을 바꾸어 5V N 웰(354L)과 N+ 접점 영역(378N)을 향해 횡형으로 흐른다. 게이트(396C)는 고전압 N 드리프트 영역에서 전류를 전파하는 횡형 전류 확산기로 동작하고, 그에 의해 그 영역내의 전류 밀도와 저항을 감소시킨다.
트렌치 게이트(396A, 396B)와 같이, 폴리실리콘 게이트(396C)는 바람직하게는 트렌치 내에 증착되는 제 1층, 트렌치의 탑표면에 겹쳐지는 제 2층을 가진 2 스테이지로 형성된다. 이 층들은 횡형 MOSFET(301-304)에서 게이트를 형성하는데에 사용되는 층으로부터 분리된다.
도 18C를 참조하여, 디바이스 패밀리는 5V NMOS(315)와 5V PMOS(316)로 구성되는 완전히 절연된 CMOS 쌍을 포함한다. NMOS(315)는 5V P 웰(372H)에 형성된 N+ 소스 영역(378R)과 N+ 드레인 영역(378S)를 포함하고, 이것은 또한 P+ 바디 접점 영역(364P)(N+ 영역(378R)에 대한 버팅 접점으로 도시된)을 포함한다. 게이트(358H)는 P 웰(372H)의 채널에 겹쳐진다. NMOS(315)는 기저를 이루는 깊은 N 층(390E)에 의해 기판(350)으로부터 절연되고, 이것은 N 형 측벽 절연 영역(354N)과 N+ 접점 영역(378Q)과 결합한다. 그러한 디바이스에서, 랩어라운드 절연이 NMOS 소스와 바디와 다른 포텐셜에 대해 바이어스되고, 이것은 버팅 접촉에 의해 국부적으로 단락된다. 전술한 바와 같이, NMOS는 기저를 이루는 LDD(도 18A에서의 NMOS(302)의 절연 버전과 동일한 )와 측벽 스페이서를 갖거나, 프로세스의 보다 단순한 버전에서, 측벽 스페이서와 얕은 LDD 주입이 생략된다.
PMOS(316)는 5V N 웰(354N)에 형성된 P+ 소스 영역(364R)과 P+ 드레인 영역(364Q)를 포함하고, 이것은 또한 N+ 바디 접점 영역(378T)을 포함한다. 게이트(358I)은 N 웰(354P)의 채널에 겹쳐진다. PMOS(316)는 N 웰(354P)의 인공물인 기판(350)으로부터 절연되지만, 기판에 대한 기생 바이폴라 이득을 감소시키기 위해 N 웰 아래의 깊은 N 층 DN(390E)을 연장시킴으로써 기판(350)으로부터 또한 절연된다. 기판(350)에 대한 전기적 접촉은 P+ 접점 영역(364S)과 5V P 웰(372I)를 통해 이루어진다. 전술한 바와 같이, PMOS는 기저를 이루는 LDD(도 18A에서의 PMOS(301)의 절연 버전과 동일한)와 측벽 스페이서를 갖거나, 프로세스의 보다 단순한 버전에서, 측벽 스페이서와 얕은 LDD 주입이 생략된다. P+ 소스(3764R)과 N+ 바디 접점(378T) 사이의 버팅 접점은 바디 단락에 대해 국부적인 소스를 사용할 수 있는 완전히 절연된 PMOS를 도시한다.
도 18D에 도시된 디바이스(317)에서, 트렌치 게이트(396D) 사이의 메사는 N+ 소스영역(378V), P 바디(395D), 및 고전압 N 드리프트 영역(393C)을 포함하는 메사와 N+ 드레인 영역(378U)와 5V N 웰(354Q)(고전압 N 드리프트 영역(393C)에 중첩되는)을 포함하는 대체 메사가 도시된다. 트렌치 게이트 아래에 12V N 웰(380D)과 선택적인 깊은 N 층(390F)이 있다. P 바디(395D)는 게이트(396D)에 의해 제어되는 채널을 포함한다. 전기적 접점은 P+ 영역(364T)을 통해 기판(350)으로 형성된다. 디바이스가 트렌치 게이트(396D)에 적절한 포텐셜을 적용함으로써 방향을 바꾸게 될 때, 게이트 산화물(398D)을 지나가는 전기장은 PB 영역(395D)을 역전시켜 전류가 N+ 소스 영역(378V)에서 P 바디(395D)의 역전된 채널을 통과해서 하나의 메사에서의 고전압 N 드리프트 영역(393C)으로 하방으로 흐르고, 12V N 웰(380D)을 통해 트렌치 게이트(396D)의 기저 주위를 돌고, 근접한 메사의 5V N 웰(354Q)과 N+ 드레인 영역(378U)으로 흐르도록 한다. P 형 바디 영역(PB395D)에 대한 접점은 바람직하게는 스트라이프 핑거의 길이를 따라 이루어지고(3차원으로 도시되지 않음), 일반적으로 금속(370)을 통해 소스 영역(378V)에 대해 단락된다.
도 18E에 도시된 디바이스(318)는 12V N 웰(380D)이 N+ 소스 영역(378V)과 P 바디(395D)를 포함하는 메사 아래에서 비연속이되고, 12V N 웰(380E) 대신에 드레인 영역(378U)과 메사에 인접한 트렌치 게이트(396D)를 포함하는 메사 아래에 놓인다. 이것은 디바이스의 쇼트 채널 특성에서 N+ 소스(378V)와 P 바디(395D) 사이의 약간 더 높은 브레이크다운 전압 또는 보다 덜 효과적인 역바이어스를 제공한다.
도 18F에 도시된 디바이스(319)는 디바이스(317)의 다른 버전이다. 디바이스(319)에서, 메사 패턴을 대신하는 대신에, 하나를 제외한 모든 메사가 N+ 소스 영역(378V), P 바디(395D) 및 고전압 N 드리프트 영역(393C)을 포함한다. 하나의 메사만 5V N 웰(354Q)과 N+ 드레인 영역(378U)을 포함한다. 물론, 도 18F는 디바이스(319)의 일부만을 도시한다. 일반적으로, 소스-바디를 포함하는 메사의 수와 드레인을 포함하는 메사의 사이에는 비율이 있다. 거기에는 다수의 "소스-바디: 메사가 있고, 그런 다음 주기적으로 "드레인" 메사가 있다. 12V N 웰(380D)이 두껍게 도핑될 수록, "드레인" 메사에 대한 "소스-바디" 메사의 비는 높아질 수 있다.
디바이스(319)에서 전류는 N+ 소스영역(378V)을 포함하는 메사로 흐르고, 12V N 웰(380D)을 통해 횡형으로, 그리고 N+ 드레인 영역(378U)을 포함하는 메사로 상방으로 흐른다. 이점에 있어서, 디바이스(319)는 "유사 수직" 디바이스이지만, 확산이나 에피택시없이 완전히 하나로 형성된다.
도 18G는 필드 산화물(352)에 대한 단계를 밟는 게이트(358J)를 포함하는 횡형 N 채널 DMOS(320)를 도시한다. DMOS(320)는 P+ 바디 접촉 영역(364U)을 통해 접촉되는 N+ 소스 영역(378W), N+ 드레인 영역(378X), 및P 바디(395E)를 포함한다. 전류는 P 바디(395E)의 채널(폴리실리콘 게이트(358J)의 활성화부 아래의 게이트 산화물 아래에 위치한)을 통해 N+ 소스 영역(378W)로부터 흘러 고전압 드리프트 영역(391C)을 지나 5V N 웰(354R)(고전압 드리프트 영역(393D)과 N+ 드레인 영역(378X)을 포함하는)로 흐른다.
도 18H는 N+ 바디 접점 영역(378X)을 통해 접촉되는 게이트(358K), P+ 소스 영역(364W), P+ 드레인 영역(364V), 및 N 웰(354R)(DMOS 바디로서 동작하는)을 포함하는 P 채널 DMOS(400)를 도시한다. 전류는 N 웰(354R)의 채널(폴리실리콘 게이트(358K) 아래의 게이트 산화물 아래에 위치한)을 통해 P+ 소스 영역(364W)로부터 흘러 고전압 드리프트 영역(401)(단순히 P 기판(350)의 절연부임)을 지나 P+ 드레인 영역(364V)으로 흐른다.
요약하면, 전술한 전체 디바이스 패밀리는 도 18A-18H와 표 1에(접미사 문자 없음) 다음과 같이 나타낸 일련의 11개의 기본 주입을 사용하여 단일 기판(350)에서 제조될 수 있다.
주입 설명
354 5V N 웰
372 5V P 웰
380 12V N 웰
386 12V P 웰
364 P+(얕은)
362 P-LDD
378 N+(얕은)
376 N-LDD
390 깊은 N 층
391 고전압 N 드리프트(얕은)
393 고전압 N 드리프트(깊은)
394 N 베이스
404 P 바디
446, 450 임계값 조정
기판은 실질적으로 열 사이클에 노출되지 않기때문에, 그것들이 기판에 도입된 후에 실질적으로 주입의 확산이나 재분배는 없다. 따라서, 표 1에 나열된 주입은 임의의 순서로 수행될 수 있다. 더구나, 5V 및 12V 디바이스는 단순히 예라는 것을 이해할 것이다. 5V 미만 및/또는 12V 초과의 정격전압을 가진 디바이스가 또한 본 발명의 원리를 사용하여 제조될 수 있다.
도 19A-19H는 도 18A-18H의 도시된 디바이스와 동일한 회로도이다. 도 19A-19H에서, "S"는 소스를 나타내고, "D"는 드레인을, "G"는 게이트, "B"는 바디나 베이스, "C"는 컬렉터, "E"는 에미터, "DN"은 깊은 N층, FI는 플로어 절연 연결(적용될 때)을 나타낸다.
도 19A는 PMOS(301)와 NMOS(302)를 포함하는 5V CMOS를 나타낸다. 5V 디바이스의 PMOS(301)와 NMOS(302)는 상대적으로 얇은 게이트 산화물 층을 가진다. PMOS(301)는 다이오드 레이블된 D1에 의해 기판에서 절연되고, NMOS(302)는 일반적으로 기판에서 절연되지 않지만 그 아래 형성된 깊은 N층을 가진 것으로 도시되고, 다이오드(D2, D3)는 기판에서 NMOS(302)를 절연한다. 깊은 N층은 플로어 절연 단말 FI를 통해 개별적으로 바이어스된다. 단말 FI은 바디 단말(B)에 대해 역 바이어스되거나, 제로 바이어스된다.
도 19B는 PMOS(303)와 NMOS(304)를 포함하는 12V CMOS를 나타낸다. PMOS(303)와 NMOS(304)는 PMOS(301)와 NMOS(302)보다 두꺼운 게이트 산화물 층을 가진다. NMOS(304) 아래의 깊은 N층은 기판에서 NMOS(304)를 절연시킨 다이오드(D4, D5)를 형성한다.
도 19C는 다이오드 D7에 의해 기판에서 절연된 컬렉터를 가진 5V NPN(305)을 도시한다. 도 19D는 베이스가 역바이어스된 다이오드 D8에 의해 기판에서 절연된 5V 유사한 수직의 PNP(306)를 도시한다.
도 19E는 30V 횡형 트렌츠 DMOS(308)을 도시하고, 이것은 두껍거나 얇은 게이트 산화물층을 가질수 있다. 역 바이어스된 다이오드 D6은 드레인과 기판 사이에 형성된다. 소스/바디 단말 S/B는 또한 기판으로부터 절연된다.
도 19F는 폴리투폴리 커패시터(311)를 도시하고, 도 19G는 폴리실리콘 레지스터(도 18A-18H에 도시되지 않음)를 도시한다. 이 디바이스 모두 산화물층에 의해 기판으로부터 절연된다.
도 19H는 그의 소스와 바디가 함께 단락되고 기판에 고정되며, 그의 드레인 단자가 다이오드 D9에 의해 기판에서 절연되는 30V 횡형 DMOS(320)를 도시한다. 개략적으로 도 18G에 도시된 N 채널 횡형(표면) DMOS(320)와, 도 18A에 도시된 N 채널 트렌치 횡형 DMOS(308)는 동일한 구성을 가지지만, 그의 구조는 완전히 다르다. 그의 차이점에서 가장 명확한 것에 대한 개요를 포함한다(하나는 표면 전도 디바이스이고, 다른 하나는 트렌치 측벽 아래로 수직으로 채널에서 통전하는 것이다).
도 20A 및 20B는 도 18A-18H에 도시된 디바이스를 제조하는 데에 사용될 수 있는 본 발명에 따른 예시적인 프로세스의 개관을 제공한다. 프로세스는 프로세스의 단계를 간단히 요약하는 "카드"로서 나타낼 수 있다. 코너를 잘라낸 카드는 선택적인 프로세스 단계를 나타낸다. 프로세스는 도 21-67의 설명에서 보다 자세히 기술된다.
프로세스는 기판의 표면에서 필드 산화물을 형성하기 위한 LOCOS 시퀀스의 기판과 성능으로 시작한다. 전체 프로세스의 열소모비용의 주요부분은 LOCOS 시퀀스 동안에 발생한다. 다음으로, 3 가지 옵션이 있는데, 트렌치 DMOS의 포매이션, 폴리투폴리 커패시터의 포매이션, 또는 5V 및 12V CMOS 디바이스의 제조에 필요한 N 형 및 P 형 웰의 포매이션이다. 실제로, 트렌치 DMOS 와 폴리투폴리 커패시터는 서로 배제하지 않는다. 이것과 프로세스의 연속된 부분에서 증착되는 폴리실리콘 층은 트렌치 DMOS와 폴리투폴리 커패시터 모두를 형성하는데에 사용된다.
웰이 형성된 후, 횡형 CMOS 디바이스에 대한 게이트가 형성된다. 그런 다음, 프로세스는 소스와 드레인 영역의 포매이션으로 진행하고, BPSG 층의 증착과 BPSG 층에서의 접촉 개구의 포매이션, 이중 층 금속(DLM)의 포매이션, 및 제 3 금속층과 패드 마스크의 포매이션으로 진행한다.
도 21-67은 도 18A-18H에 도시된 여러 디바이스, 특히 5V PMOS(301), 5V NMOS(302), 5V NPN(305), 5V PNP(306), 30V 횡형 트렌치 DMOS(308), 12V PMOS(309), 및 12V NMOS(310)를 제조하는 프로세스를 도시한다. 5V NPN(305)과 5V PNP(306)는 모두 고속의 동작(고 fT)를 제공하는 형태와 종래 형태로 도시된다. 이 프로세스는 단일 기판(350)을 사용한다.
"A"로 레이블된 형태는 5V PMOS(301)와 5V NMOS(302)를, "B"로 레이블된 형태는 종래 형태의 5V NPN(305)와 5V PNP(306), "C"로 레이블된 형태는 고 fT형태에서의 5V NPN(305)와 5V PNP(306)를, "D"로 레이블 된 형태는 30V 횡형 트렌치 DMOS(308), "E"로 레이블 된 형태는 12V PMOS(309), 및 12V NMOS(310)를 도시한다. 참조의 편의를 위해, 이 표가 표 2로 요약되었다.
도 대상
"A" 5V CMOS(5V PMOS(301)와 5V NMOS(302))
"B" 5V NPN(305)와 5V PNP(306)(고 FT레이아웃)
"C" 5V NPN과 5V PNP(종래 레이아웃)
"D" 30V 횡형 트렌치 DMOS(308)
"E" 대칭 12V CMOS(12V PMOS(309), 및 12V NMOS(310))
프로세스의 특정 스테이지가 디바이스와 포함된 디바이스에 특별한 효과를 가지지 않는 도면은 제공되지 않는다. 예를 들면, 주입된 불순물이 질화물 또는 산화물층에 의해 기판에 닿는것이 방지되는 경우, 또는 기저를 이루는 디바이스 상에 특별한 효과를 가지지 못하고 증착되어 나중에 제거되는 경우, 도면이 생략된다. 특정 디바이스에 대한 각 식별문자를 보호하기 위해, 이것은 도면이 연속적일 필요가 없다는 것을 의미한다. 예를 들면, 특정 참조번호를 가지는 도면은 "B"를가지고 "A"를 가지지 않을 수 있다.
도 21은 모든 기판의 시작 소자, 즉 기판(350)을 도시한다. 패드 산화물층(402)은 기판(350)상에 형성되어 질화물과 실리콘 기판 사이의 압력의 완화를 제공한다. 예를 들면, 패드 산화물층(402)은 30분에서 3시간 동안 약 850에서 1100℃까지 기판(350)을 가열함으로써 형성될 수 있다.
도 22A-22E에 도시된 것 같이, 질화물층(404)은 기판(350)의 표면에 증착되고, 일반적으로 매우 작은 값인 1500A를 가지고 700A-4000A의 두께를 가진다. 포토레지스트 마스크층(406)은 질화물층(404)에 증착된다. 종래의 포토리소그래픽 프로세스를 사용하여, 포토레지스트층(406)은 포토리소그래픽하게 패터닝되고, 질화물층(404)는 포토레지스트층(406)의 개구를 통해 에칭되어 도 22A-22E에 도시된 것과 같은 구조를 형성한다. 일반적으로 질화물은 필드 산화물을 수용하지 못하는 영역, 즉, 디바이스가 제조되는 활성화 영역에 대응하는 질화물로 덮여진 영역에 잔재한다,.
도 23A-23E에 도시된 것 처럼, 포토레지스트층(406)은 제거되고, 이어지는 일반적인 LOCOS 활성화 마스크 시퀀스 기판(350)은 1-4 시간 동안 일반적으로는 2 시간 동안 850-1100℃, 일반적으로 900℃에서 주변의 산화물에서 가열된다. 그 결과, 필드 산화물(352)은 질화물층(404)의 섹션에서 형성되고, 질화물에 의해 덮여지지 않는다. 필드 산화물(352)은 미세한 0.5㎛으로 0.2-2㎛ 범위이다. 그런 다음 질화물(352)은 도 24A-24E에 도시된 것처럼, 제거된다. 이것은 기판(350)에 형성된 디바이스 사이와 그 안의 소정의 영역에 필드 산화물(350)을 남긴다. 패드 산화물층(408)은 필드 산화물층(352)의 섹션 사이의 영역에서 성장된다.
도 25D에 도시된 것과 같이, 30V 횡형 트렌치 DMOS(308), 질화물층(410), TEOS 산화물층(412), 및 포토레지스트 마스크층(414)을 포함하는 영역에서, 패드 산화물층(408)의 탑에 연속으로 증착된다. 질화물층(410)은 0.1-0.6㎛, 일반적으로 0.2㎛의 두께의 범위에 있을 수 있다. TEOS 산화물층(412)은 종래 알려진 프로세스에 의해 증착되고, 200A-2㎛의 두께, 예를 들면 일반적으로 700A의 E두께를 가진다. 포토레지스트 마스크층(414)은 상대적으로 좁은 개구(415)를 형성함으로써 포토리소그래픽하게 패터닝되고, 이것은 그런다음 TEOS 산화물층(412)과 질화물층(410)을 통해 기판(35)으로 에칭하여, 기판(350)에서 트렌치(416)을 형성하도록 사용된다. 바람직하게는, 반응 이온 에치(RIE)와 같은 방향성 프로세스가 기판(350)에 에칭하기 위해 사용된다. 트렌치(416)은 일반적으로 예를 들면 0.5㎛의 폭(그러나 0.25㎛에서 1㎛의 범위가 될 수 있다), 0.8-2㎛ 사이의 깊이가 될수 있다.(4개의 트렌치(416)가 도25D에 도시되는 반면, 30V 횡형 트렌치 DMOS(308)가 도 18A에 도시되는 것을 유의하라. 당업자는 횡형 트렌치 DMOS(308)의 기본 구조가 동일하게 남아있는 동안 횡형 트렌치 DMOS(308)는 임의의 트렌치를 가질수 있다는 것을 이해할 것이다.)
도 26D에 도시된 것처럼, 포토레지스트층(414)은 스트라이프되고, 희생층(418)은 RIE 프로세스로부터 야기된 결정의 손상을 복구하기 위해 트렌치(416)의 벽에서 성장된다. 그런 다음, 도 27D에 도시된 것처럼, 희생층(418)은 제거되고, 게이트 산화물층(398A)이 트렌치(416)의 벽에서 형성된다, 게이트 산화물층(398A)은 100A-1200A의 두께이지만, 일반적으로 200A의 두께이고, 30분에서 3시간, 일반적으로는 1시간 동안 850-1000℃, 일반적으로는 900℃로 기판(350)을 가열함으로싸 형성될 수 있다.
도 28D에 도시된 것과 같이, 제 1 폴리실리콘층(396A)이 증착되고, 트렌치(416)를 채우고, TEOS 산화물층(414)의 표면에서 흐른다. 폴리실리콘층(396A)은 고농도에서 in-situ 도핑된 인으로 상기 층을 증착함으로써 도전성을 띠게한다. 이것은 약 면적당 20옴의 시트 저항을 갖는 제 1 폴리실리콘 층(396A)을 생산한다. 그런 다음, 도 29D에 도시된 것과 같이, 폴리실리콘층(396A)은 폴리실리콘층(396A)의 표면이 대략 질화물층(410)의 표면의 레벨로 될때까지 에치백되고, 도 30D에 도시된 것과 같이, TEOS 산화물층(412)이 제거된다. 폴리실리콘층(396A)은 그런 다음 도 31D에 도시된 것과 같이 질화물 표면의 아래로 아주 약간 다시 에치백된다.
도 32D에 도시된 것과 같이, 제 2 폴리실리콘층(389)은 질화물층(410)과 제 1 폴리실리콘층(396A)의 표면에 증착된다. 폴리실리콘층(389)은 폴리실리콘층(396A)과 동일한 방법으로 도핑될 수 있고, 또는 그것은 1-3E5cm-2의 양으로 60keV에서 인으로 주입되고, 2000A의 두께가 될수 있다. 도 33D에 도시된 것과 같이, 산화물-질화물-산화물(ONO)의 층간 유전체(387)는 예를 들면 100A-500A의(일반적으로 350A)의 두께의 종래 프로세스를 사용하여 폴리실리콘층(389)에 증착된다. 이 산화물-질화물-산화물(ONO)층은 IC에 폴리투폴리 커패시터를 형성하는데에 사용된다.
포토레지스트 마스크(도시되지 않음)는 층간 유전체(387)에 대해 형성되고, 층간 유전체(387)와 폴리실리콘층(389)은 포토레지스트 마스크가 남은 영역을 제외하고 제거된다. 포토레지스트가 남은 역역중의 하나는 폴리투폴리 커패시터(311)가 형성된 기판(350)의 일부이다. 도 18B에 도시된 것과 같이, 폴리실리콘층(389)은 기저 플래이트를 형성하고, 층간 유전체(387)는 폴리투폴리 커패시터(311)의 유전층을 형성한다. 폴리투폴리 커패시터(311)가 형성된 후에, 포토레지스트 마스크 도시되지 않음)가 제거된다.
도 34D는 층간 유전체(387)와 폴리실리콘층(389)이 제거된 후의 30V 횡형 트렌치 DMOS(308)의 영역에서의 구조를 도시한다. 폴리실리콘층(396A)의 표면은 기판(350)의 표면과 거의 동일한 레벨이고, 폴리실리콘층(396A)은 횡형 트렌치 DMOS(308)의 폴리실리콘 게이트가 되고, 게이트 산화물층(398A)에 의해 기판(350)으로부터 분리된다는 것을 유의하라.
이것은 트렌치 및 횡형 트렌치 DMOS(308)의 게이트의 제조를 완성시킨다. 전술한 바와 같이, "D"로 레이블된 도면만이 이 프로세스를 기술하는데에 사용된다. 기판(350)의 다른 영역에서, 전술한 다양한 층이 기저를 이루는 기판(350)의 부분에 영향을 주지않고 증착되고 제거된다.
도 35A-35E에 도시된 것과 같이, 포토레지스트 마스크층(430)은 증착되고 도시된 횡형 트렌치 DMOS를 형성하는 것을 제외하고는 모든 영역에서 개구를 형성하기 위해 포토리소그래픽하게 패터닝된다(도 35D). 구조의 일부에서 깊은 N(DN)층을 사용하는 다른 트렌치 DMOS의 변형은 또한 주입을 수용하기 위해 마스크되고 패터닝된다. 5V PNP와 5V NPN(둘다 고 fT 및 종래 레이아웃)의 영역에서, 깊은 N 층(390A, 390B)이 형성된다(도 35B, 35C). 대칭 12V CMOS 영역에서, 깊은 N 층(390C)이 형성된다(도 35E). 5V NMOS(302) 영역에서, 깊은 N 층(390G)이 형성된다(이것은 도 18A에 도시된 실시예로부터의 변형이고, 여기서 5V NMOS는 기저를 이루는 깊은 N층을 가지지 않고, 따라서 기판(350)으로부터 절연되지 않음을 유의하라). 깊은 N층(390)은 예를 들면 1E13-5E14cm-2, 일반적으로는 5E13cm-2의 양과, 1.5MeV-3MeV, 일반적으로는 2.0MeV의 에너지에서 인을 주입함으로써 형성될 수 있다. 이것은 약 2E18cm-2의 농도, 기판(350) 표면아래 2-3㎛의 범위와 0.3㎛의 배열을 가지는 깊은 N층을 생산한다. 2MeV에서, P 웰의 추가없는 DN층 위의 절연 P기판의 두께는 약 1㎛이다.
깊은 N 주입이 완료된후, 마스크층(430)은 제거된다.
도 36D 및 37D에 도시된 것처럼, 포토레지스트 마스크층(432)은 30V 횡형 트렌치 DMOS(308)의 영역에 개구를 형성하기 위해 증착되고 포토리소그래픽하게 패터닝된다. N형 불순물이 마스크층(432)의 개구를 통해 2 스테이지로 주입된다. 제 1 주입 이후의 구조는 도 36D에 도시되었고, 제 2 주입 후의 구조는 도 37D에 도시되어, 함께 상기 주입들이 연속 주입 드리프트 영역을 구성한다. 제 1 주입은 3E12cm-2의 양, 190keV의 에너지의 인이고, 제 2 주입은 1.7E12cm-2의 양, 225keV의 에너지에서의 인이 될 수 있다. 이것은 약 1E16cm-2의 도핑 농도를 가지는 N 드리프트 영역의 보다 얕은 드리프트부(391A)를 형성하고, 여기서 불순물이 필드 산화물(352)을 통해 지나가고, 약 4E16cm-3의 도핑 농도를 가지는 N 드리프트 영역의 보다 깊은 드리프트부(393A)를 형성하고, 여기서는 불순물이 필드 산화물(352)을 통해 지나못한다. 본 실시예에서, 보다 얕은 드리프트부(391A)는 필드 산화물(352)의 보다 낮은 표면에 접하고, 보다 깊은 드리프트부(393A)는 트렌치(416)의 기저까지 연장한다. 물론, 수행되는 주입의 수에 비례하는 주입양을 감소시킴에 의해 불변함으로써 전체 전하(전체 불순물주입(Q))가 상대적으로 불변한 상태로 남는 한은, 임의의 수의 연속 주입은 드리프트 영역을 최적화하는 데에 사용될 수 있다.
마스크층(432)은 스트라이프되고, 포토레지스트 마스크층(434)은 증착되고 12V 대칭형 CMOS의 영역의 개구를 가지도록 패터닝된다. 도 38E 및 39E에 도시된 것처럼, N형 불순물은 2 스테이지로 마스크층(434)의 개구를 통해 각각 주입되어, 12V PMOS(309)에 대해 N웰(380B)을 형성한다. 제 1 스테이지는 1E12cm-2의 양, 250keV의 에너지에서 주입된 인이다. 제 2 스테이지는 3E13cm-2의 양, 1MeV의 에너지에서 주입된 인이다. 이것은 약 5E13cm-3의 범위의 농도를 가지는 N웰(380B)을 생산한다. 추가된 주입, 예를 들면 추가된 7E12cm-2는 60keV와 같은 중간 에너지에서 포함된다.
마스크층(434)은 제거되고 포토레지스트 마스크층(436)에 의해 대치될 수 있고, 이것은 5V PMOS(301), 5V NPN(305), 5V PNP(306), 30V 횡형 트렌치 DMOS(308), 및 12V PMOS(309)의 영역에서의 개구를 갖도록 포토리소그래픽하게 패터닝된다. N 형 불순물은 3 가지 스테이지에서의 개구를 통해 주입되고, 도 40A-40E, 41A-41E, 42A-42E에 각각 도시된 구조를 낳는다. 이것은 5V PMOS(301)의 N웰(354A)(바디), 5V NPN(305)의 컬렉터의 일부를 형성하는 N웰(354C), 5V PNP("고 fT" 전용)(306)의 베이스의 일부를 형성하는 N웰(354D), 5V PNP(306)에 대한 랩어라운드 "플로어 절연" 영역의 일부를 형성하는 N웰(354E), 30V 횡형 트렌치 DMOS(308)의 드레인의 일부를 형성하는 N웰(354F), 및 12V PMOS(309)의 절연 영역을 형성한다. 제 1 스테이지는 5E12cm-2의 양, 500keV의 에너지에서 주입된 인이다. 제 2 스테이지는 6E11cm-2의 양, 250keV의 에너지에서 주입된 인이다. 제 3 스테이지는 3E11cm-2의 양, 60keV의 에너지에서 임계 조정 주입된 인이다. 이것은 약 6E16-1E17cm-3의 범위의 도핑 농도를 가지는 N형 영역을 생산한다.
마스크층(436)은 제거되고, 포토레지스트 마스크층(438)에 의해 대체되고, 이것은 5V PNP(306) 및 12V NMOS(310)에서 개구를 갖도록 포토리소그래픽하게 패터닝된다. P형 불순물은 2 가지 스테이지에서의 개구를 통해 주입되고, 도 43B, 43C, 43E, 44B, 44C, 및 44E에 도시된 구조를 낳는다. 이것은 5V PNP(306)에서 컬렉터의 일부를 형성하는 P웰(386B), 12V NMOS(310)에 대한 P웰(바디)을 형성하는 P웰(386D)을 형성한다. 제 1 스테이지는 4E13cm-2의 양, 500keV의 에너지에서 주입된 붕소이다. 제 2 스테이지는 2E13cm-2의 양, 100keV의 에너지에서 주입된 붕소이다. 이것은 약 중간의 E16cm-3의 범위의 도핑 농도를 가지는 P형 영역을 생산한다.
마스크층(438)은 제거되고, 포토레지스트 마스크층(440)에 의해 대체되고, 이것은 5V NMOS(302), 5V NPN(305), 5V PNP(306), 및 12V NMOS(310)에서 개구를 갖도록 포토리소그래픽하게 패터닝된다. P형 불순물은 2 가지 스테이지에서의 이 개구를 통해 주입되고, 도 45A, 45B, 45C, 45E, 46A, 46B, 46C, 및 46E에 도시된 구조를 낳는다. 이것은 5V NMOS(302)에 대한 P웰(바디)을 형성하는 P웰(372A), 5V NPN(305)의 베이스인 이중 P웰(372C), 및 12V NMOS(310)를 절연하는 것을 돕는 영역(372F)을 형성한다. 제 1 스테이지는 1E13cm-2 - 2E13cm-2의 양, 250keV의 에너지에서 주입된 붕소이다. 제 2 스테이지는 2E13cm-2의 양, 40keV의 에너지에서 주입된 붕소이다. 이것은 약 낮은 E17cm-3의 범위에서의 도핑 농도를 가지는 P형 영역을 생산한다.
마스크층(440)은 제거되고, 포토레지스트층(442)이 증착된다. 마스크층(442)은 트렌치(416)와 30V 횡형 트렌치 DMOS(308)의 인접 영역만을 덮는다. 마스크층(440)이 도 47D에 도시된다. 기판의 평면 활성화 영역인 남은 영역이 그런 다음 에칭된다. (에치의 효과는 도면에 표시되지 않음을 유의하라) 마스크층(442)이 그런다음 제거된다.
도 48A 및 48E에 도시된 것처럼, 기판(350)이 MOS 디바이스, 즉 5V PMOS(301), 5V NMOS(302), 12V PMOS(309), 및 12V NMOS(310)에서의 제 1 게이트 산화물층(444)을 형성하기 위해 가열된다. 기판(350)은 180Å 두께의 제 1 게이트 산화물층(444)을 형성하기 위해 30분에서 4시간 동안, 바람직하게는 2시간 동안, 800-1100℃, 바람직하게는 900℃로 가열될 수 있다.
도 49A, 49E, 50A, 및 50E에 도시된 것처럼, P형 불순물의 주입은 2 스테이지에서 MOS 디바이스, 즉 5V PMOS(301), 5V NMOS(302), 12V PMOS(309), 및 12V NMOS(310)에서의 임계전압을 조정하기 위해 수행된다. 도 49A 및 49E에 도시된 것처럼, 제 1 스테이지는 모든 4 MOS 디바이스에서 임계 조정 영역(446)을 형성하는 블랭킷(마스크되지 않은) 주입이다. 제 1 스테이지는 2E11cm-2의 양, 60keV의 에너지에서 주입된 붕소로 수행될 수 있다. 이 주입은 매우 적어서 기판(350)의 다른 디바이스의 동작에 영향을 주지않는다. 도 50A 및 50E에 도시된 제 2 스테이지는 5V PMOS(301)와 5V NMOS(302)를 제외한 모든 영역을 덮는 포토레지스트 마스크층(448)으로 적절하게 수행되고, 그들 디바이스에서의 임계조정 영역(450)을 형성한다. 제 2 스테이지는 8E11-2E13cm-2의 양, 60keV의 에너지에서 주입된 붕소로 수행될 수 있다.
임계조정 주입의 제 2 스테이지 후에, 적절한 마스크층(448)으로, 제 1 게이트 산화물층(444)이 5V PMOS(301)와 5V NMOS(302)로부터 에칭된다. 적절한 마스크층(448)으로, 12V PMOS(309)와 12V NMOS(310)의 제 1 게이트 산화물층(444)은 영향을 받지 않는다. 그런 다음 마스크층(448)이 제거된다.
도 51A와 51E에 도시된 것처럼, 제 2 게이트 산화물층(452)은 기판(350)의 모든 영역에서 성장된다. 제 2 게이트 산화물층(452)을 형성하기 위해, 기판(350)은 800-1100℃, 바람직하게는 900℃로, 20분-2시간, 일반적으로는 50분 동안 가열되고, 5V PMOS(301)와 5V NMOS(302)에 150Å 두께의 제 2 게이트 산화물층(452)을 제공하고, 여기서 제 1 게이트 산화물층(444)이 제거된다. 12V PMOS(309)와 12V NMOS(310)에서, 제 1 게이트 산화물층(444)이 여전히 남아있기 때문에, 제 1 및 제 2 게이트 산화물층(444, 452)의 두께는 여전히 추가되지 않는다. 그결과, 12V MOS 디바이스에서의 제 1 및 제 2 게이트 산화물층(444, 452)의 합한 두께는 약 300Å이 된다. 요약하면, 5V MOS 디바이스에서의 게이트 산화물층은 약 150Å의 두께이고, 12V MOS 디바이스에서의 게이트 산화물츨은 약 300Å이다. 제 2 게이트 산화물층(452)의 성장은 비 MOS디바이스의 구조 또는 동작에는 뚜렷한 효과를 주지 못한다.
도 52A와 52D, 및 52E에 도시된 것처럼, 제 3 폴리실리콘층(454)은 기판(350)의 전체영역에 걸쳐 증착된다. 예를 들면 2000Å의 두께인 제 3 폴리실리콘층(454)은 때때로 "폴리사이드(polycide)"로 참조되는 실리사이드된 층이다. 다음으로, 도 53A, 53D, 53E에 도시된 것과 같은, 포토레지스트 마스크층(456)은 증착되고, 5V PMOS(301), 5V NMOS(302), 30V 횡형 트렌치 DMOS(308), 12V PMOS(309), 및 12V NMOS(310)에서 마스크층(456)의 비교적 작은 부분을 남기고 포토리소그래픽하게 페터닝된다. 폴리실리콘층(454)은 그런 다음 에칭된다. 이것은 5V PMOS(301)에 게이트(358A), 5V NMOS(302)에 게이트(358B), 30V 횡형 트렌치 DMOS(308)에 폴리실리콘층(454)의 일부, 12V PMOS(309)에 게이트(358E), 및 12V NMOS(310)에 게이트(358F)를 남긴다. 마스크층(456)은 제거된다.
도 54-54E에 도시된 것처럼, 포토레지스트 마스크층(458)은 증착되고, 여러 디바이스의 "N-base" 인의 주입을 수용하는 영역을 한정하는 개구로 포토리소그래픽하게 패터닝되며, 그의 주된 기능은 5V PNP(306)의 베이스를 포함하는 PNP 트랜지스터의 N형 베이스로 작용하는 것이다. 불순물은 예를 들면 접점을 개선하고, 저항을 낮추고, 기생성을 감소시키는 등의 중요하지 않은 방법으로 다른 디바이스에서 사용된다. 도 54A-54E에 도시된 예로써, N 베이스 주입은 또한 PNP(306)의 절연 접점창에서 사용되지만, 접점 창에서의 그의 기능은 PNP 베이스로서 기능하는 것에 비해 중요하지 않다. 동일한 방법으로, N 웰과 절연 영역에 대한 접점창과, 컬렉터 접점창의 5V NPN(305), 드레인 접점창의 30V 횡형 트렌치 DMOS(308), N웰 접점창의 12V PMOS(309)에서의 5V PMOS(301)와 5V NMOS(305) 사이에 인입된다. 주된 모듈리티와 디바이스 독립성을 유지하면서, N 베이스 주입은 프로세스의 PNP의 여러 형태가 아닌 다른 디바이스의 성능을 결정하는 데에 중요하게 사용되지 않는다. 마스크층(458)은 제거된다.
도 55D-55E에 도시된 것처럼, 포토레지스트 마스크층(460)은 증착되고, 오직 30V 횡형 트렌치 DMOS(308)의 개구로만 포토리소그래픽하게 패터닝된다. P형 불순물, 일반적으로 붕소가 마스크층(460)의 개구를 통해 연속주입(특히, 2 스테이지로 도시된 경우)으로 주입되고, 30V 횡형 트렌치 DMOS(308)에 P바디 영역(395A)을 형성한다. 본 주입의 제 1 스테이지는 3E12cm-2의 양, 190keV의 에너지에서의 붕소가 될 수 있다. 본 주입의 제 2 스테이지는 1.7E12cm-2의 양, 225keV의 에너지에서의 붕소가 될 수 있다. 이것은 약 2.5E17cm-3의 도핑농도를 갖는 P 바디 영역(395A)을 생산한다. 마스크층(460)은 제거된다. 주된 모듈리티와 디바이스 독립성을 유지하면서, P 바디 주입은 프로세스의 PNP의 여러 횡형 트렌치 DMOS 디바이스가 아닌 다른 디바이스의 성능을 결정하는 데에 사용되지 않는다.
도 57E에 도시된 것처럼, 포토레지스트 마스크층(462)은 증착되고, 오직 12V PMOS(309)와 12V NMOS(310)의 개구에서 포토리소그래픽하게 패터닝된다. P형 불순물, 일반적으로 붕소(본문에서는 12V P-LDD 주입으로 참조)가 12V PMOS(309)의 게이트(358E)측에서 가볍게 도핑된 드레인(LDD) 영역(363C, 363D)을 형성하기 위해 개구를 통해 주입된다. 이 주입은 2E12cm-2의 양, 60keV의 에너지에서 붕소로 수행되고, 약 1017cm-3의 도핑농도를 갖는 LDD 영역(363C, 363D)을 가져온다. 주된 모듈리티와 디바이스 독립성을 유지하면서, 12V P-LDD 주입은 12V PMOS 디바이스가 아닌 다른 디바이스의 성능을 결정하는 데에 사용되지 않는다. 마스크층(462)은 제거된다.
도 58E에 도시된 것처럼, 포토레지스트 마스크층(464)은 증착되고, 12V NMOS(310)의 개구로 포토리소그래픽하게 패터닝된다. N형 불순물, 일반적으로 인(본문에서는 12V N-LDD 주입으로 참조)이 12V NMOS(310)의 게이트(358F)측에서 가볍게 도핑된 드레인(LDD) 영역(377C, 377D)을 형성하기 위해 개구를 통해 주입된다. 주입은 또한 중요하지 않은 영역, 예를 들면 12V NMOS(310)의 바디 접첨에 인입될 수 있다. 이 주입은 2E12cm-2의 양, 80keV의 에너지에서 인으로 수행되고, 약 8E16cm-3의 도핑농도를 갖는 LDD 영역(377C, 377D)를 가져온다. 주된 모듈리티와 디바이스 독립성을 유지하면서, 12V N-LDD 주입은 12V NMOS 디바이스가 아닌 다른 디바이스의 성능을 결정하는 데에 사용되지 않는다. 마스크층(464)은 제거된다.
도 59A-59D에 도시된 것처럼, 포토레지스트 마스크층(466)이 증착되고, "5V P-LDD" 붕소 주입을 수용하는 영역을 정의하는 여러 디바이스에서의 개구로 포토리소그래픽하게 패터닝되고, 그의 주된 기능은 5V PMOS(301)의 LDD를 포함하는 여러 5V PMOS 트랜지스터에서 드리프트 또는 LDD로 기능하는 것이다. 불순물은 예를 들면 접점을 개선하고, 저항을 낮추고, 기생성을 감소시키는 등의 중요하기 않은 방법으로 다른 디바이스에서 사용될 수 있다. 예를 들면 도 59A-59D에 도시된 것과 같이, 5V P-LDD 주입은 또한 5V NMOS(302)의 P 웰 접점창, 5V NPN(305)의 베이스 접점창, 5V PNP(306)의 에미터 및 컬렉터 접점창, 및 30V 횡형 트렌치 DMOS(308)의 P 바디 접점창에서 사용된다. 이 주입은 5E12cm-2의 양, 60keV의 에너지에서 붕소로 수행되고, 약 7E16cm-3의 도핑농도를 갖는 P 형 영역을 가져온다. 주된 모듈리티와 디바이스 독립성을 유지하면서, 5V P-LDD 주입은 5V PMOS 디바이스가 아닌 다른 디바이스의 성능을 결정하는 데에 사용되지 않는다. 마스크층(466)은 제거된다.
도 60A-60D에 도시된 것처럼, 포토레지스트 마스크층(468)이 증착되고, 그의 주된 기능은 5V NMOS(302)의 LDD를 포함하는 여러 5V NMOS 트랜지스터에서 드리프트 또는 LDD로 기능하는 인 또는 비소인 "5V N-LDD"를 수용하는 영역을 정의하는 여러 디바이스에서의 개구로 포토리소그래픽하게 패터닝된다. 불순물은 예를 들면 접점을 개선하고, 저항을 낮추고, 기생성을 감소시키는 등의 중요하지 않은 방법으로 다른 디바이스에서 사용될 수 있다. 예를 들면 도 60A-60D에 도시된 것과 같이, 5V N-LDD 주입은 또한 5V PMOS(301)의 N 웰 접점창, 5V NPN(305)의 에미터 및 컬렉터 접점창, 5V PNP(306)의 베이스 접점창, 및 30V 횡형 트렌치 DMOS(308)의 소스/드레인 접점창에서 사용된다. 이 주입은 8E12cm-2의 양의 인 또는 비소로 수행될 수 있다. 인에 대해서는, 에너지는 60keV이고, 비소에 대해서는 에너지는 140keV가 될 수 있다. 이것은 약 3E17cm-3의 도핑농도를 갖는 N 형 영역을 가져온다. 마스크층(468)은 제거된다.
산화물층이 기판의 표면에 증착되고, 종래 알려진 방법을 사용하여 이온반응 에칭기(reactive ion etcher)에서 비등방으로 에칭된다. 이것은 수평 표면에서 산화물을 제거하고, 5V PMOS(301)과 5V NMOS(302)의 게이트(358A, 358B)의 수직 측벽 상에 산화물 스페이서(470), 30V 횡형 트렌치 DMOS(308)에서 필드플레이트(454)의 수직 측벽 상에 산화물 스페이서(472), 12V PMOS(309)와 12V NMOS(310)의 게이트(358E, 358F)의 수직 측벽 상에 산화물 스페이서(474)를 각각 남겨둔다. 그 결과로서 나타나는 구조는 도 61A, 61D, 및 61E에 도시된다.
도 62A-62E에 도시된 것처럼, 포토레지스트 마스크층(476)이 증착되고, 모든 디바이스에서의 개구로 포토리소그래픽하게 패터닝된다. P형 불순물은 이 개구를 통해 주입되며, 5V PMOS(301)에서는 P+ 소스/드레인 영역(364A, 364B), 5V NMOS(302)에서는 웰 접점 영역, 5V NPN(305)에서는 P+ 베이스 접점 영역(364E), 5V PNP(306)에서는 P+ 에미터 및 컬렉터 접점 영역(364F, 364G), 30V 횡형 트렌치 DMOS(308)에서는 P+ 바디 접점 영역(364I), 12V PMOS(309)에서는 P+ 소스/드레인 영역(364J, 364K), 및 12V NMOS(310)에서는 P+ 바디 접점 영역을 형성한다. 이 주입은 2E15cm-2에서 9E15cm-2의 양이지만, 일반적으로 60keV에서 5E15cm-2의 붕소 또는 BF2가 되고, 8E19cm-3의 도핑 농도를 갖는 P+ 영역을 가져온다. P+는 여러 디바이스 구조에 사용되지만, 디바이스 특성을 설정하는 데에는 미미한 효과를 갖는다. 마스크층(476)은 제거된다.
도 63A-63E에 도시된 것처럼, 포토레지스트 마스크층(478)이 증착되고, 모든 디바이스에서의 개구로 포토리소그래픽하게 패터닝된다. N형 불순물은 이 개구를 통해 주입되며, 5V PMOS(301)에서는 웰 접점 영역, 5V NMOS(302)에서는 N+ 소스/드레인 영역(378A, 378B), 5V NPN(305)에서는 N+ 에미터 및 컬렉터 영역(378E, 378F), 5V PNP(306)에서는 N+ 베이스 접점 영역, 30V 횡형 트렌치 DMOS(308)에서는 N+ 소스 및 드레인 접점 영역(378I, 378J), 12V PMOS(309)에서는 N웰 접점 영역, 및 12V NMOS(310)에서는 N+ 소스/드레인 영역(378K, 378L)을 형성한다. 이 주입은 4E15cm-2에서 9E15cm-2의 양, 40keV-80keV의 에너지에서 비소 또는 인이 될 수 있고, 8E19cm-3의 도핑 농도를 갖는 N+ 영역을 낳는다. N+는 여러 디바이스 구조에 사용되지만, 디바이스 특성을 설정하는 데에는 미미한 효과를 갖는다. 마스크층(478)은 제거된다.
도 64A-64E에 도시된 것처럼, 층간 유전체(480)는 기판(350)의 표면 전체 걸쳐 증착된다. 층간 유전체는 BPSG 또는 다른 글래시이고, CVD 또는 2000A-7000A의 두께로 스핀 코팅함으로써 증착될 수 있다. 포토레지스트 마스크층(482)은 층간 유전체(480) 상에 증착되고, 전기적 접촉이 기판에 형성되는 개구로 리소그래픽하게 패터닝된다. 층간 유전체는 마스크층(482)의 개구를 통해 에칭되고, 마스크층(482)은 제거된다.
도 65A-65E에 도시된 것처럼, 포토레지스트 마스크층(484)이 증착되고, 모든 층간 유전체(480)의 어느 개구위의 개구를 통해 포토리소그래픽하게 패터닝된다. N형 불순물은 마스크층(484)의 개구를 통해 주입되어 "N-플러그" 영역을 형성한다. N-플러그 영역은 두껍게 도핑되고, 나중에 증착될 금속층과 기판(350)의 N형 영역 사이의 저항의 접촉을 개선시킨다. N 형 불순물은 미리 형성된 N+ 영역으로 들어가기 때문에, N플러그 영역은 도 18A, 18B 또는 65A-65E에서 도시되지 않음을 주의하라. N플러그 주입은 6E19cm-2의 양, 30keV의 에너지에서 비소 또는 인이 될 수 있고, 퇴화한 도핑의 근방의 얕은 N플러그 영역을 낳는다. 마스크층(484)은 제거된다.
도 66A-66E에 도시된 것처럼, P형 불순물은 층간 유전체(480)의 개구를 통해 주입되어 "P-플러그" 영역을 형성한다. P-플러그 영역은 두껍게 도핑되고, 나중에 증착될 금속층과 기판(350)의 P형 영역 사이의 저항의 접촉을 개선시킨다. P플러그 주입은 6E15cm-2의 양, 40keV의 에너지에서 붕소가 될 수 있고, 매우 얕은 근방의 퇴화한 도핑층을 갖는 P 플러그 영역을 낳는다. 붕소 P플러그 도핑은 N 플러그 주입을 카운터도핑(counterdope)하기에 충분하지 않고, 따라서 그것을 P+ 영역에 한정시키는 마스크층(484)를 필요로하지 않는다.
마지막으로 도 67A-67E에 도시된 것처럼, 금속층(486)은 층간 유전체(480)의 탑표면에 증착되고, 층간 유전체(480)의 개구를 채우고, 기판(350)의 기저 영역과의 전기적 접촉을 형성한다. 금속층(486)은 5000A의 두께로 스퍼터링하거나 함께 기화(co-evaporation)시킴으로써 증착된 Al/Si/Cu가 될 수 있다. 그런 다음 포토레지스트 마스크층(도시되지 않음)은 금속층(486)에 증착되고, 개구를 형성하도록 패터닝된다. 금속층(486)은 마스크층의 개구를 통해 에칭되어 기판(350)에 형성된 다른 디바이스의 단말들과 전기적으로 접촉하는 금속층(486)의 일부를 분리한다. 그런 다음 마스크층이 제거된다.
연속된 프로세스단계는 글래스 상의 스핀, 글래스의 선택적인 에치백 또는 CMP 평탄화(planarization)와 같은 다른 층간 유전체의 증착을 포함하는 다층 금속 IC프로세스에 포함된 공통 단계를 포함하고, 포토마스킹 단계(마스크를 통해) 및 에치, 텅스텐 증착, 텅스텐 에치백 또는 CMP 평탄화가 뒤에 이어진다. 제 2 금속층은 금속층(486)의 두께보다 더 두꺼운 두께, 예를 들면 7000A로 Al-Cu를 스퍼터링함으로써 그 다음에 증착되고, 제 2 금속층의 포토 마스킹과 드라이 에칭이 뒤에 이어진다.
유사하게, 선택적인 제 3 금속층 프로세스는 글래스 상의 스핀, 글래스의 CMP 평탄화와 같은 제 2 층간 유전체의 증착을 포함하는 다층 금속 IC프로세스에 포함된 공통 단계를 포함하고, 포토마스킹 단계(2 마스크를 통해) 및 에치, 텅스텐 증착, 텅스텐 에치백 또는 CMP 평탄화가 뒤에 이어진다. 그런 다음 제 3 금속층은 일반적으로 1㎛ 보다 더 큰 두께(4㎛의 두께)로 Al-Cu를 스퍼터링함으로써 증착되고, 제 3 금속층의 포토 마스킹과 드라이 에칭이 뒤에 이어진다.
마지막 단계는 1000A-5000A의 두께로 SiN(질화 실리콘)와 같은 보호막(passivation) 소자의 CVD 증착을 포함하고, 결합 패드 영역을 개방하기 위해 보호막(패드) 마스킹 동작이 이어진다.
이것은 5V PMOS(301), 5V NMOS(302), 5V NPN(305), 5V PNP(306), 30V 횡형 트렌치 DMOS(308), 12V PMOS(309), 및 12V NMOS(310)의 제조를 완료한다. 약술한 추가적인 층간 유전체와 금속층이 이 디바이스들과 접촉을 촉진하고 그러한 연결의 상호 연결의 저항을 감소시키기 위해 상기 구조물에 걸쳐서 증착될수 있음을 이해할 것이다.
전술한 실시예는 예시일 뿐 그에 한정되는 것은 아니다. 본 발명의 넓은 원리에 따라서 많은 다른 실시예가 존재함이 당업자에게는 명백할 것이다.
[참조 문헌]
본 출원은 각각 전체가 참조문헌으로서 여기에 첨부된 2002년 8월 14일 출원된 미국특허출원 제10/218,668호 및 2002년 8월 14일 출원된 미국특허출원 제10/218,678호와 관련된다.

Claims (64)

  1. 에피택셜층을 포함하지 않는 제 1 도전형의 반도체 기판에 형성되고, 트렌치-게이트 MOSFET를 포함하는 반도체 디바이스군에 있어서,
    상기 트렌치-게이트 MOSFET는,
    상기 기판의 표면에 형성된 적어도 4개의 트렌치와,
    상기 4 개의 트렌치 각각의 기저에 인접하고, 제 2 도전형을 갖는 층을 포함하고,
    상기 트렌치 각각에는 유전층에 의해 상기 반도체 기판으로부터 격리되는 도전성 게이트 물질이 배치되고,
    제 1 트렌치는 제 1 메사에 의해 제 2 트렌치로부터 격리되고, 상기 제 2 트렌치는 제 2 메사에 의해 제 3 트렌치로부터 격리되고, 상기 제 3 트렌치는 제 3 메사에 의해 제 4 트렌치로부터 격리되며,
    상기 제 2 메사는,
    상기 기판의 표면에 인접하고, 상기 제 2 메사를 완전히 가로질러 연장하며, 상기 제 2 도전형의 제 1 도핑농도를 가지고, 상기 제 1 도전형에 반대인 제 2 도전형을 갖는 소스영역과,
    상기 소스영역에 인접하고 상기 제 2 메사를 완전히 가로질러 연장하는 상기 제 1 도전형의 바디영역과,
    상기 바디영역에 인접하고 상기 제 2 메사를 완전히 가로질러 연장하며, 상기 제 2 도전형의 제 2 도핑농도를 갖는 고전압 드리프트영역을 포함하고,
    상기 제 1 및 제 3 메사 각각은,
    상기 기판의 표면에 인접하고, 상기 제 1 및 제 3 메사 각각을 완전히 가로질러 연장하며, 상기 제 2 도전형의 제 3 도핑농도를 가지고, 상기 제 2 도전성을 갖는 드레인영역과,
    상기 드레인영역에 인접하고, 상기 제 1 및 제 3 메사 각각을 완전히 가로질러 연장하며, 상기 제 2 도전형의 제 4 도핑농도를 갖는 웰을 포함하며,
    상기 제 1 도핑농도는 상기 제 2 도핑농도보다 크고 상기 제 3 도핑 농도는 상기 제 4 도핑농도보다 큰 것을 특징으로 하는 반도체 디바이스군.
  2. 제 1 항에 있어서,
    상기 반도체군 디바이스 군은 PMOS와 NMOS를 포함하는 CMOS 쌍을 추가로 포함하고,
    상기 PMOS는,
    필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 브레이크다운 전압을 갖는 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 1 게이트와,
    상기 제 1 게이트 한 측면에서 상기 기판 표면에 배치된 P형 소스영역과,
    상기 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판 표면에 배치된 P형 드레인영역을 포함하고,
    상기 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 브레이크다운 전압을 갖는 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 2 게이트와,
    상기 제 2 게이트 한 측면에서 상기 기판 표면에 배치된 N형 소스영역과,
    상기 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판 표면에 배치된 N형 드레인영역을 포함하는 것을 특징으로 하는 반도체 디바이스군.
  3. 제 2 항에 있어서,
    상기 N웰과 P웰의 하부에 위치하는 상기 제 2 도전형의 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스군.
  4. 제 1 항에 있어서,
    상기 N웰의 상기 상대적으로 얕은 부분들 각각에 있는 상대적으로 강하게 도핑된 N형 영역과,
    상기 P웰의 상기 상대적으로 얕은 부분들 각각에 있는 상대적으로 강하게 도핑된 P형 영역을 추가로 포함하고,
    상기 P형 드레인 영역은 상기 P형 소스영역보다 상기 제 1 게이트로부터 더 멀리 이격되고,
    상기 N형 드레인 영역은 상기 N형 소스영역보다 상기 제 2 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스군.
  5. 제 4 항에 있어서,
    상기 N웰 및 P웰의 하부에 위치하고 상기 제 2 도전형을 갖는 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스군.
  6. 제 1 항에 있어서,
    상기 반도체 디바이스 군은 제 1 PMOS와 제 1 NMOS를 구비하는 제 1 CMOS 쌍과, 제 2 PMOS와 제 2 NMOS를 구비하는 제 2 CMOS 쌍을 추가로 포함하고,
    상기 제 1 PMOS는,
    필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 1 브레이크다운 전압을 갖는 제 1 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 1 게이트와,
    상기 제 1 게이트 한 측면에서 상기 기판 표면에 배치된 제 1 P형 소스영역과,
    상기 제 1 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 1 P형 드레인영역을 포함하고,
    상기 제 1 NMOS는,
    상기 산화물층의 하부에 위치하고 상대적으로 얕은 측면부와, 상기 필드 산화물층의 제 2 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 1 브레이크다운 전압을 갖는 제 1 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 2 게이트와,
    상기 제 2 게이트 한 측면에서 상기 기판 표면에 배치된 제 1 N형 소스영역과,
    상기 제 1 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 1 N형 드레인영역을 포함하고,
    상기 제 2 PMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 3 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 2 브레이크다운 전압을 갖는 제 2 N웰과,
    제 3 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 3 게이트와,
    상기 제 3 게이트 한 측면에서 상기 기판 표면에 배치된 제 2 P형 소스영역과,
    상기 제 2 P형 소스영역으로부터 상기 제 3 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 2 P형 드레인영역을 포함하고,
    상기 제 2 N웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 N형 영역을 포함하고, 상기 제 2 브레이크다운 전압은 상기 제 1 브레이크다운 전압보다 더 크며, 상기 제 2 P형 드레인영역은 상기 제 2 P형 소스영역보다 상기 제 3 게이트로부터 더 멀리 이격되고,
    상기 제 2 NMOS는,
    상기 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 4 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 2 브레이크다운 전압을 갖는 제 2 P웰과,
    제 4 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 4 게이트와,
    상기 제 4 게이트 한 측면에서 상기 기판 표면에 배치된 제 2 N형 소스영역과,
    상기 제 2 N형 소스영역으로부터 상기 제 4 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 2 N형 드레인영역을 포함하고,
    상기 제 2 P웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 P형 영역을 포함하고,
    상기 제 2 N형 드레인영역은 상기 제 2 N형 소스영역보다 상기 제 4 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스군.
  7. 제 6 항에 있어서,
    상기 제 1 및 제 2 N웰과 상기 제 1 및 제 2 P웰의 하부에 위치하고 상기 제 2 도전형을 갖는 절연층을 포함하는 것을 특징으로 하는 반도체 디바이스군.
  8. 제 1 항에 있어서,
    상기 반도체 디바이스 군은
    상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여, 상기 기판의 절연된 포켓을 둘러싸는, N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을
    구비하는 NPN 트랜지스터를 추가로 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하는 것을 특징으로 하는 반도체 디바이스군.
  9. 제 1 항에 있어서,
    상기 반도체 디바이스 군은 PNP 트랜지스터를 추가로 포함하고,
    상기 PNP 트랜지스터는 상기 기판의 절연된 포켓에 형성되고,
    상기 절연된 포켓은 N웰과 N층으로 형성되고,
    상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스군.
  10. 제 1 항에 있어서,
    상기 반도체 디바이스군은 NPN 트랜지스터와 PNP 트랜지스터를 추가로 포함하고,
    상기 NPN 트랜지스터는,
    상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여, 상기 기판의 절연된 포켓을 둘러싸는, N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하며,
    상기 PNP 트랜지스터는 상기 기판의 절연된 포켓 내에 형성되고, 상기 절연된 포켓은 N웰과 N층에 의해 형성되고, 상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스군.
  11. 에피택셜층을 포함하지 않는 제 1 도전형의 반도체 기판에 형성되고, 트렌치-게이트 MOSFET를 포함하는 반도체 디바이스 군에 있어서,
    상기 트렌치-게이트 MOSFET는,
    상기 기판의 표면에 형성된 적어도 4개의 트렌치와,
    제 1 및 제 2 트렌치의 각 기저와 고전압 드리프트영역에 인접하고 제 2 도전형을 갖는 제 1 층과,
    제 3 및 제 4 트렌치의 각 기저와 상기 고전압 드리프트영역에 인접하고 제 2 도전형을 갖는 제 2 층을 포함하고,
    상기 제 1층은 상기 제 2층과 이격되고,
    상기 트렌치 각각에는 도전성 게이트 물질이 배치되고,
    각 트렌치 내의 상기 게이트 물질은 유전층에 의해 상기 반도체 기판으로부터 격리되고, 상기 제 1 트렌치는 제 1 메사에 의해 제 2 트렌치로부터 격리되고, 상기 제 2 트렌치는 제 2 메사에 의해 제 3 트렌치로부터 격리되고, 상기 제 3 트렌치는 제 3 메사에 의해 제 4 트렌치로부터 격리되며,
    상기 제 2 메사는,
    상기 기판의 표면에 인접하고, 상기 제 2 메사를 완전히 가로질러 연장하고, 상기 제 2 도전형의 제 1 도핑농도를 가지고, 상기 제 1 도전형에 반대인 제 2 도전형을 갖는 소스영역과,
    상기 소스영역에 인접하고 상기 제 2 메사를 완전히 가로질러 연장하는 상기 제 1 도전형의 바디영역과,
    상기 바디영역에 인접하고, 상기 제 2 메사를 완전히 가로질러 연장하고, 상기 제 2 도전형의 제 2 도핑농도를 갖는 고전압 드리프트영역을 포함하고,
    상기 제 1 및 제 3 메사 각각은,
    상기 기판의 표면에 인접하고, 상기 제 1 및 제 3 메사 각각을 완전히 가로질러 연장하고, 상기 제 2 도전형의 제 3 도핑농도를 가지고, 상기 제 2 도전성을 갖는 드레인영역과,
    상기 드레인영역에 인접하고, 상기 제 1 및 제 3 메사 각각을 완전히 가로질러 연장하고, 상기 제 2 도전형의 제 4 도핑농도를 갖는 웰을 포함하며,
    상기 제 1 도핑농도는 상기 제 2 도핑농도보다 크고 상기 제 3 도핑 농도는 상기 제 4 도핑농도보다 큰 것을 특징으로 하는 반도체 디바이스군.
  12. 제 11 항에 있어서,
    싱기 반도체 디바이스 군은 PMOS와 NMOS를 구비하는 CMOS 쌍을 추가로 포함하고,
    상기 PMOS는,
    필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 브레이크다운 전압을 갖는 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 1 게이트와,
    상기 제 1 게이트 한 측면에서 상기 기판 표면에 배치된 P형 소스영역과,
    상기 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판 표면에 배치된 P형 드레인영역을 포함하고,
    상기 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 브레이크다운 전압을 갖는 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 2 게이트와,
    상기 제 2 게이트 한 측면에서 상기 기판 표면에 배치된 N형 소스영역과,
    상기 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판 표면에 배치된 N형 드레인영역을 포함하는 것을 특징으로 하는 반도체 디바이스군.
  13. 제 12 항에 있어서,
    상기 N웰 및 P웰의 하부에 있고 상기 제 2 도전형을 갖는 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스군.
  14. 제 11 항에 있어서,
    상기 N웰의 상기 상대적으로 얕은 부분들 각각에서 상대적으로 강하게 도핑된 N형 영역과,
    상기 P웰의 상기 상대적으로 얕은 부분들 각각에서 상대적으로 강하게 도핑된 P형 영역을 추가로 포함하고,
    상기 P형 드레인 영역은 상기 P형 소스영역보다 상기 제 1 게이트로부터 더 멀리 이격되고,
    상기 N형 드레인 영역은 상기 N형 소스영역보다 상기 제 2 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스군.
  15. 제 14 항에 있어서,
    상기 N웰 및 P웰의 하부에 있고 상기 제 2 도전형을 갖는 절연층을 포함하는 것을 특징으로 하는 반도체 디바이스군.
  16. 제 11 항에 있어서,
    상기 반도체 디바이스 군은 제 1 PMOS와 제 1 NMOS를 구비하는 제 1 CMOS 쌍과, 제 2 PMOS와 제 2 NMOS를 구비하는 제 2 CMOS 쌍을 추가로 포함하고,
    상기 제 1 PMOS는,
    필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 1 브레이크다운 전압을 갖는 제 1 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 1 게이트와,
    상기 제 1 게이트 한 측면에서 상기 기판 표면에 배치된 제 1 P형 소스영역과,
    상기 제 1 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 1 P형 드레인영역을 포함하고,
    상기 제 1 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 1 브레이크다운 전압을 갖는 제 1 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 2 게이트와,
    상기 제 2 게이트 한 측면에서 상기 기판 표면에 배치된 제 1 N형 소스영역과,
    상기 제 1 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 1 N형 드레인영역을 포함하고,
    상기 제 2 PMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 3 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 2 브레이크다운 전압을 갖는 제 2 N웰과,
    제 3 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 3 게이트와,
    상기 제 3 게이트 한 측면에서 상기 기판 표면에 배치된 제 2 P형 소스영역과,
    상기 제 2 P형 소스영역으로부터 상기 제 3 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 2 P형 드레인영역을 포함하고,
    상기 제 2 N웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 N형 영역을 포함하고, 상기 제 2 브레이크다운 전압은 상기 제 1 브레이크다운 전압보다 더 크고,
    상기 제 2 P형 드레인영역은 상기 제 2 P형 소스영역보다 상기 제 3 게이트로부터 더 멀리 이격되며,
    상기 제 2 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 4 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 2 브레이크다운 전압을 갖는 제 2 P웰과,
    제 4 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 4 게이트와,
    상기 제 4 게이트 한 측면에서 상기 기판 표면에 배치된 제 2 N형 소스영역과,
    상기 제 2 N형 소스영역으로부터 상기 제 4 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 2 N형 드레인영역을 포함하고,
    상기 제 2 P웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 P형 영역을 포함하고,
    상기 제 2 N형 드레인영역은 상기 제 2 N형 소스영역보다 상기 제 4 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스군ㄴ.
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 N웰과 상기 제 1 및 제 2 P웰의 하부에 있고 상기 제 2 도전형을 갖는 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스군.
  18. 제 11 항에 있어서,
    상기 반도체 디바이스 군은
    상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여, 상기 기판의 절연된 포켓을 둘러싸는, N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을
    구비하는 NPN 트랜지스터를 추가로 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하는 것을 특징으로 하는 반도체 디바이스군.
  19. 제 11 항에 있어서,
    상기 반도체 디바이스 군은 상기 기판의 절연된 포켓에 형성되는 PNP 트랜지스터를 추가로 포함하고,
    상기 절연된 포켓은 N웰과 N층으로 형성되고,
    상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스군.
  20. 제 11 항에 있어서,
    상기 반도체 디바이스 군은
    NPN 트랜지스터와 PNP 트랜지스터를 추가로 포함하고,
    상기 NPN 트랜지스터는,
    상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여, 상기 기판의 절연된 포켓을 둘러싸는 N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하며,
    상기 PNP 트랜지스터는 상기 기판의 절연된 포켓 내에 형성되고,
    상기 절연된 포켓은 N웰과 N층에 의해 형성되고, 상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스.
  21. 에피택셜층을 포함하지 않는 1 도전형의 반도체 기판에 형성되고, 트렌치-게이트 MOSFET를 포함하는 반도체 디바이스군에 있어서,
    상기 트렌치-게이트 MOSFET는,
    상기 기판의 표면에 형성된 적어도 4개의 트렌치와,
    상기 4개의 트렌치 각각의 기저에 인접하고 제 2 도전형을 갖는 층을 포함하고,
    상기 트렌치들 각각에는 도전성 게이트 물질이 배치되고,
    각 트렌치 내의 상기 게이트 물질은 유전층에 의해 상기 반도체 기판으로부터 격리되고, 제 1 트렌치는 제 1 메사에 의해 제 2 트렌치로부터 격리되고, 상기 제 2 트렌치는 제 2 메사에 의해 제 3 트렌치로부터 격리되고, 상기 제 3 트렌치는 제 3 메사에 의해 제 4 트렌치로부터 격리되며,
    상기 제 1 메사는,
    상기 기판의 표면에 인접하고, 상기 제 1 메사를 완전히 가로질러 연장하고, 상기 제 2 도전형의 제 1 도핑농도를 가지고, 상기 제 1 도전형에 반대인 제 2 도전형의 드레인영역과,
    상기 드레인영역에 인접하고, 상기 제 1 메사를 완전히 가로질러 연장하고, 상기 제 2 도전형의 제 2 도핑농도를 가지는 상기 제 2 도전형의 웰을 포함하고,
    상기 제 2 및 제 3 메사 각각은,
    상기 기판의 표면에 인접하고, 상기 제 2 및 제 3 메사 각각을 완전히 가로질러 연장하고, 상기 제 2 도전형의 제 3 도핑농도를 갖는 상기 제 2 도전형의 소스영역과,
    상기 소스영역에 인접하고, 상기 제 2 및 제 3 메사 각각을 완전히 가로질러 연장하는 상기 제 1 도전형의 바디영역과,
    상기 바디영역에 인접하고, 상기 제 2 및 제 3 메사 각각을 완전히 가로질러 연장하고, 상기 제 2 도전형의 제 4 도핑농도를 갖는 고전압 드리프트영역을 포함하며,
    상기 제 1 도핑농도는 상기 제 2 도핑농도보다 크고 상기 제 3 도핑 농도는 상기 제 4 도핑농도보다 큰 것을 특징으로 하는 반도체 디바이스군.
  22. 제 21 항에 있어서,
    상기 반도체 디바이스 군은 PMOS와 NMOS를 구비하는 CMOS 쌍을 추가로 포함하고,
    상기 PMOS는,
    필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 브레이크다운 전압을 갖는 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 1 게이트와,
    상기 제 1 게이트 한 측면에서 상기 기판 표면에 배치된 P형 소스영역과,
    상기 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판 표면에 배치된 P형 드레인영역을 포함하고,
    상기 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 브레이크다운 전압을 갖는 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 2 게이트와,
    상기 제 2 게이트 한 측면에서 상기 기판 표면에 배치된 N형 소스영역과,
    상기 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판 표면에 배치된 N형 드레인영역을 포함하는 것을 특징으로 하는 반도체 디바이스군.
  23. 제 22 항에 있어서,
    상기 N웰 및 P웰의 하부에 있고 상기 제 2 도전형을 갖는 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스군.
  24. 제 21 항에 있어서,
    상기 반도체 디바이스 군은,
    상기 N웰의 상기 상대적으로 얕은 부분들 각각에서 상대적으로 강하게 도핑된 N형 영역과,
    상기 P웰의 상기 상대적으로 얕은 부분들 각각에서 상대적으로 강하게 도핑된 P형 영역을 추가로 포함하고,
    상기 P형 드레인 영역은 상기 P형 소스영역보다 상기 제 1 게이트로부터 더 멀리 이격되고,
    상기 N형 드레인 영역은 상기 N형 소스영역보다 상기 제 2 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스군.
  25. 제 24 항에 있어서,
    상기 N웰 및 P웰의 하부에 있고 상기 제 2 도전형을 갖는 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스군.
  26. 제 21 항에 있어서,
    상기 반도체 디바이스 군은
    제 1 PMOS와 제 1 NMOS를 구비하는 제 1 CMOS 쌍과, 제 2 PMOS와 제 2 NMOS를 구비하는 제 2 CMOS 쌍을 추가로 포함하고,
    상기 제 1 PMOS는,
    필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 1 브레이크다운 전압을 갖는 제 1 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 1 게이트와,
    상기 제 1 게이트의 한 측면에서 상기 기판 표면에 배치된 제 1 P형 소스영역과,
    상기 제 1 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 1 P형 드레인영역을 포함하고,
    상기 제 1 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 1 브레이크다운 전압을 갖는 제 1 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 2 게이트와,
    상기 제 2 게이트의 한 측면에서 상기 기판 표면에 배치된 제 1 N형 소스영역과,
    상기 제 1 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 1 N형 드레인영역을 포함하고,
    상기 제 2 PMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 3 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 2 브레이크다운 전압을 갖는 제 2 N웰과,
    제 3 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 3 게이트와,
    상기 제 3 게이트의 한 측면에서 상기 기판 표면에 배치된 제 2 P형 소스영역과,
    상기 제 2 P형 소스영역으로부터 상기 제 3 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 2 P형 드레인영역을 포함하고,
    상기 제 2 N웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 N형 영역을 포함하고, 상기 제 2 브레이크다운 전압은 상기 제 1 브레이크다운 전압보다 더 크고,
    상기 제 2 P형 드레인영역은 상기 제 2 P형 소스영역보다 상기 제 3 게이트로부터 더 멀리 떨어지며,
    상기 제 2 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 4 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 2 브레이크다운 전압을 갖는 제 2 P웰과,
    제 4 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 4 게이트와,
    상기 제 4 게이트의 한 측면에서 상기 기판 표면에 배치된 제 2 N형 소스영역과,
    상기 제 2 N형 소스영역으로부터 상기 제 4 게이트의 반대 측면에서 상기 기판 표면에 배치된 제 2 N형 드레인영역을 포함하고,
    상기 제 2 P웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 P형 영역을 포함하고,
    상기 제 2 N형 드레인영역은 상기 제 2 N형 소스영역보다 상기 제 4 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스군.
  27. 제 26 항에 있어서,
    상기 제 1 및 제 2 N웰과 상기 제 1 및 제 2 P웰의 하부에 있고 상기 제 2 도전형을 갖는 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스군.
  28. 제 21 항에 있어서,
    상기 반도체 디바이스 군은,
    상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여, 상기 기판의 절연된 포켓을 둘러싸는, N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을
    구비하는 NPN 트랜지스터를 추가로 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하는 것을 특징으로 하는 반도체 디바이스군.
  29. 제 21 항에 있어서,
    상기 반도체 디바이스 군은 PNP 트랜지스터를 추가로 포함하고,
    상기 PNP 트랜지스터는 상기 기판의 절연된 포켓에 형성되고,
    상기 절연된 포켓은 N웰과 N층으로 형성되고,
    상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스군.
  30. 제 21 항에 있어서,
    상기 반도체 디바이스 군은
    NPN 트랜지스터와 PNP 트랜지스터를 추가로 포함하고,
    상기 NPN 트랜지스터는,
    상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여, 상기 기판의 절연된 포켓을 둘러싸는, N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하며,
    상기 PNP 트랜지스터는 상기 기판의 절연된 포켓 내에 형성되고,
    상기 절연된 포켓은 N웰과 N층에 의해 형성되고, 상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스군.
  31. 에피택셜층을 포함하지 않는 제 1 도전형의 반도체 기판에 형성되고, 횡형 DMOS를 포함하는 반도체 디바이스군에 있어서,
    상기 기판의 표면에 배치되어 있고 상기 제 1 도전형에 반대인 제 2 도전형을 갖는 소스영역과,
    상기 기판의 표면에 인접한 채널영역을 포함하고 상기 제 1 도전형을 갖는 바디와,
    상기 기판의 표면에 배치되어 있고 상기 제 2 도전형을 갖는 드레인영역과,
    상기 기판의 표면에 형성되고 상기 소스영역과 드레인영역 사이에 개재된 필드 산화물층과,
    상기 드레인영역과 채널영역에 인접하고 상기 필드 산화물층 아래에서 연장하며, 상기 드레인영역보다 더 약하게 도핑되어 있는, 상기 제 2 도전형의 드리프트영역과,
    상기 게이트 산화물층에 의해 상기 채널영역으로부터 격리되고 채널의 상부에 있는 제 1 부분과, 상기 필드 산화물층의 상부에 있는 제 2 부분을 가지는 게이트를 포함하고,
    상기 소스영역은 상기 바디 내에 형성된 것을 특징으로 하는 반도체 디바이스군.
  32. 제 31 항에 있어서,
    상기 반도체 디바이스 군은 PMOS와 NMOS를 구비하는 CMOS 쌍을 추가로 포함하고,
    상기 PMOS는,
    필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 브레이크다운 전압을 갖는 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 1 게이트와,
    상기 제 1 게이트 한 측면에서 상기 기판 표면에 배치된 P형 소스영역과,
    상기 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판의 표면에 배치된 P형 드레인영역을 포함하고,
    상기 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 브레이크다운 전압을 갖는 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 2 게이트와,
    상기 제 2 게이트 한 측면에서 상기 기판 표면에 배치된 N형 소스영역과,
    상기 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판의 표면에 배치된 N형 드레인영역을 포함하는 것을 특징으로 하는 반도체 디바이스군.
  33. 제 32 항에 있어서,
    상기 N웰 및 P웰의 하부에 있고 상기 제 2 도전형을 갖는 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스군.
  34. 제 31 항에 있어서,
    상기 반도체 디바이스 군은 상기 N웰의 상기 상대적으로 얕은 부분들 각각에서 상대적으로 강하게 도핑된 N형 영역과,
    상기 P웰의 상기 상대적으로 얕은 부분들 각각에서 상대적으로 강하게 도핑된 P형 영역을 추가로 포함하고,
    상기 P형 드레인 영역은 상기 P형 소스영역보다 상기 제 1 게이트로부터 더 멀리 이격되고,
    상기 N형 드레인 영역은 상기 N형 소스영역보다 상기 제 2 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스군.
  35. 제 34 항에 있어서,
    상기 N웰 및 P웰의 하부에 있고 상기 제 2 도전형을 갖는 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스군.
  36. 제 31 항에 있어서,
    상기 반도체 디바이스 군은 제 1 PMOS와 제 1 NMOS를 구비하는 제 1 CMOS 쌍과, 제 2 PMOS와 제 2 NMOS를 구비하는 제 2 CMOS 쌍을 추가로 포함하고,
    상기 제 1 PMOS는,
    필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 1 브레이크다운 전압을 갖는 제 1 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 1 게이트와,
    상기 제 1 게이트의 한 측면에서 상기 기판의 표면에 배치된 제 1 P형 소스영역과,
    상기 제 1 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판의 표면에 배치된 제 1 P형 드레인영역을 포함하고,
    상기 제 1 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 1 브레이크다운 전압을 갖는 제 1 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 2 게이트와,
    상기 제 2 게이트의 한 측면에서 상기 기판의 표면에 배치된 제 1 N형 소스영역과,
    상기 제 1 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판의 표면에 배치된 제 1 N형 드레인영역을 포함하고,
    상기 제 2 PMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 3 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 2 브레이크다운 전압을 갖는 제 2 N웰과,
    제 3 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 3 게이트와,
    상기 제 3 게이트의 한 측면에서 상기 기판 표면에 배치된 제 2 P형 소스영역과,
    상기 제 2 P형 소스영역으로부터 상기 제 3 게이트의 반대 측면에서 상기 기판의 표면에 배치된 제 2 P형 드레인영역을 포함하고,
    상기 제 2 N웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 N형 영역을 포함하고, 상기 제 2 브레이크다운 전압은 상기 제 1 브레이크다운 전압보다 더 크고,
    상기 제 2 P형 드레인영역은 상기 제 2 P형 소스영역보다 상기 제 3 게이트로부터 더 멀리 이격되며,
    상기 제 2 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 4 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 2 브레이크다운 전압을 갖는 제 2 P웰과,
    제 4 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 4 게이트와,
    상기 제 4 게이트의 한 측면에서 상기 기판의 표면에 배치된 제 2 N형 소스영역과,
    상기 제 2 N형 소스영역으로부터 상기 제 4 게이트의 반대 측면에서 상기 기판의 표면에 배치된 제 2 N형 드레인영역을 포함하고,
    상기 제 2 P웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 P형 영역을 포함하고,
    상기 제 2 N형 드레인영역은 상기 제 2 N형 소스영역보다 상기 제 4 게이트로부터 더 멀리 이격된 것을 특징으로 하는 반도체 디바이스군.
  37. 제 36 항에 있어서,
    상기 제 1 및 제 2 N웰과 상기 제 1 및 제 2 P웰의 하부에 있고 상기 제 2 도전형을 갖는 절연층을 구비하는 것을 특징으로 하는 반도체 디바이스.
  38. 제 31 항에 있어서,
    상기 반도체 디바이스 군은 상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여, 상기 기판의 절연된 포켓을 둘러싸는 N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을
    구비하는 NPN 트랜지스터를 추가로 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하는 것을 특징으로 하는 반도체 디바이스군.
  39. 제 38 항에 있어서,
    상기 반도체 디바이스 군은 PNP 트랜지스터를 추가로 포함하고,
    상기 PNP 트랜지스터는 상기 기판의 절연된 포켓에 형성되고,
    상기 절연된 포켓은 N웰과 N층으로 형성되고,
    상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스군.
  40. 제 31 항에 있어서,
    상기 반도체 디바이스 군은 NPN 트랜지스터와 PNP 트랜지스터를 추가로 포함하고,
    상기 NPN 트랜지스터는,
    상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여, 상기 기판의 절연된 포켓을 둘러싸는, N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하며,
    상기 PNP 트랜지스터는 상기 기판의 절연된 포켓 내에 형성되고,
    상기 절연된 포켓은 N웰과 N층에 의해 형성되고, 상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스군.
  41. 에피택셜층을 포함하지 않는 제 1 도전형의 반도체 기판에 형성되고, 제 1 PMOS와 제 1 NMOS를 구비하는 제 1 CMOS 쌍과, 제 2 PMOS와 제 2 NMOS를 구비하는 제 2 CMOS 쌍과, NPN 트랜지스터와, PNP 트랜지스터를 포함하는 반도체 디바이스에 있어서,
    상기 제 1 PMOS는,
    필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 1 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 1 브레이크다운 전압을 갖는 제 1 N웰과,
    제 1 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 1 게이트와,
    상기 제 1 게이트의 한 측면에서 상기 기판의 표면에 배치된 제 1 P형 소스영역과,
    상기 제 1 P형 소스영역으로부터 상기 제 1 게이트의 반대 측면에서 상기 기판의 표면에 배치된 제 1 P형 드레인영역을 포함하고,
    상기 제 1 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 2 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 1 브레이크다운 전압을 갖는 제 1 P웰과,
    제 2 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 2 게이트와,
    상기 제 2 게이트의 한 측면에서 상기 기판의 표면에 배치된 제 1 N형 소스영역과,
    상기 제 1 N형 소스영역으로부터 상기 제 2 게이트의 반대 측면에서 상기 기판의 표면에 배치된 제 1 N형 드레인영역을 포함하고,
    상기 제 2 PMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 3 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 제 2 브레이크다운 전압을 갖는 제 2 N웰과,
    제 3 게이트 산화물층에 의해 상기 기판으로부터 격리되는 제 3 게이트와,
    상기 제 3 게이트의 한 측면에서 상기 기판 표면에 배치된 제 2 P형 소스영역과,
    상기 제 2 P형 소스영역으로부터 상기 제 3 게이트의 반대 측면에서 상기 기판의 표면에 배치된 제 2 P형 드레인영역을 포함하고,
    상기 제 2 N웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 N형 영역을 포함하고, 상기 제 2 브레이크다운 전압은 상기 제 1 브레이크다운 전압보다 더 크고,
    상기 제 2 P형 드레인영역은 상기 제 2 P형 소스영역보다 상기 제 3 게이트로부터 더 멀리 이격되며,
    상기 제 2 NMOS는,
    상기 필드 산화물층의 하부에 위치하고 상대적으로 얕은 측면부들과, 상기 필드 산화물층의 제 4 개구 하부에 위치하고 상대적으로 깊은 중앙부를 가지며, 상기 제 2 브레이크다운 전압을 갖는 제 2 P웰과,
    제 4 게이트 산화물층에 의해 상기 기판으로부터 격리된 제 4 게이트와,
    상기 제 4 게이트의 한 측면에서 상기 기판의 표면에 배치된 제 2 N형 소스영역과,
    상기 제 2 N형 소스영역으로부터 상기 제 4 게이트의 반대 측면에서 상기 기판의 표면에 배치된 제 2 N형 드레인영역을 포함하고,
    상기 제 2 P웰의 상기 상대적으로 얕은 측면부들 각각은 상대적으로 강하게 도핑된 P형 영역을 포함하고,
    상기 제 2 N형 드레인영역은 상기 제 2 N형 소스영역보다 상기 제 4 게이트로부터 더 멀리 이격되고,
    상기 NPN 트랜지스터는,
    상기 기판의 표면으로부터 하방으로 연장하고, N형 도전성을 갖는 층과 병합하여, 상기 기판의 절연된 포켓을 둘러싸는, N형 도전성을 갖는 환형의 웰을 포함하는 N형 컬렉터영역과,
    상기 절연된 포켓 내의 P형 베이스영역과,
    상기 절연된 포켓 내의 N형 에미터영역을
    구비하는 NPN 트랜지스터를 추가로 포함하고,
    상기 베이스 및 에미터 영역 각각은 상기 기판의 표면에 도달하고, 상기 P형 베이스영역은 상기 N형 에미터영역과 PN접합을 형성하고,
    상기 PNP 트랜지스터는,
    상기 기판의 절연된 포켓에 형성되고,
    상기 절연된 포켓은 N웰과 N층으로 형성되고, 상기 N웰은 상기 기판의 표면으로부터 하방으로 연장하는 것을 특징으로 하는 반도체 디바이스군.
  42. 반도체 기판에 절연된 포켓을 형성하는 방법에 있어서,
    제 1 도전형의 반도체 기판을 준비하는 단계와,
    상기 기판의 표면에 개구를 규정하는 필드 산화물층을 형성하는 단계와,
    상기 개구와 상기 필드 산화물층을 통해 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 불순물을 주입하여 상기 제 2 도전형을 갖는 제 1 층을 형성하는 제 1 주입단계와,
    상기 필드 산화물층의 위에 개구를 갖는 마스크층을 형성하는 단계와,
    상기 마스크층의 개구와 상기 필드 산화물층을 통해 상기 제 2 도전형을 갖는 불순물을 주입하여 상기 기판에 측벽영역을 형성하는 적어도 하나의 부가적인 주입단계를 포함하고,
    상기 제 1 층은 상기 개구의 아래에서 더 깊은 부분과 상기 필드 산화물층 아래에서 더 얕은 부분으로 이루어지고, 상기 더 얕은 부분은 수직 갭에 의해 상기 필드 산화물층으로부터 격리되고,
    상기 측벽영역은 적어도 상기 기판의 표면으로부터 상기 수직 갭을 통해 상기 제 1 층으로 연장하고, 상기 제 1 층과 상기 측벽은 상기 기판의 제 1 절연 포켓과 경계를 이루는 제 1 절연영역을 형성하는 것을 특징으로 하는 절연된 포켓 형성 방법.
  43. 제 42 항에 있어서,
    상기 기판은 에피택셜층을 포함하지 않는 것을 특징으로 하는 절연된 포켓 형성 방법.
  44. 제 42 항에 있어서,
    필드 산화물층을 형성하기 전에 에피택셜층을 형성하는 단계를 포함하지 않는 것을 특징으로 하는 절연된 포켓 형성 방법.
  45. 제 42 항에 있어서,
    상기 마스크층은 상기 적어도 하나의 부가적인 주입에 의한 불순물이 상기 필드 산화물층의 개구 아래 상기 기판의 영역으로 들어가는 것을 방지하는 것을 특징으로 하는 절연된 포켓 형성 방법.
  46. 제 42 항에 있어서,
    제 2 개구를 규정하는 상기 필드 산화물층의 제 2 부분을 형성하는 단계를 포함하고,
    상기 적어도 하나의 부가적인 주입단계는 상기 제 2 부분과 상기 제 2 개구를 통해서 상기 제 2 도전형을 갖는 불순물을 주입하여 상기 제 2 도전형을 갖는 제 2층을 형성하는 단계를 포함하고,
    상기 제 2 층은 상기 제 2 개구의 아래에서 더 깊은 부분과 상기 필드 산화물층의 제 2 부분 아래에서 더 얕은 부분으로 이루어짐으로써, 상기 기판의 제 2 절연 포켓과 경계를 이루는 제 2 절연영역을 형성하며,
    상기 더 얕은 부분은 상기 기판의 표면에 인접하는 것을 특징으로 하는 절연된 포켓 형성 방법.
  47. 제 46 항에 있어서,
    상기 제 1 절연 포켓은 12V 디바이스를 지원하도록 설계되고,
    상기 제 2 절연 포켓은 5V 디바이스를 지원하도록 설계되는 것을 특징으로 하는 절연된 포켓 형성 방법.
  48. 제 42 항에 있어서,
    상기 제 2 도전형을 갖는 제 1 웰을 형성하기 위해 상기 제 1 개구를 통해 상기 제 2 도전형의 불순물을 주입하는 제 3 주입단계와 상기 기판을 가열하여 상기 제 3 주입을 확산시키는 단계를 포함하고,
    상기 제 3 주입단계와 상기 가열단계는 상기 제 1 주입단계 또는 상기 적어도 하나의 부가적인 단계를 수행하기 전에 수행되는 것을 특징으로 하는 절연된 포켓 형성 방법.
  49. 제 48 항에 있어서,
    상기 가열단계 이후에 상기 제 1 층과 상기 제 1 웰이 중첩하도록 수행되는 것을 특징으로 하는 절연된 포켓 형성 방법.
  50. 제 48 항에 있어서,
    상기 기판은 상기 제 1 주입단계와 상기 적어도 하나의 부가적인 주입단계 중에서 어느 하나가 수행된 후에 상기 제 2 도전형을 갖는 상기 불순물을 현저하게 확산시키는 열처리에 노출되지 않는 것을 특징으로 하는 절연된 포켓 형성 방법.
  51. 제 42 항에 있어서,
    상기 기판은 상기 제 1 주입단계와 상기 적어도 하나의 부가적인 주입단계 중에서 어느 하나가 수행된 후에 상기 제 2 도전형을 갖는 상기 불순물을 현저하게 확산시키는 열처리에 노출되지 않는 것을 특징으로 하는 절연된 포켓 형성 방법.
  52. 제 42 항에 있어서,
    상기 제 1 주입단계는 상기 적어도 하나의 부가적인 주입단계가 수행되는 에너지보다 더 큰 에너지에서 수행되는 것을 특징으로 하는 절연된 포켓 형성 방법.
  53. 제 42 항에 있어서,
    상기 제 1 층은 상기 제 1 층의 상기 더 깊은 부분의 하단이 상기 기판의 표면 아래로 1.5 ~ 4.0 마이크론이 되도록 주입되는 것을 특징으로 하는 절연된 포켓 형성 방법.
  54. 반도체 기판에 절연된 포켓을 형성하는 방법에 있어서,
    제 1 도전형의 반도체 기판을 설치하는 단계와,
    상기 기판의 표면에 개구를 규정하는 필드 산화물층을 형성하는 단계와,
    제 2 도전형을 갖는 층을 형성하기 위해 상기 개구와 상기 필드 산화물층을 통해 상기 제 1 도전형과 반대인 제 2 도전형을 갖는 불순물을 주입하는 단계를 포함하고,
    상기 층은 상기 개구의 아래의 더 깊은 부분과 상기 필드 산화물층 아래의 더 얕은 부분으로 이루어지고, 상기 더 얕은 부분은 상기 기판의 표면에 인접함으로써, 상기 층은 상기 기판의 절연 포켓과 경계를 이루는 절연영역을 형성하는 것을 특징으로 하는 절연된 포켓 형성 방법.
  55. 제 54 항에 있어서,
    상기 절연 포켓은 5V 디바이스를 지원하도록 설계된 것을 특징으로 하는 절연된 포켓 형성 방법.
  56. 제 54 항에 있어서,
    상기 제 2 도전형을 갖는 웰을 형성하기 위해, 상기 개구를 통해 상기 제 2 도전형의 불순물을 주입하는 제 2 주입단계와 상기 제 2 주입을 확산시키기 위해 상기 기판을 가열하는 단계를 포함하고,
    상기 제 2 주입단계와 상기 가열단계는 상기 제 1 주입단계를 수행하기 전에 행해지는 것을 특징으로 하는 절연된 포켓 형성 방법.
  57. 제 56 항에 있어서,
    상기 가열단계 후에 상기 층과 상기 웰이 중첩하도록 수행되는 것을 특징으로 하는 절연된 포켓 형성 방법.
  58. 제 54 항에 있어서,
    상기 기판은 상기 제 1 주입단계가 수행된 후 상기 제 2 도전형을 갖는 상기 불순물을 확산시키는 열처리에 노출되지 않는 것을 특징으로 하는 절연된 포켓 형성 방법.
  59. 반도체 디바이스에 있어서,
    제 1 도전형의 반도체 기판과,
    상기 기판의 표면에 형성된 필드 산화물층과,
    상기 기판에서 상기 제 1 도전형에 반대인 제 2 도전형을 갖는 불순물층을 포함하고,
    상기 필드 산화물층은 개구를 규정하고,
    상기 필드 산화물 영역은 상기 산화물층의 두께가 거의 일정한 평탄영역과 상기 필드 산화물 영역의 두께가 상기 개구의 주변에서 점차 0으로 감소하는 상기 개구 주위의 테이퍼영역을 포함하고,
    상기 불순물층은 상기 필드 산화물층의 상기 평탄영역 아래의 상기 기판의 표면에 인접하고, 상기 필드 산화물층의 상기 테이퍼영역의 적어도 일부와 상기 개구 아래의 표면으로부터 이격되어, 상기 기판에 절연 포켓을 형성하는 것을 특징으로 하는 반도체 디바이스.
  60. 제 59 항에 있어서,
    상기 기판에서 상기 층의 깊이는 상기 필드 산화물층의 상기 테이퍼영역의 적어도 일부의 아래에서 점차 증가하는 것을 특징으로 하는 반도체 디바이스.
  61. 제 60 항에 있어서,
    상기 층의 상기 깊이는 상기 개구의 방향으로 증가하는 것을 특징으로 하는 반도체 디바이스.
  62. 제 59 항에 있어서,
    상기 필드 산화물층의 두께가 0인 테이퍼영역의 지점에서 상기 기판의 표면 아래의 상기 층의 두께는 상기 개구 아래에서 상기 기판의 표면 아래의 상기 층의 두께와 같은 것을 특징으로 하는 반도체 디바이스.
  63. 제 59 항에 있어서,
    상기 개구 아래 상기 기판에서 상기 층의 두께는 상기 테이퍼영역 아래의 지점에서 0부터 소정의 값까지 점차 증가하는 것을 특징으로 하는 반도체 디바이스.
  64. 제 59 항에 있어서,
    상기 필드 산화물층은 제 2 개구를 규정하고,
    상기 디바이스는 상기 제 2 개구 주위의 상기 필드 산화물층 일부의 아래에 있는 상기 제 2 도전성을 갖는 불순물의 측벽영역과,
    상기 기판에 상기 제 2 도전성을 갖는 불순물의 제 2 층을 추가로 포함하고,
    상기 제 2 층의 일부는 상기 개구의 아래에 배치되고,
    상기 제 2 층은 상기 측벽영역과 중첩하여 상기 기판에 제 2 절연 포켓을 형성하는 것을 특징으로 하는 반도체 디바이스.
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